JP5569176B2

JP5569176B2 - 半導体集積回路

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Publication number: JP5569176B2
Application number: JP2010141991A
Authority: JP
Inventors: 大樹上村
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-06-22
Filing date: 2010-06-22
Publication date: 2014-08-13
Anticipated expiration: 2030-06-22
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Description

本発明は、半導体集積回路に関する。

論理回路のスキャンテストに用いられる半導体集積回路において、データ用の入力端子とテスト信号用の入力端子を有し、それぞれの端子に共通のデータ保持回路が接続された半導体集積回路が知られている。また、このような半導体集積回路において、データ用の入力端子に複数のデータ保持回路を接続し、これら複数のデータ保持回路の多数決論理をとるゲート回路を備えた半導体集積回路が知られている（例えば、特許文献１を参照）。本構成によれば、１つのデータ保持回路においてデータが反転した場合でも、他のデータ保持回路が正しいデータを保持する限り、多数決論理のゲート回路により正しいデータを出力することができる。

特開２００２−１８５３０９号公報

上記の半導体集積回路では、データ保持回路においてソフトエラーが発生した場合に、多数決論理をとるゲート回路の出力が不定となり、リーク等によりデータが破壊されてしまう場合がある。上記のデータの破壊を防止するためには、ゲートの出力に別途データ保持回路を接続することが考えられるが、この場合は回路面積が大きくなってしまう。

本発明は上記課題に鑑みなされたものであり、ソフトエラーによるデータの破壊を抑制しつつ、回路面積の低減を図ることのできる半導体集積回路を提供することを目的とする。

本半導体集積回路は、第１入力端子からの入力信号を保持する第１データ保持回路と、前記第１入力端子及び第２入力端子からの入力信号を保持する第２データ保持回路と、前記第１データ保持回路からの出力信号及び前記第２データ保持回路からの出力信号が入力され、前記第１データ保持回路からの出力信号と前記第２データ保持回路からの出力信号とが同じ場合に、当該出力信号に対応した信号を出力するゲート回路と、前記ゲート回路及び前記第２データ保持回路のいずれかの出力信号を保持し、出力端子に出力する第３データ保持回路と、を備える。

本半導体集積回路によれば、第３データ保持回路が、ゲート回路を通過した第１入力端子からの入力信号を保持する機能と、第２データ保持回路を通過した第２入力端子からの入力信号を保持する機能を兼ねている。これにより、ソフトエラーによるデータの破壊を抑制しつつ、回路面積の低減を図ることができる。

図１は、比較例に係る半導体集積回路の回路図である。図２は、実施例１に係る半導体集積回路の回路図である。図３は、実施例１に係る半導体集積回路の動作を示すタイミングチャートである。図４は、実施例１に係る半導体集積回路の動作を説明するための図である。図５は、実施例１に係る半導体集積回路のエラー時における動作を説明するための図である。図６は、実施例２に係る半導体集積回路の回路図である。図７は、実施例３に係る半導体集積回路の回路図である。

最初に、比較例に係る半導体集積回路について説明する。
（比較例）

図１は、スキャンテストに用いられる半導体集積回路の構成を示す図である。比較例に係るスキャンテスト回路８０は、データ信号を入力するためのデータ入力端子Ｄと、テスト信号（スキャンデータ）を入力するためのスキャン入力端子ＳＩを有する。データ入力端子Ｄは第１入力端子に、スキャン入力端子ＳＩは第２入力端子にそれぞれ相当する。データ入力端子Ｄは、通常動作時に動作するデータ用ラッチ回路１０の入力端子である。スキャン入力端子ＳＩは、スキャン動作時に動作するスキャン用ラッチ回路１２の入力端子である。以下に説明するように、データ用ラッチ回路１０及びスキャン用ラッチ回路１２は、回路素子の一部を共有している。

データ入力端子Ｄは、インバータ１４及び第１スイッチＳＷ１を介して、第１データ保持回路３０及び第２データ保持回路４０に接続されている。第１データ保持回路３０及び第２データ保持回路４０には、ゲート回路５０が接続されている。ゲート回路５０の出力側には、第４データ保持回路７０が接続されると共に、データ出力端子ＭＱが接続されている。以上の回路により、データ用ラッチ回路１０が構成されている。

スキャン入力端子ＳＩは、第２スイッチＳＷ２を介して第２データ保持回路４０に接続されている。第２データ保持回路４０は、第３スイッチＳＷ３を介して第３データ保持回路６０に接続されている。第３データ保持回路には、スキャンデータ用の出力端子Ｓ０が接続されると共に、もう１つの出力端子ＭＳがインバータ１６及び１８を介して接続されている。以上の回路により、スキャン用ラッチ回路１２が構成されている。

第１スイッチＳＷ１は、クロック信号ＣＫ及びその反転信号ＸＣＫにより駆動されるパスゲート２２及び２４を含む。データ入力端子Ｄからの入力信号は、インバータ１４の後段で２つに分岐し、一方はパスゲート２２を通って第１データ保持回路３０に入力され、他方はパスゲート２４を通って第２データ保持回路４０に入力される。

第１データ保持回路３０は、環状に接続された２つのインバータ３２及び３４を含む。第２データ保持回路４０は、同様に環状に接続された２つのインバータ４２及び４４を含む。これらは、フィードバックループ等と称される構成であるが、データを保持することのできるものであれば他の構成であってもよい（以下、第３データ保持回路６０及び第４データ保持回路７０においても同様）。第１データ保持回路３０及び第２データ保持回路４０に保持された信号は、ゲート回路５０に入力される。

ゲート回路５０は、第１電源Ｖｄｄ及び第２電源Ｖｓｓの間に直列に接続されたｐ型トランジスタＴ１、ｐ型トランジスタＴ２、ｎ型トランジスタＴ３、及びｎ型トランジスタＴ４を含む。第１データ保持回路３０からの出力信号は、ｐ型トランジスタＴ１及びｎ型トランジスタＴ４のゲートに入力され、第２データ保持回路４０からの出力信号は、ｐ型トランジスタＴ２及びｎ型トランジスタＴ３のゲートに入力される。ゲート回路５０の出力信号は、ｐ型トランジスタＴ２及びｎ型トランジスタＴ３の中間ノードから出力される。

第１データ保持回路３０及び第２データ保持回路４０の保持するデータが同じである場合、ゲート回路５０はその反転信号を出力する。第１データ保持回路３０及び第２データ保持回路４０の保持するデータが異なる場合は、ゲート回路５０の出力はフローティング（不定）となる。

第４データ保持回路７０は、環状に接続された２つのインバータ７２及び７４を含む。第４データ保持回路７０は、ゲート回路５０の出力信号を保持し、ゲート回路５０の出力が不定の場合には、既に保持しているデータをデータ出力端子ＭＱに出力する。

第２スイッチＳＷ２は、クロック信号ＡＣＫ及びその反転信号ＸＡＣＫにより駆動され、第３スイッチＳＷ３は、クロック信号ＢＣＫ及びその反転信号ＸＢＣＫにより駆動される。スキャン入力端子ＳＩからの入力信号は、最初のクロックで第２データ保持回路４０へと入力され、次のクロックで第３データ保持回路６０へと入力される。第３データ保持回路６０は、環状に接続された２つのインバータ６２及び６４を含む。出力端子Ｓ０からは、第３データ保持回路６０の保持データが出力され、出力端子ＭＳからは、第３データ保持回路６０の保持データがインバータ６６及び６８を介して出力される。

比較例に係るスキャンテスト回路８０によれば、第１データ保持回路３０と第２データ保持回路の保持データが同じである場合に、当該保持データの反転信号を出力するゲート回路５０を備えている。これにより、第１データ保持回路３０または第２データ保持回路４０のいずれかでエラーによるデータの反転が生じても、その影響がゲート回路５０の後段に伝達されないため、スキャンテスト回路８０は正しいデータを出力することができる。

また、比較例に係るスキャンテスト回路８０によれば、ゲート回路５０の後段に第４データ保持回路７０を備えているため、ゲート回路５０の出力が不定の場合でも、リーク等によるデータの破壊を抑制することができる。しかし、ゲート回路５０の後段に第４データ保持回路７０を設けると、回路面積が大きくなってしまい、スキャンテスト回路８０を小型化することが難しくなってしまう。

以下に記載の実施例では、上記の課題を改善するための半導体集積回路の構成について説明する。

図２は、実施例１に係る半導体集積回路（スキャンテスト回路１００）の回路図である。比較例（図１）と共通の構成には同一の符号を付し、詳細な説明を省略する。

実施例１では、ゲート回路５０の後段及び第３データ保持回路６０周辺の構成が実施例１と異なる。図示するように、ゲート回路５０の出力側は、データ出力端子ＭＱに接続されると共に、ゲート出力スイッチ（以下、第４スイッチＳＷ４）を介して第３データ保持回路６０に接続されている。第３データ保持回路６０は、インバータ１９を介してスキャン出力端子ＳＱに接続されている。また、第３データ保持回路６０の駆動力は、ゲート回路５０の駆動力より小さい。以上のように、実施例１では、第３データ保持回路６０が、比較例における第３データ保持回路６０及び第４データ保持回路７０の２つの役割を兼ねている。以下、この点について詳細に説明する。

図３は、実施例１に係る半導体集積回路の動作を示すタイミングチャートであり、図４は、動作に対応した説明図である。図３（ａ）及び図４（ａ）は通常時の動作を、図３（ｂ）及び図４（ｂ）はスキャン時の動作をそれぞれ示す。

図３（ａ）に示すように、通常動作時においては、クロック信号ＣＫが所定の間隔でパルス駆動し、クロック信号ＡＣＫ、ＢＣＫ、及びＣＣＫは共にローレベルとなる。その結果、図４（ａ）に示すように、第１スイッチＳＷ１はクロック信号ＣＫがローレベルの間だけオンに設定され、データ入力端子Ｄからの入力信号を通過させる。このとき、第２スイッチＳＷ２及び第３スイッチＳＷ３は常にオフに、第４スイッチＳＷ４は常にオンに設定される。

通常動作におけるデータの書き込み時（クロック信号ＣＫがローレベル時）には、第１スイッチＳＷ１及び第４スイッチＳＷ４がオンとなり、第１データ保持回路３０、第２データ保持回路４０、及び第３データ保持回路６０に入力データが書き込まれる。通常動作におけるデータの保持時（クロック信号ＣＫがハイレベル時）には、第４スイッチＳＷ４のみがオンとなり、第１データ保持回路及び第２データ保持回路に保持されたデータに応じた信号が、ゲート回路５０からデータ出力端子ＭＱに出力される。第３データ保持回路６０は、ゲート回路５０の出力信号を保持する。

図３（ｂ）に示すように、スキャン動作時においては、クロック信号ＣＫ及びＣＣＫは常にハイレベルとなり、クロック信号ＡＣＫ及びＢＣＫは所定のパルス間隔で駆動する。このとき、クロック信号ＡＣＫ及びＢＣＫの信号レベルは常に反対となる。その結果、図４（ｂ）に示すように、第２スイッチＳＷ２はクロック信号ＡＣＫがローレベルの間だけオンに設定され、スキャン入力信号を通過させる。また、第３スイッチＳＷ３はクロック信号ＢＣＫがローレベルの間だけオンに設定され、スキャン入力信号を通過させる。このとき、第１スイッチＳＷ１及び第４スイッチＳＷ４は常にオフに設定される。

以上のように、実施例１に係るスキャンテスト回路１００は、比較例と同様に、データ用ラッチ回路１０及びスキャン用ラッチ回路１２のうち任意の回路として動作させることができる。

次に、通常動作時におけるデータ保持時において、ソフトエラーによりデータ保持回路の論理が反転した場合の動作について説明する。

図５は、実施例１に係る半導体集積回路のエラー時における動作を説明するための図である。図５（ａ）は第２データ保持回路４０にエラーが生じた状態を示し、図５（ｂ）は第３データ保持回路６０にエラーが生じた状態を示す。

図５（ａ）に示すように、第１データ保持回路３０及び第２データ保持回路４０にデータ「０」が保持され、第３データ保持回路６０にデータ「１」が保持されている場合に、第２データ保持回路４０のデータが「１」に反転したと仮定する。このとき、ゲート回路５０に入力される２つの入力信号が異なるため、ゲート回路５０の出力は不定となる。しかし、第３データ保持回路６０には正しいデータ「１」が保持されているため、ラッチ回路の出力データも同じく「１」となり、データの破壊は生じない。

一方、図５（ｂ）に示すように、第１データ保持回路３０及び第２データ保持回路４０にデータ「０」が保持され、第３データ保持回路６０にデータ「１」が保持されている場合に、第３データ保持回路６０のデータが「１」に反転したと仮定する。このとき、ゲート回路５０に入力される２つの入力信号は同じであるため、ゲート回路５０の出力は「０」の反転信号である「１」となる。ここで、前述のように、ゲート回路５０の駆動力は第３データ保持回路６０の駆動力より大きいため、スキャンテスト回路１００の出力データはゲート回路５０の出力と同じ「１」となり、データの破壊は生じない。また、同時に第３データ保持回路６０の保持データが「０」から「１」に上書きされ、ソフトエラーが訂正される。

以上のように、実施例１に係るスキャンテスト回路１００によれば、第１データ保持回路３０〜第３データ保持回路６０のいずれの回路でソフトエラーが生じた場合でも、データの破壊が生じることなく、正しいデータを出力することができる。また、第３データ保持回路６０が、ゲート回路５０の出力信号と第２データ保持回路の出力信号のいずれかを保持する構成となっている（どちらの信号を保持するかは、動作モードにより決定される）。換言すれば、第３データ保持回路６０は、データ用ラッチ回路１０においてゲート回路５０の出力信号を保持するキーパーとしての役割と、スキャン用ラッチ回路１２においてスキャン出力信号を保持するスレイブラッチとしての役割を兼ねている。従って、比較例のように上記２つの回路（キーパー及びスレイブラッチ）を別々に設ける必要がない。これにより、ソフトエラーによるデータの破壊を抑制しつつ、回路面積の低減を図ることができる。

また、実施例１に係るスキャンテスト回路１００によれば、ゲート回路５０と第３データ保持回路６０との間に第４スイッチＳＷ４が設けられており、スキャンテスト時においては第４スイッチＳＷ４が常にオフとなる。これにより、スキャンテスト時において、ゲート回路５０からの出力信号により第３データ保持回路６０のデータが上書きされてしまうことを抑制することができる。

実施例２は、ゲート回路の構成を変更した例である。

図６は、実施例２に係る半導体集積回路（スキャンテスト回路１００Ａ）の回路図である。実施例１（図２）と共通の構成には同一の符号を付し、詳細な説明を省略する。

実施例２では、ゲート回路５０の構成が実施例１と異なる。図示するように、ゲート回路５０は、第１電源Ｖｄｄ及び第２電源Ｖｓｓの間に直列に接続されたｐ型トランジスタＴ１及びｎ型トランジスタＴ２を含む。第１データ保持回路３０からの出力信号は、ｐ型トランジスタＴ１のゲートに入力され、第２データ保持回路４０からの出力信号は、ｎ型トランジスタＴ２のゲートに入力される。ゲート回路５０の出力信号は、ｐ型トランジスタＴ１及びｎ型トランジスタＴ２の中間ノードから出力される。なお、実施例２において、第３データ保持回路６０の駆動力は、ゲート回路５０の駆動力より小さく、ゲート回路５０の駆動力の半分より大きい。

第１データ保持回路３０と第２データ保持回路４０の保持データが共にハイレベルの場合、ｐ型トランジスタＴ１はオフに、ｎ型トランジスタＴ２はオンにそれぞれ設定され、ゲート回路５０の出力はローレベルとなる。第１データ保持回路３０と第２データ保持回路４０の保持データが共にローレベルの場合、ｐ型トランジスタＴ１はオンに、ｎ型トランジスタＴ２はオフにそれぞれ設定され、ゲート回路５０の出力はハイレベルとなる。

第１データ保持回路３０の保持データがハイレベルで、第２データ保持回路４０の保持データがローレベルの場合、ｐ型トランジスタＴ１及びｎ型トランジスタＴ２は共にオフに設定され、ゲート回路５０の出力はフローティング（不定）となる。第１データ保持回路３０の保持データがローレベルで、第２データ保持回路４０の保持データがハイレベルの場合、ｐ型トランジスタＴ１及びｎ型トランジスタＴ２は共にオンに設定され、ゲート回路５０の出力はＶｄｄとＶｓｓの中間レベルとなる。

実施例２に係るスキャンテスト回路１００Ａの動作は、原則的に実施例１と同じである。以下、通常動作時におけるデータ保持時において、ソフトエラーによりデータ保持回路の論理が反転した場合の動作について説明する。

第１データ保持回路３０または第２データ保持回路４０のいずれかでソフトエラーが生じた場合、上述のようにゲート回路５０の出力は不定または中間レベルとなる。ここで、第３データ保持回路６０の駆動力は、ゲート回路５０の駆動力の半分より大きいため、ゲート回路５０の出力信号よりも第３データ保持回路６０に保持されている信号が優先され、データ出力端子ＭＱから出力される。

一方、第３データ保持回路６０でソフトエラーが生じた場合は、ゲート回路５０の出力が正しく保たれている。上述のように、第３データ保持回路６０の駆動力は、ゲート回路５０の駆動力より小さいため、スキャンテスト回路１００Ａの出力信号はゲート回路５０の出力信号と同じになり、データの破壊は生じない。また、同時に第３データ保持回路６０が保持する信号がゲート回路５０の出力信号により上書きされ、ソフトエラーが訂正される。

以上のように、実施例２に係るスキャンテスト回路１００Ａによれば、実施例１と同様に、ソフトエラーによるデータの破壊を抑制しつつ、回路面積の低減を図ることができる。また、実施例１と比べてゲート回路５０の部品点数を少なくすることができるため、回路面積をさらに低減することができる。

実施例３は、データ入力端子から第３データ保持回路に直接データを入力可能とした例である。

図７は、実施例３に係る半導体集積回路の回路図である。実施例１（図２）と共通の構成には同一の符号を付し、詳細な説明を省略する。

実施例３に係るスキャンテスト回路１００Ｂは、第１スイッチＳＷ１と同じクロック信号ＣＫにより駆動される第５スイッチＳＷ５を備えている。データ入力端子Ｄからの入力信号は、インバータ１４の後段で２つに分岐し、その一方が第５スイッチＳＷ５を介して第３データ保持回路６０に入力されている。データ入力端子Ｄ及び第３データ保持回路６０を結ぶ配線と、第５スイッチＳＷ５とは、データ入力端子Ｄからの入力信号を、ゲート回路５０を介さずに第３データ保持回路６０に入力するデータ入力回路９０を構成する。

実施例３に係るスキャンテスト回路１００Ｂの動作は、原則的に実施例１と同じであり、実施例１と同様にソフトエラーによるデータの破壊を抑制しつつ、回路面積の低減を図ることができる。ただし、通常動作時のデータ書き込み時においては、データ入力端子Ｄから第３データ保持回路６０に対し、ゲート回路５０を介さずに直接信号が入力されるため、第３データ保持回路６０の動作の信頼性をさらに向上させることができる。

実施例１〜３において、ゲート回路５０は、第１データ保持回路３０及び第２データ保持回路４０に保持されたデータの反転信号を出力する構成としたが、ゲート回路５０の構成は本構成に限定されるものではない。ゲート回路５０は、第１データ保持回路３０及び第２データ保持回路４０に保持されたデータが同じ場合に、同データに対応した信号を出力する構成であればよい。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

以下に付記する。
（付記１）
第１入力端子からの入力信号を保持する第１データ保持回路と、
前記第１入力端子及び第２入力端子からの入力信号を保持する第２データ保持回路と、
前記第１データ保持回路からの出力信号及び前記第２データ保持回路からの出力信号が入力され、前記第１データ保持回路からの出力信号と前記第２データ保持回路からの出力信号とが同じ場合に、当該出力信号に対応した信号を出力するゲート回路と、
前記ゲート回路及び前記第２データ保持回路のいずれかの出力信号を保持し、出力端子に出力する第３データ保持回路と、
を備えることを特徴とする半導体集積回路。
（付記２）
前記第３データ保持回路の駆動力は、前記ゲート回路の駆動力より小さいことを特徴とする付記１に記載の半導体集積回路。
（付記３）
前記第１入力端子からは、通常動作時においてデータ信号が入力され、
前記第２入力端子からは、スキャン動作時においてテスト信号が入力されることを特徴とする付記１または２に記載の半導体集積回路。
（付記４）
前記ゲートと前記第３データ保持回路との間に設けられたゲート出力スイッチを備え、
前記ゲート出力スイッチは、前記通常動作時において常にオンとなり、前記スキャン動作時において常にオフとなることを特徴とする付記３に記載の半導体集積回路。
（付記５）
前記第３データ保持回路の駆動力は、前記ゲート回路の駆動力より小さく、且つ前記ゲート回路の駆動力の半分より大きく、
前記ゲート回路は、
前記第１データ保持回路からの出力信号と前記第２データ保持回路からの出力信号とが同じ場合に、当該出力信号に対応した信号を出力し、
前記第１データ保持回路からの出力信号と前記第２データ保持回路からの出力信号とが異なる場合に、当該出力信号におけるハイレベルとローレベルの中間レベルの信号を出力することを特徴とする付記１に記載の半導体集積回路。
（付記６）
前記第１入力端子からの入力信号を、前記ゲート回路を介さずに入力するデータ入力回路を備えることを特徴とする付記１〜５のいずれかに記載の半導体集積回路。
（付記７）
前記第１データ保持回路、前記第２データ保持回路、及び前記第３データ保持回路は、環状に接続された複数のインバータを含むことを特徴とする付記１〜６のいずれかに記載の半導体集積回路。
（付記８）
前記ゲート回路は、第１電源と第２電源との間に直列に接続された、第１導電型の第１トランジスタ、第１導電型の第２トランジスタ、第２導電型の第３トランジスタ、及び第２導電型の第４トランジスタを含み、
前記第１トランジスタ及び前記第２トランジスタの一方のゲート端子には前記第１データ保持回路からの出力信号が、他方のゲート端子には前記第２データ保持回路からの出力信号がそれぞれ入力され、
前記第３トランジスタ及び前記第４トランジスタの一方のゲート端子には前記第１データ保持回路からの出力信号が、他方のゲート端子には前記第２データ保持回路からの出力信号がそれぞれ入力され、
前記第２トランジスタ及び前記第３トランジスタの中間ノードから、前記ゲート回路の出力信号が出力されることを特徴とする付記１〜４のいずれかに記載の半導体集積回路。
（付記９）
前記ゲート回路は、第１電源と第２電源との間に直列に接続された第１導電型の第１トランジスタ及び第２導電型の第２トランジスタを含み、
前記第１トランジスタ及び前記第２トランジスタの一方のゲート端子には前記第１データ保持回路からの出力信号が、他方のゲート端子には前記第２データ保持回路からの出力信号がそれぞれ入力され、
前記第１トランジスタ及び前記第２トランジスタの中間ノードから、前記ゲート回路の出力信号が出力されることを特徴とする付記５に記載の半導体集積回路。
（付記１０）
前記第１入力端子と前記第１データ保持回路及び前記第２データ保持回路との間に設けられた第１スイッチを備え、
前記第１スイッチは、前記通常動作時のデータ書き込み時にオンとなり、前記通常動作時のデータ保持時及び前記スキャン動作時にオフとなることを特徴とする付記１〜９のいずれかに記載の半導体集積回路。
（付記１１）
前記第２入力端子と前記第２データ保持回路との間に設けられた第２スイッチと、
前記第２データ保持回路と前記第３データ保持回路との間に設けられた第３スイッチとを備え、
前記第２スイッチ及び前記第３スイッチは、前記通常動作時において常にオフとなり、
前記スキャン動作時において、相補的にオンまたはオフに切り替わることを特徴とする付記１〜１０のいずれかに記載の半導体集積回路。

１０データ用ラッチ回路
１２スキャン用ラッチ回路
３０第１データ保持回路
４０第２データ保持回路
５０ゲート回路
６０第３データ保持回路
７０第４データ保持回路
ＳＷ１第１スイッチ
ＳＷ２第２スイッチ
ＳＷ３第３スイッチ
ＳＷ４第４スイッチ（ゲート出力スイッチ）
ＳＷ５第５スイッチ
１００スキャンテスト回路

Claims

第１入力端子からの入力信号を保持する第１データ保持回路と、
前記第１入力端子及び第２入力端子からの入力信号を保持する第２データ保持回路と、
前記第１データ保持回路からの出力信号及び前記第２データ保持回路からの出力信号が入力され、前記第１データ保持回路からの出力信号と前記第２データ保持回路からの出力信号とが同じ場合に、当該出力信号に対応した信号を出力するゲート回路と、
前記ゲート回路及び前記第２データ保持回路のいずれかの出力信号を保持し、出力端子に出力する第３データ保持回路と、
を備えることを特徴とする半導体集積回路。
前記第３データ保持回路の駆動力は、前記ゲート回路の駆動力より小さいことを特徴とする請求項１に記載の半導体集積回路。
前記第１入力端子からは、通常動作時においてデータ信号が入力され、
前記第２入力端子からは、スキャン動作時においてテスト信号が入力されることを特徴とする請求項１または２に記載の半導体集積回路。
前記ゲート回路と前記第３データ保持回路との間に設けられたゲート出力スイッチを備え、
前記ゲート出力スイッチは、前記通常動作時において常にオンとなり、前記スキャン動作時において常にオフとなることを特徴とする請求項３に記載の半導体集積回路。
前記第３データ保持回路の駆動力は、前記ゲート回路の駆動力より小さく、且つ前記ゲート回路の駆動力の半分より大きく、
前記ゲート回路は、
前記第１データ保持回路からの出力信号と前記第２データ保持回路からの出力信号とが同じ場合に、当該出力信号に対応した信号を出力し、
前記第１データ保持回路からの出力信号と前記第２データ保持回路からの出力信号とが異なる場合に、当該出力信号におけるハイレベルとローレベルの中間レベルの信号を出力することを特徴とする請求項１に記載の半導体集積回路。
前記第１入力端子からの入力信号を、前記ゲート回路を介さずに前記第３データ保持回路に入力するデータ入力回路を備えることを特徴とする請求項１〜５のいずれかに記載の半導体集積回路。