KR102549438B1 - 순차 회로, 이를 포함하는 스캔 체인 회로 및 집적 회로 - Google Patents

순차 회로, 이를 포함하는 스캔 체인 회로 및 집적 회로 Download PDF

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Abstract

순차 회로는 데이터 입력 단자, 제1 데이터 경로 및 리던던트 피드백 루프(redundant feedback loop)를 포함한다. 데이터 입력 단자는 입력 데이터를 수신한다. 제1 데이터 경로는 데이터 입력 단자와 연결되고, 제1 클럭 신호 및 제1 클럭 신호가 지연된 제2 클럭 신호에 응답하여 입력 데이터를 데이터 출력 단자에 전송한다. 리던던트 피드백 루프는 제1 데이터 경로와 연결되고, 입력 데이터에 대응하는 제1 데이터와 제1 데이터가 지연된 제2 데이터가 동일한 경우에, 제1 및 제2 클럭 신호들 중 적어도 하나에 응답하여 제1 데이터를 저장한다.

Description

순차 회로, 이를 포함하는 스캔 체인 회로 및 집적 회로{SEQUENTIAL CIRCUIT, SCAN CHAIN CIRCUIT INCLUDING THE SAME AND INTEGRATED CIRCUIT INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 순차 회로, 상기 순차 회로를 포함하는 스캔 체인 회로, 및 상기 순차 회로 및/또는 상기 스캔 체인 회로를 포함하는 집적 회로에 관한 것이다.
집적 회로의 일부분이 영구적으로 손상되는 하드 에러(hard error)와 다르게, 회복 가능한 일시적인 오동작을 소프트 에러(soft error)라고 부를 수 있다. 예를 들어, 소프트 에러의 일종인 SET(Single Event Transient)는 고에너지 입자의 충돌에 의해 집적 회로의 노드에서 발생되는 순간적인 전압 변동을 나타낼 수 있다. SET가 발생한 이후에 집적 회로의 노드는 원래의 전압 상태로 되돌아가지만, 집적 회로의 종류에 따라서 순간적인 전압 변동에 의해 집적 회로의 출력 결과가 달라지는 오동작(malfunction)이 유발될 수 있다.
본 발명의 일 목적은 SET에 의한 회로 오동작을 방지할 수 있는 순차 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 순차 회로를 포함하는 스캔 체인 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 순차 회로 및/또는 상기 스캔 체인 회로를 포함하는 집적 회로를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 순차 회로는 데이터 입력 단자, 제1 데이터 경로 및 리던던트 피드백 루프(redundant feedback loop)를 포함한다. 상기 데이터 입력 단자는 입력 데이터를 수신한다. 상기 제1 데이터 경로는 상기 데이터 입력 단자와 연결되고, 제1 클럭 신호 및 상기 제1 클럭 신호가 지연된 제2 클럭 신호에 응답하여 상기 입력 데이터를 데이터 출력 단자에 전송한다. 상기 리던던트 피드백 루프는 상기 제1 데이터 경로와 연결되고, 상기 입력 데이터에 대응하는 제1 데이터와 상기 제1 데이터가 지연된 제2 데이터가 동일한 경우에, 상기 제1 및 제2 클럭 신호들 중 적어도 하나에 응답하여 상기 제1 데이터를 저장한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스캔 체인 회로는 제1 내지 제N(N은 2 이상의 자연수) 순차 회로들을 포함한다. 상기 제1 내지 제N 순차 회로들은 입력 클럭 신호에 응답하여 입력 데이터를 순차적으로 전달하도록 직렬 연결된다. 상기 제1 순차 회로는 데이터 입력 단자, 제1 데이터 경로 및 리던던트 피드백 루프(redundant feedback loop)를 포함한다. 상기 데이터 입력 단자는 상기 입력 데이터를 수신한다. 상기 제1 데이터 경로는 상기 데이터 입력 단자와 연결되고, 상기 입력 클럭 신호에 대응하는 제1 클럭 신호 및 상기 제1 클럭 신호가 지연된 제2 클럭 신호에 응답하여 상기 입력 데이터를 데이터 출력 단자에 전송한다. 상기 리던던트 피드백 루프는 상기 제1 데이터 경로와 연결되고, 상기 입력 데이터에 대응하는 제1 데이터와 상기 제1 데이터가 지연된 제2 데이터가 동일한 경우에, 상기 제1 및 제2 클럭 신호들 중 적어도 하나에 응답하여 상기 제1 데이터를 저장한다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는 제1 순차 회로를 포함한다. 상기 제1 순차 회로는 제1 클럭 신호 및 상기 제1 클럭 신호가 지연된 제2 클럭 신호에 응답하여 입력 데이터를 전달한다. 상기 제1 순차 회로는 데이터 입력 단자, 제1 데이터 경로 및 리던던트 피드백 루프(redundant feedback loop)를 포함한다. 상기 데이터 입력 단자는 상기 입력 데이터를 수신한다. 상기 제1 데이터 경로는 상기 데이터 입력 단자와 연결되고, 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 응답하여 상기 입력 데이터를 데이터 출력 단자에 전송한다. 상기 리던던트 피드백 루프는 상기 제1 데이터 경로와 연결되고, 상기 입력 데이터에 대응하는 제1 데이터와 상기 제1 데이터가 지연된 제2 데이터가 동일한 경우에, 상기 제1 및 제2 클럭 신호들 중 적어도 하나에 응답하여 상기 제1 데이터를 저장한다.
상기와 같은 본 발명의 실시예들에 따른 순차 회로는, 서로 다른 타이밍을 갖는 클럭 신호들에 기초하여 동작하며, 서로 다른 타이밍을 갖는 데이터들의 값이 동일한 경우에만 리던던트 피드백 루프에 데이터를 저장함으로써, SET에 의한 순차 회로의 오동작을 방지할 수 있다. 또한, 신호 전달을 지연시키는 구성 없이 데이터 입력 단자와 데이터 출력 단자를 직접적으로 연결하는 제1 데이터 경로를 포함함으로써, 순차 회로의 셋업 시간 및 지연 시간이 증가하지 않을 수 있다. 따라서, 성능 열화 없이 SET에 강인한 순차 회로를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 순차 회로를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 순차 회로에 포함되는 리던던트 피드백 루프의 동작을 설명하기 위한 표이다.
도 3은 도 1의 순차 회로의 일 예를 나타내는 회로도이다.
도 4a 및 4b는 도 3의 순차 회로에 포함되는 지연부의 예를 나타내는 회로도들이다.
도 5a, 5b 및 5c는 본 발명의 실시예들에 따른 순차 회로의 동작을 설명하기 위한 타이밍도들이다.
도 6a, 6b, 7a 및 7b는 도 1의 순차 회로의 다른 예를 나타내는 회로도들이다.
도 8은 본 발명의 실시예들에 따른 순차 회로를 나타내는 블록도이다.
도 9, 10a 및 10b는 도 8의 순차 회로의 일 예를 나타내는 회로도들이다.
도 11, 12 및 13은 본 발명의 실시예들에 따른 스캔 체인 회로를 나타내는 블록도들이다.
도 14, 15 및 16은 본 발명의 실시예들에 따른 집적 회로를 나타내는 블록도들이다.
도 17은 본 발명의 실시예들에 따른 집적 회로 테스트 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 순차 회로를 나타내는 블록도이다.
도 1을 참조하면, 순차 회로(sequential circuit)(100)는 데이터 입력 단자(DIT), 제1 데이터 경로(DP1) 및 리던던트 피드백 루프(redundant feedback loop)(200)를 포함한다. 순차 회로(100)는 데이터 출력 단자(OT), 제2 데이터 경로(DP2), 제3 데이터 경로(DP3) 및 클럭 발생부(400)를 더 포함할 수 있다.
본 발명의 실시예들에 따른 순차 회로(100)는 클럭 신호에 응답하여 특정 시점에서의 데이터를 저장하는 데이터 유지(retention 또는 holding) 회로일 수 있다. 예를 들어, 순차 회로(100)는 래치 회로, 플립플롭 회로 등의 형태로 구현될 수 있다.
데이터 입력 단자(DIT)는 입력 데이터(D)를 수신한다. 데이터 출력 단자(OT)는 입력 데이터(D)에 대응하는 출력 데이터(Q)를 제공한다.
제1 데이터 경로(DP1)는 데이터 입력 단자(DIT) 및 데이터 출력 단자(OT)와 연결된다. 다시 말하면, 제1 데이터 경로(DP1)는 데이터 입력 단자(DIT)와 데이터 출력 단자(OT) 사이에 형성될 수 있다. 제1 데이터 경로(DP1)는 신호의 전달을 지연시킬 수 있는 구성요소를 포함하지 않고 구현될 수 있다. 제1 데이터 경로(DP1)는 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)에 응답하여 입력 데이터(D)를 데이터 출력 단자(OT)에 전송한다. 제2 클럭 신호(CK2)는 제1 클럭 신호(CK1)가 지연된 신호이며, 따라서 제1 클럭 신호(CK1)를 정상 클럭 신호라 부르고 제2 클럭 신호(CK2)를 지연 클럭 신호라 부를 수 있다.
리던던트 피드백 루프(200)는 제1 데이터 경로(DP1)와 연결된다. 예를 들어, 리던던트 피드백 루프(200)는 제1 데이터 경로(DP1) 상의 제1 데이터 노드(ND1)와 연결될 수 있다. 제1 데이터(M1)와 제2 데이터(M2)가 실질적으로 동일한 경우에, 리던던트 피드백 루프(200)는 제1 및 제2 클럭 신호들(CK1, CK2) 중 적어도 하나에 응답하여 제1 데이터(M1)를 저장한다. 제1 데이터(M1)는 입력 데이터(D)에 대응하는 데이터(예를 들어, 입력 데이터(D)와 실질적으로 동일한 데이터)이며, 예를 들어 제1 데이터 노드(ND1)에서의 데이터일 수 있다. 제2 데이터(M2)는 제1 데이터(M1)가 지연된 데이터이다.
제2 데이터 경로(DP2) 및 제3 데이터 경로(DP3)는 제1 데이터 노드(ND1)와 리던던트 피드백 루프(200) 사이에 병렬 연결될 수 있다. 제2 데이터 경로(DP2)는 리던던트 피드백 루프(200)에 제1 데이터(M1)를 제공할 수 있다. 제3 데이터 경로(DP3)는 제1 데이터(M1)를 지연하여 제2 데이터(M2)를 발생하는 지연부(300)를 포함할 수 있고, 리던던트 피드백 루프(200)에 제2 데이터(M2)를 제공할 수 있다.
클럭 발생부(400)는 입력 클럭 신호(ICK)에 응답하여 제1 클럭 신호(CK1)를 발생할 수 있고, 입력 클럭 신호(ICK)를 지연하여 제2 클럭 신호(CK2)를 발생할 수 있다. 클럭 발생부(400)는 입력 클럭 신호(ICK)에 응답하여 제1 반전 클럭 신호(/CK1)를 더 발생할 수 있고, 입력 클럭 신호(ICK)를 지연하여 제2 반전 클럭 신호(/CK2)를 더 발생할 수 있다. 제1 반전 클럭 신호(/CK1)는 제1 클럭 신호(CK1)가 반전된 신호일 수 있다. 다시 말하면, 제1 반전 클럭 신호(/CK1)는 제1 클럭 신호(CK1)와 반대되는 위상을 가질 수 있다. 제2 반전 클럭 신호(/CK2)는 제2 클럭 신호(CK2)가 반전된 신호일 수 있다. 한편, 실시예에 따라서 클럭 발생부(400)는 순차 회로(100)의 외부에 배치될 수도 있다.
일 실시예에서, 제1 데이터 경로(DP1)는 제1 전송 게이트(110) 및 제2 전송 게이트(120)를 포함할 수 있다. 제1 전송 게이트(110)는 제2 클럭 신호(CK2)에 응답하여 데이터 입력 단자(DIT)와 제1 데이터 노드(ND1)를 전기적으로 연결할 수 있다. 제2 전송 게이트(120)는 제1 클럭 신호(CK1)에 응답하여 제1 데이터 노드(ND1)와 데이터 출력 단자(OT)를 전기적으로 연결할 수 있다.
제1 전송 게이트(110)는 데이터 입력 단자(DIT)와 제1 데이터 노드(ND1) 사이에 병렬 연결된 PMOS 트랜지스터(112) 및 NMOS 트랜지스터(114)를 포함할 수 있다. PMOS 트랜지스터(112)의 게이트 전극은 제2 클럭 신호(CK2)를 수신할 수 있고, NMOS 트랜지스터(114)의 게이트 전극은 제2 반전 클럭 신호(/CK2)를 수신할 수 있다. 제2 전송 게이트(120)는 제1 데이터 노드(ND1)와 데이터 출력 단자(OT) 사이에 병렬 연결된 PMOS 트랜지스터(122) 및 NMOS 트랜지스터(124)를 포함할 수 있다. PMOS 트랜지스터(122)의 게이트 전극은 제1 반전 클럭 신호(/CK1)를 수신할 수 있고, NMOS 트랜지스터(124)의 게이트 전극은 제1 클럭 신호(CK1)를 수신할 수 있다.
본 발명의 실시예들에 따른 순차 회로(100)는, 서로 다른 타이밍을 갖는 클럭 신호들(CK1, CK2)에 기초하여 동작하며, 서로 다른 타이밍을 갖는 데이터들(M1, M2)의 값이 동일한 경우에만 리던던트 피드백 루프(200)에 데이터를 저장함으로써, 순차 회로(100)의 홀드 시간(hold time)이 증가할 수 있고, 따라서 SET에 의한 오동작을 방지할 수 있다. 또한, 신호 전달을 지연시키는 구성 없이 데이터 입력 단자(DIT)와 데이터 출력 단자(OT)를 직접적으로 연결하는 제1 데이터 경로(DP1)를 포함함으로써, 순차 회로(100)의 셋업 시간(setup time) 및 지연 시간(delay time)이 증가하지 않을 수 있다. 따라서, 성능 열화 없이 SET에 강인한 순차 회로(100)를 구현할 수 있다.
도 2는 본 발명의 실시예들에 따른 순차 회로에 포함되는 리던던트 피드백 루프의 동작을 설명하기 위한 표이다.
도 1 및 2를 참조하면, 제1 데이터(M1)와 제2 데이터(M2)가 동일한 경우에 리던던트 피드백 루프(200)에 제1 데이터(M1)가 저장될 수 있고, 제1 데이터(M1)와 제2 데이터(M2)가 서로 다른 경우에 리던던트 피드백 루프(200)에 제1 데이터(M1)가 저장되지 않을 수 있다.
구체적으로, 제1 데이터(M1)와 제2 데이터(M2)가 모두 "0"인 경우에, 제1 및 제2 클럭 신호들(CK1, CK2) 중 적어도 하나에 응답하여 리던던트 피드백 루프(200)에 "0"이 저장될 수 있다. 제1 데이터(M1)와 제2 데이터(M2)가 모두 "1"인 경우에, 제1 및 제2 클럭 신호들(CK1, CK2) 중 적어도 하나에 응답하여 리던던트 피드백 루프(200)에 "1"이 저장될 수 있다. 다시 말하면, 제1 데이터(M1)와 제2 데이터(M2)가 동일한 경우에, 리던던트 피드백 루프(200)의 데이터(WD)는 제1 및 제2 데이터들(M1, M2)과 동일하도록 변경 또는 유지될 수 있다.
제1 및 제2 데이터들(M1, M2) 중 하나가 "0"이고 다른 하나가 "1"인 경우에, 리던던트 피드백 루프(200)에 제1 데이터(M1) 또는 제2 데이터(M2)가 저장되지 않을 수 있다. 다시 말하면, 제1 데이터(M1)와 제2 데이터(M2)가 서로 다른 경우에, 리던던트 피드백 루프(200)의 데이터(WD)는 제1 및 제2 데이터들(M1, M2)과 무관하게 이전에 저장된 데이터가 유지될 수 있다.
도 3은 도 1의 순차 회로의 일 예를 나타내는 회로도이다. 도 4a 및 4b는 도 3의 순차 회로에 포함되는 지연부의 예를 나타내는 회로도들이다.
도 3, 4a 및 4b를 참조하면, 순차 회로(100a)는 데이터 입력 단자(DIT), 데이터 출력 단자(OT), 논리 게이트들(130, 140), 제1 래치(210), 지연부(300) 및 클럭 발생부(400)를 포함할 수 있다.
도 3의 논리 게이트들(130, 140)은 도 1의 전송 게이트들(110, 120)에 각각 대응할 수 있다. 구체적으로, 도 3의 논리 게이트들(130, 140) 각각은 게이티드 인버터(gated inverter)일 수 있으며, 도 1의 전송 게이트들(110, 120) 각각은 게이티드 인버터의 형태로 구현될 수 있다.
논리 게이트(130)는 데이터 입력 단자(DIT)와 연결되는 입력 단자, 및 제1 데이터 노드(ND1)와 연결되는 출력 단자를 포함할 수 있고, 제2 클럭 신호(CK2)에 응답하여 동작할 수 있다. 예를 들어, 논리 게이트(130)는 제2 클럭 신호(CK2)에 응답하여 입력 데이터(D)를 반전하여 제1 데이터(M1)를 발생할 수 있다. 논리 게이트(140)는 제1 데이터 노드(ND1)와 연결되는 입력 단자, 및 데이터 출력 단자(OT)와 연결되는 출력 단자를 포함할 수 있고, 제1 클럭 신호(CK1)에 응답하여 동작할 수 있다. 예를 들어, 논리 게이트(140)는 제1 클럭 신호(CK1)에 응답하여 제1 데이터 노드(ND1)의 전압을 반전하여 출력 데이터(Q)를 발생할 수 있다.
논리 게이트(130)는 전원 전압(예를 들어, VDD 전압)과 제1 데이터 노드(ND1) 사이에 직렬 연결된 PMOS 트랜지스터들(P11, P12), 및 제1 데이터 노드(ND1)와 접지 전압(예를 들어, VSS 전압) 사이에 직렬 연결된 NMOS 트랜지스터들(N11, N12)을 포함할 수 있다. PMOS 트랜지스터(P11)의 게이트 전극 및 NMOS 트랜지스터(N12)의 게이트 전극은 데이터 입력 단자(DIT)와 연결될 수 있고, PMOS 트랜지스터(P12)의 게이트 전극은 제2 클럭 신호(CK2)를 수신할 수 있으며, NMOS 트랜지스터(N11)의 게이트 전극은 제2 반전 클럭 신호(/CK2)를 수신할 수 있다.
논리 게이트(140)는 상기 전원 전압과 데이터 출력 단자(OT) 사이에 직렬 연결된 PMOS 트랜지스터들(P21, P22), 및 데이터 출력 단자(OT)와 상기 접지 전압 사이에 직렬 연결된 NMOS 트랜지스터들(N21, N22)을 포함할 수 있다. PMOS 트랜지스터(P21)의 게이트 전극 및 NMOS 트랜지스터(N22)의 게이트 전극은 제1 데이터 노드(ND1)와 연결될 수 있고, PMOS 트랜지스터(P22)의 게이트 전극은 제1 반전 클럭 신호(/CK1)를 수신할 수 있으며, NMOS 트랜지스터(N21)의 게이트 전극은 제1 클럭 신호(CK1)를 수신할 수 있다.
본 명세서의 모든 도면에서, PMOS 트랜지스터의 소스 전극과 연결되는 수평 라인(-)은 상기 전원 전압을 나타내고, NMOS 트랜지스터의 소스 전극과 연결되는 삼각형(∇)은 상기 접지 전압을 나타낸다.
지연부(300)는 제1 데이터 노드(ND1)와 제2 데이터 노드(ND2) 사이에 연결될 수 있고, 제1 데이터(M1)를 지연하여 제2 데이터(M2)를 발생할 수 있다. 예를 들어, 도 4a에 도시된 것처럼 지연부(300a)는 제1 데이터(M1)를 지연시키기 위한 적어도 하나의 버퍼(310a, 310b, ..., 310n)를 포함할 수 있다. 다른 예에서, 도 4b에 도시된 것처럼 지연부(300b)는 제1 데이터(M1)를 지연시키기 위한 적어도 하나의 인버터(320a, 320b, ..., 320n)를 포함할 수 있다.
도 3의 실시예에서, 데이터 입력 단자(DIT)와 데이터 출력 단자(OT) 사이에 형성되는 논리 게이트들(130, 140) 및 제1 데이터 노드(ND1)는 도 1의 제1 데이터 경로(DP1)에 대응할 수 있고, 제1 데이터 노드(ND1)와 제1 래치(210) 사이에 제1 데이터(M1)를 제공하는 경로는 도 1의 제2 데이터 경로(DP2)에 대응할 수 있으며, 제1 데이터 노드(ND1)와 제1 래치(210) 사이에 제2 데이터(M2)를 제공하고 지연부(300)를 포함하는 경로는 도 1의 제3 데이터 경로(DP3)에 대응할 수 있다. 제1 데이터 노드(ND1)는 상기 제1 데이터 경로 상에 배치될 수 있고, 제1 데이터 노드(ND1)로부터 제1 데이터(M1)가 제공될 수 있으며, 제2 데이터 노드(ND2)로부터 제2 데이터(M2)가 제공될 수 있다.
도 3의 제1 래치(210)는 도 1의 리던던트 피드백 루프(200)에 대응할 수 있다. 다시 말하면, 도 3의 실시예에서, 리던던트 피드백 루프(도 1의 200)는 하나의 래치(210)를 포함하여 구현될 수 있으며, 리던던트 피드백 루프(도 1의 200)가 하나의 래치(210)를 포함하는 도 3의 순차 회로(100a)를 래치 회로라고 부를 수 있다.
제1 래치(210)는 제1 데이터 노드(ND1) 및 제2 데이터 노드(ND2)와 연결될 수 있고, 제1 데이터(M1)와 제2 데이터(M2)가 동일한 경우에 제2 클럭 신호(CK2)에 응답하여 제1 데이터(M1)를 저장할 수 있다. 제1 래치(210)는 제1 내지 제4 논리 게이트들(212, 214, 216, 218)을 포함할 수 있다.
제1 논리 게이트(212)는 제1 데이터 노드(ND1)와 연결되는 제1 입력 단자, 제2 데이터 노드(ND2)와 연결되는 제2 입력 단자, 및 제1 노드(NA)와 연결되는 출력 단자를 포함할 수 있다. 제1 논리 게이트(212)는 상기 전원 전압과 제1 노드(NA) 사이에 연결된 PMOS 트랜지스터(P31), 및 제1 노드(NA)와 상기 접지 전압 사이에 연결된 NMOS 트랜지스터(N31)를 포함할 수 있다. PMOS 트랜지스터(P31)의 게이트 전극은 제1 데이터 노드(ND1)와 연결될 수 있고, NMOS 트랜지스터(N31)의 게이트 전극은 제2 데이터 노드(ND2)와 연결될 수 있다.
제2 논리 게이트(214)는 제2 데이터 노드(ND2)와 연결되는 제1 입력 단자, 제1 데이터 노드(ND1)와 연결되는 제2 입력 단자, 및 제2 노드(NB)와 연결되는 출력 단자를 포함할 수 있다. 제2 논리 게이트(214)는 상기 전원 전압과 제2 노드(NB) 사이에 연결된 PMOS 트랜지스터(P32), 및 제2 노드(NB)와 상기 접지 전압 사이에 연결된 NMOS 트랜지스터(N32)를 포함할 수 있다. PMOS 트랜지스터(P32)의 게이트 전극은 제2 데이터 노드(ND2)와 연결될 수 있고, NMOS 트랜지스터(N32)의 게이트 전극은 제1 데이터 노드(ND1)와 연결될 수 있다.
제3 논리 게이트(216)는 제1 노드(NA)와 연결되는 제1 입력 단자, 제2 노드(NB)와 연결되는 제2 입력 단자, 및 제2 데이터 노드(ND2)와 연결되는 출력 단자를 포함할 수 있고, 제2 클럭 신호(CK2)에 응답하여 동작할 수 있다. 제3 논리 게이트(216)는 상기 전원 전압과 제2 데이터 노드(ND2) 사이에 직렬 연결된 PMOS 트랜지스터들(P33, P34), 및 제2 데이터 노드(ND2)와 상기 접지 전압 사이에 직렬 연결된 NMOS 트랜지스터들(N33, N34)을 포함할 수 있다. PMOS 트랜지스터(P33)의 게이트 전극은 제1 노드(NA)와 연결될 수 있고, PMOS 트랜지스터(P34)의 게이트 전극은 제2 반전 클럭 신호(/CK2)를 수신할 수 있고, NMOS 트랜지스터(N33)의 게이트 전극은 제2 클럭 신호(CK2)를 수신할 수 있으며, NMOS 트랜지스터(N34)의 게이트 전극은 제2 노드(NB)와 연결될 수 있다.
제4 논리 게이트(218)는 제2 노드(NB)와 연결되는 제1 입력 단자, 제1 노드(NA)와 연결되는 제2 입력 단자, 및 제1 데이터 노드(ND1)와 연결되는 출력 단자를 포함할 수 있고, 제2 클럭 신호(CK2)에 응답하여 동작할 수 있다. 제4 논리 게이트(218)는 상기 전원 전압과 제1 데이터 노드(ND1) 사이에 직렬 연결된 PMOS 트랜지스터들(P35, P36), 및 제1 데이터 노드(ND1)와 상기 접지 전압 사이에 직렬 연결된 NMOS 트랜지스터들(N35, N36)을 포함할 수 있다. PMOS 트랜지스터(P35)의 게이트 전극은 제2 노드(NB)와 연결될 수 있고, PMOS 트랜지스터(P36)의 게이트 전극은 제2 반전 클럭 신호(/CK2)를 수신할 수 있고, NMOS 트랜지스터(N35)의 게이트 전극은 제2 클럭 신호(CK2)를 수신할 수 있으며, NMOS 트랜지스터(N36)의 게이트 전극은 제1 노드(NA)와 연결될 수 있다.
일반적인 인버터와 다르게, 제1 및 제2 논리 게이트들(212, 214) 각각은 입력 단자가 서로 다른 두 개의 노드들(ND1, ND2)과 연결되며, 두 개의 노드들(ND1, ND2)의 전압들(즉, 제1 및 제2 데이터들(M1, M2))이 동일한 경우에만 인버터로서 동작할 수 있다. 또한, 일반적인 게이티드 인버터와 다르게, 제3 및 제4 논리 게이트들(216, 218) 각각은 입력 단자가 서로 다른 두 개의 노드들(NA, NB)과 연결되며, 두 개의 노드들(NA, NB)의 전압들이 동일한 경우에만 게이티드 인버터로서 동작할 수 있다. 제1 및 제2 논리 게이트들(212, 214)을 2-입력(2-input) 인버터라 부를 수 있고, 제3 및 제4 논리 게이트들(216, 218)을 게이티드 2-입력 인버터라 부를 수 있다. 제1 래치(210)는 상기와 같은 2-입력 인버터들 및 게이티드 2-입력 인버터들을 포함하여 구현됨으로써, 제1 및 제2 데이터들(M1, M2)이 동일한 경우에만 제1 데이터(M1)를 저장할 수 있다.
클럭 발생부(400)는 입력 클럭 신호(ICK)를 반전하여 제1 반전 클럭 신호(/CK1)를 발생하는 제1 인버터(410), 제1 반전 클럭 신호(/CK1)를 반전하여 제1 클럭 신호(CK1)를 발생하는 제2 인버터(420), 입력 클럭 신호(ICK)를 지연하는 지연부(430), 지연부(430)의 출력을 반전하여 제2 반전 클럭 신호(/CK2)를 발생하는 제3 인버터(440), 및 제2 반전 클럭 신호(/CK2)를 반전하여 제2 클럭 신호(CK2)를 발생하는 제4 인버터(450)를 포함할 수 있다. 도시하지는 않았지만, 지연부(430)는 지연부(300)와 유사한 구조를 가질 수 있다.
실시예에 따라서, 상기 전원 전압과 제1 데이터 노드(ND1) 사이에서 PMOS 트랜지스터들(P11, P12)의 배치 순서가 변경될 수 있으며, 이와 유사하게 트랜지스터들(N11, N12, P21, P22, N21, N22, P33, P34, N33, N34, P35, P36, N35, N36)의 배치 순서가 변경될 수 있다.
도 5a, 5b 및 5c는 본 발명의 실시예들에 따른 순차 회로의 동작을 설명하기 위한 타이밍도들이다. 도 5a는 순차 회로의 일반적인 동작을 나타내고, 도 5b는 제1 클럭 신호(CK1)의 상승 에지(rising edge) 근처에서 제1 데이터(M1)에 SET(Single Event Transient)가 발생하는 경우를 나타내며, 도 5c는 제1 클럭 신호(CK1)의 상승 에지 근처에서 제2 데이터(M2)에 SET가 발생하는 경우를 나타낸다. 도 5a, 5b 및 5c에서, TCD는 지연부(도 3의 430)에 의한 클럭 지연 시간을 나타내며, TMD는 지연부(도 1의 300)에 의한 데이터 지연 시간을 나타낸다.
도 3 및 5a를 참조하면, 시간 tm1 이전에는 제1 및 제2 데이터들(M1, M2)이 모두 논리 하이 레벨을 가지므로, 논리 하이 레벨에 대응하는 데이터 "1"이 제1 래치(210)에 저장되어 있다. 시간 tm1에서 제1 데이터(M1)가 논리 하이 레벨에서 논리 로우 레벨로 천이되고, 시간 tm1로부터 TMD가 경과한 시간 tm2에서 제2 데이터(M2)가 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 시간 tc1에서 제1 클럭 신호(CK1)가 상승 에지를 가지며, 시간 tc1로부터 TCD가 경과한 시간 tc2에서 제2 클럭 신호(CK2)가 상승 에지를 가진다. 시간 tm1부터 시간 tc2까지의 구간에서는 제1 데이터(M1)와 제2 데이터(M2)가 서로 다르므로, 제1 래치(210)에 제1 데이터(M1)가 저장되지 않으며, 따라서 제1 래치(210)의 데이터가 변경되지 않고 유지된다. 제1 및 제2 데이터들(M1, M2)이 모두 논리 로우 레벨을 가지고 제2 클럭 신호(CK2)가 상승 에지를 가지는 시간 tc2에서, 논리 로우 레벨에 대응하는 데이터 "0"이 제1 래치(210)에 저장된다.
도 3 및 5b를 참조하면, 시간 tm3에서 제1 데이터(M1)에 SET가 발생하여 제1 데이터(M1)의 전압 레벨이 일시적으로 변하고, 시간 tm3으로부터 TMD가 경과한 시간 tm4에서 제2 데이터(M2)에 SET가 발생하여 제2 데이터(M2)의 전압 레벨이 일시적으로 변한다. 시간 tc3에서 제1 클럭 신호(CK1)가 상승 에지를 가지며, 시간 tc3으로부터 TCD가 경과한 시간 tc4에서 제2 클럭 신호(CK2)가 상승 에지를 가진다. 시간 tm3부터 시간 t1까지의 구간에서는 제1 데이터(M1)와 제2 데이터(M2)가 서로 다르므로, 제1 래치(210)에 데이터가 저장되지 않는다. 시간 t1에서 제1 및 제2 데이터들(M1, M2)이 모두 논리 로우 레벨을 가지므로, 논리 로우 레벨에 대응하는 데이터 "0"이 제1 래치(210)에 저장된다. 제2 클럭 신호(CK2)가 상승 에지를 가지는 시간 tc4에서, 제1 데이터(M1)와 제2 데이터(M2)가 서로 다르므로, 제1 래치(210)에 데이터가 저장되지 않는다.
도 3 및 5c를 참조하면, 시간 tm5에서 제1 데이터(M1)에 SET가 발생하고, 시간 tm5로부터 TMD가 경과한 시간 tm6에서 제2 데이터(M2)에 SET가 발생한다. 시간 tc5에서 제1 클럭 신호(CK1)가 상승 에지를 가지며, 시간 tc5로부터 TCD가 경과한 시간 tc6에서 제2 클럭 신호(CK2)가 상승 에지를 가진다. 시간 tm5부터 시간 t2까지의 구간에서는 제1 데이터(M1)와 제2 데이터(M2)가 서로 다르므로, 제1 래치(210)에 데이터가 저장되지 않는다. 시간 t2에서 제1 및 제2 데이터들(M1, M2)이 모두 논리 로우 레벨을 가지므로, 논리 로우 레벨에 대응하는 데이터 "0"이 제1 래치(210)에 저장된다. 제1 클럭 신호(CK1)가 상승 에지를 가지는 시간 tc5에서, 제1 데이터(M1)와 제2 데이터(M2)가 서로 다르므로, 제1 래치(210)에 데이터가 저장되지 않는다. 제2 클럭 신호(CK2)가 상승 에지를 가지는 시간 tc6에서, 제1 데이터(M1)와 제2 데이터(M2)가 동일하므로, 데이터 "0"이 제1 래치(210)에 저장된다.
도 6a, 6b, 7a 및 7b는 도 1의 순차 회로의 다른 예를 나타내는 회로도들이다.
도 6a를 참조하면, 순차 회로(102a)는 데이터 입력 단자(DIT), 데이터 출력 단자(OT), 논리 게이트들(130, 140), 제1 래치(210a), 지연부(300) 및 클럭 발생부(400)를 포함할 수 있다.
제1 래치(210)가 제1 래치(210a)로 대체되는 것을 제외하면, 도 6a의 순차 회로(102a)는 도 3의 순차 회로(100a)와 실질적으로 동일할 수 있다.
도 6a의 제1 래치(210a)는 제1 내지 제4 논리 게이트들(212, 214, 216a, 218a)을 포함할 수 있다. 제1 및 제2 논리 게이트들(212, 214)은 도 3의 제1 및 제2 논리 게이트들(212, 214)과 실질적으로 동일할 수 있다. 제3 및 제4 논리 게이트들(216a, 218a)은 게이티드 2-입력 인버터가 아닌 2-입력 인버터의 형태로 구현될 수 있다. 다시 말하면, 도 6a의 제3 및 제4 논리 게이트들(216a, 218a)은 제2 클럭 신호(CK2)에 응답하지 않고 동작할 수 있으며, 트랜지스터들(도 3의 P34, N33, P36, N35)이 생략될 수 있다.
도 6b를 참조하면, 순차 회로(100b)는 데이터 입력 단자(DIT), 데이터 출력 단자(OT), 논리 게이트들(130, 140), 제1 래치(210), 지연부(300) 및 클럭 발생부(400)를 포함할 수 있고, 인버터(150) 및 제2 데이터 출력 단자(OT2)를 더 포함할 수 있다.
인버터(150) 및 제2 데이터 출력 단자(OT2)를 더 포함하는 것을 제외하면, 도 6b의 순차 회로(100b)는 도 3의 순차 회로(100a)와 실질적으로 동일할 수 있다.
인버터(150)는 데이터 출력 단자(OT)와 연결될 수 있고, 제2 데이터 출력 단자(OT2)는 인버터(150)와 연결될 수 있다. 제2 데이터 출력 단자(OT2)는 출력 데이터(Q)가 반전된 반전 출력 데이터(/Q)를 제공할 수 있다.
도 7a 및 7b를 참조하면, 순차 회로(100c)는 데이터 입력 단자(DIT), 데이터 출력 단자(OT), 논리 게이트들(130, 140), 제1 래치(210), 지연부(300) 및 클럭 발생부(400)를 포함할 수 있고, 전송 게이트(220) 및 제2 래치(230)를 더 포함할 수 있다.
전송 게이트(220) 및 제2 래치(230)를 더 포함하는 것을 제외하면, 도 7a 및 7b의 순차 회로(100c)는 도 3의 순차 회로(100a)와 실질적으로 동일할 수 있다.
도 7a 및 7b의 제1 래치(210), 전송 게이트(220) 및 제2 래치(230)는 도 1의 리던던트 피드백 루프(200)에 대응할 수 있다. 다시 말하면, 도 7a 및 7b의 실시예에서, 리던던트 피드백 루프(도 1의 200)는 두 개의 래치들(210, 230)을 포함하여 구현될 수 있으며, 래치들(210, 230) 각각은 마스터 래치 및 슬레이브 래치로 동작할 수 있다. 리던던트 피드백 루프(도 1의 200)가 두 개의 래치들(210, 230)을 포함하는 도 7a 및 7b의 순차 회로(100c)를 플립플롭 회로라고 부를 수 있다.
전송 게이트(220)는 제1 클럭 신호에 응답하여 제1 래치(210)의 출력단(예를 들어, 제1 노드(NA))과 제3 데이터 노드(ND3)를 전기적으로 연결할 수 있다. 전송 게이트(220)는 제1 노드(NA)와 제3 데이터 노드(ND3) 사이에 병렬 연결된 PMOS 트랜지스터(222) 및 NMOS 트랜지스터(224)를 포함할 수 있다. PMOS 트랜지스터(222)의 게이트 전극은 제1 반전 클럭 신호(/CK1)를 수신할 수 있고, NMOS 트랜지스터(224)의 게이트 전극은 제1 클럭 신호(CK1)를 수신할 수 있다.
제2 래치(230)는 데이터 출력 단자(OT)(즉, 논리 게이트(140)와 데이터 출력 단자(OT) 사이의 노드(NX)) 및 제3 데이터 노드(ND3)와 연결될 수 있고, 제1 데이터(M1)와 제2 데이터(M2)가 동일한 경우에 제1 클럭 신호(CK1)에 응답하여 제1 데이터(M1)를 저장할 수 있다. 제2 래치(230)는 제1 래치(210)와 유사한 구조를 가질 수 있으며, 제5 내지 제8 논리 게이트들(232, 234, 236, 238)을 포함할 수 있다.
제5 논리 게이트(232)는 데이터 출력 단자(OT)와 연결되는 제1 입력 단자, 제3 데이터 노드(ND3)와 연결되는 제2 입력 단자, 및 제3 노드(NC)와 연결되는 출력 단자를 포함할 수 있다. 제5 논리 게이트(232)는 상기 전원 전압과 제3 노드(NC) 사이에 연결된 PMOS 트랜지스터(P41), 및 제3 노드(NC)와 상기 접지 전압 사이에 연결된 NMOS 트랜지스터(N41)를 포함할 수 있다. PMOS 트랜지스터(P41)의 게이트 전극은 데이터 출력 단자(OT)와 연결될 수 있고, NMOS 트랜지스터(N41)의 게이트 전극은 제3 데이터 노드(ND3)와 연결될 수 있다.
제6 논리 게이트(234)는 제3 데이터 노드(ND3)와 연결되는 제1 입력 단자, 데이터 출력 단자(OT)와 연결되는 제2 입력 단자, 및 제4 노드(ND)와 연결되는 출력 단자를 포함할 수 있다. 제6 논리 게이트(234)는 상기 전원 전압과 제4 노드(ND) 사이에 연결된 PMOS 트랜지스터(P42), 및 제4 노드(ND)와 상기 접지 전압 사이에 연결된 NMOS 트랜지스터(N42)를 포함할 수 있다. PMOS 트랜지스터(P42)의 게이트 전극은 제3 데이터 노드(ND3)와 연결될 수 있고, NMOS 트랜지스터(N42)의 게이트 전극은 데이터 출력 단자(OT)와 연결될 수 있다.
제7 논리 게이트(236)는 제3 노드(NC)와 연결되는 제1 입력 단자, 제4 노드(ND)와 연결되는 제2 입력 단자, 및 제3 데이터 노드(ND3)와 연결되는 출력 단자를 포함할 수 있고, 제1 클럭 신호(CK1)에 응답하여 동작할 수 있다. 제7 논리 게이트(236)는 상기 전원 전압과 제3 데이터 노드(ND3) 사이에 직렬 연결된 PMOS 트랜지스터들(P43, P44), 및 제3 데이터 노드(ND3)와 상기 접지 전압 사이에 직렬 연결된 NMOS 트랜지스터들(N43, N44)을 포함할 수 있다. PMOS 트랜지스터(P43)의 게이트 전극은 제3 노드(NC)와 연결될 수 있고, PMOS 트랜지스터(P44)의 게이트 전극은 제1 클럭 신호(CK1)를 수신할 수 있고, NMOS 트랜지스터(N43)의 게이트 전극은 제1 반전 클럭 신호(/CK1)를 수신할 수 있으며, NMOS 트랜지스터(N44)의 게이트 전극은 제4 노드(ND)와 연결될 수 있다.
제8 논리 게이트(238)는 제4 노드(ND)와 연결되는 제1 입력 단자, 제3 노드(NC)와 연결되는 제2 입력 단자, 및 데이터 출력 단자(OT)와 연결되는 출력 단자를 포함할 수 있고, 제1 클럭 신호(CK1)에 응답하여 동작할 수 있다. 제8 논리 게이트(238)는 상기 전원 전압과 데이터 출력 단자(OT) 사이에 직렬 연결된 PMOS 트랜지스터들(P45, P46), 및 데이터 출력 단자(OT)와 상기 접지 전압 사이에 직렬 연결된 NMOS 트랜지스터들(N45, N46)을 포함할 수 있다. PMOS 트랜지스터(P45)의 게이트 전극은 제4 노드(ND)와 연결될 수 있고, PMOS 트랜지스터(P46)의 게이트 전극은 제1 클럭 신호(CK1)를 수신할 수 있고, NMOS 트랜지스터(N45)의 게이트 전극은 제1 반전 클럭 신호(/CK1)를 수신할 수 있으며, NMOS 트랜지스터(N46)의 게이트 전극은 제3 노드(NC)와 연결될 수 있다.
실시예에 따라서, 도 7a 및 7b의 순차 회로(100c)는 도 6b에 도시된 것처럼 인버터(150) 및 제2 데이터 출력 단자(OT2)를 더 포함하여 구현될 수도 있다. 또한, 도 6b, 7a 및 7b의 순차 회로들(100b, 100c) 각각에서 제1 래치(210)가 도 6a에 도시된 제1 래치(210a)로 대체될 수도 있고, 이 때 제2 래치(230) 또한 제1 래치(210a)와 유사하게 구현될 수 있다.
도 8은 본 발명의 실시예들에 따른 순차 회로를 나타내는 블록도이다.
도 8을 참조하면, 순차 회로(500)는 데이터 입력 단자(DIT), 제1 데이터 경로(DP1) 및 리던던트 피드백 루프(200)를 포함하고, 데이터 출력 단자(OT), 제2 데이터 경로(DP2), 제3 데이터 경로(DP3), 클럭 발생부(400), 스캔 입력 단자(SIT) 및 멀티플렉서(510)를 더 포함할 수 있다.
스캔 입력 단자(SIT) 및 멀티플렉서(510)를 더 포함하는 것을 제외하면, 도 8의 순차 회로(500)는 도 1의 순차 회로(100)와 실질적으로 동일할 수 있다. 도 1의 순차 회로(100)와 비교하였을 때, 도 8의 순차 회로(500)는 스캔 기능(scan function)을 추가적으로 가질 수 있다. 도 1의 제1 전송 게이트(110)는 멀티플렉서(510)에 포함될 수 있다.
스캔 입력 단자(SIT)는 스캔 입력 데이터(SI)를 수신할 수 있다. 예를 들어, 스캔 입력 데이터(SI)는 순차 회로(500)를 포함하는 집적 회로를 테스트하기 위한 테스트 패턴을 나타낼 수 있다.
멀티플렉서(510)는 스캔 인에이블 신호(SE) 및 제1 및 제2 클럭 신호들(CK1, CK2)에 응답하여 입력 데이터(D) 및 스캔 입력 데이터(SI) 중 하나를 제1 데이터 경로(DP1')에 제공할 수 있다. 이에 따라, 제1 데이터 경로(DP1')는 입력 데이터(D) 및 스캔 입력 데이터(SI) 중 하나를 데이터 출력 단자(OT)에 전송할 수 있으며, 제1 데이터(M1)는 입력 데이터(D) 및 스캔 입력 데이터(SI) 중 하나에 대응할 수 있다.
도 9, 10a 및 10b는 도 8의 순차 회로의 일 예를 나타내는 회로도들이다.
도 9를 참조하면, 순차 회로(500a)는 데이터 입력 단자(DIT), 데이터 출력 단자(OT), 논리 게이트들(512, 514, 140), 제1 래치(210), 지연부(300) 및 클럭 발생부(400)를 포함할 수 있다.
하나의 논리 게이트(130)가 두 개의 논리 게이트들(512, 514)로 대체되는 것을 제외하면, 도 9의 순차 회로(500a)는 도 3의 순차 회로(100a)와 실질적으로 동일할 수 있다.
도 9의 논리 게이트들(512, 514)은 도 8의 멀티플렉서(510)에 대응할 수 있다. 다시 말하면, 도 9의 실시예에서, 멀티플렉서(도 8의 510)는 두 개의 논리 게이트들(512, 514)을 포함하여 구현될 수 있다. 리던던트 피드백 루프(도 1의 200)가 하나의 래치(210)를 포함하고 스캔 기능을 갖는 도 9의 순차 회로(500a)를 스캔 래치 회로라고 부를 수 있다.
논리 게이트(512)는 스캔 인에이블 신호(SE)가 제1 논리 레벨(예를 들어, 논리 로우 레벨)을 가지는 경우에, 제2 클럭 신호(CK2)에 응답하여 입력 데이터(D)를 제1 데이터 경로(도 8의 DP1')에 제공할 수 있다. 논리 게이트(512)는 상기 전원 전압과 제1 데이터 노드(ND1) 사이에 직렬 연결된 PMOS 트랜지스터들(P51, P52, P53), 및 제1 데이터 노드(ND1)와 상기 접지 전압 사이에 직렬 연결된 NMOS 트랜지스터들(N51, N52, N53)을 포함할 수 있다. PMOS 트랜지스터(P51)의 게이트 전극은 스캔 인에이블 신호(SE)를 수신할 수 있고, PMOS 트랜지스터(P52)의 게이트 전극 및 NMOS 트랜지스터(N52)의 게이트 전극은 데이터 입력 단자(DIT)와 연결될 수 있고, PMOS 트랜지스터(P53)의 게이트 전극은 제2 클럭 신호(CK2)를 수신할 수 있고, NMOS 트랜지스터(N51)의 게이트 전극은 제2 반전 클럭 신호(/CK2)를 수신할 수 있으며, NMOS 트랜지스터(N53)의 게이트 전극은 스캔 인에이블 신호(SE)가 반전된 반전 스캔 인에이블 신호(/SE)를 수신할 수 있다.
논리 게이트(514)는 스캔 인에이블 신호(SE)가 제2 논리 레벨(예를 들어, 논리 하이 레벨)을 가지는 경우에, 제1 클럭 신호(CK1)에 응답하여 스캔 입력 데이터(SI)를 제1 데이터 경로(도 8의 DP1')에 제공할 수 있다. 논리 게이트(514)는 상기 전원 전압과 제1 데이터 노드(ND1) 사이에 직렬 연결된 PMOS 트랜지스터들(P54, P55, P56), 및 제1 데이터 노드(ND1)와 상기 접지 전압 사이에 직렬 연결된 NMOS 트랜지스터들(N54, N55, N56)을 포함할 수 있다. PMOS 트랜지스터(P54)의 게이트 전극 및 NMOS 트랜지스터(N56)의 게이트 전극은 스캔 입력 단자(SIT)와 연결될 수 있고, PMOS 트랜지스터(P55)의 게이트 전극은 제1 클럭 신호(CK1)를 수신할 수 있고, PMOS 트랜지스터(P56)의 게이트 전극은 반전 스캔 인에이블 신호(/SE)를 수신할 수 있고, NMOS 트랜지스터(N54)의 게이트 전극은 스캔 인에이블 신호(SE)를 수신할 수 있으며, NMOS 트랜지스터(N55)의 게이트 전극은 제1 반전 클럭 신호(/CK1)를 수신할 수 있다.
실시예에 따라서, 상기 전원 전압과 제1 데이터 노드(ND1) 사이에서 PMOS 트랜지스터들(P51, P52, P53)의 배치 순서가 변경될 수 있으며, 이와 유사하게 트랜지스터들(N51, N52, N53, P54, P55, P56, N54, N55, N56)의 배치 순서가 변경될 수 있다.
순차 회로(500a)를 복수 개 포함하는 스캔 체인 회로에서, 인접한 순차 회로들 사이의 지연 시간은 상대적으로 매우 짧으며, 따라서 스캔 체인 회로 내에서의 레이싱 위반(violation of racing)을 피하기 위해, 스캔 기능을 수행하는 경우에는 지연 클럭 신호(즉, CK2)가 아닌 정상 클럭 신호(즉, CK1)를 이용하여 스캔 입력 데이터(SI)를 상기 제1 데이터 경로에 제공할 수 있다. 스캔 기능을 수행하지 않고 일반적으로 데이터를 전달하는 경우에는 SET에 의한 오동작을 방지할 수 있도록 지연 클럭 신호(즉, CK2)를 이용하여 입력 데이터(D)를 상기 제1 데이터 경로에 제공할 수 있다.
도 10a 및 10b를 참조하면, 순차 회로(500b)는 데이터 입력 단자(DIT), 데이터 출력 단자(OT), 논리 게이트들(512, 514, 140), 제1 래치(210), 지연부(300) 및 클럭 발생부(400)를 포함할 수 있고, 전송 게이트(220) 및 제2 래치(230)를 더 포함할 수 있다.
하나의 논리 게이트(130)가 두 개의 논리 게이트들(512, 514)로 대체되는 것을 제외하면, 도 10a 및 10b의 순차 회로(500b)는 도 7a 및 7b의 순차 회로(100c)와 실질적으로 동일할 수 있다. 도 10a 및 10b의 논리 게이트들(512, 514)은 도 9의 논리 게이트들(512, 514)과 각각 실질적으로 동일할 수 있다. 리던던트 피드백 루프(도 1의 200)가 두 개의 래치들(210, 230)을 포함하고 스캔 기능을 갖는 도 10a 및 10b의 순차 회로(500b)를 스캔 플립플롭 회로라고 부를 수 있다.
실시예에 따라서, 도 9, 10a 및 10b의 순차 회로들(500a, 500b) 각각은 도 6b에 도시된 것처럼 인버터(150) 및 제2 데이터 출력 단자(OT2)를 더 포함하여 구현될 수도 있고, 입력 데이터(D)에 대응하는 출력 데이터를 제공하는 출력 단자와 스캔 입력 데이터(SI)에 대응하는 스캔 출력 데이터를 제공하는 출력 단자가 분리되도록 구현될 수도 있다. 또한, 도 9, 10a 및 10b의 순차 회로들(500a, 500b) 각각에서 제1 래치(210)가 도 6a에 도시된 제1 래치(210a)로 대체될 수도 있고, 이 때 제2 래치(230) 또한 제1 래치(210a)와 유사하게 구현될 수 있다.
도 11, 12 및 13은 본 발명의 실시예들에 따른 스캔 체인 회로를 나타내는 블록도들이다.
도 11을 참조하면, 스캔 체인 회로(1000a)는 제1 내지 제N(N은 2 이상의 자연수) 순차 회로들(1010a, 1010b, ..., 1010n)을 포함한다.
제1 내지 제N 순차 회로들(1010a~1010n)은 입력 클럭 신호(ICK)에 응답하여 입력 데이터(DIN)를 순차적으로 전달하도록 직렬 연결된다. 구체적으로, 이전 순차 회로에서 출력된 데이터는 현재 순차 회로에 입력될 수 있고, 현재 순차 회로에 입력된 데이터는 다음 순차 회로로 출력될 수 있다. 예를 들어, 제1 순차 회로(1010a)는 입력 데이터(DIN)를 수신할 수 있고, 제2 순차 회로(1010b)는 제1 순차 회로(1010a)에서 출력된 데이터를 수신할 수 있으며, 제N 순차 회로(1010n)는 제(N-1) 순차 회로에서 출력된 데이터를 수신하여 스캔 체인 회로(1000a)의 외부로 출력 데이터(DOUT)를 제공할 수 있다.
제1 내지 제N 순차 회로들(1010a~1010n) 각각은 본 발명의 실시예들에 따른 순차 회로일 수 있다. 예를 들어, 제1 순차 회로(1010a)는 입력 데이터(DIN)를 수신하는 데이터 입력 단자, 상기 데이터 입력 단자와 연결되고 입력 클럭 신호(ICK)에 대응하는 제1 클럭 신호 및 상기 제1 클럭 신호가 지연된 제2 클럭 신호에 응답하여 입력 데이터(DIN)를 데이터 출력 단자에 전송하는 제1 데이터 경로, 및 상기 제1 데이터 경로와 연결되고 상기 입력 데이터(DIN)에 대응하는 제1 데이터와 상기 제1 데이터가 지연된 제2 데이터가 동일한 경우에 상기 제1 및 제2 클럭 신호들 중 적어도 하나에 응답하여 상기 제1 데이터를 저장하는 리던던트 피드백 루프를 포함한다. 제1 내지 제N 순차 회로들(1010a~1010n) 각각은, 서로 다른 타이밍을 갖는 상기 제1 및 제2 클럭 신호들에 기초하여 동작하고, 서로 다른 타이밍을 갖는 상기 제1 및 제2 데이터들이 동일한 경우에만 상기 리던던트 피드백 루프에 상기 제1 데이터를 저장하며, 상기 데이터 입력 단자와 상기 데이터 출력 단자를 직접적으로 연결하는 상기 제1 데이터 경로를 포함함으로써, 성능 열화 없이 SET에 강인한 구조를 가질 수 있다.
일 실시예에서, 제1 내지 제N 순차 회로들(1010a~1010n) 각각은 클럭 발생부들(1020a, 1020b, ..., 1020n) 중 하나를 포함할 수 있다. 예를 들어, 제1 순차 회로(1010a)는 클럭 발생부(1020a)를 포함할 수 있다. 클럭 발생부들(1020a~1020n) 각각은 도 1, 3 및 8 등에 도시된 클럭 발생부(400)와 실질적으로 동일할 수 있으며, 입력 클럭 신호(ICK)에 응답하여 제1 클럭 신호(CK1) 및 제1 반전 클럭 신호(/CK1)를 발생할 수 있고, 입력 클럭 신호(ICK)를 지연하여 제2 클럭 신호(CK2) 및 제2 반전 클럭 신호(/CK2)를 발생할 수 있다.
도 11의 스캔 체인 회로(1000a)에서, 입력 데이터(DIN)의 전달 방향과 입력 클럭 신호(ICK)의 전달 방향은 실질적으로 동일할 수 있다. 예를 들어, 제1 내지 제N 순차 회로들(1010a~1010n)에서, 입력 데이터(DIN)는 제1 순차 회로(1010a)에서 제N 순차 회로(1010n)로의 제1 방향(DR1)으로 전달될 수 있고, 입력 클럭 신호(ICK)는 제1 방향(DR1)으로 제1 내지 제N 순차 회로들(1010a~1010n)에 인가될 수 있다.
여기서, 입력 데이터(DIN)가 제1 방향(DR1)으로 전달된다는 것은, 제1 순차 회로(1010a)에서 수신된 입력 데이터(DIN)가 제1 내지 제N 순차 회로들(1010a~1010n)에 순차적으로 쉬프트되어 저장되고, 제N 순차 회로(1010n)에서 출력되는 것을 나타낼 수 있다. 입력 클럭 신호(ICK)가 제1 방향(DR1)으로 인가된다는 것은, 입력 클럭 신호(ICK)가 제1 순차 회로(1010a)에 먼저 인가되고, 이후에 제2 순차 회로(1010b)에 인가되는 방식으로 제1 순차 회로(1010a)부터 제N 순차 회로(1010n)까지 순차적으로 인가되는 것을 나타낼 수 있다.
도 12를 참조하면, 스캔 체인 회로(1000b)는 제1 내지 제N 순차 회로들(1010a~1010n)을 포함한다.
입력 클럭 신호(ICK)의 전달 방향이 변경되는 것을 제외하면, 도 12의 스캔 체인 회로(1000b)는 도 11의 스캔 체인 회로(1000a)와 실질적으로 동일할 수 있다.
도 12의 스캔 체인 회로(1000b)에서, 입력 데이터(DIN)의 전달 방향과 입력 클럭 신호(ICK)의 전달 방향은 서로 다를 수 있다. 예를 들어, 제1 내지 제N 순차 회로들(1010a~1010n)에서, 입력 클럭 신호(ICK)는 제1 방향(DR1)과 반대되는 제N 순차 회로(1010n)에서 제1 순차 회로(1010a)로의 제2 방향(DR2)으로 제1 내지 제N 순차 회로들(1010a~1010n)에 인가될 수 있다. 여기서, 입력 클럭 신호(ICK)가 제2 방향(DR2)으로 인가된다는 것은, 입력 클럭 신호(ICK)가 제N 순차 회로(1010n)에 먼저 인가되고, 이후에 제(N-1) 순차 회로에 인가되는 방식으로 제N 순차 회로(1010n)부터 제1 순차 회로(1010a)까지 순차적으로 인가되는 것을 나타낼 수 있다.
도 13을 참조하면, 스캔 체인 회로(1100)는 제1 내지 제N 순차 회로들(1110a, 1110b, ..., 1110n) 및 클럭 발생부(1120)를 포함한다.
제1 내지 제N 순차 회로들(1110a~1110n)은 입력 클럭 신호(ICK)에 응답하여 입력 데이터(DIN)를 순차적으로 전달하도록 직렬 연결된다. 제N 순차 회로(1110n)는 스캔 체인 회로(1100)의 외부로 출력 데이터(DOUT)를 제공할 수 있다. 클럭 발생부를 포함하지 않는 것을 제외하면, 제1 내지 제N 순차 회로들(1110a~1110n) 각각은 본 발명의 실시예들에 따른 순차 회로일 수 있다.
클럭 발생부(1120)는 제1 내지 제N 순차 회로들(1110a~1110n)의 외부에 배치될 수 있다. 클럭 발생부(1120)는 도 1, 3 및 8 등에 도시된 클럭 발생부(400)와 실질적으로 동일할 수 있으며, 입력 클럭 신호(ICK)에 응답하여 제1 클럭 신호(CK1) 및 제1 반전 클럭 신호(/CK1)를 발생할 수 있고, 입력 클럭 신호(ICK)를 지연하여 제2 클럭 신호(CK2) 및 제2 반전 클럭 신호(/CK2)를 발생할 수 있다. 다시 말하면, 제1 내지 제N 순차 회로들(1110a~1110n)은 하나의 클럭 발생부(1120)를 공유할 수 있다.
도 13의 스캔 체인 회로(1100)에서, 입력 데이터(DIN)의 전달 방향과 제1 및 제2 클럭 신호들(CK1, CK2)의 전달 방향은 제1 방향(DR1)으로 실질적으로 동일할 수 있다. 실시예에 따라서, 도 13의 스캔 체인 회로(1100)는 도 12에 도시된 것처럼 입력 데이터(DIN)의 전달 방향과 제1 및 제2 클럭 신호들(CK1, CK2)의 전달 방향이 서로 다르도록 구현될 수도 있다.
도 14, 15 및 16은 본 발명의 실시예들에 따른 집적 회로를 나타내는 블록도들이다.
도 14를 참조하면, 집적 회로(2000)는 내부 회로(2010) 및 순차 회로(2020)를 포함할 수 있다. 일 실시예에서, 집적 회로(2000)는 AP(Application Processor), 마이크로프로세서(microprocessor), CPU(Central Processing Unit), ASIC(Application-Specific Integrated Circuit), 모바일 SoC(System on Chip), 멀티미디어 SoC, 스마트 카드, 또는 이와 유사한 장치 또는 시스템일 수 있다.
내부 회로(2010)는 특정 계산들 또는 태스크들과 같은 미리 정해진 동작을 수행할 수 있고, 상기 동작의 결과로서 데이터(DIN)를 발생할 수 있다. 순차 회로(2020)는 입력 데이터로서 데이터(DIN)를 수신할 수 있고, 집적 회로(2000)의 외부로 데이터(DIN)에 대응하는 출력 데이터를 제공할 수 있다. 순차 회로(2020)는 본 발명의 실시예들에 따른 순차 회로일 수 있다.
도 15를 참조하면, 집적 회로(2100)는 스캔 체인 회로(2110) 및 전기 퓨즈 어레이(2130)를 포함할 수 있다.
스캔 체인 회로(2110)는 직렬 연결된 복수의 순차 회로들(2120a, 2120b, ..., 2120n)을 포함할 수 있다. 순차 회로들(2120a~2120n) 각각은 본 발명의 실시예들에 따른 순차 회로일 수 있다.
전기 퓨즈 어레이(2130)는 복수의 전기 퓨즈 소자들(2140a, 2140b, ..., 2140n)을 포함할 수 있다. 일 실시예에서, 전기 퓨즈 소자들(2140a~2140n)은 스캔 체인 회로(2110)를 이용하여 전기적으로 프로그램 또는 절단(blow)될 수 있다. 예를 들어, 전기 퓨즈 어레이(2130)의 전기 퓨즈 소자들(2140a~2140n)에 프로그램될 데이터가 스캔 체인 회로(2110)의 입력 데이터(DIN)로서 스캔 체인 회로(2110)에 순차적으로 인가 및 저장될 수 있다. 전기 퓨즈 어레이(2130)의 전기 퓨즈 소자들(2140a~2140n)은 스캔 체인 회로(2110)의 순차 회로들(2120a~2120n)에 저장된 데이터(DIN)에 기초하여 각각 절단되거나 절단되지 않을 수 있다. 이와 같이, 스캔 체인 회로(2110)가 전기 퓨즈 어레이(2130)의 프로그램에 이용될 수 있다. 다른 실시예에서, 전기 퓨즈 소자들(2140a~2140n)에 저장된 데이터가 스캔 체인 회로(2110)를 이용하여 감지될 수 있다. 예를 들어, 전기 퓨즈 어레이(2130)의 전기 퓨즈 소자들(2140a~2140n)에 저장된 데이터가 스캔 체인 회로(2110)의 순차 회로들(2120a~2120n)에 의해 독출될 수 있고, 상기 데이터는 스캔 체인 회로(2110)의 출력 데이터(DOUT)로서 제공될 수 있다. 이와 같이, 스캔 체인 회로(2110)가 전기 퓨즈 어레이(2130)의 감지(sense)에 이용될 수 있다. 일 실시예에서, 전기 퓨즈 어레이(2130)에 저장되는 데이터는 집적 회로(2100)의 전자 칩 아이디(Electronic Chip ID; ECID)일 수 있다.
도 16을 참조하면, 집적 회로(2200)는 조합 로직 회로(2210), 스캔 체인 회로(2220) 및 멀티플렉서(2240)를 포함할 수 있다.
조합 로직 회로(2210)는 데이터에 대한 논리 연산을 수행할 수 있다. 스캔 체인 회로(2220)는 직렬 연결된 복수의 순차 회로들(2230)을 포함할 수 있다. 순차 회로들(2230) 각각은 본 발명의 실시예들에 따른 순차 회로일 수 있다.
일 실시예에서, 집적 회로(2200)의 효율적인 테스트를 위한 DFT(Design For Test) 회로로서 스캔 체인 회로(2220)를 포함하도록 집적 회로(2200)가 설계될 수 있다. 다시 말하면, 스캔 체인 회로(2220)를 이용하여 집적 회로(2200)에 대한 스캔 테스트가 수행될 수 있다. 예를 들어, 집적 회로(2200)의 주 입력들(PI) 중 하나를 통하여 소정의 테스트 패턴이 스캔 입력(SIN)으로서 스캔 체인 회로(2220)에 순차적으로 인가되는 쉬프트-인 동작이 수행될 수 있다. 또한, 스캔 체인 회로(2220)에 로드된 테스트 패턴에 기초한 조합 로직 회로(2210)의 결과 값(observe value)이 스캔 체인 회로(2220)에 저장되는 캡쳐 동작이 수행될 수 있다. 또한, 멀티플렉서(2240)에 로직 하이 레벨의 스캔 인에이블 신호(SE)가 인가되는 동안, 집적 회로(2200)의 주 출력들(PI) 중 하나를 통하여 스캔 체인 회로(2220)에 저장된 결과 값이 스캔 출력(SOUT)으로서 순차적으로 출력되는 쉬프트-아웃 동작이 수행될 수 있다. 한편, 상기 테스트 패턴은 복수 개가 이용될 수 있고, 하나의 테스트 패턴에 대한 결과 값이 출력되는 쉬프트-아웃 동작과 다음 테스트 패턴이 입력되는 쉬프트-인 동작은 동시에 수행될 수 있다.
도 17은 본 발명의 실시예들에 따른 집적 회로 테스트 시스템을 나타내는 블록도이다.
도 17을 참조하면, 집적 회로 테스트 시스템(3000)은 테스트 컨트롤러(3100), 복수의 집적 회로들(3200a, 3200b, ..., 3200k), 메모리 장치(3300), 테스트 데이터 발생부(3400) 및 테스트 결과 발생부(3500)를 포함할 수 있다.
집적 회로들(3200a~3200k) 각각은 본 발명의 실시예들에 따른 집적 회로일 수 있고, 본 발명의 실시예들에 따른 순차 회로 및/또는 스캔 체인 회로를 포함하여 구현될 수 있다.
테스트 컨트롤러(3100)는 집적 회로 테스트 시스템(3000)의 다른 구성요소들을 제어함으로써, 집적 회로들(3200a~3200k) 각각에 대한 스캔 테스트를 제어할 수 있다. 메모리 장치(3300)는 스캔 테스트를 수행하는 데 필요한 데이터를 저장할 수 있다. 테스트 데이터 발생부(3400)는 테스트 패턴을 발생할 수 있다. 테스트 결과 발생부(3500)는 쉬프트-인 동작, 캡쳐 동작 및 쉬프트-아웃 동작에 의해 출력되는 결과 값을 기준 패턴과 비교함으로써 테스트 결과를 발생할 수 있다.
본 발명은 순차 회로를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(mobile phone), 스마트 폰(smart phone), PC(Personal Computer), 노트북(laptop computer), 디지털 TV(digital television), 셋-탑 박스(set-top box), PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 카메라(digital camera), 휴대용 게임 콘솔(portable game console), 웨어러블(wearable) 시스템, IoT(Internet of Things) 시스템, VR(Virtual Reality) 시스템, AR(Augmented Reality) 시스템 등에 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 입력 데이터를 수신하는 데이터 입력 단자;
    상기 데이터 입력 단자와 연결되고, 제1 클럭 신호 및 상기 제1 클럭 신호가 지연된 제2 클럭 신호에 응답하여 상기 입력 데이터를 데이터 출력 단자에 전송하는 제1 데이터 경로; 및
    상기 제1 데이터 경로와 연결되고, 상기 입력 데이터에 대응하는 제1 데이터와 상기 제1 데이터가 지연된 제2 데이터가 동일한 경우에, 상기 제1 및 제2 클럭 신호들 중 적어도 하나에 응답하여 상기 제1 데이터를 저장하는 리던던트 피드백 루프(redundant feedback loop)를 포함하는 순차 회로.
  2. 제 1 항에 있어서, 상기 리던던트 피드백 루프는,
    상기 제1 데이터를 제공하고 상기 제1 데이터 경로 상에 배치되는 제1 데이터 노드 및 상기 제2 데이터를 제공하는 제2 데이터 노드와 연결되고, 상기 제1 데이터와 상기 제2 데이터가 동일한 경우에 상기 제2 클럭 신호에 응답하여 상기 제1 데이터를 저장하는 제1 래치를 포함하는 것을 특징으로 하는 순차 회로.
  3. 제 2 항에 있어서, 상기 제1 래치는,
    상기 제1 데이터 노드와 연결되는 제1 입력 단자, 상기 제2 데이터 노드와 연결되는 제2 입력 단자, 및 제1 노드와 연결되는 출력 단자를 포함하는 제1 논리 게이트;
    상기 제2 데이터 노드와 연결되는 제1 입력 단자, 상기 제1 데이터 노드와 연결되는 제2 입력 단자, 및 제2 노드와 연결되는 출력 단자를 포함하는 제2 논리 게이트;
    상기 제1 노드와 연결되는 제1 입력 단자, 상기 제2 노드와 연결되는 제2 입력 단자, 및 상기 제2 데이터 노드와 연결되는 출력 단자를 포함하는 제3 논리 게이트; 및
    상기 제2 노드와 연결되는 제1 입력 단자, 상기 제1 노드와 연결되는 제2 입력 단자, 및 상기 제1 데이터 노드와 연결되는 출력 단자를 포함하는 제4 논리 게이트를 포함하는 것을 특징으로 하는 순차 회로.
  4. 제 3 항에 있어서, 상기 제1 논리 게이트는,
    전원 전압과 상기 제1 노드 사이에 연결되고, 상기 제1 데이터 노드와 연결되는 게이트 전극을 포함하는 제1 PMOS 트랜지스터; 및
    상기 제1 노드와 접지 전압 사이에 연결되고, 상기 제2 데이터 노드와 연결되는 게이트 전극을 포함하는 제1 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 순차 회로.
  5. 제 3 항에 있어서, 상기 제3 논리 게이트는,
    전원 전압과 상기 제2 데이터 노드 사이에 직렬 연결된 제1 및 제2 PMOS 트랜지스터들; 및
    상기 제2 데이터 노드와 접지 전압 사이에 직렬 연결된 제1 및 제2 NMOS 트랜지스터들을 포함하고,
    상기 제1 PMOS 트랜지스터의 게이트 전극은 상기 제1 노드와 연결되고, 상기 제2 PMOS 트랜지스터의 게이트 전극은 상기 제2 클럭 신호가 반전된 제2 반전 클럭 신호를 수신하고, 상기 제1 NMOS 트랜지스터의 게이트 전극은 상기 제2 클럭 신호를 수신하며, 상기 제2 NMOS 트랜지스터의 게이트 전극은 상기 제2 노드와 연결되는 것을 특징으로 하는 순차 회로.
  6. 제 3 항에 있어서, 상기 제3 논리 게이트는,
    전원 전압과 상기 제2 데이터 노드 사이에 연결되고, 상기 제1 노드와 연결되는 게이트 전극을 포함하는 제1 PMOS 트랜지스터; 및
    상기 제2 데이터 노드와 접지 전압 사이에 연결되고, 상기 제2 노드와 연결되는 게이트 전극을 포함하는 제1 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 순차 회로.
  7. 제 2 항에 있어서, 상기 리던던트 피드백 루프는,
    상기 제1 클럭 신호에 응답하여 상기 제1 래치의 출력단과 제3 데이터 노드를 전기적으로 연결하는 전송 게이트; 및
    상기 데이터 출력 단자 및 상기 제3 데이터 노드와 연결되고, 상기 제1 데이터와 상기 제2 데이터가 동일한 경우에 상기 제1 클럭 신호에 응답하여 상기 제1 데이터를 저장하는 제2 래치를 더 포함하는 것을 특징으로 하는 순차 회로.
  8. 제 7 항에 있어서, 상기 제2 래치는,
    상기 데이터 출력 단자와 연결되는 제1 입력 단자, 상기 제3 데이터 노드와 연결되는 제2 입력 단자, 및 제1 노드와 연결되는 출력 단자를 포함하는 제1 논리 게이트;
    상기 제3 데이터 노드와 연결되는 제1 입력 단자, 상기 데이터 출력 단자와 연결되는 제2 입력 단자, 및 제2 노드와 연결되는 출력 단자를 포함하는 제2 논리 게이트;
    상기 제1 노드와 연결되는 제1 입력 단자, 상기 제2 노드와 연결되는 제2 입력 단자, 및 상기 제3 데이터 노드와 연결되는 출력 단자를 포함하고, 상기 제1 클럭 신호에 응답하여 동작하는 제3 논리 게이트; 및
    상기 제2 노드와 연결되는 제1 입력 단자, 상기 제1 노드와 연결되는 제2 입력 단자, 및 상기 데이터 출력 단자와 연결되는 출력 단자를 포함하고, 상기 제1 클럭 신호에 응답하여 동작하는 제4 논리 게이트를 포함하는 것을 특징으로 하는 순차 회로.
  9. 제 1 항에 있어서, 상기 제1 데이터 경로는,
    상기 제2 클럭 신호에 응답하여 상기 데이터 입력 단자와 상기 제1 데이터 경로 상의 제1 데이터 노드를 전기적으로 연결하는 제1 전송 게이트; 및
    상기 제1 클럭 신호에 응답하여 상기 제1 데이터 노드와 상기 데이터 출력 단자를 전기적으로 연결하는 제2 전송 게이트를 포함하는 것을 특징으로 하는 순차 회로.
  10. 제 9 항에 있어서,
    상기 제1 전송 게이트는 상기 제2 클럭 신호에 응답하여 상기 입력 데이터를 반전하여 상기 제1 데이터를 발생하는 제1 게이티드 인버터(gated inverter)이고,
    상기 제2 전송 게이트는 상기 제1 클럭 신호에 응답하여 상기 제1 데이터 노드의 전압을 반전하여 출력 데이터를 발생하는 제2 게이티드 인버터인 것을 특징으로 하는 순차 회로.
  11. 제 1 항에 있어서,
    상기 제1 데이터 경로 상의 제1 데이터 노드와 연결되고, 상기 리던던트 피드백 루프에 상기 제1 데이터를 제공하는 제2 데이터 경로; 및
    상기 제1 데이터 노드와 연결되는 지연부를 포함하고, 상기 리던던트 피드백 루프에 상기 제2 데이터를 제공하는 제3 데이터 경로를 더 포함하는 것을 특징으로 하는 순차 회로.
  12. 제 1 항에 있어서,
    스캔 입력 데이터를 수신하는 스캔 입력 단자; 및
    스캔 인에이블 신호 및 상기 제1 및 제2 클럭 신호들에 응답하여 상기 입력 데이터 및 상기 스캔 입력 데이터 중 하나를 상기 제1 데이터 경로에 제공하는 멀티플렉서를 포함하고,
    상기 제1 데이터 경로는 상기 입력 데이터 및 상기 스캔 입력 데이터 중 하나를 상기 데이터 출력 단자에 전송하며,
    상기 제1 데이터는 상기 입력 데이터 및 상기 스캔 입력 데이터 중 하나에 대응하는 것을 특징으로 하는 순차 회로.
  13. 제 12 항에 있어서, 상기 멀티플렉서는,
    상기 스캔 인에이블 신호가 제1 논리 레벨을 가지는 경우에, 상기 제2 클럭 신호에 응답하여 상기 입력 데이터를 상기 제1 데이터 경로에 제공하는 제1 논리 게이트; 및
    상기 스캔 인에이블 신호가 제2 논리 레벨을 가지는 경우에, 상기 제1 클럭 신호에 응답하여 상기 스캔 입력 데이터를 상기 제1 데이터 경로에 제공하는 제2 논리 게이트를 포함하는 것을 특징으로 하는 순차 회로.
  14. 제 13 항에 있어서, 상기 제1 논리 게이트는,
    전원 전압과 상기 제1 데이터 경로 상의 제1 데이터 노드 사이에 직렬 연결된 제1, 제2 및 제3 PMOS 트랜지스터들; 및
    상기 제1 데이터 노드와 접지 전압 사이에 직렬 연결된 제1, 제2 및 제3 NMOS 트랜지스터들을 포함하고,
    상기 제1 PMOS 트랜지스터의 게이트 전극은 상기 스캔 인에이블 신호를 수신하고, 상기 제2 PMOS 트랜지스터의 게이트 전극 및 상기 제2 NMOS 트랜지스터의 게이트 전극은 상기 데이터 입력 단자와 연결되고, 상기 제3 PMOS 트랜지스터의 게이트 전극은 상기 제2 클럭 신호를 수신하고, 상기 제1 NMOS 트랜지스터의 게이트 전극은 상기 제2 클럭 신호가 반전된 제2 반전 클럭 신호를 수신하며, 상기 제3 NMOS 트랜지스터의 게이트 전극은 상기 스캔 인에이블 신호가 반전된 반전 스캔 인에이블 신호를 수신하는 것을 특징으로 하는 순차 회로.
  15. 제 13 항에 있어서, 상기 제2 논리 게이트는,
    전원 전압과 상기 제1 데이터 경로 상의 제1 데이터 노드 사이에 직렬 연결된 제1, 제2 및 제3 PMOS 트랜지스터들; 및
    상기 제1 데이터 노드와 접지 전압 사이에 직렬 연결된 제1, 제2 및 제3 NMOS 트랜지스터들을 포함하고,
    상기 제1 PMOS 트랜지스터의 게이트 전극 및 상기 제3 NMOS 트랜지스터의 게이트 전극은 상기 스캔 입력 단자와 연결되고, 상기 제2 PMOS 트랜지스터의 게이트 전극은 상기 제1 클럭 신호를 수신하고, 상기 제3 PMOS 트랜지스터의 게이트 전극은 상기 스캔 인에이블 신호가 반전된 반전 스캔 인에이블 신호를 수신하고, 상기 제1 NMOS 트랜지스터의 게이트 전극은 상기 스캔 인에이블 신호를 수신하며, 상기 제2 NMOS 트랜지스터의 게이트 전극은 상기 제1 클럭 신호가 반전된 제1 반전 클럭 신호를 수신하는 것을 특징으로 하는 순차 회로.
  16. 입력 클럭 신호에 응답하여 입력 데이터를 순차적으로 전달하도록 직렬 연결된 제1 내지 제N(N은 2 이상의 자연수) 순차 회로들을 포함하고,
    상기 제1 순차 회로는,
    상기 입력 데이터를 수신하는 데이터 입력 단자;
    상기 데이터 입력 단자와 연결되고, 상기 입력 클럭 신호에 대응하는 제1 클럭 신호 및 상기 제1 클럭 신호가 지연된 제2 클럭 신호에 응답하여 상기 입력 데이터를 데이터 출력 단자에 전송하는 제1 데이터 경로; 및
    상기 제1 데이터 경로와 연결되고, 상기 입력 데이터에 대응하는 제1 데이터와 상기 제1 데이터가 지연된 제2 데이터가 동일한 경우에, 상기 제1 및 제2 클럭 신호들 중 적어도 하나에 응답하여 상기 제1 데이터를 저장하는 리던던트 피드백 루프(redundant feedback loop)를 포함하는 스캔 체인 회로.
  17. 제 16 항에 있어서, 상기 제1 순차 회로는,
    상기 입력 클럭 신호에 응답하여 상기 제1 클럭 신호를 발생하고, 상기 입력 클럭 신호를 지연하여 상기 제2 클럭 신호를 발생하는 클럭 발생부를 더 포함하는 것을 특징으로 하는 스캔 체인 회로.
  18. 제 16 항에 있어서,
    상기 제1 내지 제N 순차 회로들의 외부에 배치되고, 상기 입력 클럭 신호에 응답하여 상기 제1 클럭 신호를 발생하며, 상기 입력 클럭 신호를 지연하여 상기 제2 클럭 신호를 발생하는 클럭 발생부를 더 포함하는 것을 특징으로 하는 스캔 체인 회로.
  19. 제1 클럭 신호 및 상기 제1 클럭 신호가 지연된 제2 클럭 신호에 응답하여 입력 데이터를 전달하는 제1 순차 회로를 포함하고,
    상기 제1 순차 회로는,
    상기 입력 데이터를 수신하는 데이터 입력 단자;
    상기 데이터 입력 단자와 연결되고, 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 응답하여 상기 입력 데이터를 데이터 출력 단자에 전송하는 제1 데이터 경로; 및
    상기 제1 데이터 경로와 연결되고, 상기 입력 데이터에 대응하는 제1 데이터와 상기 제1 데이터가 지연된 제2 데이터가 동일한 경우에, 상기 제1 및 제2 클럭 신호들 중 적어도 하나에 응답하여 상기 제1 데이터를 저장하는 리던던트 피드백 루프(redundant feedback loop)를 포함하는 집적 회로.
  20. 제 19 항에 있어서,
    상기 제1 순차 회로와 직렬 연결된 제2 내지 제N(N은 2 이상의 자연수) 순차 회로들을 더 포함하고,
    상기 제1 내지 제N 순차 회로들은 상기 입력 데이터를 순차적으로 전달하는 스캔 체인 회로를 형성하는 것을 특징으로 하는 집적 회로.
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