JP2002185309A - データ保持回路および半導体装置並びに半導体装置の設計方法 - Google Patents

データ保持回路および半導体装置並びに半導体装置の設計方法

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Abstract

(57)【要約】 【課題】 素子が微細化されてもフリップフロップ回路
の耐α線強度が低下しない半導体集積回路技術を提供す
る。 【解決手段】 同一の信号を入力とする少なくとも３個
のフリップフロップ回路（ＦＦ１〜ＦＦ）と、これらの
フリップフロップ回路の出力のうち過半数以上を占める
論理値に応じて信号を出力する多数決論理回路（ＭＪ
Ｒ）とによりデータ保持回路（１００）を構成した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
るα線対策技術に関し、特にフリップフロップ回路のα
線による誤動作を防止する技術に関するもので、耐α線
強度の高いフリップフロップ回路、半導体装置およびそ
の設計方法並びにその設計に用いるデータベースを提供
するものである。
【０００２】
【従来の技術】半導体集積回路特に論理集積回路におい
ては、データもしくは信号のレベルを一時的に保持する
回路としてフリップフロップ型のラッチ回路がよく使用
される。
【０００３】ところで、半導体集積回路においては、半
導体素子の微細化に伴ないフリップフロップ回路内に蓄
積する電荷量が小さくなるため、α線により発生した電
荷による電位の反転を起こし易くなる。特にフリップフ
ロップ回路は、半導体集積回路内に数多く使用されると
ともに構成素子数も多いので最も小さな素子で構成され
ることが多い。また、一度反転すると、次に正常な値が
取り込まれるまで誤った値が出力され続けるため、影響
も大きい。そのため、一層α線による誤動作が起き易
い。そこで、従来かかるα線に対する対策として、フリ
ップフロップ回路の内部ノードに積極的に容量を付けた
り、わざと寄生容量を増加するなどの技術が提案されて
いる（特開平１０−１９９９９６号公報）。
【０００４】
【発明が解決しようとする課題】半導体集積回路は半導
体素子（以下、単に素子ともいう）のサイズと動作周波
数がほぼ反比例の関係にあり、動作周波数の増加による
消費電力の増加を抑えるため、フリップフロップ回路は
半導体素子の微細化に比例して内部ノードの寄生容量も
減少するように設計されることが多い。一方、α線がフ
リップフロップ回路内を通過することにより発生する電
荷量は素子の微細化に伴い減少するが、その減少量は素
子の微細化による内部ノードの寄生容量の減少量よりも
小さい。
【０００５】そのため、内部ノードに容量を付けるとい
うα線対策では、素子の微細化が進むにつれてフリップ
フロップ回路内に相対的に大きな容量が必要となり、動
作速度や消費電力、占有面積が犠牲になる。また、フリ
ップフロップ回路を構成する素子のサイズを変えたり、
あるいは使用する電源電圧の値を変えるたびに、フリッ
プフロップ回路の内部ノードに付けるべき容量の大きさ
を見積もりし直さなければならず、設計負担が大きくな
るという問題点があることが明らかとなった。
【０００６】さらに、ＣＭＯＳ−ＬＳＩなどではスタン
バイ電流を減らすためにしきい値の高いＭＯＳトランジ
スタを使用して論理回路を構成することがあるが、ＭＯ
Ｓトランジスタのしきい値を高くすると駆動力が低下し
てオン抵抗が大きくなり、α線により電位が変化したノ
ードの電位が元にもどりにくくなり、戻る前に次段の論
理ゲートが応答して誤動作を起こしやすくなるという不
具合がある。また、ＬＳＩは低電源電圧化が進んでいる
が、電源電圧が低下してＭＯＳトランジスタの駆動力が
低下した場合や内部ノードの蓄積電荷量が減少した場合
も同様に誤動作を起こしやすくなる。
【０００７】この発明の目的は、半導体素子が微細化さ
れてもフリップフロップ回路の耐α線強度を保証可能な
半導体集積回路技術を提供することにある。
【０００８】この発明の他の目的は、半導体素子が微細
化されたり使用する電源電圧の値が変わってもフリップ
フロップ回路の耐α線強度を保証するために、半導体素
子のサイズや電源電圧の値に応じてフリップフロップ回
路の回路構成や内部ノードの容量の大きさを設計し直す
必要のない半導体集積回路技術を提供することにある。
【０００９】この発明のさらに他の目的は、ＭＯＳトラ
ンジスタのしきい値が高くされたり使用する電源電圧の
値が低くなった場合にもフリップフロップ回路のα線に
よる誤動作を防止できるような半導体集積回路技術を提
供することにある。
【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１２】すなわち、同一の信号を入力とする少なく
とも３個のフリップフロップ回路と、これらのフリップ
フロップ回路の出力のうち過半数以上を占める論理値に
応じて信号を出力する多数決論理回路とによりデータ保
持回路を構成したものである。これにより、いずれかの
フリップフロップ回路をα線が通過してその出力が変化
したとしても、他のフリップフロップ回路の出力によっ
て正しい出力信号を維持することができ、回路の信頼性
が向上する。しかも、容量の電荷のみによりレベルを保
持するように構成されたフリップフロップ回路と異な
り、素子が微細化されてもα線による誤動作を確実に回
避することができる。
【００１３】望ましくは、前記少なくとも３個のフリッ
プフロップ回路は、それぞれ互いに同期した異なるクロ
ック信号に基づいて入力信号を取り込むように構成す
る。これにより、クロック信号にノイズがのったり、ク
ロックアンプへのα線の入射で誤パルスが生じ、いずれ
かのフリップフロップ回路が誤ったデータを取り込んだ
としても正しい出力信号を維持することができ、回路の
信頼性がさらに向上する。
【００１４】また、前記３個のフリップフロップ回路の
うち２個は、それぞれ互いに同期した異なる２つのクロ
ック信号に基づいて入力信号を取り込み、他の１個のフ
リップフロップ回路は前記２つのクロック信号を入力と
しこれらのクロック信号が正規に変化したことに応じて
出力が変化する論理回路の出力信号に基づいて入力信号
を取り込むように構成する。これにより、クロック信号
にのったノイズやクロックアンプへのα線の入射による
フリップフロップ回路の誤動作を防止できる上、クロッ
ク信号を供給する信号線の数を減らすことができる。ま
た、クロック信号へのノイズやα線の影響が無視できる
ようならば、前記フリップフロップ回路へのクロック信
号は共通としても良い。
【００１５】さらに、前記フリップフロップ回路は、テ
スト用データのスキャンイン端子とスキャンアウト端子
をそれぞれ備えた診断機能付きフリップフロップ回路と
する。これにより、多数決論理回路や前記フリップフロ
ップ回路のそれぞれを診断することができる。
【００１６】また、前記３個のフリップフロップ回路の
うち２個は、前記スキャンイン端子の前段に、共通のス
キャンインデータと他のフリップフロップ回路のスキャ
ンアウト端子からの出力とを切り替えて入力させる切替
え手段を設けるようにする。これにより、共通のスキャ
ンインデータを選択した場合には、スキャンインデータ
数が減り、フリップフロップ間の一般論理回路を効率良
く診断でき、他のフリップフロップ回路のスキャンアウ
ト端子を選択した場合には、スキャンインデータ数は増
えるが、多数決論理回路やフリップフロップ回路の診断
が可能になり、２つのモードのテストを切換えて行なう
ことで、全体として効率の良いテストが行なえる。
【００１７】本願の他の発明は、同一の信号を入力と
し、それぞれ互いに同期した異なるクロック信号に基づ
いて入力信号を取り込むように構成された２つのフリッ
プフロップ回路と、これらのフリップフロップ回路の出
力信号が正規に変化したことに応じて出力が変化する論
理回路とによりデータ保持回路を構成したものである。
これにより、いずれかのフリップフロップ回路をα線が
通過してその出力を変化させたとしても、両方の出力が
変化しない限り後段の論理回路の出力が変化することが
ないので、正しい出力信号を維持することができ、回路
の信頼性が向上する。しかも、容量の電荷によりα線入
射時のレベルの反転を抑えるように構成されたフリップ
フロップ回路と異なり、素子が微細化されてもα線によ
る誤動作を確実に回避することができる。
【００１８】ここで、前記論理回路としては、第１の入
力と第２の入力と１つの出力を有し、前記第１の入力と
第２の入力の論理値が等しいときには、前記出力の論理
値は入力と同一であって、前記第１の入力と第２の入力
の論理値が異なるときには、前記出力の論理値は直前の
出力の論理値と同一である回路、または第１の入力と第
２の入力と１つの出力を有し、前記第１の入力と第２の
入力の論理値が等しいときには前記出力の論理値は入力
の反転値であって、前記第１の入力と第２の入力の論理
値が異なるときには、前記出力の論理値は直前の出力の
論理値と同一である回路あるいは第１の入力と第２の入
力と１つの出力を有し、前記第１の入力と第２の入力の
論理値が等しいときには前記出力の論理値は直前の出力
の論理値と同一であって、前記第１の入力と第２の入力
の論理値が異なるときには、前記出力の論理値は前記第
１の入力の論理値と同一である回路とすることができ
る。
【００１９】また、前記論理回路は、３つの入力と１つ
の出力を有し、２つ以上の入力に応じて出力が決定され
る多数決論理回路からなり、前記３つの入力は前記２つ
のフリップフロップ回路の出力と前記多数決論理回路の
出力であるようにした回路により構成することができ
る。これにより、スタティックな動作をする論理回路を
実現することができ、フリップフロップ回路が長時間動
作しなかった場合にも、正しいデータを保持することが
できる。
【００２０】さらに、差動信号として供給される前記ク
ロック信号を受けてクロック信号の変化に応じて変化す
る信号を出力する第１の差動回路および第２の差動回路
を備え、前記２つのフリップフロップ回路は、前記差動
回路および第２の差動回路の出力に基づいて前記入力を
それぞれ取り込むように構成する。これにより、クロッ
ク信号に同相のノイズが乗ったとしてもフリップフロッ
プ回路が誤ってデータを取り込むのを防止することがで
きる。
【００２１】また、前記第１および第２の差動回路は、
入力される前記差動クロック信号の論理値が互いに異な
るときには出力が前記いずれか一方のクロック信号の論
理値と同一であって、前記差動クロック信号の論理値が
同一のときには出力が直前の出力の論理値と同一である
ように構成する。これにより、差動クロック信号のいず
れか一方にノイズが乗った場合やクロックアンプにα線
が入射して誤パルスが生じた場合でもフリップフロップ
回路が誤ってデータを取り込むのを防止することができ
る。
【００２２】さらに、前記フリップフロップ回路とし
て、テスト用データのスキャンイン端子とスキャンアウ
ト端子をそれぞれ備えた診断機能付きフリップフロップ
回路を用いるようにする。これにより、前記論理回路や
フリップフロップ回路のそれぞれを診断することができ
る。
【００２３】本願の他の発明は、同一の信号を入力とし
それぞれ同一のクロック信号または互いに同期した異な
るクロック信号に基づいて入力信号を取り込む第１のフ
リップフロップ回路および第２のフリップフロップ回路
と、これらのフリップフロップ回路の出力信号が正規に
変化したことに応じて出力が変化する第１の論理回路お
よび第２の論理回路と、前記第１の論理回路の出力信号
を入力とする第３のフリップフロップ回路および第２の
論理回路の出力信号を入力とする第４のフリップフロッ
プ回路と、第３および第４のフリップフロップ回路の出
力信号が正規に変化したことに応じて出力が変化する第
３の論理回路とを有し、前記第１および第２のフリップ
フロップ回路は前記クロック信号の第１の状態でデータ
スルー状態となり、前記クロック信号の第２の状態でデ
ータホールド状態となるとともに、前記第３および第４
のフリップフロップ回路は前記クロック信号の第１の状
態でデータホールド状態となり、前記クロック信号の第
２の状態でデータスルー状態となるようにデータ保持回
路を構成したものである。これにより、クロック信号の
変化と同時にα線がフリップフロップ回路を通過するこ
とによって本来変化すべき出力が変化しなくなるという
誤動作を起こしても、正しいデータを保持することがで
きる。
【００２４】本願のさらに他の発明は、ＭＯＳトランジ
スタにより前述のように構成されたデータ保持回路を有
する内部回路と該内部回路からの信号を受けて外部へ信
号を出力する出力回路とを備えた半導体装置において、
前記データ保持回路を構成するＭＯＳトランジスタのゲ
ート幅は、少なくとも前記出力回路を構成するＭＯＳト
ランジスタのゲート幅よりも小さくするようにしたもの
である。これにより、フリップフロップ回路を構成する
ＭＯＳトランジスタの素子サイズが小さい場合において
も、α線によりフリップフロップ回路が誤動作を起こす
のを確実に回避することができる。
【００２５】また、データ保持回路を含む半導体集積回
路が形成された半導体チップの中央部分にもボンディン
グ用のバンプが形成されている半導体装置において、前
記バンプの近傍に設けられているデータ保持回路は同一
の信号を入力とする複数のフリップフロップを有しこれ
らのフリップフロップの出力のうち過半数以上が示す論
理値に応じて出力が変化する多重構成の回路で構成す
る。これにより、バンプを構成する材料自身からα線が
出るような場合にも、バンプ近傍のフリップフロップは
耐α線強度が高いためα線による誤動作を起こしにくい
回路が得られる。
【００２６】さらに、本願の他の発明は、コンピュータ
を利用してフリップフロップ回路を含む半導体装置を設
計する半導体装置の設計方法において、所定時間当たり
の許容誤動作数を前記コンピュータに入力する工程と、
前記入力された所定時間当たりの許容誤動作数に基づい
て予め登録されている回路の中から使用する回路を選択
する工程とを含むようにしたものである。これにより、
所定時間当たりの許容誤動作数が小さい回路にはα線に
対する強度の高い回路を、また所定時間当たりの許容誤
動作数が大きい回路にはα線に対する強度は低いが素子
数の少ない回路を使用することができるため、回路の占
有面積の増大を抑えつつα線による誤動作を減らすこと
ができる。
【００２７】望ましくは、前記回路を選択する工程は、
入力された所定時間当たりの許容誤動作数および要求速
度に基づいて予め登録されている回路の中から使用する
回路を選択するようにする。これにより、α線による誤
動作が少なくしかも所望の速度で動作可能な半導体装置
を実現することができる。
【００２８】また、前記回路を選択する工程は、データ
保持回路を選択する際に、複数のフリップフロップ回路
と多数決論理回路とを用いた多重化データ保持回路、２
つのフリップフロップ回路と誤パルスを除去する論理回
路とを用いた２重化データ保持回路、内部のノードに積
極的に容量を付けた容量付きデータ保持回路またはイン
バータを並列に複数個接続して駆動力を高めた高倍力型
データ保持回路から選択された２つまたは３つの中か
ら、前記入力された所定時間当たりの許容誤動作数の程
度に応じて使用する回路を選択するようにする。これに
より、占有面積の増大を抑えつつα線による誤動作を減
らすことができる。
【００２９】さらに、前記回路を選択する工程は、デー
タ保持回路を選択する際に、複数のフリップフロップ回
路と多数決論理回路とを用いた多重化データ保持回路、
２つのフリップフロップ回路と誤パルスを除去する論理
回路とを用いた２重化データ保持回路、内部のノードに
積極的に容量を付けた容量付きデータ保持回路またはイ
ンバータを並列に複数個接続して駆動力を高めた高倍力
型データ保持回路から選択された２つまたは３つの中か
ら、前記入力された所定時間当たりの許容誤動作数の程
度および使用するパッケージ構造、プロセス、配線材
料、バンプの配置を考慮して使用する回路を選択するよ
うにする。これにより、占有面積の増大を抑えつつα線
による誤動作を減らすことができるとともに、パッケー
ジ構造、プロセス、配線材料、バンプの配置いかんにか
かわらずα線による誤動作を確実に防止した信頼性の高
い半導体装置を実現することができる。
【００３０】本願の他の発明は、コンピュータを利用し
て行なう半導体装置の設計方法に使用される同一機能の
複数の単位回路情報を登録したデータベースにおいて、
前記単位回路情報には所定時間当たりの許容誤動作数に
関する情報が含まれるようにした。これにより、回路に
要求される所定時間当たりの許容誤動作数に応じた最適
な回路を組み合せた半導体装置を実現することができ
る。
【００３１】また、望ましくは、前記データベースに
は、前記許容誤動作数に関する情報を有する単位回路情
報と、許容誤動作数に関する情報を有しない単位回路情
報とが含まれるようにする。これにより、すべての単位
回路に関して許容誤動作数に関する情報を設ける必要が
なく、データベースの構築が容易となる。
【００３２】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
【００３３】図１は本発明を適用したα線保証フリップ
フロップ回路の第１の実施例を示す。この実施例のα線
保証フリップフロップ回路１００は、各々同一の入力端
子Ｄからの信号が入力される３つのフリップフロップＦ
Ｆ１〜ＦＦ３と、これらのフリップフロップの出力信号
の多数決すなわち３つの信号のうち同一である２つ以上
のフリップフロップの出力と同一論理の信号を出力する
多数決論理回路ＭＪＲとにより構成されている。
【００３４】また、３つのフリップフロップＦＦ１〜Ｆ
Ｆ３にはそれぞれ異なるクロック信号ＣＫ１〜ＣＫ３が
供給され、これらのクロック信号ＣＫ１〜ＣＫ３に同期
してデータ端子Ｄに入力されている信号をそれぞれ取り
込んで保持するように構成されている。これにより、例
えばフリップフロップＦＦ１〜ＦＦ３のいずれか一つを
α線が通過することによりそのラッチデータが反転した
としても、多数決論理回路ＭＪＲによりα線による信号
変化が無視され、フリップフロップ回路１００の誤動作
を防止することができる。
【００３５】なお、前記３つのクロック信号ＣＫ１〜Ｃ
Ｋ３は同一のタイミングであり、例えば元になるクロッ
ク信号を複数のクロックバッファなどで分配することで
形成される。このように各フリップフロップＦＦ１〜Ｆ
Ｆ３をラッチ動作させるクロック信号を別の信号とする
ことにより、仮にいずれかのクロック信号にノイズが乗
ったとしてもそのノイズにより出力が変化するフリップ
フロップは１つだけであり、多数決論理回路ＭＪＲによ
りノイズによる信号変化がカットされ、フリップフロッ
プ回路１００の誤動作を防止することができる。
【００３６】ただし、必ずしも３つのクロック信号ＣＫ
１〜ＣＫ３を使用する必然性はなく、例えば設計した回
路の特性上、クロックを供給する信号線がα線やノイズ
に強いことが分かっているような場合には、３つのフリ
ップフロップＦＦ１〜ＦＦ３に共通のクロック信号を供
給して動作させるように構成することも可能である。
【００３７】図２は本発明に係るα線保証フリップフロ
ップ回路１００の第２の実施例を示す。この実施例は、
図１のフリップフロップ回路１００におけるクロック信
号を１つ減らしてＣＫ１，ＣＫ２の２つにするととも
に、この２つのクロック信号ＣＫ１，ＣＫ２を入力とす
る誤パルス除去回路ＥＰＣを設け、この誤パルス除去回
路ＥＰＣの出力信号を第３のフリップフロップＦＦ３の
クロックとしたものである。この実施例によれば、第１
の実施例に比べて半導体集積回路のチップ上に配設され
るクロック供給配線を減らすことができ、しかも第１の
実施例と同様に、クロック信号にノイズが乗ったとして
もそのノイズによりフリップフロップ回路１００の出力
が変化するのを防止することができるという利点があ
る。
【００３８】図３（Ａ）は本発明に係るα線保証フリッ
プフロップ回路１００の第３の実施例を示す。この実施
例は、図１のフリップフロップ回路１００におけるフリ
ップフロップの数およびクロック信号を１つ減らしてそ
れぞれＦＦ１，ＦＦ２とＣＫ１，ＣＫ２の２つにすると
ともに、２つのフリップフロップＦＦ１，ＦＦ２の後段
にそれらの出力信号を入力とする誤パルス除去回路ＥＰ
Ｃを設けたものである。この実施例によれば、第１の実
施例に比べて半導体集積回路のチップ上に配設されるク
ロック供給配線を減らすとともに、フリップフロップ回
路自身の規模すなわち構成素子数を減らすことができ
る。
【００３９】しかも、この実施例の回路は、図３（Ｂ）
のタイミングｔ１のように、α線によって一方のフリッ
プフロップの出力（図ではＱ２）が変化しても、誤パル
ス除去回路ＥＰＣにより回路の出力が変化するのを防止
することができるという利点がある。また、クロック信
号ＣＫ１またはＣＫ２のいずれかにノイズが乗ってその
ノイズによりフリップフロップＦＦ１，ＦＦ２のいずれ
かの出力が変化したとしても誤パルス除去回路ＥＰＣに
より回路の出力が変化するのを防止することができる。
【００４０】図４は図３の実施例の変形例を示すもの
で、図３のフリップフロップ回路１００におけるフリッ
プフロップＦＦ１，ＦＦ２のクロック信号ＣＫ１，ＣＫ
２を差動信号ＣＫ，／ＣＫとするとともに、フリップフ
ロップＦＦ１，ＦＦ２の前段に差動クロック信号ＣＫ，
／ＣＫをそれぞれ入力とする差動アンプＡＭＰ１，ＡＭ
Ｐ２を設けたものである。この回路では、α線によって
一方のフリップフロップの出力が変化しても、誤パルス
除去回路ＥＰＣにより回路の出力が変化するのを防止す
ることができる。
【００４１】また、この実施例では、差動クロック信号
ＣＫ，／ＣＫの入力に差動アンプＡＭＰ１，ＡＭＰ２を
用いているので、差動クロック信号ＣＫ，／ＣＫに乗っ
た同相のノイズをカットすることができ、これにより差
動クロック信号ＣＫ，／ＣＫに同相のノイズが乗っても
それによりフリップフロップＦＦ１，ＦＦ２が誤ってデ
ータをラッチするのを防止することができる。差動アン
プＡＭＰ１，ＡＭＰ２の代わりに、図７（Ｃ）に示すよ
うな誤パルス除去回路を用いることもできる。
【００４２】図５（Ａ），（Ｂ），（Ｃ）は前記フリッ
プフロップＦＦ１〜ＦＦ３の構成例、図６は前記多数決
論理回路ＭＪＲの構成例、図７（Ａ），（Ｂ），（Ｃ）
は前記誤パルス除去回路ＥＰＣの構成例を示す。
【００４３】図５（Ａ）に示されているフリップフロッ
プＦＦは、入力取込み用のインバータＩＮＶ１および伝
送ゲートＴＧ１と、出力用のインバータＩＮＶ２と、帰
還用のインバータＩＮＶ３および伝送ゲートＴＧ２と、
クロック用インバータＩＮＶ４，ＩＮＶ５とから構成さ
れており、伝送ゲートＴＧ１とＴＧ２はクロック信号Ｃ
Ｋによって相補的にオン、オフ動作され、伝送ゲートＴ
Ｇ１がオンされると入力端子Ｄの信号を取り込み、ＴＧ
２がオンされるとＴＧ１がオフされて出力インバータＩ
ＮＶ２と帰還インバータＩＮＶ３とによってデータが保
持される。
【００４４】図５（Ｂ）に示されているフリップフロッ
プＦＦは、図５（Ａ）に示されているフリップフロップ
ＦＦにおけるインバータＩＮＶ１をなくしたもので、ク
ロック信号ＣＫがハイレベルのときは伝送ゲートＴＧ１
がオンされて入力信号ＩＮがそのまま出力され、クロッ
ク信号ＣＫがロウレベルのときは伝送ゲートＴＧ１がオ
フ、ＴＧ２がオンされてインバータＩＮＶ２とＩＮＶ３
により信号がラッチされ、その信号が出力される。
【００４５】図５（Ｃ）に示されているフリップフロッ
プＦＦは、図５（Ａ）に示されているフリップフロップ
の後段に図５（Ｂ）に示されているフリップフロップＦ
Ｆを接続することにより、マスタ・スレーブ構成のフリ
ップフロップとしたものである。
【００４６】多数決論理回路ＭＪＲは、図６に示されて
いるように、電源電圧Ｖｄｄ−Ｖｓｓ間に２個のｐチャ
ネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２とｎチャネルＭＯＳ
ＦＥＴ Ｑｎ１，Ｑｎ２が直列に接続された前段回路
と、同じく電源電圧Ｖｄｄ−Ｖｓｓ間に２個のｐチャネ
ルＭＯＳＦＥＴ Ｑｐ３，Ｑｐ４とｎチャネルＭＯＳＦ
ＥＴ Ｑｎ３，Ｑｎ４が直列に接続され、さらにＱｐ
３，Ｑｎ４と並列に接続されたＭＯＳＦＥＴ Ｑｐ５，
Ｑｎ５とからなる後段回路によって構成され、Ｑｐ２と
Ｑｎ１の接続ノードｎ１およびＱｐ４とＱｎ３の接続ノ
ードｎ２が出力端子ＯＵＴに接続されている。
【００４７】そして、Ｑｐ１とＱｎ２，Ｑｐ３，Ｑｎ４
のゲート端子に入力信号Ｉ１が印加され、Ｑｐ４とＱｎ
３のゲート端子に入力信号Ｉ２が印加され、Ｑｐ２とＱ
ｎ１，Ｑｐ５，Ｑｎ５のゲート端子に入力信号Ｉ３が印
加されている。これによって、図６の多数決論理回路Ｍ
ＪＲは、３つの入力信号Ｉ１〜Ｉ３のうち同一である２
つ以上の信号の論理を反転した信号を出力するように動
作する。なお、同一である２つ以上の信号と同一論理の
信号を出力させたい場合には、図６の多数決論理回路Ｍ
ＪＲの出力端子にインバータを接続すれば良い。
【００４８】誤パルス除去回路ＥＰＣは、図７（Ａ），
（Ｂ）に示されているように、電源電圧Ｖｄｄ−Ｖｓｓ
間に２個のｐチャネルＭＯＳＦＥＴ Ｑｐ１１，Ｑｐ１
２とｎチャネルＭＯＳＦＥＴ Ｑｎ１１，Ｑｎ１２が直
列に接続された回路を用いることができる。図７（Ａ）
の回路ではＱｐ１１とＱｎ１２のゲート端子に入力信号
Ｉ１が印加され、Ｑｐ１２とＱｎ１１のゲート端子に入
力信号Ｉ２が印加されている。また、図７（Ｂ）の回路
ではＱｐ１１とＱｎ１１のゲート端子に入力信号Ｉ１が
印加され、Ｑｐ１２とＱｎ１２のゲート端子に入力信号
Ｉ２が印加されている。
【００４９】これにより、これらの回路は入力信号Ｉ１
とＩ２が一致しているときにそれらの信号の論理を反転
した信号を出力し、入力信号Ｉ１とＩ２が不一致のとき
に出力がハイインピーダンスになる。従って、入力信号
Ｉ１とＩ２として同相の信号が入力されるように構成さ
れている場合にいずれか一方にノイズが乗ったとしても
出力は変化せず、寄生容量に蓄積された電荷により直前
のレベルを出力するように動作する。
【００５０】また、この誤パルス除去回路ＥＰＣを図４
の実施例における差動アンプＡＭＰ１，ＡＭＰ２の代わ
りに、差動クロックＣＫ１，／ＣＫ１から同相ノイズを
除去する回路として使用する場合には、図７（Ｃ）のよ
うに一方の入力（図ではＩ２）の側にインバータを設け
る。このようにすると、差動クロックＣＫ１，／ＣＫ１
に乗った同相ノイズは、Ｑｐ１１，Ｑｎ１２のゲート端
子とＱｐ１２，Ｑｎ１１のゲート端子に対して逆相の信
号として入力するため出力は変化しないこととなる。
【００５１】具体的には、例えば図２４（Ａ）に示され
ているように他の回路ブロックＢ１の論理ゲートＧ１，
Ｇ２から信号線Ｌ１，Ｌ２を介して、誤パルス除去回路
ＥＰＣに差動信号Ｃ，Ｂ（ＣＫ，／ＣＫ）が入力されて
いる場合に、信号線Ｌ１，Ｌ２にその近傍の他の信号線
からクロストークノイズＣＮが入ったとしても、そのノ
イズは図２４（Ｂ）の差動信号Ｃ，Ｂ（ＣＫ，／ＣＫ）
の波形のように同相のノイズであるため、誤パルス除去
回路ＥＰＣの出力Ｄにはノイズが表れないようにするこ
とができる。
【００５２】なお、図２４の誤パルス除去回路ＥＰＣ
は、ＬＳＩ間で信号を送受信するのに使用される差動ア
ンプからなる入力バッファの代替回路にも利用すること
ができる。その場合、図２４における他の回路ブロック
Ｂ１は他のＬＳＩデバイスと、また論理ゲートＧ１，Ｇ
２は出力バッファ回路とみなされ、信号線Ｌ１，Ｌ２は
プリント基板上に形成されたプリント配線により構成さ
れることとなる。
【００５３】図８は本発明に係るα線保証フリップフロ
ップ回路１００の第４の実施例を示す。この実施例は、
図１の実施例におけるフリップフロップＦＦ１〜ＦＦ３
を、それぞれテスト用のスキャンパスを構成する図９に
示すようなスキャンイン・スキャンアウト機能付きのフ
リップフロップとするとともに、スキャンインデータの
入力端子ＳＩＤ１〜ＳＩＤ３とスキャン用クロック信号
の入力端子ＴＭと、スキャンアウトデータの出力端子Ｓ
ＯＤ１〜ＳＯＤ３を設けたものである。
【００５４】この実施例によれば、テスト用のスキャン
パスを有するフリップフロップ回路１００においても、
第１の実施例と同様に、多数決論理回路ＭＪＲによって
α線による誤動作を防止することができるという利点が
ある。また、この実施例では、各フリップフロップＦＦ
１〜ＦＦ３に対応してスキャンインデータの入力端子Ｓ
ＩＤ１〜ＳＩＤ３とスキャンアウトデータの出力端子Ｓ
ＯＤ１〜ＳＯＤ３を設けているので、各フリップフロッ
プに独立したテスト値を伝送できるので、各フリップフ
ロップそれぞれのテストや多数決論理回路ＭＪＲのテス
トが可能になる。
【００５５】なお、図１の実施例に対してフリップフロ
ップの数を２としかつ多数決論理回路ＭＪＲを省略し誤
パルス除去回路ＥＰＣをフリップフロップの後段に設け
た図３の実施例と同様に、図８の実施例に対してフリッ
プフロップの数を２とし、かつ多数決論理回路ＭＪＲを
省略して誤パルス除去回路ＥＰＣをフリップフロップの
後段に設けた実施例も考えられる。誤パルス除去回路Ｅ
ＰＣとしては、図７（Ａ），（Ｂ）に示されている回路
の他、図１２〜図１５のような回路を用いても良い。図
１２〜図１５において、（Ａ）は具体的な回路図、
（Ｂ）を（Ａ）の回路を論理ゲートを用いて示した論理
構成図である。
【００５６】図７（Ａ），（Ｂ）の回路は、入力信号Ｉ
１とＩ２が不一致のときに出力がハイインピーダンスに
なって寄生容量に蓄積された電荷により直前のレベルを
出力するダイナミックに動作する回路であるのに対し、
図１２〜図１５の回路は入力信号Ｉ１とＩ２が不一致の
ときに出力がハイインピーダンスとならずスタティック
な動作ができるようにしたものである。図７（Ａ），
（Ｂ）の回路は、素子数が少ないという利点があるが、
動作周波数が低い場合や動作頻度が低く長時間出力レベ
ルを保持しなければならない回路などには、図１２〜図
１５のスタティック回路を使用するのが有利である。
【００５７】すなわち、図７（Ａ），（Ｂ）の回路は、
入力に不一致が生じた場合に出力をハイインピーダンス
状態にすることで直前のデータを保持しているが、僅か
なオフ電流が存在すると、誤パルス除去回路の出力は徐
々に変化してしまうので、出力の変化時間に対しクロッ
ク周期が十分短ければ問題はないが、長いクロック周期
も想定される場合には誤動作の原因となる欠点を備えて
いる。
【００５８】これに対し、図１２〜図１５の回路は、具
体的には、図１２（Ｂ）を参照すると分かり易いよう
に、フィードバック経路を有しており２つの入力信号の
うち一方が変化しただけの場合には直前の出力信号を出
力するように構成されている。これによって、図７
（Ａ），（Ｂ）の回路の有するダイナミック動作の欠点
をなくすことができる。なお、図１２〜図１５の回路
は、入力信号を反転した信号を出力する回路形式である
ので、入力と同相の信号を出力したい場合には図１２〜
図１５の回路の出力端子にインバータを１段接続してや
れば良い。また、２つの入力信号が差動信号でそれらか
ら同相のノイズを除去したい場合には、図１２〜図１５
の回路の一方の入力端子の前段にインバータを追加して
やれば良い。
【００５９】図１０は本発明に係るα線保証フリップフ
ロップ回路１００の第５の実施例を示す。この実施例
は、図８のフリップフロップ回路１００におけるフリッ
プフロップＦＦ１〜ＦＦ３に対してスキャンインデータ
の入力端子ＳＩＤを共通にすることで入力端子を２つ減
らすとともに、フリップフロップＦＦ１〜ＦＦ３のスキ
ャンアウトデータ出力端子をなくし、代わりに多数決論
理回路ＭＪＲの出力をスキャンアウトデータ出力端子Ｓ
ＯＤに出力させるように構成することで、出力端子数を
２つ減らせるようにしたものである。この実施例のフリ
ップフロップにおいては、フリップフロップＦＦ１〜Ｆ
Ｆ３や多数決論理回路ＭＪＲのテストは不完全になる
が、図８の実施例に対し、スキャンデータ数を１／３に
できるので、フリップフロップ回路１００間の一般論理
のテストを短時間で行なうことができる。
【００６０】図１１は本発明に係るα線保証フリップフ
ロップ回路１００の第６の実施例を示す。この実施例
は、図８のフリップフロップ回路１００におけるフリッ
プフロップＦＦ１〜ＦＦ３のうちＦＦ２とＦＦ３のスキ
ャンインデータの入力端子ＳＩＤの前に切替えスイッチ
ＳＷ１，ＳＷ２を設けてテスト用制御信号ＴＭ２で制御
することで、入力端子を１つ減らすとともに、スキャン
アウトデータの出力端子ＳＯＤを１つとしてして出力端
子数を２つ減らせるようにしたものである。
【００６１】この実施例のフリップフロップにおいて
は、スイッチＳＷ１，ＳＷ２を図１１に示されているよ
うにスキャンインデータ入力端子ＳＩＤ側に接続させる
ことにより、スキャンインデータをフリップフロップＦ
Ｆ１〜ＦＦ３に取り込ませて多数決論理回路ＭＪＲを経
て後段のテストしようとする論理回路に供給することが
できる。そして、この際に、フリップフロップＦＦ１〜
ＦＦ３や多数決論理回路ＭＪＲのテストは不完全になる
が、図８の実施例に対し、スキャンデータ数を１／３に
できるので、フリップフロップ回路１００間の一般論理
のテストを短時間で行なうことができる。
【００６２】また、スイッチＳＷ１，ＳＷ２を図１１に
示されているのとは逆の側に切り替えることにより、フ
リップフロップＦＦ１〜ＦＦ３を直列に接続させてシフ
トレジスタを構成して、スキャンインデータの入力端子
ＳＩＤよりテストデータを入力しスキャンアウトデータ
の出力端子ＳＯＤより出力させることによりフリップフ
ロップＦＦ１〜ＦＦ３が正常に動作するかどうかおよび
フリップフロップＦＦ１〜ＦＦ３に別々のデータを入れ
て多数決論理回路ＭＪＲの出力を見ることで多数決論理
回路が正常に動作するかどうかテストすることができ
る。さらに、この実施例によれば、図８の実施例に比べ
て半導体集積回路のチップ上に配設されるスキャンパス
の信号線を減らすことができる。
【００６３】なお、図１の実施例に対してフリップフロ
ップの数を２としかつ多数決論理回路ＭＪＲを省略し誤
パルス除去回路ＥＰＣをフリップフロップの後段に設け
た図３の実施例と同様に、図１１の実施例に対してフリ
ップフロップの数を２としかつ多数決論理回路ＭＪＲを
省略し誤パルス除去回路ＥＰＣをフリップフロップの後
段に設けた実施例も考えられる。誤パルス除去回路ＥＰ
Ｃとしては、図７（Ａ），（Ｂ）に示されている回路の
他、図１２〜図１５のような回路を用いても良い。
【００６４】図１６は本発明に係るα線保証フリップフ
ロップ回路１００の第７の実施例を、また図１７にはそ
の具体的な回路例を示す。この実施例は、図１の実施例
に対してフリップフロップの数を２としかつ多数決論理
回路ＭＪＲを省略し誤パルス除去回路ＥＰＣをフリップ
フロップの後段に設けた図３の実施例と同様に、図１０
の実施例に対してフリップフロップの数を２としかつ多
数決論理回路ＭＪＲを省略し誤パルス除去回路ＥＰＣを
フリップフロップＦＦ１，ＦＦ２の後段に設けたもので
ある。
【００６５】図１７の回路は、図５（Ｃ）のフリップフ
ロップや図７（Ａ）の誤パルス除去回路ＥＰＣなどで構
成されており、フリップフロップＦＦ１，ＦＦ２の前段
に、テスト制御信号ＴＭに応じてデータ信号Ｄまたはス
キャンインデータＳＩＤを取り込むセレクタ回路ＳＥＬ
が設けられている。誤パルス除去回路ＥＰＣとしては、
図１７に示されている回路の他、図７（Ｂ）や図１２〜
図１５のような回路を用いても良い。
【００６６】図１８は本発明に係るα線保証フリップフ
ロップ回路１００の第８の実施例、図１９はその具体的
な回路例を示す。この実施例は、図３（Ａ）の実施例に
おけるフリップフロップＦＦ１，ＦＦ２の代わりにフリ
ップフロップＤＦＦ１，ＤＦＦ２とし、その後段に、こ
れらのフリップフロップＤＦＦ１，ＤＦＦ２の出力Ｑ
１，Ｑ２を各々入力とする誤パルス除去回路ＥＰＣ１，
ＥＰＣ２をそれぞれ設けるとともに、誤パルス除去回路
ＥＰＣ１，ＥＰＣ２の後段にそれぞれ第２のフリップフ
ロップＤＦＦ３，ＤＦＦ４を設け、このフリップフロッ
プＤＦＦ３，ＤＦＦ４の出力Ｑ３，Ｑ４を誤パルス除去
回路ＥＰＣに入力するようにしたものである。そして、
フリップフロップＤＦＦ１，ＤＦＦ２はクロックＣＫ
１，ＣＫ２で動作され、ＦＦ３，ＦＦ４はＦＦ１，ＦＦ
２と逆相で動作される。
【００６７】なお、具体的な回路では、図１９に示すよ
うに、フリップフロップＤＦＦ１，ＤＦＦ２の前段に、
図１７の実施例と同様、テスト制御信号ＴＭに応じてデ
ータ信号ＤまたはスキャンインデータＳＩＤを取り込む
セレクタ回路ＳＥＬが設けられる。フリップフロップＦ
Ｆ１〜ＦＦ３はクロック入力ＣＫの立上がりでデータを
ラッチするのに対し、フリップフロップＤＦＦ１〜ＤＦ
Ｆ４はクロック入力ＣＫの値により、スルーまたはホー
ルド動作が切り替わる。
【００６８】図１８および図１９の実施例に従うと、図
３（Ａ）の回路に比べてより一層α線による誤動作が起
き難くなる。以下、その理由を図２０のタイミングチャ
ートを用いて説明する。図２０において、（ａ）は入力
信号であるクロックＣＫ１，ＣＫ２とデータ信号Ｄの波
形を示す。また、図２０（ｂ），（ｃ）は図３（Ａ）の
回路においてフリップフロップＦＦ２をα線が通過した
場合の誤パルス除去回路ＥＰＣの作用によるＦＦの出力
波形を示し、（ｄ），（ｅ）は図１８の回路においてフ
リップフロップＦＦ２をα線が通過した場合の誤パルス
除去回路ＥＰＣ２の作用によるＦＦの出力波形を示す。
【００６９】前述したように、誤パルス除去回路ＥＰＣ
は２つの入力信号が同じように変化した場合にのみ出力
が変化する。そのため、図３の回路においては、例えば
図２０（ｂ）のｔ１４のようなタイミングでフリップフ
ロップＦＦ２をα線が通過した場合、次段の誤パルス除
去回路ＥＰＣの入力信号は一方が変化するのみであるた
め、出力は変化せず誤パルスは除去される。
【００７０】次に、図３の回路において、例えば図２０
（ｃ）のｔ１２のようなクロックＣＫ２の変化タイミン
グでフリップフロップＦＦ２をα線が通過した場合を考
えると、このときフリップフロップＦＦ２の出力Ｑ２は
α線の影響で反転しないことがあり得る。すると、次段
の誤パルス除去回路ＥＰＣの入力信号は一方が変化する
のみであるため、出力が変化せず本来ロウレベルに変化
すべきところが破線のようにハイレベルのままになって
しまい、誤パルス除去回路ＥＰＣは入力信号の変化を正
常に伝えずことができず、誤動作するおそれがある。
【００７１】これに対し、図１８の回路においては、前
段のフリップフロップＤＦＦ１，ＤＦＦ２の直後に誤パ
ルス除去回路ＥＰＣ１，ＥＰＣ２が設けられているた
め、この追加した誤パルス除去回路ＥＰＣ１，ＥＰＣ２
に対する入力すなわちフリップフロップＤＦＦ１，ＤＦ
Ｆ２の出力Ｑ１１，Ｑ１２の正常時の変化が図２０
（ｄ）のようにクロックＣＫ１，ＣＫ２の変化タイミン
グよりも少し早くなるように設計することができる。
【００７２】そのため、例えば図２０（ｃ）のｔ１２の
ようなクロックＣＫ２の変化タイミングでフリップフロ
ップＤＦＦ２をα線が通過した場合を考えると、このと
きフリップフロップＤＦＦ２の出力Ｑ２はすでに変化を
終了しているので、図３の回路で起こったような本来反
転すべきＦＦ２の出力Ｑ２が反転しないという現象は起
きないこととなる。従って、ｔ１２のようなタイミング
でフリップフロップＦＦ２をα線が通過した場合には、
図２０（ｄ）に破線で示すようにＦＦ２の出力Ｑ２が反
転しても次段の誤パルス除去回路ＥＰＣにとっては入力
信号は一方が変化するのみであるため、出力は変化せず
誤パルスは除去される。
【００７３】なお、誤パルス除去回路ＥＰＣ１，ＥＰＣ
２に対する入力の正常な変化のタイミングが少し早くな
るように設計することができるのは、クロックＣＫ１，
ＣＫ２がロウレベルのときにデータスルー状態になるフ
リップフロップＤＦＦ１，ＤＦＦ２の直後に誤パルス除
去回路ＥＰＣ１，ＥＰＣ２を配置したため、ＤＦＦ１，
ＤＦＦ２の出力Ｑ１１，Ｑ１２の変化からクロックＣＫ
１，ＣＫ２の立ち上がりまでに、マージンを取る必要が
あるためである。逆に、このマージンを取らないとする
と誤パルス除去回路ＥＰＣ１，ＥＰＣ２の出力の変化が
クロックＣＫ１，ＣＫ２の立ち上がりよりも遅くなって
後段のフリップフロップＤＦＦ３，ＤＦＦ４が誤パルス
除去回路ＥＰＣ１，ＥＰＣ２の出力の変化を取り込めな
くなるおそれがある。このようなタイミングの調整は例
えばクロックＣＫ１，ＣＫ２の周期の設定により行なえ
る。
【００７４】ここで、前記のように図２０（ｃ）のｔ１
２のようなクロックＣＫ２の変化タイミングでフリップ
フロップＦＦ２をα線が通過した場合にはフリップフロ
ップＦＦ２の出力Ｑ１２が反転しないという不具合は回
避できるが、それよりも少し早いタイミングでフリップ
フロップＦＦ２をα線が通過した場合にはフリップフロ
ップＦＦ２の出力Ｑ１２が反転しないことが起こるので
はないかという疑問が生じる。しかし、クロックＣＫ２
の変化タイミングｔ１２よりも若干速い図２０（ｄ）の
ｔ１１のようなタイミングでフリップフロップＤＦＦ２
をα線が通過した場合には、そのときフリップフロップ
ＤＦＦ２はデータスルー状態にあるので、図２０（ｄ）
のように入力信号によってＤＦＦ２の出力Ｑ１２は短時
間で正常レベルに復帰するため、α線による出力Ｑへの
影響は若干の遅延だけで済む。
【００７５】一方、後段のフリップフロップＤＦＦ３，
ＤＦＦ４は、データスルー状態とホールド状態がＤＦＦ
１，ＤＦＦ２と、クロックＣＫ１，ＣＫ２の半周期だけ
ずれているため、図２０（ｃ）のｔ１２のようなクロッ
クＣＫ２の変化タイミングでフリップフロップＤＦＦ３
またはＤＦＦ４をα線が通過したとしても、ＤＦＦ３，
ＤＦＦ４はデータスルー状態であるので、入力信号によ
ってＤＦＦ３，ＤＦＦ４の出力Ｑ２１，Ｑ２２は短時間
で正常レベルに復帰するため、α線による出力Ｑへの影
響はない。また、図２０（ａ）のｔ１３のようなクロッ
クＣＫ１，ＣＫ２のロウレベルへの変化タイミングでフ
リップフロップＤＦＦ３またはＤＦＦ４をα線が通過し
たとしても、そのタイミングではＤＦＦ３，ＤＦＦ４の
入力すなわち前段のフリップフロップＦＦ１，ＦＦ２の
出力Ｑ１１，Ｑ１２は変化しないので、α線によりラッ
チ状態の反転が阻止されるということもない。
【００７６】図２１は図１９の回路の変形例を示す。図
２１の回路は、図１９の回路における誤パルス除去回路
ＥＰＣ１，ＥＰＣ２を前段のフリップフロップＤＦＦ
１，ＤＦＦ２に取り込んでラッチを構成するフィードバ
ックループのインバータＩＮＶ２と兼用させるようにし
たものである。これにより、図１９の回路に比べてフリ
ップフロップＤＦＦ１，ＤＦＦ２内のインバータＩＮＶ
２を省略することができ、部品点数が少なくより小型か
つ低電力になるとともに、誤パルス除去回路自体のＡＣ
不良の検出も容易になるという利点がある。
【００７７】図２２は図１９の回路の他の変形例を示
す。図２２の回路は、図１９の回路における前段のフリ
ップフロップＤＦＦ１，ＤＦＦ２のラッチを構成するフ
ィードバックループのインバータＩＮＶ２、ＩＮＶ３を
共に誤パルス除去回路ＥＰＣ１１，ＥＰＣ１２，ＥＰＣ
２１，ＥＰＣ２２で置き換えたものである。これによ
り、図１９の回路はダイナミック回路であるが、図２２
の回路はそのダイナミック動作の期間を短くすることで
見かけ上スタティックに動作するようにして、図１９の
回路の欠点をなくしたものである。
【００７８】ここで、ダイナミック回路の欠点とは、図
１９の回路で使用されている誤パルス除去回路ＥＰＣは
図７に示されている回路のところで説明したように、図
７の回路では入力に不一致が生じた場合に出力をハイイ
ンピーダンス状態にすることで直前のデータを保持して
いるが、僅かなオフ電流が存在すると、誤パルス除去回
路の出力は徐々に変化してしまうので、出力の変化時間
に対しクロック周期が十分短ければ問題はないが、長い
クロック周期も想定される場合には誤動作の原因となる
というものである。
【００７９】前記影響を簡単に抑えるには、誤パルス除
去回路の具体的な構成を、図１２〜図１５の回路のよう
に、入力に不一致が生じた場合でも出力がハイインピー
ダンス状態にならない構成にすることが有効である。し
かし、図１２〜図１５の回路は、図７の回路に対し部品
点数が多く、そのまま置き換えると、面積や電力が増大
してしまう。
【００８０】図２２の実施例では、ホールド状態（ＣＫ
＝Ｈ）の場合、前段のフリップフロップＤＦＦ１，ＤＦ
Ｆ２は、等価的に図２３の様に考えることが出来る。図
２３において、ノードｎ１，ｎ２がロウレベル、ノード
ｎ３，ｎ４がハイレベルでデータを保持しているとき
に、α線により、ノードｎ１がハイレベルに反転した場
合を考えると、ノードｎ３，ｎ４は、誤パルス除去回路
ＥＰＣ３，ＥＰＣ４によりハイインピーダンス状態にな
り直前の値すなわちハイレベルを保持する。このとき誤
パルス除去回路ＥＰＣ１の入力は共にハイレベルである
ので、ノードｎ１は直ちにロウレベルに復帰する。そし
て、ノードｎ１がロウレベルになれば、誤パルス除去回
路ＥＰＣ３，ＥＰＣ４の出力ノードは低インピーダンス
状態になり、もとの正常動作に復帰する。正常動作に復
帰するまでの時間は、フィードバックループの遅延時間
でほぼ決まり、クロック周期に関わらず前記のような僅
かなオフ電流による誤パルス除去回路ＥＰＣ３，ＥＰＣ
４の一時的な出力変化の影響をなくすことが出来る。
【００８１】図２５は、図８および図９に示すようなス
キャンイン端子とスキャンアウト端子を備えたフリップ
フロップを使用して論理ＬＳＩの内部論理回路の診断を
行なうテストスキャンパスおよびシフトレジスタを構成
した場合の、論理ＬＳＩ内のランダムロジックや組合わ
せ論理などからなる一般論理部とフリップフロップとの
関係を示したものである。図２５においては、図面の表
示の都合から、内部論理を２つの一般論理部ＬＧ１，Ｌ
Ｇ２で表わしている。また、理解を容易にするため、信
号は図面の左側から入力されて右側へ伝達されて出力さ
れるものとする。なお、ＩＢＦは通常動作時に入力され
る信号を取り込む入力バッファ回路、ＯＢＦは通常動作
時に内部回路より出力される信号を外部へ出力する出力
バッファ回路である。
【００８２】図２５では、一般論理部ＬＧ１の入力側に
２つのフリップフロップＦＦ１１，ＦＦ１２が配置さ
れ、一般論理部ＬＧ２の出力側にも同様に２つのフリッ
プフロップＦＦ３１，ＦＦ３２が配置されているととも
に、一般論理部ＬＧ１とＬＧ２との間に３つのフリップ
フロップＦＦ２１，ＦＦ２２，ＦＦ２３が配置されてい
る。これらのフリップフロップＦＦ１１〜ＦＦ３２は、
通常動作時にはデータ端子Ｄに入力されている信号をク
ロック信号ＣＫ１，ＣＫ２に同期して取り込んでデータ
出力端子Ｑから次段の一般論理部ＬＧ１，ＬＧ２または
外部出力端子に出力するように動作する。
【００８３】診断機能を有するように構成された図２５
のＬＳＩにおいては、一般論理部ＬＧ１とＬＧ２の前後
および中間に配置された前記フリップフロップＦＦ１１
〜ＦＦ３２が直列形態に接続されてシフトレジスタを構
成可能にされている。すなわち、各フリップフロップＦ
Ｆ１１〜ＦＦ３２はそれぞれスキャンインデータ端子Ｓ
ＩＤが前段のフリップフロップのスキャンアウトデータ
端子ＳＯＤに接続され、スキャンアウトデータ端子ＳＯ
Ｄは次段のフリップフロップのスキャンインデータ端子
ＳＩＤと接続されて、シフトレジスタを構成している。
そして、スキャンインデータ端子ＳＩＤに入力された
信号は、クロック信号ＣＫ１またはＣＫ２に同期して取
り込まれ、スキャンアウトデータ端子ＳＯＤより出力さ
れる。
【００８４】この実施例においては、前記クロック信号
ＣＫ１，ＣＫ２およびテスト制御信号ＴＭを発生するク
ロック・テスト信号制御回路ＴＭＣと、診断時にシフト
レジスタにスキャンインされるテストデータを発生する
疑似乱数発生回路ＰＲＧと、シフトレジスタを転送され
てきたデータを回収して外部端子ＳＤＯＵＴより出力す
るテスト結果回収回路ＴＳＣとが設けられている。クロ
ック・テスト信号制御回路ＴＭＣは、外部のテスタなど
から供給される基準クロックφ０やテストモード信号Ｍ
ＯＤＥに基づいて前記クロック信号ＣＫ１，ＣＫ２およ
びテスト制御信号ＴＭを発生するように構成される。
【００８５】本発明に係るα線保証フリップフロップ回
路を前記のような論理集積回路に適用する場合、α線保
証フリップフロップ回路は一般論理部ＬＧ１，ＬＧ２な
どで使用されるチップ上で最も小さなサイズに属する素
子で構成される。これに対し、入力バッファ回路ＩＢＦ
や出力バッファ回路ＯＢＦは、比較的大きなサイズの素
子（例えばＭＯＳＦＥＴではゲート幅が４〜５倍以上の
素子）により構成される。
【００８６】次に、半導体集積回路における前記α線保
証フリップフロップ回路とそれ以外のフリップフロップ
の使い分けの仕方について説明する。半導体集積回路は
用途によって許容される誤動作の程度が異なる。一般に
は、ＦＩＴ数（１０9時間当たりの許容誤動作数）とし
て規定され、このＦＩＴ数には、システムとして求めら
れるＦＩＴ数とフリップフロップ回路やＲＡＭなどの回
路に求められるＦＩＴ数とがある。
【００８７】誤動作検出が行なえないシステムもしくは
回路や、論理の２重化やＥＣＣ回路などによるエラー訂
正を行なえないシステムもしくは回路、あるいは並列計
算機など僅かなリトライ率もスピード上問題となるシス
テムではＦＩＴ数が「０」であることを要求される。そ
のため、このようなシステムもしくは回路では、本発明
に係るα線保証されたフリップフロップからなるデータ
保持回路を適用することが有効である。
【００８８】一方、現在の半導体製造技術では、集積度
を下げたり、パッドを回路から遠ざけて設けたり、低不
純物の配線材料の使用、保護膜の厚みを厚くするなどパ
ッケージ上の工夫をすることでＦＩＴ数を低減すること
ができるので、かかる技術でＦＩＴ数が３桁程度許され
るシステムや回路に対応することが可能であり、本発明
を適用するまでもない。また、ＦＩＴ数が１桁〜２桁程
度までは許されるシステムや回路で、エラー訂正回路を
設けたり、時間的に誤動作検出およびリトライ動作ある
いは論理の２重化が可能なシステムや回路では、パッケ
ージ上の工夫を併用することで本発明を適用しないフリ
ップフロップを使用することができる。逆に、チップの
中央部分にまでボンディング用のバンプが形成されるオ
ンチップバンプ構造のＬＳＩであって低ＦＩＴ数が要求
されるＬＳＩにおいては、バンプの材料自身がα線発生
源となるので、本発明に係るα線保証されたフリップフ
ロップからなるデータ保持回路を適用することが有効で
ある。
【００８９】しかし、ＦＩＴ数が１桁〜２桁程度までは
許されるシステムや回路で、エラー訂正回路を設けるの
が困難なシステムや回路、あるいは誤動作検出およびリ
トライ動作あるいは論理の２重化が困難なシステムもし
くは回路に対しては、本発明に係るα線保証されたフリ
ップフロップからなるデータ保持回路を適用することが
有効である。また、本発明を適用する場合にも、要求さ
れるＦＩＴ数や使用する製造技術との関係で、フリップ
フロップ内のノードに積極的に容量を付けたり、インバ
ータを並列に複数個接続して駆動力を高める高倍力技術
を併用することも可能である。さらに、１つのチップ上
においても回路に要求されるＦＩＴ数に応じて前記技術
を組合せて適用することができる。
【００９０】なお、ＳＲＡＭなどではＦＩＴ数「０」の
要求に対してメモリセル内のノードの容量を大きくした
り、エラー訂正回路を設けることで対応している。ここ
で、本発明は広義にはＳＲＡＭなどにおけるエラー訂正
回路と見ることも可能であるが、本発明はあくまでも一
般論理に用いられるフリップフロップ回路を対象とする
ものであり、ＳＲＡＭなどのエラー訂正回路とは異なり
ほとんど遅延なく出力が得られるという利点がある。従
って、１つのチップ上にＲＡＭと論理回路が搭載される
ＬＳＩにおいては、ＲＡＭの部分にはエラー訂正回路に
よる対策技術が採用され、論理回路の部分には本発明に
よる技術が採用される。
【００９１】図２６には、本発明を適用して、従来のα
線対策技術と本発明のα線対策技術を併用したＬＳＩの
一例が示されている。図において、１１０は従来の論理
の２重化の技術を適用した論理部であり、互いに同一の
論理動作を行なう第１論理回路１１１と第２論理回路１
１２とが設けられている。また、これらの論理回路１１
１と１１２の論理出力が一致しているか否か検出する不
一致検出回路１１３が設けられ、不一致が検出されると
検出信号が出力され、もう一度同一論理動作を行なうリ
トライ処理が行なわれたりする。
【００９２】図２６において、１２０は本発明のα線対
策技術を適用した論理部であり、この論理部１２０では
論理を構成するフリップフロップＦＦとして前記実施例
で説明したα線保証フリップフロップが用いられる。ま
た、前記不一致検出回路１１３から出力される検出信号
はシステムの信頼性上非常に重要な信号であるので、不
一致検出回路１１３から出力される検出信号を保持する
フリップフロップＦＦ１００に対しても前記実施例で説
明したα線保証フリップフロップを用いるのが望まし
い。
【００９３】１３０はＲＡＭを含むメモリ部であり、Ｒ
ＡＭ１３１の入力側にはＥＣＣコードを生成するＥＣＣ
コード生成回路１３２が、ＲＡＭ１３１の出力側にはＥ
ＣＣコードが正しいかどうかチェックするＥＣＣコード
チェック回路１３３とＥＣＣコードが間違っていた場合
に訂正を行なうエラー訂正回路１３４が設けられてい
る。なお、上記ＲＡＭ内に含まれるメモリセルを構成す
る素子のサイズは、フリップフロップ回路ヲ構成する素
子のサイズよりも小さくされるのが一般的である。
【００９４】なお、本発明のα線対策技術を適用した論
理部１２０においては、論理を構成するすべてのフリッ
プフロップＦＦとして前記実施例で説明したα線保証フ
リップフロップを用いる必要はなく、回路ブロックなど
所定の回路単位ごとに要求されるＦＩＴ数に応じて使用
するフリップフロップを使い分けるようにしても良い。
次に、本発明に係るα線保証フリップフロップとそれ以
外のフリップフロップの使い分けを行なう具体的な設計
方法の一例を、図２７のフローチャートを用いて説明す
る。
【００９５】本発明を適用したＬＳＩの設計では、先ず
ＨＤＬ（Hardware Description Language）で記述され
た論理設計データやシステム（ＬＳＩ）全体に要求され
るＦＩＴ数、要求される動作速度、使用する電源電圧、
消費電力等のＬＳＩの仕様を入力する（ステップＳ
１）。なお、前記ＨＤＬによる論理記述において、例え
ば所定の機能回路ブロックやそれを構成するフリップフ
ロップや論理ゲートごとに、要求されるＦＩＴ数レベル
を指定もしくは記述するようにしても良い。そして、次
のステップＳ２で、ＥＤベンダなどから提供されている
論理合成ツールを用いて前記論理記述をゲートレベルの
設計データに変換する。
【００９６】次に、使用するプロセスやシステム全体に
要求されるＦＩＴ数、動作速度、各回路ブロックもしく
はフリップフロップや論理ゲートに要求されるＦＩＴ数
レベルなどを勘案して、それに基づいて予めデータベー
スとして用意されているセルライブラリの中から使用す
るセル種を選択し仮決定する（ステップＳ３）。このと
き、同一回路ブロックであってもフリップフロップごと
にＦＩＴ数のレベルを変えるようにしても良い。セルラ
イブラリには、予め図１や図２の実施例の多重化データ
保持回路、図３の実施例の２重化データ保持回路、内部
のノードに積極的に容量を付けた容量付きデータ保持回
路、インバータを並列に複数個接続して駆動力を高めた
高倍力型データ保持回路または上記何れの対策もしてい
ない最小サイズの素子のみからなるデータ保持回路を登
録しておいて、その中から選択するように構成できる。
【００９７】例えば、ＰＬＬ回路の分周カウンタを考え
ると、ＰＬＬ回路の分周カウンタは、前段のものは多少
誤動作を起こしても出力周波数の精度に対する影響は少
ないので高ＦＩＴ数でも高速のものが、また後段の分周
カウンタほど誤動作の周波数精度に与える影響が大きく
なるので低速でも低ＦＩＴ数のものが要求される。従っ
て、ＰＬＬ回路では後段の分周カウンタを構成するフリ
ップフロップとして、前記実施例のα線保証フリップフ
ロップを用いるように決定するのが望ましい。
【００９８】なお、特に指定がない場合にはＦＩＴ数の
レベルは高ＦＩＴ数、速度は低速レベルとして使用する
セル種を決定する。また、本発明の設計方法を適用する
にあたっては、予めセルライブラリに登録されているセ
ルの情報欄に、当該セルのＦＩＴ数に関する情報を入れ
ておくようにする。
【００９９】その後、決定されたフリップフロップや論
理ゲートを用いたシステム全体としてのＦＩＴ数が要求
を満たしているか判定する（ステップＳ４）。そして、
要求を満たしていないときはステップＳ５へ移行して、
要求を満たしていない箇所のＦＩＴ数のレベルを、使用
するセル種の置き換えや論理の多重化により改善する。
【０１００】それから、ステップＳ４へ戻ってシステム
全体としてのＦＩＴ数が要求を満たしているか判定し、
要求を満たすまで前記処理を繰り返す。そして、要求を
満たした場合には、フリップフロップや論理ゲートをチ
ップ上に配置するレイアウト処理Ｓ６へ移行する。しか
る後、システム全体としての速度が要求を満たしている
か判定する（ステップＳ７）。そして、要求を満たして
いないときはステップＳ８へ移行して、要求を満たして
いない箇所の速度のレベルを使用するセル種の置き換え
や配置の変更等により改善する。その後、ステップＳ６
へ戻ってシステム全体としての速度が要求を満たしてい
るか判定し、要求を満たすまで前記処理を繰り返す。そ
して、要求を満たしたところで設計を終了する。
【０１０１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば前記
実施例においては、ＭＯＳトランジスタ特にＣＭＯＳ回
路で構成されたフリップフロップ回路を例にとって説明
したが、ｎチャネルＭＯＳトランジスタのみあるいはバ
イポーラ・トランジスタにより構成されたフリップフロ
ップ回路にも適用することができる。
【０１０２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるα線保
証フリップフロップ回路について説明したが、本発明は
耐α線強度を高める場合のみならずノイズによるフリッ
プフロップ回路の誤動作を回避する場合にも利用するこ
とができる。
【０１０３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【０１０４】すなわち、本発明に従うと、素子が微細化
されてもフリップフロップ回路のα線による誤動作を防
止できるとともに、素子が微細化されたり使用電源電圧
が変わっても素子のサイズや容量の大きさを設計し直す
必要がない。さらに、ＭＯＳトランジスタのしきい値が
高くされたり使用電源電圧が低くなった場合にもフリッ
プフロップ回路の耐α線強度を保証できるため、ＭＯＳ
トランジスタのしきい値を高くしてスタンバイ電流を減
らすことができるとともに、スタンバイ電流の減少によ
りリーク電流テストによる故障の検出が容易になり、ま
た動作周波数が低くても消費電流が少ない方が良いよう
な場合には電源電圧を下げることにより、低速版のＬＳ
Ｉとして提供することができ、従来は不良品として廃棄
していたＬＳＩを活用することができる。
【図面の簡単な説明】
【図１】本発明を適用したα線保証フリップフロップ回
路の第１の実施例を示す回路構成図である。
【図２】本発明を適用したα線保証フリップフロップ回
路の第２の実施例を示す回路構成図である。
【図３】本発明を適用したα線保証フリップフロップ回
路の第３の実施例を示す回路構成図および波形図であ
る。
【図４】図３のフリップフロップ回路の変形例を示す回
路構成図である。
【図５】本発明を適用したα線保証フリップフロップ回
路を構成するフリップフロップの具体例を示す回路図で
ある。
【図６】本発明を適用したα線保証フリップフロップ回
路を構成する多数決論理回路の具体例を示す回路図であ
る。
【図７】本発明を適用したα線保証フリップフロップ回
路を構成する誤パルス除去回路の具体例を示す回路図で
ある。
【図８】本発明を適用したα線保証フリップフロップ回
路の第４の実施例を示す回路構成図である。
【図９】本発明を適用したα線保証フリップフロップ回
路を構成するスキャンテスト機能付きフリップフロップ
の具体例を示す回路図である。
【図１０】本発明を適用したα線保証フリップフロップ
回路の第５の実施例を示す回路構成図である。
【図１１】本発明を適用したα線保証フリップフロップ
回路の第６の実施例を示す回路構成図である。
【図１２】本発明を適用したα線保証フリップフロップ
回路を構成する誤パルス除去回路の他の具体例を示す回
路図である。
【図１３】本発明を適用したα線保証フリップフロップ
回路を構成する誤パルス除去回路のさらに他の具体例を
示す回路図である。
【図１４】本発明を適用したα線保証フリップフロップ
回路を構成する誤パルス除去回路のさらに他の具体例を
示す回路図である。
【図１５】本発明を適用したα線保証フリップフロップ
回路を構成する誤パルス除去回路のさらに他の具体例を
示す回路図である。
【図１６】本発明を適用したα線保証フリップフロップ
回路の第７の実施例を示す回路構成図である。
【図１７】図１６のα線保証フリップフロップ回路の具
体的な回路例を示す回路図である。
【図１８】本発明を適用したα線保証フリップフロップ
回路の第８の実施例を示す回路構成図である。
【図１９】図１８のα線保証フリップフロップ回路の具
体的な回路例を示す回路図である。
【図２０】図１９のα線保証フリップフロップ回路の信
号の動作波形を示す波形図である。
【図２１】図１９のα線保証フリップフロップ回路の変
形例を示す回路図である。
【図２２】図１９のα線保証フリップフロップ回路の他
の変形例を示す回路図である。
【図２３】図２２のα線保証フリップフロップ回路の要
部を取り出して示した回路図である。
【図２４】図４の実施例における差動アンプＡＭＰ１，
ＡＭＰ２の代わりに誤パルス除去回路ＥＰＣを用いたフ
リップフロップに対するクロック信号の供給システムの
構成例および信号の波形を示す波形図である。
【図２５】スキャンテスト機能付きフリップフロップを
用いたＬＳＩの診断回路の概略構成を示す回路構成図で
ある。
【図２６】本発明に係る半導体装置の設計方法を適用し
て好適なＬＳＩの一例を示すブロック図である。
【図２７】本発明に係る半導体装置の設計方法の具体的
な手順の一例を示すフローチャートである。
【符号の説明】
ＦＦ フリップフロップ回路 ＭＪＲ 多数決論理回路 ＥＰＣ 誤パルス除去回路 ＡＭＰ 差動アンプ（誤パルス除去回路） ＳＥＬ セレクタ １００ α線保証フリップフロップ回路 １１０ 従来の論理の２重化の技術を適用した論理部 １２０ 本発明のα線対策技術を適用した論理部 １３０ ＲＡＭを含むメモリ部

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 同一の信号を入力とする少なくとも３個
    のフリップフロップ回路と、これらのフリップフロップ
    回路の出力のうち過半数以上を占める論理値に応じて信
    号を出力する多数決論理回路とを有することを特徴とす
    るデータ保持回路。
  2. 【請求項２】 前記少なくとも３個のフリップフロップ
    回路は、それぞれ互いに同期した異なるクロック信号に
    基づいて入力信号を取り込むように構成されていること
    を特徴とする請求項１に記載のデータ保持回路。
  3. 【請求項３】 前記３個のフリップフロップ回路のうち
    ２個は、それぞれ互いに同期した異なる２つのクロック
    信号に基づいて入力信号を取り込み、他の１個のフリッ
    プフロップ回路は前記２つのクロック信号を入力としこ
    れらのクロック信号が正規に変化したことに応じて出力
    が変化する論理回路の出力信号に基づいて入力信号を取
    り込むように構成されていることを特徴とする請求項１
    に記載のデータ保持回路。
  4. 【請求項４】 前記フリップフロップ回路は、テスト用
    データのスキャンイン端子とスキャンアウト端子をそれ
    ぞれ備えた診断機能付きフリップフロップ回路であるこ
    とを特徴とする請求項１〜３のいずれかに記載のデータ
    保持回路。
  5. 【請求項５】 前記３個のフリップフロップ回路のうち
    ２個は、前記スキャンイン端子の前段に、共通のスキャ
    ンインデータと他のフリップフロップ回路のスキャンア
    ウト端子からの出力とを切り替えて入力させる切替え手
    段を備えていることを特徴とする請求項４に記載のデー
    タ保持回路。
  6. 【請求項６】 同一の信号を入力とし、それぞれ同一の
    クロック信号または互いに同期した異なるクロック信号
    に基づいて入力信号を取り込むように構成された２つの
    フリップフロップ回路と、これらのフリップフロップ回
    路の出力信号が正規に変化したことに応じて出力が変化
    する論理回路とを有することを特徴とするデータ保持回
    路。
  7. 【請求項７】 前記論理回路は、第１の入力と第２の入
    力と１つの出力を有し、前記第１の入力と第２の入力の
    論理値が等しいときには、前記出力の論理値は入力と同
    一であって、前記第１の入力と第２の入力の論理値が異
    なるときには、前記出力の論理値は直前の出力の論理値
    と同一であることを特徴とする請求項６に記載のデータ
    保持回路。
  8. 【請求項８】 前記論理回路は、第１の入力と第２の入
    力と１つの出力を有し、前記第１の入力と第２の入力の
    論理値が等しいときには前記出力の論理値は入力の反転
    値であって、前記第１の入力と第２の入力の論理値が異
    なるときには、前記出力の論理値は直前の出力の論理値
    と同一であることを特徴とする請求項６に記載のデータ
    保持回路。
  9. 【請求項９】 前記論理回路は、第１の入力と第２の入
    力と１つの出力を有し、前記第１の入力と第２の入力の
    論理値が等しいときには前記出力の論理値は直前の出力
    の論理値と同一であって、前記第１の入力と第２の入力
    の論理値が異なるときには、前記出力の論理値は前記第
    １の入力の論理値と同一であることを特徴とする請求項
    ６に記載のデータ保持回路。
  10. 【請求項１０】 前記論理回路は、３つの入力と１つの
    出力を有し、２つ以上の入力に応じて出力が決定される
    多数決論理回路からなり、前記３つの入力は前記２つの
    フリップフロップ回路の出力と、前記多数決論理回路の
    出力であることを特徴とする請求項６に記載のデータ保
    持回路。
  11. 【請求項１１】 差動信号として供給される前記クロッ
    ク信号を受けてクロック信号の変化に応じて変化する信
    号を出力する第１の差動回路および第２の差動回路を備
    え、前記２つのフリップフロップ回路は、前記差動回路
    および第２の差動回路の出力に基づいて前記入力をそれ
    ぞれ取り込むように構成されていることを特徴とする請
    求項６に記載のデータ保持回路。
  12. 【請求項１２】 前記第１および第２の差動回路は、入
    力される前記差動クロック信号の論理値が互いに異なる
    ときには出力が前記いずれか一方のクロック信号の論理
    値と同一であって、前記差動クロック信号の論理値が同
    一のときには出力が直前の出力の論理値と同一であるこ
    とを特徴とする請求項１１に記載のデータ保持回路。
  13. 【請求項１３】 前記フリップフロップ回路は、テスト
    用データのスキャンイン端子とスキャンアウト端子をそ
    れぞれ備えた診断機能付きフリップフロップ回路である
    ことを特徴とする請求項６〜１２のいずれかに記載のデ
    ータ保持回路。
  14. 【請求項１４】 同一の信号を入力としそれぞれ同一の
    クロック信号または互いに同期した異なるクロック信号
    に基づいて入力信号を取り込む第１のフリップフロップ
    回路および第２のフリップフロップ回路と、これらのフ
    リップフロップ回路の出力信号が正規に変化したことに
    応じて出力が変化する第１の論理回路および第２の論理
    回路と、前記第１の論理回路の出力信号を入力とする第
    ３のフリップフロップ回路および第２の論理回路の出力
    信号を入力とする第４のフリップフロップ回路と、第３
    および第４のフリップフロップ回路の出力信号が正規に
    変化したことに応じて出力が変化する第３の論理回路と
    を有し、前記第１および第２のフリップフロップ回路は
    前記クロック信号の第１の状態でデータスルー状態とな
    り、前記クロック信号の第２の状態でデータホールド状
    態となるとともに、前記第３および第４のフリップフロ
    ップ回路は前記クロック信号の第１の状態でデータホー
    ルド状態となり、前記クロック信号の第２の状態でデー
    タスルー状態となることを特徴とするデータ保持回路。
  15. 【請求項１５】 ＭＯＳトランジスタにより構成された
    請求項１〜１４に記載のデータ保持回路を有する内部回
    路と該内部回路からの信号を受けて外部へ信号を出力す
    る出力回路とを備えた半導体装置であって、前記データ
    保持回路を構成するＭＯＳトランジスタのゲート幅は、
    少なくとも前記出力回路を構成するＭＯＳトランジスタ
    のゲート幅よりも小さいことを特徴とする半導体装置。
  16. 【請求項１６】 データ保持回路を含む半導体装置が形
    成された半導体チップの中央部分にもバンプが形成され
    ている半導体装置であって、前記バンプの近傍に設けら
    れているデータ保持回路は同一の信号を入力とする複数
    のフリップフロップを有しこれらのフリップフロップの
    出力のうち過半数以上が占める論理値に応じて出力が変
    化する多重構成を有することを特徴とする半導体装置。
  17. 【請求項１７】 コンピュータを利用してフリップフロ
    ップ回路を含む半導体装置を設計する半導体装置の設計
    方法であって、所定時間当たりの許容誤動作数を前記コ
    ンピュータに入力する工程と、前記入力された所定時間
    当たりの許容誤動作数に基づいて予め登録されている回
    路の中から使用する回路を選択する工程とを含むことを
    特徴とする半導体装置の設計方法。
  18. 【請求項１８】 前記回路を選択する工程は、入力され
    た所定時間当たりの許容誤動作数および要求速度に基づ
    いて予め登録されている回路の中から使用する回路を選
    択することを特徴とする請求項１７に記載の半導体装置
    の設計方法。
  19. 【請求項１９】 前記回路を選択する工程は、データ保
    持回路を選択する際に、請求項１に記載の多重化データ
    保持回路、請求項６に記載の２重化データ保持回路、内
    部のノードに積極的に容量を付けた容量付きデータ保持
    回路、インバータを並列に複数個接続して駆動力を高め
    た高倍力型データ保持回路または比較的サイズの小さな
    素子からなるデータ保持回路から選択された２つのまた
    は３つの保持回路の中から、前記入力された所定時間当
    たりの許容誤動作数の程度に応じて使用する回路を選択
    することを特徴とする請求項１７または１８に記載の半
    導体装置の設計方法。
  20. 【請求項２０】 前記半導体装置はさらにメモリセルを
    含む記憶装置を有し、上記メモリセルを構成する素子の
    サイズは、上記比較的サイズの小さな素子よりも小さく
    されることを特徴とする請求項１９に記載の半導体装置
    の設計方法。
  21. 【請求項２１】 前記回路を選択する工程は、データ保
    持回路を選択する際に、請求項１に記載の多重化データ
    保持回路、請求項６に記載の２重化データ保持回路、内
    部のノードに積極的に容量を付けた容量付きデータ保持
    回路、インバータを並列に複数個接続して駆動力を高め
    た高倍力型データ保持回路または比較的サイズの小さな
    素子からなるデータ保持回路から選択された２つのまた
    は３つの保持回路の中から、前記入力された所定時間当
    たりの許容誤動作数の程度および使用するパッケージ構
    造、プロセス、配線材料、バンプの配置を考慮して使用
    する回路を選択することを特徴とする請求項１７または
    １８に記載の半導体装置の設計方法。
  22. 【請求項２２】 前記半導体装置はさらにメモリセルを
    含む記憶装置を有し、上記メモリセルを構成する素子の
    サイズは、上記比較的サイズの小さな素子よりも小さく
    されることを特徴とする請求項２１に記載の半導体装置
    の設計方法。
  23. 【請求項２３】 コンピュータを利用して行なう半導体
    装置の設計方法に使用される同一機能の複数の単位回路
    情報を登録したデータベースであって、前記単位回路情
    報には所定時間当たりの許容誤動作数に関する情報が含
    まれることを特徴とするデータベース。
  24. 【請求項２４】 前記データベースには、前記許容誤動
    作数に関する情報を有する単位回路情報と、許容誤動作
    数に関する情報を有しない単位回路情報とが含まれるこ
    とを特徴とする請求項２１に記載のデータベース。
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