JPS6079821A - インタ−フエイス回路 - Google Patents
インタ−フエイス回路Info
- Publication number
- JPS6079821A JPS6079821A JP58186773A JP18677383A JPS6079821A JP S6079821 A JPS6079821 A JP S6079821A JP 58186773 A JP58186773 A JP 58186773A JP 18677383 A JP18677383 A JP 18677383A JP S6079821 A JPS6079821 A JP S6079821A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input signal
- signal line
- interface circuit
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、インターフェイス回路に関するもので、例
えば、１チツプのマイクロコンピュータ等におけるデー
タ入力回路に有効な技術に関するものである。
えば、１チツプのマイクロコンピュータ等におけるデー
タ入力回路に有効な技術に関するものである。
例えば、マイクロコンピュータのような情報処理装置に
おいては、周辺機器を構成する外部装置とを接続するケ
ーブルの断線又はコネクタ抜は等が生じて正常にデータ
が入力されない場合でも、それを有効なデータとして扱
ってしまうという問題のあることが本願発明者によって
見い出された。
おいては、周辺機器を構成する外部装置とを接続するケ
ーブルの断線又はコネクタ抜は等が生じて正常にデータ
が入力されない場合でも、それを有効なデータとして扱
ってしまうという問題のあることが本願発明者によって
見い出された。
そこで、本願発明者は、上記の問題点に着目して、上記
ケーブルの断線状態又はコネクタ抜は等の異常な状態を
監視する機能を持つインターフェイス回路を開発するに
至った。
ケーブルの断線状態又はコネクタ抜は等の異常な状態を
監視する機能を持つインターフェイス回路を開発するに
至った。
この発明の目的は、入力信号線に対する実質的な断線状
態を一機能を持つインターフェイス回路を提供す にあ
る。
態を一機能を持つインターフェイス回路を提供す にあ
る。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、入力信号線と電源電圧及び回路の接地電位点
との間で入力信号線に供給される信号のレヘルに影響を
及ぼさない比較的高抵抗のもとに所定のタイミング信号
に従って相補的な電流を流す一対のスイッチ手段を設け
、上記タイミング信号に同期して上記入力信号線の信号
を取り込む一対のランチ回路の出力信号を受ける比較−
数回路により入力信号線に関する接続状態を監視するも
のである。
との間で入力信号線に供給される信号のレヘルに影響を
及ぼさない比較的高抵抗のもとに所定のタイミング信号
に従って相補的な電流を流す一対のスイッチ手段を設け
、上記タイミング信号に同期して上記入力信号線の信号
を取り込む一対のランチ回路の出力信号を受ける比較−
数回路により入力信号線に関する接続状態を監視するも
のである。
第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のインターフェイス回路
は、１チツプのマイクロコンピュータに内臓されるもの
である。また、特に制限されないが、インターフェイス
回路を含むマイクロコンピュータは、公知のＣ（相補型
）ＭＯ５Ｏ５目積回路造技術によって単結晶シリコンの
ような半導体基板上において形成される。
る。特に制限されないが、同図のインターフェイス回路
は、１チツプのマイクロコンピュータに内臓されるもの
である。また、特に制限されないが、インターフェイス
回路を含むマイクロコンピュータは、公知のＣ（相補型
）ＭＯ５Ｏ５目積回路造技術によって単結晶シリコンの
ような半導体基板上において形成される。
同図では、１つの入力線に関するインターフェイス回路
が代表として示されている。したがって、８ビツトのデ
ータを取り込む回路では、同様な回路が８組設けられる
。
が代表として示されている。したがって、８ビツトのデ
ータを取り込む回路では、同様な回路が８組設けられる
。
入力信号線と電源電圧Ｖｃｃとの間には、比較的大きな
オン抵抗（小コンダクタンス特性）とされたＰチャンネ
ルＭＯ３ＦＥＴＱＩが設けられる。
オン抵抗（小コンダクタンス特性）とされたＰチャンネ
ルＭＯ３ＦＥＴＱＩが設けられる。
また、上記入力信号線と回路の接地電位点との間には、
上記同様に比較的大きなオン抵抗とされたＮチャンネル
ＭＯ３ＦＥＴＱ２が設けられる。これらのＭＯ３ＦＥＴ
ＱＩ、Ｑ２のゲートは共通化されて、特に制限されない
が、マイクロコンピュータのシステムクロックφが供給
される。
上記同様に比較的大きなオン抵抗とされたＮチャンネル
ＭＯ３ＦＥＴＱ２が設けられる。これらのＭＯ３ＦＥＴ
ＱＩ、Ｑ２のゲートは共通化されて、特に制限されない
が、マイクロコンピュータのシステムクロックφが供給
される。
上記ＭＯ３ＦＥＴＱＩ、Ｑ２は、上記のような大きなオ
ン抵抗を持つようにされることによって１、入力信号線
に通して伝達される信号レベルに何等影響を及ぼすこと
がないようにされる。すなわち、上記人力信号を形成す
る外部装置の出力インピーダンスに対して上記ＭＯ３Ｆ
ＥＴＱＩ、Ｑ２は、十分大きく設定されるものである。
ン抵抗を持つようにされることによって１、入力信号線
に通して伝達される信号レベルに何等影響を及ぼすこと
がないようにされる。すなわち、上記人力信号を形成す
る外部装置の出力インピーダンスに対して上記ＭＯ３Ｆ
ＥＴＱＩ、Ｑ２は、十分大きく設定されるものである。
上記入力信号線は、データ人力バッファ回路ＤＩＢの入
力端子に接続される。そして、このデータ人力バッファ
回路ＤＩＲの出力端子は、内部回路又は内部データバス
ＤＢに接続される。
力端子に接続される。そして、このデータ人力バッファ
回路ＤＩＲの出力端子は、内部回路又は内部データバス
ＤＢに接続される。
この実施例では、上記入力信号線に関する断線又はコネ
クタ抜け、接触不良等によって実質的に入力信号線と外
部装置との間の断線状態を監視するため、次の各回路が
設けられる。
クタ抜け、接触不良等によって実質的に入力信号線と外
部装置との間の断線状態を監視するため、次の各回路が
設けられる。
すなわち、上記システムクロック信号φの前半の半周期
と後半の半周期とにそれぞれ発生するタイミング信号φ
１．φ２によって上記データ入カバソファ回路ＤＩＢの
出力信号を取り込むランチ回路ＦＦＩ、ＦＦ２が設けら
れる。そして、これらのラッチ回路ＦＦＩ、ＦＦ２の出
力信号は、排他的論理和回路ＥＸに供給される。
と後半の半周期とにそれぞれ発生するタイミング信号φ
１．φ２によって上記データ入カバソファ回路ＤＩＢの
出力信号を取り込むランチ回路ＦＦＩ、ＦＦ２が設けら
れる。そして、これらのラッチ回路ＦＦＩ、ＦＦ２の出
力信号は、排他的論理和回路ＥＸに供給される。
第２図には、上記ラッチ回路ＦＦＩ （ＦＦ２）の一実
施例の回路図が示されている。
施例の回路図が示されている。
この実施例では、クロックドインバータ回路をラッチ回
路として利用するものである。すなわち、Ｐチャンネル
ＭＯ３ＦＥＴＱ３．Ｑ４とＮチャンネルＭＯ３ＦＥＴＱ
５．Ｑ６を直列形態に接続し、一対のＭＯ３ＦＥＴＱ４
．Ｑ５のゲートを共通化して、上詰データ人カバソファ
回路ＤＩＢの出力信号を供給する。また、上記タイミン
グ信号φ１（φ２）をＮチャンネルＭＯ３ＦＦ、ＴＱ６
のゲートに供給し、インバータ回路■Ｖで上記タイミン
グ信号φ１ （φ２）を反転してＰチャンネルＭＯ３Ｆ
ＥＴＱ３のゲートに供給する。これによって、タイミン
グ信号φ１がハイレベルのとき、ＭＯ３ＦＥＴＱ３．Ｑ
６が共にオン状態となって上記ＭＯ３ＦＥＴＱ４．Ｑ５
のゲートに供給された信号に従った出力信号を形成する
。また、上記タイミング信号φ１ （φ２）がロウレベ
ルのとき、Ｍ０５ＦＥＴＱ３．Ｑ６が共にオフ状態にな
って、その出力をハイインピーダンス状態にする。した
力くって、上記取り込まれた信号レベルは、次段の排他
的論理和回路ＥＸの入力容量Ｃ等により保持される。し
たがって、マイクロコンピュータのシステムクロック信
号φのような高周波数に基ツし）で上記のようなサンプ
リングを行うクロ・ノクドインバータ回路は、実質的に
う・ソチ回路として機能するものである。
路として利用するものである。すなわち、Ｐチャンネル
ＭＯ３ＦＥＴＱ３．Ｑ４とＮチャンネルＭＯ３ＦＥＴＱ
５．Ｑ６を直列形態に接続し、一対のＭＯ３ＦＥＴＱ４
．Ｑ５のゲートを共通化して、上詰データ人カバソファ
回路ＤＩＢの出力信号を供給する。また、上記タイミン
グ信号φ１（φ２）をＮチャンネルＭＯ３ＦＦ、ＴＱ６
のゲートに供給し、インバータ回路■Ｖで上記タイミン
グ信号φ１ （φ２）を反転してＰチャンネルＭＯ３Ｆ
ＥＴＱ３のゲートに供給する。これによって、タイミン
グ信号φ１がハイレベルのとき、ＭＯ３ＦＥＴＱ３．Ｑ
６が共にオン状態となって上記ＭＯ３ＦＥＴＱ４．Ｑ５
のゲートに供給された信号に従った出力信号を形成する
。また、上記タイミング信号φ１ （φ２）がロウレベ
ルのとき、Ｍ０５ＦＥＴＱ３．Ｑ６が共にオフ状態にな
って、その出力をハイインピーダンス状態にする。した
力くって、上記取り込まれた信号レベルは、次段の排他
的論理和回路ＥＸの入力容量Ｃ等により保持される。し
たがって、マイクロコンピュータのシステムクロック信
号φのような高周波数に基ツし）で上記のようなサンプ
リングを行うクロ・ノクドインバータ回路は、実質的に
う・ソチ回路として機能するものである。
この実施例回路の動作を第３図のタイミンク図に従って
説明する。
説明する。
入力信号線に関してケーブルの断線、コネクタ抜は又は
接触不良が無い場合には、上記システムクロック信号φ
に同期して入力データＤｉｎが次々に供給される。この
場合には、システムクロ・ツク信号φによってＭＯ３Ｆ
ＥＴＱＩ、Ｑ２が交互Ｇこオン状態になるにもかかわら
ず、そのオン抵抗が上記入力データＤｉｎを形成する外
部装置の出力インピーダンスに対して十分大きく設定さ
れてＩＢＭるので、伝達される信号レベルは何等影響を
受けない。したがって、上記システムクロック信号φの
半周毎にその信号レベルを取り込むラッチ回路ＦＦｌ、
ＦＦ２の出力信号は、同じ入力データＤｉｎを取り込む
ことになるので、排他的論理和回路ＥＸの出力信号は、
一致出力のロウレベル（論理１０″）になる。
接触不良が無い場合には、上記システムクロック信号φ
に同期して入力データＤｉｎが次々に供給される。この
場合には、システムクロ・ツク信号φによってＭＯ３Ｆ
ＥＴＱＩ、Ｑ２が交互Ｇこオン状態になるにもかかわら
ず、そのオン抵抗が上記入力データＤｉｎを形成する外
部装置の出力インピーダンスに対して十分大きく設定さ
れてＩＢＭるので、伝達される信号レベルは何等影響を
受けない。したがって、上記システムクロック信号φの
半周毎にその信号レベルを取り込むラッチ回路ＦＦｌ、
ＦＦ２の出力信号は、同じ入力データＤｉｎを取り込む
ことになるので、排他的論理和回路ＥＸの出力信号は、
一致出力のロウレベル（論理１０″）になる。
一方、同図の点線部分から右側の波形図のように、上記
入力信号線に対して、ケーブルの断線又はコネクタ抜け
、接触不良によって、外部装置との間が接続されない状
態が発生すると、入力信号線のレベルは、システムクロ
ック信号φがロウレベルの期間にＰチャンネルＭＯ３Ｆ
ＥＴＱＩがオン状態になってハイレベルなる。このハイ
レベルは、タイミング信号φ１によりランチ回路ＦＦＩ
に取り込まれる。また、システムクロック信号φがハイ
レベルの期間にＮチャンネルＭＯ３ＦＥＴＱ２がオン状
態になって入力信号線をロウレベルにする。このロウレ
ベルは、タイミング信号φ２によりラッチ回路ＦＦ２に
取り込まれる。したがって、この時、排他的論理和回路
ＥＸの入力信号が、ハイレベルとロウレベルになるため
、その出力信号をハイレベル（論理“１”）の不一致信
号とする。図示しないが、マイクロコンピュータは、こ
の不一致信号を受けると、特に制限されないが、割り込
み処理等により入力データの取込みを中断して、その旨
のメソセージ（表示）を行うようにするものである。
入力信号線に対して、ケーブルの断線又はコネクタ抜け
、接触不良によって、外部装置との間が接続されない状
態が発生すると、入力信号線のレベルは、システムクロ
ック信号φがロウレベルの期間にＰチャンネルＭＯ３Ｆ
ＥＴＱＩがオン状態になってハイレベルなる。このハイ
レベルは、タイミング信号φ１によりランチ回路ＦＦＩ
に取り込まれる。また、システムクロック信号φがハイ
レベルの期間にＮチャンネルＭＯ３ＦＥＴＱ２がオン状
態になって入力信号線をロウレベルにする。このロウレ
ベルは、タイミング信号φ２によりラッチ回路ＦＦ２に
取り込まれる。したがって、この時、排他的論理和回路
ＥＸの入力信号が、ハイレベルとロウレベルになるため
、その出力信号をハイレベル（論理“１”）の不一致信
号とする。図示しないが、マイクロコンピュータは、こ
の不一致信号を受けると、特に制限されないが、割り込
み処理等により入力データの取込みを中断して、その旨
のメソセージ（表示）を行うようにするものである。
（１１所定のタイミング信号によって比較的小さな電流
を入力信号線に流してその信号レベルを）＼イレヘルと
ロウレベルにするとともに、これをラッチ回路に取り込
んでレベルの不一致を検出することによっ゛ζケーブル
の断線、コネクタ抜は又は接触不良等により入力信号線
に正常なデータが供給されないことを監視することがで
きるという効果が得られる。
を入力信号線に流してその信号レベルを）＼イレヘルと
ロウレベルにするとともに、これをラッチ回路に取り込
んでレベルの不一致を検出することによっ゛ζケーブル
の断線、コネクタ抜は又は接触不良等により入力信号線
に正常なデータが供給されないことを監視することがで
きるという効果が得られる。
（２）上記（１）により入力信号線の実質的なＶｆＴ線
状態を検出できることによって、マイクロコンピュータ
システム等の情報処理動作の高信頼性を図ることができ
るという効果が得られる。
状態を検出できることによって、マイクロコンピュータ
システム等の情報処理動作の高信頼性を図ることができ
るという効果が得られる。
（３）入力信号線の実質的な断線状態を検出する回路は
、小コンダクタンス特性の一対のＭＯＳＦＥＴと、クロ
ックドインバータ回路及び排他的論理和回路という簡単
な回路により構成できるという効果が得られる。
、小コンダクタンス特性の一対のＭＯＳＦＥＴと、クロ
ックドインバータ回路及び排他的論理和回路という簡単
な回路により構成できるという効果が得られる。
（４）上記（３）により、１チフプのマイクロコンピュ
ータ等のような半導体簗積回路装置では、その素子数が
全素子数に比べて無視できるものとなるので、半導体犯
積回路のチップサイズが大きくする必要がないという効
果が得られる。
ータ等のような半導体簗積回路装置では、その素子数が
全素子数に比べて無視できるものとなるので、半導体犯
積回路のチップサイズが大きくする必要がないという効
果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、実質的な断線
状態の入力信号線をハイレベル、ロウレベルにする比較
的小さな電流は、抵抗手段をスイッチ手段に直列形態に
挿入することによって形成するものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、実質的な断線
状態の入力信号線をハイレベル、ロウレベルにする比較
的小さな電流は、抵抗手段をスイッチ手段に直列形態に
挿入することによって形成するものであってもよい。
また、ランチ回路はフリップフロップ回路を利用するも
のであってもよい。
のであってもよい。
以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるマイクロコンピュ
ータの入力インターフェイス回路に適用した場合につい
て説明したが、これに限定されるものでなく、この発明
は、各種ディジタル情報処理装置における入力インター
フェイス回路とし′ζ広く利用できるものである。
明をその背景となった技術分野であるマイクロコンピュ
ータの入力インターフェイス回路に適用した場合につい
て説明したが、これに限定されるものでなく、この発明
は、各種ディジタル情報処理装置における入力インター
フェイス回路とし′ζ広く利用できるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、そのランチ回路の一実施例を示す回路図、 第３図は、この発明の動作の一例を示すタイミング図で
ある。 ＤＩＢ・・データ人カバソファ回路、ＥＸ・・排他的論
理和回路、ＦＦＩ、ＦＦ２・・ラッチ回路、ｒｖ・・イ
ンバータ回路 ３、′−。 代理人弁理士 高欄 明夫 （、。
、そのランチ回路の一実施例を示す回路図、 第３図は、この発明の動作の一例を示すタイミング図で
ある。 ＤＩＢ・・データ人カバソファ回路、ＥＸ・・排他的論
理和回路、ＦＦＩ、ＦＦ２・・ラッチ回路、ｒｖ・・イ
ンバータ回路 ３、′−。 代理人弁理士 高欄 明夫 （、。
Claims (1)
- 【特許請求の範囲】 １、入力信号線と電源電圧及び回路の接地電位点との間
に設けられ、所定のタイミング信号を受けて相補的に動
作し、上記入力信号線に供給される信号のレベルに影響
を及ぼさない比較的高抵抗のもとに電流を流す一対のス
イッチ手段と、上記タイミング信号に同期して上記入力
信号線の信号を取り込む一対のランチ回路と、この一対
のラッチ回路の出力信号を受ける比較一致回路とを含み
、上記比較一致回路の出力信号により入力信号線に対す
る接続状態を監視することを特徴とするインターフェイ
ス回路。 ２、上記インターフェイス回路は、半導体集積回路に内
臓されるものであることを特徴とする特許請求の範囲第
１項記載のインターフェイス回路。 ３、上記半導体集積回路回路はマイクロコンピュータを
構成し、上記インターフェイス回路は、そのデータ入力
信号線に対して設けられるものであることを特徴とする
特許請求の範囲第２項記載のインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186773A JPS6079821A (ja) | 1983-10-07 | 1983-10-07 | インタ−フエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186773A JPS6079821A (ja) | 1983-10-07 | 1983-10-07 | インタ−フエイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079821A true JPS6079821A (ja) | 1985-05-07 |
Family
ID=16194369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186773A Pending JPS6079821A (ja) | 1983-10-07 | 1983-10-07 | インタ−フエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079821A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646464B2 (en) * | 2000-12-18 | 2003-11-11 | Hitachi, Ltd. | Data hold circuit, a semiconductor device and a method of designing the same |
-
1983
- 1983-10-07 JP JP58186773A patent/JPS6079821A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646464B2 (en) * | 2000-12-18 | 2003-11-11 | Hitachi, Ltd. | Data hold circuit, a semiconductor device and a method of designing the same |
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