JPH05182488A - ダイナミックシフトレジスタ - Google Patents
ダイナミックシフトレジスタInfo
- Publication number
- JPH05182488A JPH05182488A JP3346036A JP34603691A JPH05182488A JP H05182488 A JPH05182488 A JP H05182488A JP 3346036 A JP3346036 A JP 3346036A JP 34603691 A JP34603691 A JP 34603691A JP H05182488 A JPH05182488 A JP H05182488A
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- JP
- Japan
- Prior art keywords
- type
- mosfets
- shift register
- series
- control signal
- Prior art date
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Abstract
(57)【要約】
【目的】 クロック信号を停止しても貫通電流が流れる
ことのないダイナミックシフトレジスタを提供する。 【構成】 クロックトインバータ複数組を直列に接続
し、クロック信号によってクロックトインバータを交互
にＯＮ／ＯＦＦさせることによってデータをシフトさせ
るダイナミックシフトレジスタにおいて、各クロックト
インバータがＰ型（４，５）及びＮ型ＭＯＳＦＥＴ
（２，３）各２個を直列が接続され、更にこれらＭＯＳ
ＦＥＴと直列に、外部信号によって制御されるＭＯＳＦ
ＥＴ（１）を接続することにより、クロック停止時にこ
のＭＯＳＦＥＴ（１）をオフし、ハイ側およびロウ側の
電源ラインが確実に絶縁されるようにする。
ことのないダイナミックシフトレジスタを提供する。 【構成】 クロックトインバータ複数組を直列に接続
し、クロック信号によってクロックトインバータを交互
にＯＮ／ＯＦＦさせることによってデータをシフトさせ
るダイナミックシフトレジスタにおいて、各クロックト
インバータがＰ型（４，５）及びＮ型ＭＯＳＦＥＴ
（２，３）各２個を直列が接続され、更にこれらＭＯＳ
ＦＥＴと直列に、外部信号によって制御されるＭＯＳＦ
ＥＴ（１）を接続することにより、クロック停止時にこ
のＭＯＳＦＥＴ（１）をオフし、ハイ側およびロウ側の
電源ラインが確実に絶縁されるようにする。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックシフトレジ
スタに係り、特に、クロック信号が停止した際の動作を
改善するものである。
スタに係り、特に、クロック信号が停止した際の動作を
改善するものである。
【０００２】
【従来の技術】近年のディジタル信号処理技術の進歩に
伴い、ディジタルフィルタ等に用いられるシフトレジス
タは重要性が益々高まっている。
伴い、ディジタルフィルタ等に用いられるシフトレジス
タは重要性が益々高まっている。
【０００３】従来のダイナミックシフトレジスタを図４
に示し、その説明を行う。４０〜４５はクロックトイン
バータであり、各クロックトインバータの内部構成は図
５に示すとおり、２個のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳ
ＦＥＴの４個のＭＯＳＦＥＴが直列に接続されることに
よって構成されている。図５を説明すると、内側のＭＯ
ＳＦＥＴであるＰ型ＭＯＳＦＥＴ５２とＮ型ＭＯＳＦＥ
Ｔ５１には互いに逆相のクロック信号φバーとφが与え
られており、φ＝“１”となった時には（このとき、φ
バー＝“０”）Ｐ型ＭＯＳＦＥＴ５２とＮ型ＭＯＳＦＥ
Ｔ５１がオンし（導通し）、出力には入力に与えられた
信号を反転したものが現れ、通常のインバータとして動
作する。また、クロック信号φ＝“０”となった時には
（このとき、φバー＝“１”）Ｐ型ＭＯＳＦＥＴ５２と
Ｎ型ＭＯＳＦＥＴ５１がオフし、出力はハイインピーダ
ンスとなる。
に示し、その説明を行う。４０〜４５はクロックトイン
バータであり、各クロックトインバータの内部構成は図
５に示すとおり、２個のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳ
ＦＥＴの４個のＭＯＳＦＥＴが直列に接続されることに
よって構成されている。図５を説明すると、内側のＭＯ
ＳＦＥＴであるＰ型ＭＯＳＦＥＴ５２とＮ型ＭＯＳＦＥ
Ｔ５１には互いに逆相のクロック信号φバーとφが与え
られており、φ＝“１”となった時には（このとき、φ
バー＝“０”）Ｐ型ＭＯＳＦＥＴ５２とＮ型ＭＯＳＦＥ
Ｔ５１がオンし（導通し）、出力には入力に与えられた
信号を反転したものが現れ、通常のインバータとして動
作する。また、クロック信号φ＝“０”となった時には
（このとき、φバー＝“１”）Ｐ型ＭＯＳＦＥＴ５２と
Ｎ型ＭＯＳＦＥＴ５１がオフし、出力はハイインピーダ
ンスとなる。
【０００４】図４に示されるとおり、クロックトインバ
ータ４０〜４５が直列に接続され、交互に逆相のクロッ
ク信号が与えられているので、クロックトインバータ４
０，４２，４４がオンしているときはクロックトインバ
ータ４１，４３，４５がオフしているため、クロックト
インバータ４１，４３，４５の出力端子に存在する浮遊
容量に電荷が蓄えられ、クロック信号φが反転する毎に
次段にその値がシフトされていく。
ータ４０〜４５が直列に接続され、交互に逆相のクロッ
ク信号が与えられているので、クロックトインバータ４
０，４２，４４がオンしているときはクロックトインバ
ータ４１，４３，４５がオフしているため、クロックト
インバータ４１，４３，４５の出力端子に存在する浮遊
容量に電荷が蓄えられ、クロック信号φが反転する毎に
次段にその値がシフトされていく。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、例えばパワーダウンモードとしてクロッ
ク信号φが停止した場合、仮にφ＝１であったとする
と、クロックトインバータ４１，４３，４５はオフして
いる（ハイインピーダンス状態）ので、クロックトイン
バータ４２，４４は浮遊容量によって保持された電位に
基づいて信号を出力することになる。よって、時間が経
つと浮遊容量に蓄えられた電荷がなくなり、“１”でも
“０”でもない中間的な値となる。すると、クロックト
インバータ４２，４４では、図５におけるＰ型ＭＯＳＦ
ＥＴ５３とＮ型ＭＯＳＦＥＴ５０が共に導通状態とな
り、電源ＶDDからＶssに向けて貫通電流が流れ、ラッチ
アップの原因となるという問題点があった。
うな構成では、例えばパワーダウンモードとしてクロッ
ク信号φが停止した場合、仮にφ＝１であったとする
と、クロックトインバータ４１，４３，４５はオフして
いる（ハイインピーダンス状態）ので、クロックトイン
バータ４２，４４は浮遊容量によって保持された電位に
基づいて信号を出力することになる。よって、時間が経
つと浮遊容量に蓄えられた電荷がなくなり、“１”でも
“０”でもない中間的な値となる。すると、クロックト
インバータ４２，４４では、図５におけるＰ型ＭＯＳＦ
ＥＴ５３とＮ型ＭＯＳＦＥＴ５０が共に導通状態とな
り、電源ＶDDからＶssに向けて貫通電流が流れ、ラッチ
アップの原因となるという問題点があった。
【０００６】本発明は上記の問題点に鑑み、クロック信
号を停止した場合においても貫通電流が流れないように
したダイナミックシフトレジスタを提供することを目的
とするものである。
号を停止した場合においても貫通電流が流れないように
したダイナミックシフトレジスタを提供することを目的
とするものである。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明のダイナミックシフトレジスタは、２個のＰ型
ＭＯＳＦＥＴと２個のＮ型ＭＯＳＦＥＴがＰ型、Ｐ型、
Ｎ型、Ｎ型の順で直列に接続されるクロックトインバー
タ２個によって構成され、クロック信号によってデータ
を取り込むようにしたダイナミック動作のフリップフロ
ップが複数段接続されたシフトレジスタにおいて、制御
信号に基づき、直列に接続された前記２個のＰ型及びＮ
型ＭＯＳＦＥＴを電気的に切断する手段を備えるように
した。
に本発明のダイナミックシフトレジスタは、２個のＰ型
ＭＯＳＦＥＴと２個のＮ型ＭＯＳＦＥＴがＰ型、Ｐ型、
Ｎ型、Ｎ型の順で直列に接続されるクロックトインバー
タ２個によって構成され、クロック信号によってデータ
を取り込むようにしたダイナミック動作のフリップフロ
ップが複数段接続されたシフトレジスタにおいて、制御
信号に基づき、直列に接続された前記２個のＰ型及びＮ
型ＭＯＳＦＥＴを電気的に切断する手段を備えるように
した。
【０００８】あるいは、制御信号に基づき、前記フリッ
プフロップにおける２個のクロックトインバータの何れ
か１個が直列に接続された前記２個のＰ型及びＮ型ＭＯ
ＳＦＥＴを電気的に切断する手段と、他方のクロックト
インバータ出力が前記制御信号によりハイインピーダン
ス状態となるようにする手段とを備えるようにした。
プフロップにおける２個のクロックトインバータの何れ
か１個が直列に接続された前記２個のＰ型及びＮ型ＭＯ
ＳＦＥＴを電気的に切断する手段と、他方のクロックト
インバータ出力が前記制御信号によりハイインピーダン
ス状態となるようにする手段とを備えるようにした。
【０００９】あるいは、制御信号に基づき、前記互いに
逆相のクロック信号が全て同相のクロック信号となるよ
うにしたものである。
逆相のクロック信号が全て同相のクロック信号となるよ
うにしたものである。
【００１０】
【作用】上記のように制御信号によって直列に接続され
た４個のＭＯＳＦＥＴを電気的に切断するように、ある
いは、２個のクロックトインバータの内の一方における
４個のＭＯＳＦＥＴを電気的に切断して、他方はオフ状
態となるようにクロックを制御するように、あるいは、
各クロックトインバータにおけるクロック信号が全て同
相となるようにして全てのクロックトインバータにおい
てＰ型、或いはＮ型ＭＯＳＦＥＴがオフ状態となるよう
にしたため、クロック信号を停止しても貫通電流が流れ
ることがないようにすることができるものである。
た４個のＭＯＳＦＥＴを電気的に切断するように、ある
いは、２個のクロックトインバータの内の一方における
４個のＭＯＳＦＥＴを電気的に切断して、他方はオフ状
態となるようにクロックを制御するように、あるいは、
各クロックトインバータにおけるクロック信号が全て同
相となるようにして全てのクロックトインバータにおい
てＰ型、或いはＮ型ＭＯＳＦＥＴがオフ状態となるよう
にしたため、クロック信号を停止しても貫通電流が流れ
ることがないようにすることができるものである。
【００１１】
【実施例】以下、図面に基づき本発明の説明を行う。
【００１２】図１は本発明によるダイナミックシフトレ
ジスタの第１の実施例である。この図を説明すると、１
〜３，６〜８，１１〜１３，１６〜１８はＮ型のＭＯＳ
ＦＥＴである。４，５，９，１０，１４，１５，１９，
２０はＰ型のＭＯＳＦＥＴである。３０はインバータで
ある。ＭＯＳＦＥＴ３，９，１３，１９にはクロック信
号φが、ＭＯＳＦＥＴ４，８，１４，１８にはクロック
信号φをインバータ３０によって反転した信号（φバ
ー）を与えている。ＭＯＳＦＥＴ２〜５の１列のＭＯＳ
ＦＥＴ群によって１個のクロックトインバータが構成さ
れている。同様にして、ＭＯＳＦＥＴ７〜１０、ＭＯＳ
ＦＥＴ１２〜１５、ＭＯＳＦＥＴ１７〜２０の３列のＭ
ＯＳＦＥＴ群によってもクロックトインバータが構成さ
れている。ＭＯＳＦＥＴ２〜５，７〜１０によって構成
されるクロックトインバータ２個でフリップフロップ１
段が構成される。Ｎ型のＭＯＳＦＥＴ１，６，１１，１
６が各クロックトインバータを構成するＭＯＳＦＥＴに
対して直列に挿入されており、これらは制御信号ＰＤに
よって制御される。
ジスタの第１の実施例である。この図を説明すると、１
〜３，６〜８，１１〜１３，１６〜１８はＮ型のＭＯＳ
ＦＥＴである。４，５，９，１０，１４，１５，１９，
２０はＰ型のＭＯＳＦＥＴである。３０はインバータで
ある。ＭＯＳＦＥＴ３，９，１３，１９にはクロック信
号φが、ＭＯＳＦＥＴ４，８，１４，１８にはクロック
信号φをインバータ３０によって反転した信号（φバ
ー）を与えている。ＭＯＳＦＥＴ２〜５の１列のＭＯＳ
ＦＥＴ群によって１個のクロックトインバータが構成さ
れている。同様にして、ＭＯＳＦＥＴ７〜１０、ＭＯＳ
ＦＥＴ１２〜１５、ＭＯＳＦＥＴ１７〜２０の３列のＭ
ＯＳＦＥＴ群によってもクロックトインバータが構成さ
れている。ＭＯＳＦＥＴ２〜５，７〜１０によって構成
されるクロックトインバータ２個でフリップフロップ１
段が構成される。Ｎ型のＭＯＳＦＥＴ１，６，１１，１
６が各クロックトインバータを構成するＭＯＳＦＥＴに
対して直列に挿入されており、これらは制御信号ＰＤに
よって制御される。
【００１３】次に、図１の動作について説明する。通常
動作時は、制御信号ＰＤ＝１として動作を行う。このと
きにはＮ型ＭＯＳＦＥＴ１，６，１１，１６は導通状態
であるので、図４に示される場合と同様の動作となり、
クロック信号φが反転する毎に入力Ｄが右方向にシフト
していく。ここで、何らかの事由でクロック信号φが停
止した場合には、制御信号ＰＤを“０”にする。このよ
うにすると、Ｎ型ＭＯＳＦＥＴ１，６，１１，１６がオ
フ状態となるため、これらのＭＯＳＦＥＴに直列に接続
されている他のＭＯＳＦＥＴがどのような状態であった
にせよ、各クロックトインバータに貫通電流は流れな
い。
動作時は、制御信号ＰＤ＝１として動作を行う。このと
きにはＮ型ＭＯＳＦＥＴ１，６，１１，１６は導通状態
であるので、図４に示される場合と同様の動作となり、
クロック信号φが反転する毎に入力Ｄが右方向にシフト
していく。ここで、何らかの事由でクロック信号φが停
止した場合には、制御信号ＰＤを“０”にする。このよ
うにすると、Ｎ型ＭＯＳＦＥＴ１，６，１１，１６がオ
フ状態となるため、これらのＭＯＳＦＥＴに直列に接続
されている他のＭＯＳＦＥＴがどのような状態であった
にせよ、各クロックトインバータに貫通電流は流れな
い。
【００１４】図２は本発明によるダイナミックシフトレ
ジスタの第２の実施例である。この図において、図１と
同一の機能を有するものには同一の符号を付し、詳しい
説明は省略する。３１はＮＡＮＤゲートである。この図
を説明すると、通常動作時は、制御信号ＰＤ＝１として
動作を行う。このときにはＮ型ＭＯＳＦＥＴ１，１１は
導通状態であるので、図４に示される場合と同様の動作
となり、クロック信号φが反転する毎に入力Ｄが右方向
にシフトしていく。ここで、何らかの事由でクロック信
号φが停止した場合には、制御信号ＰＤを“０”にす
る。このようにすると、Ｎ型ＭＯＳＦＥＴ１，１１がオ
フ状態となると共に、ＮＡＮＤゲート３１出力が“１”
となり、ＭＯＳＦＥＴ８，９，１８，１９がオフする。
このため、ＭＯＳＦＥＴ１，１１に接続されている他の
ＭＯＳＦＥＴがどのような状態であったにせよ、これら
に接続されるクロックトインバータに貫通電流は流れな
い。また、ＭＯＳＦＥＴ７〜１０、およびＭＯＳＦＥＴ
１７〜２０によって構成されるクロックトインバータに
ついては、ＭＯＳＦＥＴ８，９，１７，１８がオフ状態
であるので、やはり貫通電流は流れない。
ジスタの第２の実施例である。この図において、図１と
同一の機能を有するものには同一の符号を付し、詳しい
説明は省略する。３１はＮＡＮＤゲートである。この図
を説明すると、通常動作時は、制御信号ＰＤ＝１として
動作を行う。このときにはＮ型ＭＯＳＦＥＴ１，１１は
導通状態であるので、図４に示される場合と同様の動作
となり、クロック信号φが反転する毎に入力Ｄが右方向
にシフトしていく。ここで、何らかの事由でクロック信
号φが停止した場合には、制御信号ＰＤを“０”にす
る。このようにすると、Ｎ型ＭＯＳＦＥＴ１，１１がオ
フ状態となると共に、ＮＡＮＤゲート３１出力が“１”
となり、ＭＯＳＦＥＴ８，９，１８，１９がオフする。
このため、ＭＯＳＦＥＴ１，１１に接続されている他の
ＭＯＳＦＥＴがどのような状態であったにせよ、これら
に接続されるクロックトインバータに貫通電流は流れな
い。また、ＭＯＳＦＥＴ７〜１０、およびＭＯＳＦＥＴ
１７〜２０によって構成されるクロックトインバータに
ついては、ＭＯＳＦＥＴ８，９，１７，１８がオフ状態
であるので、やはり貫通電流は流れない。
【００１５】本実施例においては、図１に示すものと比
較してＭＯＳＦＥＴの数を減らすことができる。
較してＭＯＳＦＥＴの数を減らすことができる。
【００１６】図３は本発明によるダイナミックシフトレ
ジスタの第３の実施例である。この図において、図２と
同一の機能を有するものには同一の符号を付し、詳しい
説明は省略する。３２はＮＡＮＤゲートである。この図
を説明すると、通常動作時は、制御信号ＰＤ＝１として
動作を行う。このときにはＮＡＮＤゲート３１，３２が
クロック信号φを、極性を反転させて出力するので、図
４に示される場合と同様の動作となり、クロック信号φ
が反転する毎に入力Ｄが右方向にシフトしていく。ここ
で、何らかの事由でクロック信号φが停止した場合に
は、制御信号ＰＤを“０”にする。このようにすると、
ＮＡＮＤゲート３１，３２出力が“１”となり、この出
力に接続される全てのＰ型のＭＯＳＦＥＴ４，９，１
４，１９がオフする。このように、全ての列における内
側のＰ型のＭＯＳＦＥＴがオフするため、これらのＭＯ
ＳＦＥＴに直列に接続されている他のＭＯＳＦＥＴがど
のような状態であったにせよ、各列に貫通電流は流れな
い。
ジスタの第３の実施例である。この図において、図２と
同一の機能を有するものには同一の符号を付し、詳しい
説明は省略する。３２はＮＡＮＤゲートである。この図
を説明すると、通常動作時は、制御信号ＰＤ＝１として
動作を行う。このときにはＮＡＮＤゲート３１，３２が
クロック信号φを、極性を反転させて出力するので、図
４に示される場合と同様の動作となり、クロック信号φ
が反転する毎に入力Ｄが右方向にシフトしていく。ここ
で、何らかの事由でクロック信号φが停止した場合に
は、制御信号ＰＤを“０”にする。このようにすると、
ＮＡＮＤゲート３１，３２出力が“１”となり、この出
力に接続される全てのＰ型のＭＯＳＦＥＴ４，９，１
４，１９がオフする。このように、全ての列における内
側のＰ型のＭＯＳＦＥＴがオフするため、これらのＭＯ
ＳＦＥＴに直列に接続されている他のＭＯＳＦＥＴがど
のような状態であったにせよ、各列に貫通電流は流れな
い。
【００１７】なお、以上の実施例においては、２段のシ
フトレジスタについてのみ示してあるが無論この限りで
はなく、更に段数の多い（或いは少ない）ものであって
もよいことは言うまでもない。また、図１においては、
各列の貫通電流防止のためにＮ型のＭＯＳＦＥＴを配し
たが、制御信号ＰＤによって制御されるＰ型のＭＯＳＦ
ＥＴを各列に配してもよいものである。
フトレジスタについてのみ示してあるが無論この限りで
はなく、更に段数の多い（或いは少ない）ものであって
もよいことは言うまでもない。また、図１においては、
各列の貫通電流防止のためにＮ型のＭＯＳＦＥＴを配し
たが、制御信号ＰＤによって制御されるＰ型のＭＯＳＦ
ＥＴを各列に配してもよいものである。
【００１８】
【発明の効果】以上のべたように本発明は、２個のＰ型
ＭＯＳＦＥＴと２個のＮ型ＭＯＳＦＥＴがＰ型、Ｐ型、
Ｎ型、Ｎ型の順で直列に接続されるクロックトインバー
タ２個によって構成され、クロック信号によってデータ
を取り込むようにしたダイナミック動作のフリップフロ
ップが複数段接続されたシフトレジスタにおいて、制御
信号に基づき、直列に接続された前記２個のＰ型及びＮ
型ＭＯＳＦＥＴを電気的に切断する手段を備えるように
した。あるいは、制御信号に基づき、前記フリップフロ
ップにおける２個のクロックトインバータの何れか１個
が直列に接続された前記２個のＰ型及びＮ型ＭＯＳＦＥ
Ｔを電気的に切断する手段と、他方のクロックトインバ
ータ出力が前記制御信号によりハイインピーダンス状態
となるようにする手段とを備えるようにした。あるい
は、制御信号に基づき、前記互いに逆相のクロック信号
が全て同相のクロック信号となるようにしたことによ
り、クロックトインバータ各列において必ず少なくとも
１個のＭＯＳＦＥＴがオフ状態となり、クロック信号が
停止した場合においても貫通電流が流れることがないと
いう優れた効果を有するものである。
ＭＯＳＦＥＴと２個のＮ型ＭＯＳＦＥＴがＰ型、Ｐ型、
Ｎ型、Ｎ型の順で直列に接続されるクロックトインバー
タ２個によって構成され、クロック信号によってデータ
を取り込むようにしたダイナミック動作のフリップフロ
ップが複数段接続されたシフトレジスタにおいて、制御
信号に基づき、直列に接続された前記２個のＰ型及びＮ
型ＭＯＳＦＥＴを電気的に切断する手段を備えるように
した。あるいは、制御信号に基づき、前記フリップフロ
ップにおける２個のクロックトインバータの何れか１個
が直列に接続された前記２個のＰ型及びＮ型ＭＯＳＦＥ
Ｔを電気的に切断する手段と、他方のクロックトインバ
ータ出力が前記制御信号によりハイインピーダンス状態
となるようにする手段とを備えるようにした。あるい
は、制御信号に基づき、前記互いに逆相のクロック信号
が全て同相のクロック信号となるようにしたことによ
り、クロックトインバータ各列において必ず少なくとも
１個のＭＯＳＦＥＴがオフ状態となり、クロック信号が
停止した場合においても貫通電流が流れることがないと
いう優れた効果を有するものである。
【図１】本発明によるダイナミックシフトレジスタの第
１の実施例を表す回路図
１の実施例を表す回路図
【図２】本発明によるダイナミックシフトレジスタの第
２の実施例を表す回路図
２の実施例を表す回路図
【図３】本発明によるダイナミックシフトレジスタの第
３の実施例を表す回路図
３の実施例を表す回路図
【図４】従来のダイナミックシフトレジスタを表すブロ
ック図
ック図
【図５】従来のダイナミックシフトレジスタにおけるク
ロックトインバータを表す回路図
ロックトインバータを表す回路図
１〜３，６〜８，１１〜１３，１６〜１８ Ｎ型ＭＯＳ
ＦＥＴ ４，５，９，１０，１４，１５，１９，２０ Ｐ型ＭＯ
ＳＦＥＴ ３０ インバータ ３１，３２ ＮＡＮＤゲート
ＦＥＴ ４，５，９，１０，１４，１５，１９，２０ Ｐ型ＭＯ
ＳＦＥＴ ３０ インバータ ３１，３２ ＮＡＮＤゲート
Claims (3)
- 【請求項１】２個のＰ型ＭＯＳＦＥＴと２個のＮ型ＭＯ
ＳＦＥＴがＰ型、Ｐ型、Ｎ型、Ｎ型の順で直列に接続さ
れるクロックトインバータ２個によって構成され、クロ
ック信号によってデータを取り込むようにしたダイナミ
ック動作のフリップフロップが複数段接続されたシフト
レジスタにおいて、 制御信号に基づき、直列に接続された前記２個のＰ型及
びＮ型ＭＯＳＦＥＴを電気的に切断する手段を備えたこ
とを特徴とするダイナミックシフトレジスタ。 - 【請求項２】２個のＰ型ＭＯＳＦＥＴと２個のＮ型ＭＯ
ＳＦＥＴがＰ型、Ｐ型、Ｎ型、Ｎ型の順で直列に接続さ
れるクロックトインバータ２個によって構成され、クロ
ック信号によってデータを取り込むようにしたダイナミ
ック動作のフリップフロップが複数段接続されたシフト
レジスタにおいて、 制御信号に基づき、前記フリップフロップにおける２個
のクロックトインバータの何れか１個が直列に接続され
た前記２個のＰ型及びＮ型ＭＯＳＦＥＴを電気的に切断
する手段と、他方のクロックトインバータ出力が前記制
御信号によりハイインピーダンス状態となるようにする
手段とを備えたことを特徴とするダイナミックシフトレ
ジスタ。 - 【請求項３】２個のＰ型ＭＯＳＦＥＴと２個のＮ型ＭＯ
ＳＦＥＴがＰ型、Ｐ型、Ｎ型、Ｎ型の順で直列に接続さ
れるクロックトインバータ２個によって構成され、互い
に逆相のクロック信号によってデータを取り込むように
したダイナミック動作のフリップフロップが複数段接続
されたシフトレジスタにおいて、 制御信号に基づき、前記互いに逆相のクロック信号が全
て同相のクロック信号となるようにしたことを特徴とす
るダイナミックシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346036A JPH05182488A (ja) | 1991-12-27 | 1991-12-27 | ダイナミックシフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346036A JPH05182488A (ja) | 1991-12-27 | 1991-12-27 | ダイナミックシフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182488A true JPH05182488A (ja) | 1993-07-23 |
Family
ID=18380702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3346036A Pending JPH05182488A (ja) | 1991-12-27 | 1991-12-27 | ダイナミックシフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182488A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299523A (ja) * | 2001-07-16 | 2007-11-15 | Semiconductor Energy Lab Co Ltd | シフトレジスタ及び表示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349829B2 (ja) * | 1982-02-22 | 1988-10-05 | Yokokawa Denki Kk | |
| JPS6437799A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Dynamic shift register circuit |
| JPH02162829A (ja) * | 1988-12-16 | 1990-06-22 | Hitachi Ltd | 半導体集積回路装置 |
-
1991
- 1991-12-27 JP JP3346036A patent/JPH05182488A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007299523A (ja) * | 2001-07-16 | 2007-11-15 | Semiconductor Energy Lab Co Ltd | シフトレジスタ及び表示装置 |
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