JPH10302494A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
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- JPH10302494A JPH10302494A JP9105047A JP10504797A JPH10302494A JP H10302494 A JPH10302494 A JP H10302494A JP 9105047 A JP9105047 A JP 9105047A JP 10504797 A JP10504797 A JP 10504797A JP H10302494 A JPH10302494 A JP H10302494A
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- tri
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Abstract
(57)【要約】
【課題】 低消費電力で、トランジスタ特性及び動作周
波数の変化に対するマージンの大きいシフトレジスタ回
路を提供することを目的とする。 【解決手段】 電源側にｐチャンネルトランジスタを、
グランド側にｎチャンネルトランジスタを接続したトラ
イステートインバータにより、信号を順次シフトしてい
くシフトレジスタ回路において、トライステートインバ
ータ１０１の出力部に第１，第２のインバータ１０２，
１０３よりなるラッチ回路を接続することにより、トラ
イステートインバータの出力がフローティングとなって
も十分に電荷を保持できる。トライステートインバータ
入力に単相クロックを使用するため、低消費電力化が可
能となる。ラッチ回路の存在により低温ポリシリコンの
ようにトランジスタ特性の良好でないデバイスを用いた
場合でも動作が可能となり、垂直走査回路のように動作
周波数が低い場合にも安定した動作が可能となる。
波数の変化に対するマージンの大きいシフトレジスタ回
路を提供することを目的とする。 【解決手段】 電源側にｐチャンネルトランジスタを、
グランド側にｎチャンネルトランジスタを接続したトラ
イステートインバータにより、信号を順次シフトしてい
くシフトレジスタ回路において、トライステートインバ
ータ１０１の出力部に第１，第２のインバータ１０２，
１０３よりなるラッチ回路を接続することにより、トラ
イステートインバータの出力がフローティングとなって
も十分に電荷を保持できる。トライステートインバータ
入力に単相クロックを使用するため、低消費電力化が可
能となる。ラッチ回路の存在により低温ポリシリコンの
ようにトランジスタ特性の良好でないデバイスを用いた
場合でも動作が可能となり、垂直走査回路のように動作
周波数が低い場合にも安定した動作が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置または
その他のマトリクス型表示装置の駆動回路、イメージセ
ンサ駆動回路などに用いるシフトレジスタ回路に関する
ものである。
その他のマトリクス型表示装置の駆動回路、イメージセ
ンサ駆動回路などに用いるシフトレジスタ回路に関する
ものである。
【０００２】
【従来の技術】従来のシフトレジスタ回路としては、例
えばＳＩＤ（Ｓｏｃｉｅｔｙ ｆｏｒＩｎｆｏｒｍａｔ
ｉｏｎ Ｄｉｓｐｌａｙ）９５ＤＩＧＥＳＴ ｐｐ．３
１５−３１８に示されている。
えばＳＩＤ（Ｓｏｃｉｅｔｙ ｆｏｒＩｎｆｏｒｍａｔ
ｉｏｎ Ｄｉｓｐｌａｙ）９５ＤＩＧＥＳＴ ｐｐ．３
１５−３１８に示されている。
【０００３】図６はこの従来のシフトレジスタ回路を示
すもので、３０１はトライステートインバータ、３０２
はインバータ、ＣＰはシフトクロック信号、Ｄｉｎはシ
フトスタートパルス、ｏｕｔ１１〜ｏｕｔｎ１はトライ
ステートインバータ３０１の出力信号、Ｑ１〜Ｑｎはイ
ンバータ３０２の出力信号である。図７は各部の信号波
形を示す。
すもので、３０１はトライステートインバータ、３０２
はインバータ、ＣＰはシフトクロック信号、Ｄｉｎはシ
フトスタートパルス、ｏｕｔ１１〜ｏｕｔｎ１はトライ
ステートインバータ３０１の出力信号、Ｑ１〜Ｑｎはイ
ンバータ３０２の出力信号である。図７は各部の信号波
形を示す。
【０００４】従来のシフトレジスタ回路において、まず
タイミングａにおいて第１のステージのトライステート
インバータ３０１に入力されるシフトスタートパルスＤ
ｉｎ＝ｖｃｃかつシフトクロックＣＰ＝ｖｃｃとなり、
トライステートインバータ３０１のｎチャンネルトラン
ジスタがオンする。そのためトライステートインバータ
３０１の出力ｏｕｔ１１＝ｖｓｓとなる。
タイミングａにおいて第１のステージのトライステート
インバータ３０１に入力されるシフトスタートパルスＤ
ｉｎ＝ｖｃｃかつシフトクロックＣＰ＝ｖｃｃとなり、
トライステートインバータ３０１のｎチャンネルトラン
ジスタがオンする。そのためトライステートインバータ
３０１の出力ｏｕｔ１１＝ｖｓｓとなる。
【０００５】次にタイミングｂにおいては、シフトクロ
ックＣＰ＝ｖｓｓとなり、第１のステージのトライステ
ートインバータ３０１の出力ｏｕｔ１１はフローティン
グとなるため、インバータ３０２および第２のステージ
のトライステートインバータ３０１の入力容量などによ
り電圧は保持される。
ックＣＰ＝ｖｓｓとなり、第１のステージのトライステ
ートインバータ３０１の出力ｏｕｔ１１はフローティン
グとなるため、インバータ３０２および第２のステージ
のトライステートインバータ３０１の入力容量などによ
り電圧は保持される。
【０００６】よって第２のステージのトライステートイ
ンバータ３０１の入力＝ｖｓｓとなり、第２のステージ
のトライステートインバータ３０１のｐチャンネルトラ
ンジスタがオンする。そのため、トライステートインバ
ータ３０１の出力ｏｕｔ２１＝ｖｃｃとなる。
ンバータ３０１の入力＝ｖｓｓとなり、第２のステージ
のトライステートインバータ３０１のｐチャンネルトラ
ンジスタがオンする。そのため、トライステートインバ
ータ３０１の出力ｏｕｔ２１＝ｖｃｃとなる。
【０００７】タイミングｃにおいては、第２のステージ
のトライステートインバータ３０１の出力ｏｕｔ２１は
フローティングとなるため、インバータ３０２および第
３のステージのトライステートインバータ３０１の入力
容量などにより電圧は保持される。タイミングｄ以降も
同様の動作を順次繰り返し、シフトパルスが出力され
る。
のトライステートインバータ３０１の出力ｏｕｔ２１は
フローティングとなるため、インバータ３０２および第
３のステージのトライステートインバータ３０１の入力
容量などにより電圧は保持される。タイミングｄ以降も
同様の動作を順次繰り返し、シフトパルスが出力され
る。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、トライステートインバータ３０１の出力
がフローティングとなった状態における電圧保持は、イ
ンバータ３０２の入力容量および次のステージのトライ
ステートインバータの入力容量に依存するため、トラン
ジスタのリーク電流などによる電圧変動Δｖｄが生じ
る。
うな構成では、トライステートインバータ３０１の出力
がフローティングとなった状態における電圧保持は、イ
ンバータ３０２の入力容量および次のステージのトライ
ステートインバータの入力容量に依存するため、トラン
ジスタのリーク電流などによる電圧変動Δｖｄが生じ
る。
【０００９】特に、低温ポリシリコンなどのように、オ
フ特性の良くないデバイスにより構成した場合や、周波
数の比較的低い垂直駆動回路として使用した場合には、
オフリークによる電圧変動の影響を大きく受けるため、
正常動作のマージンが小さくなるという課題を有してい
た。
フ特性の良くないデバイスにより構成した場合や、周波
数の比較的低い垂直駆動回路として使用した場合には、
オフリークによる電圧変動の影響を大きく受けるため、
正常動作のマージンが小さくなるという課題を有してい
た。
【００１０】本発明は、電圧保持特性が向上し、トラン
ジスタの特性や動作周波数による影響が小さく、動作マ
ージンの大きいシフトレジスタ回路を提供することを目
的とする。
ジスタの特性や動作周波数による影響が小さく、動作マ
ージンの大きいシフトレジスタ回路を提供することを目
的とする。
【００１１】
【課題を解決するための手段】本発明のシフトレジスタ
回路は、トライステートインバータ回路を用い、シフト
クロック信号に応じて順次出力信号を発生するシフトレ
ジスタ回路において、出力部にインバータを用いたラッ
チ回路を接続したことを特徴とする。
回路は、トライステートインバータ回路を用い、シフト
クロック信号に応じて順次出力信号を発生するシフトレ
ジスタ回路において、出力部にインバータを用いたラッ
チ回路を接続したことを特徴とする。
【００１２】かかる構成により、トランステートインバ
ータの出力がフローティングとなっても十分電荷を保持
できるようになって、電圧保持特性が向上し、トランジ
スタ特性の良好でないデバイスを用いた場合であっても
動作が可能となり、また動作周波数が低い場合にも安定
して動作することが可能となり、動作マージンの広いシ
フトレジスタ回路を実現できる。
ータの出力がフローティングとなっても十分電荷を保持
できるようになって、電圧保持特性が向上し、トランジ
スタ特性の良好でないデバイスを用いた場合であっても
動作が可能となり、また動作周波数が低い場合にも安定
して動作することが可能となり、動作マージンの広いシ
フトレジスタ回路を実現できる。
【００１３】
【発明の実施の形態】請求項１記載のシフトレジスタ回
路は、トライステートインバータ回路を用い、シフトク
ロック信号に応じて順次出力信号を発生するシフトレジ
スタ回路において、出力部にインバータを用いたラッチ
回路を接続したもので、これにより、電圧保持特性が向
上し、トランジスタの特性や動作周波数への動作マージ
ンの広いシフトレジスタ回路が得られる。
路は、トライステートインバータ回路を用い、シフトク
ロック信号に応じて順次出力信号を発生するシフトレジ
スタ回路において、出力部にインバータを用いたラッチ
回路を接続したもので、これにより、電圧保持特性が向
上し、トランジスタの特性や動作周波数への動作マージ
ンの広いシフトレジスタ回路が得られる。
【００１４】請求項２記載のシフトレジスタ回路は、ト
ライステートインバータの入力端子に単相のシフトクロ
ック信号を印加し、前記トライステートインバータの電
源側およびグランド側のトランジスタのゲート端子にシ
フトパルスを印加し、前記トライステートインバータの
出力端子を、第１のインバータ回路の出力端子および第
２のインバータ回路の入力端子および第３のインバータ
回路の入力端子に接続し、第１のインバータ回路の入力
端子と第２のインバータ回路の出力端子を接続して１段
のステージを構成し、前記トライステートインバータの
出力端子と次のステージのトライステートインバータの
電源側およびグランド側のトランジスタのゲート端子を
接続することにより複数のステージをカスケード接続し
たものである。
ライステートインバータの入力端子に単相のシフトクロ
ック信号を印加し、前記トライステートインバータの電
源側およびグランド側のトランジスタのゲート端子にシ
フトパルスを印加し、前記トライステートインバータの
出力端子を、第１のインバータ回路の出力端子および第
２のインバータ回路の入力端子および第３のインバータ
回路の入力端子に接続し、第１のインバータ回路の入力
端子と第２のインバータ回路の出力端子を接続して１段
のステージを構成し、前記トライステートインバータの
出力端子と次のステージのトライステートインバータの
電源側およびグランド側のトランジスタのゲート端子を
接続することにより複数のステージをカスケード接続し
たものである。
【００１５】請求項３記載のシフトレジスタ回路は、ト
ライステートインバータの入力端子にシフトパルスを印
加し、前記トライステートインバータの電源側およびグ
ランド側のトランジスタのゲート端子に単相のシフトク
ロック信号を印加し、前記トライステートインバータの
出力端子は、第１のインバータ回路の出力端子および第
２のインバータ回路の入力端子および第３のインバータ
回路の入力端子に接続し、第１のインバータ回路の入力
端子と第２のインバータ回路の出力端子を接続して１段
のステージを構成し、前記トライステートインバータの
出力端子と次のステージの前記トライステートインバー
タの入力端子を接続したことにより複数のステージをカ
スケード接続したものである。
ライステートインバータの入力端子にシフトパルスを印
加し、前記トライステートインバータの電源側およびグ
ランド側のトランジスタのゲート端子に単相のシフトク
ロック信号を印加し、前記トライステートインバータの
出力端子は、第１のインバータ回路の出力端子および第
２のインバータ回路の入力端子および第３のインバータ
回路の入力端子に接続し、第１のインバータ回路の入力
端子と第２のインバータ回路の出力端子を接続して１段
のステージを構成し、前記トライステートインバータの
出力端子と次のステージの前記トライステートインバー
タの入力端子を接続したことにより複数のステージをカ
スケード接続したものである。
【００１６】請求項４記載のシフトレジスタ回路は、前
記トライステートインバータにおいて、電源側のトラン
ジスタはｐチャンネルで、グランド側のトランジスタは
ｎチャンネルであることを特徴とするものである。
記トライステートインバータにおいて、電源側のトラン
ジスタはｐチャンネルで、グランド側のトランジスタは
ｎチャンネルであることを特徴とするものである。
【００１７】請求項５記載のシフトレジスタ回路は、少
なくとも１つのステージ毎に、第３のインバータ回路の
出力部に第４のインバータ回路の入力部を接続すること
を特徴とするものである。
なくとも１つのステージ毎に、第３のインバータ回路の
出力部に第４のインバータ回路の入力部を接続すること
を特徴とするものである。
【００１８】請求項６記載のシフトレジスタ回路は、少
なくとも１つのステージ毎に、第３のインバータ回路の
出力部に第４のインバータ回路の入力部を接続し、第４
のインバータ回路が接続されない第３のインバータ回路
の出力部にはトランスファゲート回路の入力部を接続し
たことを特徴とするものである。
なくとも１つのステージ毎に、第３のインバータ回路の
出力部に第４のインバータ回路の入力部を接続し、第４
のインバータ回路が接続されない第３のインバータ回路
の出力部にはトランスファゲート回路の入力部を接続し
たことを特徴とするものである。
【００１９】請求項７記載のシフトレジスタ回路は、隣
り合うステージの出力信号をＮＡＮＤ回路に印加したこ
とを特徴とするものである。以下、本発明の実施の形態
を図面を用いて説明する。
り合うステージの出力信号をＮＡＮＤ回路に印加したこ
とを特徴とするものである。以下、本発明の実施の形態
を図面を用いて説明する。
【００２０】（実施の形態１）図１は（実施の形態１）
のシフトレジスタ回路を示す。１０１はトライステート
インバータでありその入力端子には単相のシフトクロッ
ク信号CPが入力され、電源側にｐチャンネルトランジス
タが、グランド側にｎチャンネルトランジスタが接続さ
れている。ここで、第１のステージにおいては電源側お
よびグランド側のトランジスタのゲート端子にはシフト
スタートパルスＤｉｎが入力される。
のシフトレジスタ回路を示す。１０１はトライステート
インバータでありその入力端子には単相のシフトクロッ
ク信号CPが入力され、電源側にｐチャンネルトランジス
タが、グランド側にｎチャンネルトランジスタが接続さ
れている。ここで、第１のステージにおいては電源側お
よびグランド側のトランジスタのゲート端子にはシフト
スタートパルスＤｉｎが入力される。
【００２１】１０２は第１のインバータ、１０３は第２
のインバータで、第１のインバータ１０２の入力端子に
は第２のインバータ１０３の出力端子が接続され、第１
のインバータ１０２の出力端子および第２のインバータ
１０３の入力端子は、トライステートインバータ１０１
の出力端子に接続されている。
のインバータで、第１のインバータ１０２の入力端子に
は第２のインバータ１０３の出力端子が接続され、第１
のインバータ１０２の出力端子および第２のインバータ
１０３の入力端子は、トライステートインバータ１０１
の出力端子に接続されている。
【００２２】１０４は第３のインバータで、その入力端
子はトライステートインバータ１０１の出力端子に接続
されている。１０５は第４のインバータで、その入力端
子は第３のインバータ１０４の出力端子に接続されてい
る。
子はトライステートインバータ１０１の出力端子に接続
されている。１０５は第４のインバータで、その入力端
子は第３のインバータ１０４の出力端子に接続されてい
る。
【００２３】以上の構成を１つのステージとし、トライ
ステートインバータ１０１の出力端子と、次ステージの
トライステートインバータ１０１における電源側および
グランド側のトランジスタのゲート端子を接続すること
により、複数のステージをカスケード接続している。こ
こで、偶数ステージには第４のインバータ１０５を接続
しない。
ステートインバータ１０１の出力端子と、次ステージの
トライステートインバータ１０１における電源側および
グランド側のトランジスタのゲート端子を接続すること
により、複数のステージをカスケード接続している。こ
こで、偶数ステージには第４のインバータ１０５を接続
しない。
【００２４】図２はシフトクロック信号ＣＰ、シフトス
タートパルスＤｉｎ、トライステートインバータ１０１
の出力信号ｏｕｔ１１〜ｏｕｔｎ１、およびステート出
力信号Ｑ１〜Ｑｎを示したものである。
タートパルスＤｉｎ、トライステートインバータ１０１
の出力信号ｏｕｔ１１〜ｏｕｔｎ１、およびステート出
力信号Ｑ１〜Ｑｎを示したものである。
【００２５】以上のように構成されたシフトレジスタ回
路において、以下その動作を説明する。ここで、図２に
示すシフトクロック信号ＣＰおよびシフトスタートパル
スＤｉｎを、図１に示すシフトレジスタ回路に印加した
場合、まずタイミングａにおいて第１のステージのトラ
イステートインバータ１０１に入力されるシフトスター
トパルスＤｉｎ＝ｖｃｃかつシフトクロック信号ＣＰ＝
ｖｃｃとなり、トライステートインバータ１０１のｎチ
ャンネルトランジスタがオンする。
路において、以下その動作を説明する。ここで、図２に
示すシフトクロック信号ＣＰおよびシフトスタートパル
スＤｉｎを、図１に示すシフトレジスタ回路に印加した
場合、まずタイミングａにおいて第１のステージのトラ
イステートインバータ１０１に入力されるシフトスター
トパルスＤｉｎ＝ｖｃｃかつシフトクロック信号ＣＰ＝
ｖｃｃとなり、トライステートインバータ１０１のｎチ
ャンネルトランジスタがオンする。
【００２６】そのためトライステートインバータ１０１
の出力ｏｕｔ１１＝ｖｓｓとなる。次にタイミングｂに
おいては、シフトクロック信号ＣＰ＝ｖｓｓとなり、第
１のステージのトライステートインバータ１０１の出力
ｏｕｔ１１はフローティングとなるため、インバータ１
０２および第２のステージのトライステートインバータ
１０１の入力容量および、インバータ１０２、インバー
タ１０３より構成されるラッチ回路によりｏｕｔ１１＝
ｖｓｓに保持される。
の出力ｏｕｔ１１＝ｖｓｓとなる。次にタイミングｂに
おいては、シフトクロック信号ＣＰ＝ｖｓｓとなり、第
１のステージのトライステートインバータ１０１の出力
ｏｕｔ１１はフローティングとなるため、インバータ１
０２および第２のステージのトライステートインバータ
１０１の入力容量および、インバータ１０２、インバー
タ１０３より構成されるラッチ回路によりｏｕｔ１１＝
ｖｓｓに保持される。
【００２７】よって、第２のステージのトライステート
インバータ１０１の入力＝ｖｓｓとなり、第２のステー
ジのトライステートインバータ１０１のｐチャンネルト
ランジスタがオンする。そのため、トライステートイン
バータ１０１の出力ｏｕｔ２１＝ｖｃｃとなる。
インバータ１０１の入力＝ｖｓｓとなり、第２のステー
ジのトライステートインバータ１０１のｐチャンネルト
ランジスタがオンする。そのため、トライステートイン
バータ１０１の出力ｏｕｔ２１＝ｖｃｃとなる。
【００２８】次に、タイミングｃにおいては、第１のス
テージのトライステートインバータ１０１の出力ｏｕｔ
１１＝ｖｓｓを保持し続け、第２のステージのトライス
テートインバータ１０１の出力ｏｕｔ２１はフローティ
ングとなるためインバータ１０２と、第３のステージの
トライステートインバータ１０１の入力容量および、イ
ンバータ１０２、インバータ１０３より構成されるラッ
チ回路により電圧は保持される。また、第３のステージ
のトライステートインバータの入力ｏｕｔ２１＝ｖｃｃ
となるため、第３のステージのトライステートインバー
タ１０１のｎチャンネルトランジスタがオンする。
テージのトライステートインバータ１０１の出力ｏｕｔ
１１＝ｖｓｓを保持し続け、第２のステージのトライス
テートインバータ１０１の出力ｏｕｔ２１はフローティ
ングとなるためインバータ１０２と、第３のステージの
トライステートインバータ１０１の入力容量および、イ
ンバータ１０２、インバータ１０３より構成されるラッ
チ回路により電圧は保持される。また、第３のステージ
のトライステートインバータの入力ｏｕｔ２１＝ｖｃｃ
となるため、第３のステージのトライステートインバー
タ１０１のｎチャンネルトランジスタがオンする。
【００２９】そのため、第３のステージのトライステー
トインバータ１０１の出力ｏｕｔ３１＝ｖｓｓとなる。
タイミングｄにおいては、シフトスタートパルスＤｉｎ
＝ｖｓｓかつシフトクロック信号ＣＰ＝ｖｓｓとなるた
め、第１のステージのトライステートインバータ１０１
の出力ｏｕｔ１１＝ｖｃｃとなる。
トインバータ１０１の出力ｏｕｔ３１＝ｖｓｓとなる。
タイミングｄにおいては、シフトスタートパルスＤｉｎ
＝ｖｓｓかつシフトクロック信号ＣＰ＝ｖｓｓとなるた
め、第１のステージのトライステートインバータ１０１
の出力ｏｕｔ１１＝ｖｃｃとなる。
【００３０】また、第２のステージのトライステートイ
ンバータ１０１の出力はフローティングの状態であるた
め、前のタイミングの状態すなわちｏｕｔ２１＝ｖｃｃ
を保持する。
ンバータ１０１の出力はフローティングの状態であるた
め、前のタイミングの状態すなわちｏｕｔ２１＝ｖｃｃ
を保持する。
【００３１】また、第３のステージのトライステートイ
ンバータ１０１の出力はフローティングとなるため、イ
ンバータ１０２および第４のステージのトライステート
インバータ１０１の入力容量および、インバータ１０
２、インバータ１０３より構成されるラッチ回路により
ｏｕｔ３１＝ｖｓｓに保持される。
ンバータ１０１の出力はフローティングとなるため、イ
ンバータ１０２および第４のステージのトライステート
インバータ１０１の入力容量および、インバータ１０
２、インバータ１０３より構成されるラッチ回路により
ｏｕｔ３１＝ｖｓｓに保持される。
【００３２】タイミングｅ以降も同様にして、順次パル
スが第３のインバータ１０４に出力される。更に、奇数
のステージにおいては、第３のインバータ１０４の出力
端子に第４のインバータ１０５の入力端子が接続されて
いるため、最終的な出力Ｑ１、Ｑ２・・・Ｑｎの位相は
同一となる。
スが第３のインバータ１０４に出力される。更に、奇数
のステージにおいては、第３のインバータ１０４の出力
端子に第４のインバータ１０５の入力端子が接続されて
いるため、最終的な出力Ｑ１、Ｑ２・・・Ｑｎの位相は
同一となる。
【００３３】このように、トライステートインバータを
用い、シフトクロック信号に応じて順次出力信号を発生
するシフトレジスタ回路において、トライステートイン
バータの出力部にインバータを用いたラッチ回路を設け
ることにより、トランジスタの特性や動作周波数への依
存性を小さくし、動作マージンの大きいシフトレジスタ
回路を実現することができる。
用い、シフトクロック信号に応じて順次出力信号を発生
するシフトレジスタ回路において、トライステートイン
バータの出力部にインバータを用いたラッチ回路を設け
ることにより、トランジスタの特性や動作周波数への依
存性を小さくし、動作マージンの大きいシフトレジスタ
回路を実現することができる。
【００３４】（実施の形態２）図３は（実施の形態２）
を示す。（実施の形態２）が（実施の形態１）と異なる
点は、トライステートインバータ１０１の入力端子には
シフトスタートパルスＤｉｎが入力され、出力は第２の
ステージのトライステートインバータ１０１の入力端子
に入力されること、および、電源側とグランド側のトラ
ンジスタのゲート端子にはシフトクロック信号ＣＰが入
力されることである。（実施の形態２）より得られる効
果は、（実施の形態１）と同一である。
を示す。（実施の形態２）が（実施の形態１）と異なる
点は、トライステートインバータ１０１の入力端子には
シフトスタートパルスＤｉｎが入力され、出力は第２の
ステージのトライステートインバータ１０１の入力端子
に入力されること、および、電源側とグランド側のトラ
ンジスタのゲート端子にはシフトクロック信号ＣＰが入
力されることである。（実施の形態２）より得られる効
果は、（実施の形態１）と同一である。
【００３５】（実施の形態３）図４は（実施の形態３）
を示す。図４が図１と異なっている点は、偶数ステージ
において、第３のインバータ１０４の出力部に、トラン
スファゲート１０６の入力部が接続されていることであ
る。
を示す。図４が図１と異なっている点は、偶数ステージ
において、第３のインバータ１０４の出力部に、トラン
スファゲート１０６の入力部が接続されていることであ
る。
【００３６】（実施の形態３）が（実施の形態１）と異
なっている点は、偶数ステージにおいて、第３のインバ
ータ１０４の出力部にトランスファゲート１０６の入力
部を接続することで、隣り合うステージ毎のタイミング
の関係を一定に保つことが容易となる。
なっている点は、偶数ステージにおいて、第３のインバ
ータ１０４の出力部にトランスファゲート１０６の入力
部を接続することで、隣り合うステージ毎のタイミング
の関係を一定に保つことが容易となる。
【００３７】（実施の形態４）図５は（実施の形態４）
を示す。１０７はＮＡＮＤ回路、１０８は第５のインバ
ータである。また、ｏｕｔ１５〜ｏｕｔ（ｎ−１）５
は、各ステージにおけるＮＡＮＤ回路１０７の出力信号
で、Ｓ１〜Ｓｎ−１は最終的な出力信号である。
を示す。１０７はＮＡＮＤ回路、１０８は第５のインバ
ータである。また、ｏｕｔ１５〜ｏｕｔ（ｎ−１）５
は、各ステージにおけるＮＡＮＤ回路１０７の出力信号
で、Ｓ１〜Ｓｎ−１は最終的な出力信号である。
【００３８】（実施の形態４）が（実施の形態２）と異
なっている点は、隣り合うステージの出力信号Ｑ１とＱ
２、Ｑ２とＱ３、・・・Ｑｎ−１とＱｎをそれぞれＮＡ
ＮＤ回路１０７に入力することである。
なっている点は、隣り合うステージの出力信号Ｑ１とＱ
２、Ｑ２とＱ３、・・・Ｑｎ−１とＱｎをそれぞれＮＡ
ＮＤ回路１０７に入力することである。
【００３９】それにより、最終的な出力信号Ｓ１〜Ｓｎ
−１のパルス幅は図２に示すように１クロック幅となる
ため、例えば映像信号を１水平期間毎に反転している液
晶表示装置における垂直走査回路などへの応用が容易と
なる。
−１のパルス幅は図２に示すように１クロック幅となる
ため、例えば映像信号を１水平期間毎に反転している液
晶表示装置における垂直走査回路などへの応用が容易と
なる。
【００４０】なお、（実施の形態１）において、第４の
インバータ１０５を奇数のステージに接続しているが、
偶数のステージに接続しても同等の効果を得ることがで
きる。またその際、（実施の形態３）におけるトランス
ファゲート１０６の接続位置を奇数とする。
インバータ１０５を奇数のステージに接続しているが、
偶数のステージに接続しても同等の効果を得ることがで
きる。またその際、（実施の形態３）におけるトランス
ファゲート１０６の接続位置を奇数とする。
【００４１】
【発明の効果】以上のように本発明によれば、単相クロ
ックを用いるため消費電力が小さく、またラッチ回路の
存在により動作マージンが大きくなるため、トランジス
タの特性が悪い場合や、動作周波数が低い場合において
も安定して動作することができ、その実用的効果は大き
い。
ックを用いるため消費電力が小さく、またラッチ回路の
存在により動作マージンが大きくなるため、トランジス
タの特性が悪い場合や、動作周波数が低い場合において
も安定して動作することができ、その実用的効果は大き
い。
【図１】本発明の（実施の形態１）のシフトレジスタの
回路図
回路図
【図２】同実施の形態の動作波形図
【図３】本発明の（実施の形態２）のシフトレジスタの
回路図
回路図
【図４】本発明の（実施の形態３）のシフトレジスタの
回路図
回路図
【図５】本発明の（実施の形態４）のシフトレジスタの
回路図
回路図
【図６】従来のシフトレジスタの回路図
【図７】従来の動作波形図
１０１ トライステートインバータ １０２ 第１のインバータ １０３ 第２のインバータ １０４ 第３のインバータ １０５ 第４のインバータ １０６ トランスファゲート １０７ ＮＡＮＤ回路 １０８ 第５のインバータ ＣＰ シフトクロック信号 Ｄｉｎ シフトスタートパルス ｏｕｔ１１〜ｏｕｔｎ１ トライステートインバータ
出力信号 Ｑ１〜Ｑｎ ステージ出力信号
出力信号 Ｑ１〜Ｑｎ ステージ出力信号
Claims (7)
- 【請求項１】トライステートインバータ回路を用い、シ
フトクロック信号に応じて順次出力信号を発生するシフ
トレジスタにおいて、 出力部にインバータを用いたラッチ回路を接続したシフ
トレジスタ回路。 - 【請求項２】トライステートインバータの入力端子に単
相のシフトクロック信号を印加し、 前記トライステートインバータの電源側およびグランド
側のトランジスタのゲート端子にシフトパルスを印加
し、 前記トライステートインバータの出力端子を、第１のイ
ンバータ回路の出力端子および第２のインバータ回路の
入力端子および第３のインバータ回路の入力端子に接続
し、 第１のインバータ回路の入力端子と第２のインバータ回
路の出力端子を接続して１段のステージを構成し、 前記トライステートインバータの出力端子と次のステー
ジのトライステートインバータの電源側およびグランド
側のトランジスタのゲート端子を接続することにより複
数のステージをカスケード接続したシフトレジスタ回
路。 - 【請求項３】トライステートインバータの入力端子にシ
フトパルスを印加し、 前記トライステートインバータの電源側およびグランド
側のトランジスタのゲート端子に単相のシフトクロック
信号を印加し、 前記トライステートインバータの出力端子は、第１のイ
ンバータ回路の出力端子および第２のインバータ回路の
入力端子および第３のインバータ回路の入力端子に接続
し、 第１のインバータ回路の入力端子と第２のインバータ回
路の出力端子を接続して１段のステージを構成し、 前記トライステートインバータの出力端子と次のステー
ジの前記トライステートインバータの入力端子を接続す
ることにより複数のステージをカスケード接続したシフ
トレジスタ回路。 - 【請求項４】トライステートインバータは、電源側のト
ランジスタはｐチャンネルで、グランド側のトランジス
タはｎチャンネルである請求項２または請求項３記載の
シフトレジスタ回路。 - 【請求項５】少なくとも１つのステージ毎に、第３のイ
ンバータ回路の出力部に第４のインバータ回路の入力部
を接続した請求項２または請求項３記載のシフトレジス
タ回路。 - 【請求項６】少なくとも１つのステージ毎に、第３のイ
ンバータ回路の出力部に第４のインバータ回路の入力部
を接続し、 第４のインバータ回路が接続されない第３のインバータ
回路の出力部にはトランスファゲート回路の入力部を接
続した請求項２または請求項３記載のシフトレジスタ回
路。 - 【請求項７】隣り合うステージの出力信号をＮＡＮＤ回
路に印加した請求項５または請求項６記載のシフトレジ
スタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10504797A JP3993270B2 (ja) | 1997-04-23 | 1997-04-23 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10504797A JP3993270B2 (ja) | 1997-04-23 | 1997-04-23 | シフトレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10302494A true JPH10302494A (ja) | 1998-11-13 |
| JP3993270B2 JP3993270B2 (ja) | 2007-10-17 |
Family
ID=14397093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10504797A Expired - Fee Related JP3993270B2 (ja) | 1997-04-23 | 1997-04-23 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3993270B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8476929B2 (en) | 2010-09-23 | 2013-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8519933B2 (en) | 2006-10-05 | 2013-08-27 | Japan Display West Inc. | Semiconductor circuit, shift register circuit, display device, and electronic apparatus |
-
1997
- 1997-04-23 JP JP10504797A patent/JP3993270B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8519933B2 (en) | 2006-10-05 | 2013-08-27 | Japan Display West Inc. | Semiconductor circuit, shift register circuit, display device, and electronic apparatus |
| US8476929B2 (en) | 2010-09-23 | 2013-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3993270B2 (ja) | 2007-10-17 |
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