JPH10177439A - データ配線用誤動作防止回路、及び半導体集積回路 - Google Patents
データ配線用誤動作防止回路、及び半導体集積回路Info
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- JPH10177439A JPH10177439A JP8337156A JP33715696A JPH10177439A JP H10177439 A JPH10177439 A JP H10177439A JP 8337156 A JP8337156 A JP 8337156A JP 33715696 A JP33715696 A JP 33715696A JP H10177439 A JPH10177439 A JP H10177439A
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Abstract
(57)【要約】
【課題】 ＬＳＩ内部等の配線において、配線の負荷容
量の増大を最小限に抑えて配線間のカップリングノイズ
による誤動作を防止するデータ配線用誤動作防止回路を
提供する。 【解決手段】 予め所定の電位に設定され、複数の回路
ブロックを接続して信号の転送を行なうプリチャージ型
の複数のデータ配線において、前記複数のデータ配線に
おける近接した第１及び第２のデータ配線間に接続さ
れ、前記第１のデータ配線のデータ遷移が前記第１と第
２のデータ配線間の容量に起因するカップリングノイズ
によるものか否かを検知するカップリングノイズ検知手
段と、前記カップリングノイズ検知手段が前記第１のデ
ータ配線にカップリングノイズを検知した場合に、前記
第１のデータ配線の電位を前記所定の電位に戻すプリチ
ャージ手段とを設けた。
量の増大を最小限に抑えて配線間のカップリングノイズ
による誤動作を防止するデータ配線用誤動作防止回路を
提供する。 【解決手段】 予め所定の電位に設定され、複数の回路
ブロックを接続して信号の転送を行なうプリチャージ型
の複数のデータ配線において、前記複数のデータ配線に
おける近接した第１及び第２のデータ配線間に接続さ
れ、前記第１のデータ配線のデータ遷移が前記第１と第
２のデータ配線間の容量に起因するカップリングノイズ
によるものか否かを検知するカップリングノイズ検知手
段と、前記カップリングノイズ検知手段が前記第１のデ
ータ配線にカップリングノイズを検知した場合に、前記
第１のデータ配線の電位を前記所定の電位に戻すプリチ
ャージ手段とを設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、大規模集積回路に
設けられたデータバス配線等において、その近接した配
線間の容量に起因する誤動作を防ぐデータ配線用誤動作
防止回路、及びこのデータ配線用誤動作防止回路を搭載
した半導体集積回路に関する。
設けられたデータバス配線等において、その近接した配
線間の容量に起因する誤動作を防ぐデータ配線用誤動作
防止回路、及びこのデータ配線用誤動作防止回路を搭載
した半導体集積回路に関する。
【０００２】
【従来の技術】近年、集積回路（ＬＳＩ）は、微細加工
技術の進歩とシステム性能向上の要求により、大規模か
つ高速化している。
技術の進歩とシステム性能向上の要求により、大規模か
つ高速化している。
【０００３】図８に示す如く、例えばマイクロプロセッ
サのように内部に複数の回路ブロックを備えたＬＳＩ１
００には、各回路ブロック１０１を接続するテータバス
配線１１０が存在する。この種のデータバス配線１１０
は、このＬＳＩ１００が同時に処理するビット幅分存在
し、配線面積を小さくするために、なるべく狭いピッチ
で並行に配線される。また、複数の回路プロック１０１
に跨がるためにその配線長は長くなる。
サのように内部に複数の回路ブロックを備えたＬＳＩ１
００には、各回路ブロック１０１を接続するテータバス
配線１１０が存在する。この種のデータバス配線１１０
は、このＬＳＩ１００が同時に処理するビット幅分存在
し、配線面積を小さくするために、なるべく狭いピッチ
で並行に配線される。また、複数の回路プロック１０１
に跨がるためにその配線長は長くなる。
【０００４】一方、ＬＳＩの素子密度を向上させるため
に、ＬＳＩ内部の金属配線は、年々その配線幅および配
線間隔が縮小されている。しかし、配線の高さは配線抵
抗を小さくするため縮小されないので、近接する配線間
においては、その対面積は縮小されずに距離のみ縮小さ
れることになり、配線間の容量が増大する傾向にある。
このために、ＬＳＩの総配線容量のうち、近接する配線
間の容量（配線間容量）の占める割合が増大してきてい
る。
に、ＬＳＩ内部の金属配線は、年々その配線幅および配
線間隔が縮小されている。しかし、配線の高さは配線抵
抗を小さくするため縮小されないので、近接する配線間
においては、その対面積は縮小されずに距離のみ縮小さ
れることになり、配線間の容量が増大する傾向にある。
このために、ＬＳＩの総配線容量のうち、近接する配線
間の容量（配線間容量）の占める割合が増大してきてい
る。
【０００５】このように、ＬＳＩにおけるデータバス配
線は、隣のビットのデータ配線との容量が非常に大き
く、このために、隣のビットのデータが遷移したとき
に、そのビットのデータが受けるカップリングの影響
（カップリングノイズ）は非常に大きくなる。
線は、隣のビットのデータ配線との容量が非常に大き
く、このために、隣のビットのデータが遷移したとき
に、そのビットのデータが受けるカップリングの影響
（カップリングノイズ）は非常に大きくなる。
【０００６】従来、データバス配線を駆動する方式とし
ては、電源と接地間に直列に接続されたＮ型ＭＯＳＦＥ
ＴとＰ型ＭＯＳＦＥＴを用いて各配線を電源レベルまた
は接地レベルに駆動するＣＭＯＳ方式や、各配線を予め
電源レベルに設定しておき接地レベルを伝播するときの
み回路ブロックのＮ型ＭＯＳＦＥＴをオンするプリチャ
ージ型等が知られている。プリチャージ型は、ＣＭＯＳ
方式に比べて、ミラー効果（ｍｉｌｌｅｒ ｅｆｆｅ
ｃｔ）がない、データ遷移の方向が一定であり回路設
計においてその方向への最適化が可能、といった優れた
特長を有している。
ては、電源と接地間に直列に接続されたＮ型ＭＯＳＦＥ
ＴとＰ型ＭＯＳＦＥＴを用いて各配線を電源レベルまた
は接地レベルに駆動するＣＭＯＳ方式や、各配線を予め
電源レベルに設定しておき接地レベルを伝播するときの
み回路ブロックのＮ型ＭＯＳＦＥＴをオンするプリチャ
ージ型等が知られている。プリチャージ型は、ＣＭＯＳ
方式に比べて、ミラー効果（ｍｉｌｌｅｒ ｅｆｆｅ
ｃｔ）がない、データ遷移の方向が一定であり回路設
計においてその方向への最適化が可能、といった優れた
特長を有している。
【０００７】図９は、従来のデータバス配線に一般的に
用いられているプリチャージ型のデータバス配線の一構
成例を示す回路図である。
用いられているプリチャージ型のデータバス配線の一構
成例を示す回路図である。
【０００８】この例において、テータバス配線１１０ｎ
-1，ｎ，ｎ+1は、複数の回路ブロック１０１を接続し
て、これらの回路ブロック１０１からの出力データをそ
れぞれ次段のバッファ１１１へ伝播する機能を有してい
る。各回路ブロック１０１内には、各データバス配線１
１０ｎ-1，ｎ，ｎ+1を“Ｌ”レベルに駆動するＮ型ＭＯ
ＳＦＥＴ１０２が設けられている。また、各データバス
配線１１０ｎ-1，ｎ，ｎ+1には、各々のバス配線を予め
“Ｈ”レベルの設定するためのプリチャージ回路１１２
と、バス配線が“Ｈ”レベルのときにそのデータを保持
するラッチ回路１１３とが接続されている。
-1，ｎ，ｎ+1は、複数の回路ブロック１０１を接続し
て、これらの回路ブロック１０１からの出力データをそ
れぞれ次段のバッファ１１１へ伝播する機能を有してい
る。各回路ブロック１０１内には、各データバス配線１
１０ｎ-1，ｎ，ｎ+1を“Ｌ”レベルに駆動するＮ型ＭＯ
ＳＦＥＴ１０２が設けられている。また、各データバス
配線１１０ｎ-1，ｎ，ｎ+1には、各々のバス配線を予め
“Ｈ”レベルの設定するためのプリチャージ回路１１２
と、バス配線が“Ｈ”レベルのときにそのデータを保持
するラッチ回路１１３とが接続されている。
【０００９】次に、図９に示した回路の動作を説明す
る。データバス配線１１０ｎ-1，ｎ，ｎ+1は、予めプリ
チャージ回路１１２によって“Ｈ”レベルに設定され
る。複数の回路ブロック１０１の内の１つがこのテータ
バス配線１１０ｎ-1，ｎ，ｎ+1を使ってデータを転送す
る場合には、各プリチャージ回路１１２はオフし、
“Ｌ”レベルを出力する時のみ、テータを転送する回路
ブロック１０１はそのＮ型ＭＯＳＦＥＴ１０２をオンさ
せて、対応するデータバス配線を“Ｌ”レベルに駆動す
る。
る。データバス配線１１０ｎ-1，ｎ，ｎ+1は、予めプリ
チャージ回路１１２によって“Ｈ”レベルに設定され
る。複数の回路ブロック１０１の内の１つがこのテータ
バス配線１１０ｎ-1，ｎ，ｎ+1を使ってデータを転送す
る場合には、各プリチャージ回路１１２はオフし、
“Ｌ”レベルを出力する時のみ、テータを転送する回路
ブロック１０１はそのＮ型ＭＯＳＦＥＴ１０２をオンさ
せて、対応するデータバス配線を“Ｌ”レベルに駆動す
る。
【００１０】一方、回路ブロック１０１の１つが“Ｈ”
レベルのデータを出力するときは、各回路ブロック１０
１の対応するＮ型ＭＯＳＦＥＴ１０２をオフしたまま
で、そのラッチ回路１１３が、対応するデータバス配線
の“Ｈ”レベルを保持し続けることにより、当該データ
バス配線は“Ｈ”レベルを伝播する。これによって次段
の各バッファ１１１からは所望のデータＯＵＴｎ-1，
ｎ，ｎ+1を得ることができる。
レベルのデータを出力するときは、各回路ブロック１０
１の対応するＮ型ＭＯＳＦＥＴ１０２をオフしたまま
で、そのラッチ回路１１３が、対応するデータバス配線
の“Ｈ”レベルを保持し続けることにより、当該データ
バス配線は“Ｈ”レベルを伝播する。これによって次段
の各バッファ１１１からは所望のデータＯＵＴｎ-1，
ｎ，ｎ+1を得ることができる。
【００１１】ところが、図９に示すような回路では、前
述のように配線間の容量１１４が大きい場合、特にデー
タバス配線１１０ｎ-1，ｎ，ｎ+1の対地容量よりもその
配線間の容量の方か大きい場合には、隣の配線が“Ｌ”
レベルに駆動されることにより、そのカップリングの影
響によって、ラッチ回路１１３で“Ｈ”レベルを保持し
ているバス配線が“Ｌ”レベルに遷移してしまう。これ
により、次段のゲートには“Ｌ”レべルのデータが転送
され、誤動作が生じる。
述のように配線間の容量１１４が大きい場合、特にデー
タバス配線１１０ｎ-1，ｎ，ｎ+1の対地容量よりもその
配線間の容量の方か大きい場合には、隣の配線が“Ｌ”
レベルに駆動されることにより、そのカップリングの影
響によって、ラッチ回路１１３で“Ｈ”レベルを保持し
ているバス配線が“Ｌ”レベルに遷移してしまう。これ
により、次段のゲートには“Ｌ”レべルのデータが転送
され、誤動作が生じる。
【００１２】この対策として、ラッチ回路１１３の駆動
力を、カップリングの影響による駆動力よりも大きくす
ることによって、“Ｌ”レベルに遷移することを防ぐ方
法がある。しかし、この場合には、回路ブロック１０１
がデータバス配線に“Ｌ”レベルを出力する時に、ラッ
チ回路１１３が“Ｈ”レベルに強くドライブすることに
よって、データの衝突が起こり、遅延が生じるという欠
点がある。
力を、カップリングの影響による駆動力よりも大きくす
ることによって、“Ｌ”レベルに遷移することを防ぐ方
法がある。しかし、この場合には、回路ブロック１０１
がデータバス配線に“Ｌ”レベルを出力する時に、ラッ
チ回路１１３が“Ｈ”レベルに強くドライブすることに
よって、データの衝突が起こり、遅延が生じるという欠
点がある。
【００１３】こうしたデータの衝突を回避して誤動作を
防ぐ方法としては、図１０に示すように、各回路ブロッ
ク１０１においてデータバス配線１１０ｎ-1，ｎ，ｎ+1
をトライステートバッファ１０３で駆動する方法が提案
されている。
防ぐ方法としては、図１０に示すように、各回路ブロッ
ク１０１においてデータバス配線１１０ｎ-1，ｎ，ｎ+1
をトライステートバッファ１０３で駆動する方法が提案
されている。
【００１４】この例では、データバス配線１１０ｎ-1，
ｎ，ｎ+1のプリチャージ時または回路ブロックの非活性
時においては、トライステートバッファ１０３が非出力
状態となりデータバス配線１１０ｎ-1，ｎ，ｎ+1を駆動
せず、回路ブロックが活性化されてデータを出力する時
のみ、そのデータに応じてトライステートバッファ１０
３がテータバス配線を駆動する。
ｎ，ｎ+1のプリチャージ時または回路ブロックの非活性
時においては、トライステートバッファ１０３が非出力
状態となりデータバス配線１１０ｎ-1，ｎ，ｎ+1を駆動
せず、回路ブロックが活性化されてデータを出力する時
のみ、そのデータに応じてトライステートバッファ１０
３がテータバス配線を駆動する。
【００１５】前述した図９の回路例と同様に、各データ
バス配線１１０ｎ-1，ｎ，ｎ+1は予め“Ｈ”レベルに設
定されており、データが“Ｌ”レベルのときのみバス配
線のデータは遷移するが、“Ｈ”レベルを保持すべきデ
ータバス配線も、活性化された回路ブロック１０１のト
ライステートバッファ１０３によって“Ｈ”レベルに駆
動される。これにより、近接するバス配線とのカップリ
ングによるデータ遷移が起ったとしても、トライステー
トバッファ１０３が“Ｈ”レベル側へ強く駆動すること
によって、“Ｌ”レベルへの遷移が抑えられ、誤動作を
防ぐことができる。
バス配線１１０ｎ-1，ｎ，ｎ+1は予め“Ｈ”レベルに設
定されており、データが“Ｌ”レベルのときのみバス配
線のデータは遷移するが、“Ｈ”レベルを保持すべきデ
ータバス配線も、活性化された回路ブロック１０１のト
ライステートバッファ１０３によって“Ｈ”レベルに駆
動される。これにより、近接するバス配線とのカップリ
ングによるデータ遷移が起ったとしても、トライステー
トバッファ１０３が“Ｈ”レベル側へ強く駆動すること
によって、“Ｌ”レベルへの遷移が抑えられ、誤動作を
防ぐことができる。
【００１６】
【発明が解決しようとする課題】しかしながら、上記図
１０に示した回路においては、カップリングの影響によ
る駆動力よりも大きい駆動力をもったトランジスタを、
回路ブロックの個数分用意しなければならない。なぜな
らば、活性化する回路ブロックは１つであるため、その
回路ブロックのトランジスタのみでデータバス配線全体
のカップリングノイズを防ぐ必要があるからである。こ
のために、データバス配線に接続するトランジスタのサ
イズが増大し、トランジスタの接合容量が大きくなるた
めにデータバス配線の容量が増える。その結果として、
配線の負荷容量が増大し、配線遅延が大きくなる。
１０に示した回路においては、カップリングの影響によ
る駆動力よりも大きい駆動力をもったトランジスタを、
回路ブロックの個数分用意しなければならない。なぜな
らば、活性化する回路ブロックは１つであるため、その
回路ブロックのトランジスタのみでデータバス配線全体
のカップリングノイズを防ぐ必要があるからである。こ
のために、データバス配線に接続するトランジスタのサ
イズが増大し、トランジスタの接合容量が大きくなるた
めにデータバス配線の容量が増える。その結果として、
配線の負荷容量が増大し、配線遅延が大きくなる。
【００１７】さらに、データバス配線の中の１箇所のみ
でカップリングノイズを抑えようとするため、配線が非
常に長くなって配線の抵抗成分の影響が大きくなると、
さらに大きなサイズのトランジスタを用意する必要があ
り、負荷容量は益々大きくなる。
でカップリングノイズを抑えようとするため、配線が非
常に長くなって配線の抵抗成分の影響が大きくなると、
さらに大きなサイズのトランジスタを用意する必要があ
り、負荷容量は益々大きくなる。
【００１８】このように、従来の方式では、カップリン
グノイズを抑えることによって、配線の負荷容量が非常
に大きくなり、配線遅延を増大させる、という問題があ
った。
グノイズを抑えることによって、配線の負荷容量が非常
に大きくなり、配線遅延を増大させる、という問題があ
った。
【００１９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ＬＳＩ内部等
の配線において、配線の負荷容量の増大を最小限に抑え
て配線間のカップリングノイズによる誤動作を防止する
データ配線用誤動作防止回路を提供することにある。ま
たその他の目的は、前記データ配線用誤動作防止回路を
搭載した半導体集積回路を提供することである。
するためになされたもので、その目的は、ＬＳＩ内部等
の配線において、配線の負荷容量の増大を最小限に抑え
て配線間のカップリングノイズによる誤動作を防止する
データ配線用誤動作防止回路を提供することにある。ま
たその他の目的は、前記データ配線用誤動作防止回路を
搭載した半導体集積回路を提供することである。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明であるデータ配線用誤動作防止回路の特
徴は、予め所定の高電位に設定され、複数の回路ブロッ
クを接続して信号の転送を行なうプリチャージ型の複数
のデータ配線において、前記複数のデータ配線における
近接した第１及び第２のデータ配線間に接続され、前記
第１のデータ配線のデータ遷移が前記第１と第２のデー
タ配線間の容量に起因するカップリングノイズによるも
のか否かを検知するカップリングノイズ検知手段と、前
記カップリングノイズ検知手段が前記第１のデータ配線
にカップリングノイズを検知した場合に、前記第１のデ
ータ配線の電位を前記所定の高電位に戻すプリチャージ
手段とを設けたことにある。
に、第１の発明であるデータ配線用誤動作防止回路の特
徴は、予め所定の高電位に設定され、複数の回路ブロッ
クを接続して信号の転送を行なうプリチャージ型の複数
のデータ配線において、前記複数のデータ配線における
近接した第１及び第２のデータ配線間に接続され、前記
第１のデータ配線のデータ遷移が前記第１と第２のデー
タ配線間の容量に起因するカップリングノイズによるも
のか否かを検知するカップリングノイズ検知手段と、前
記カップリングノイズ検知手段が前記第１のデータ配線
にカップリングノイズを検知した場合に、前記第１のデ
ータ配線の電位を前記所定の高電位に戻すプリチャージ
手段とを設けたことにある。
【００２１】この第１の発明によれば、カップリングノ
イズ検知手段は、第１のデータ配線がデータ遷移した場
合に、このデータ遷移がカップリングノイズによるもの
かを検知する。第１のデータ配線がデータ遷移する場合
としては、第２のデータ配線のデータ遷移によって起こ
る前記カップリングノイズによるものと、第１のデータ
配線に接続された回路ブロックの駆動によるものとがあ
るが、カップリングノイズ検知手段により、第１のデー
タ配線のデータ遷移がカップリングノイズによるもので
あることを検知する。このカップリングノイズ検知手段
が第１のデータ配線にカップリングノイズを検知した場
合には、プリチャージ手段が第１のデータ配線をプリチ
ャージしてその電位を所定の高電位に戻す。これによ
り、カップリングノイズによる第１のデータ配線の誤動
作が防止されるが、この誤動作防止に各回路ブロックの
出力信号を必要としないため、データバス配線上の任意
の場所に本発明の回路を配置することができる。従っ
て、どの回路ブロックが活性化されたときでも、接続さ
れている全てのデータバス配線用誤動作防止回路が作動
するために、本発明の回路を回路ブロックの個数分用意
する必要が無く、従来例よりもデータ配線に接続される
トランジスタ数を削減することができる。
イズ検知手段は、第１のデータ配線がデータ遷移した場
合に、このデータ遷移がカップリングノイズによるもの
かを検知する。第１のデータ配線がデータ遷移する場合
としては、第２のデータ配線のデータ遷移によって起こ
る前記カップリングノイズによるものと、第１のデータ
配線に接続された回路ブロックの駆動によるものとがあ
るが、カップリングノイズ検知手段により、第１のデー
タ配線のデータ遷移がカップリングノイズによるもので
あることを検知する。このカップリングノイズ検知手段
が第１のデータ配線にカップリングノイズを検知した場
合には、プリチャージ手段が第１のデータ配線をプリチ
ャージしてその電位を所定の高電位に戻す。これによ
り、カップリングノイズによる第１のデータ配線の誤動
作が防止されるが、この誤動作防止に各回路ブロックの
出力信号を必要としないため、データバス配線上の任意
の場所に本発明の回路を配置することができる。従っ
て、どの回路ブロックが活性化されたときでも、接続さ
れている全てのデータバス配線用誤動作防止回路が作動
するために、本発明の回路を回路ブロックの個数分用意
する必要が無く、従来例よりもデータ配線に接続される
トランジスタ数を削減することができる。
【００２２】第２の発明であるデータ配線用誤動作防止
回路の特徴は、上記第１の発明において、前記カップリ
ングノイズ検知手段は、前記第１と第２のデータ配線の
電位変化の遅延差を検出して前記カップリングノイズを
検知する構成にしたことにある。
回路の特徴は、上記第１の発明において、前記カップリ
ングノイズ検知手段は、前記第１と第２のデータ配線の
電位変化の遅延差を検出して前記カップリングノイズを
検知する構成にしたことにある。
【００２３】この第２の発明によれば、カップリングノ
イズ検知手段を簡単な構成で動作させることができる。
イズ検知手段を簡単な構成で動作させることができる。
【００２４】第３の発明であるデータ配線用誤動作防止
回路の特徴は、上記第１または第２の発明において、前
記カップリングノイズ検知手段は、ゲート端子が前記第
１のデータ配線に、ソース端子が前記第２のデータ配線
にそれぞれ接続されたＮ型ＭＯＳＦＥＴで構成して、そ
のＮ型ＭＯＳＦＥＴのドレイン端子を出力とし、前記プ
リチャージ手段は、ゲート端子が前記カップリングノイ
ズ検知手段の出力に接続されると共に、ソース端子が電
源に、ドレイン端子が前記第１のデータ配線にそれぞれ
接続されたＰ型ＭＯＳＦＥＴで構成したことにある。
回路の特徴は、上記第１または第２の発明において、前
記カップリングノイズ検知手段は、ゲート端子が前記第
１のデータ配線に、ソース端子が前記第２のデータ配線
にそれぞれ接続されたＮ型ＭＯＳＦＥＴで構成して、そ
のＮ型ＭＯＳＦＥＴのドレイン端子を出力とし、前記プ
リチャージ手段は、ゲート端子が前記カップリングノイ
ズ検知手段の出力に接続されると共に、ソース端子が電
源に、ドレイン端子が前記第１のデータ配線にそれぞれ
接続されたＰ型ＭＯＳＦＥＴで構成したことにある。
【００２５】この第３の発明によれば、カップリングノ
イズ検知手段を簡単な構成で確実に動作させることがで
きる。
イズ検知手段を簡単な構成で確実に動作させることがで
きる。
【００２６】第４の発明であるデータ配線用誤動作防止
回路の特徴は、上記第１または第２の発明において、前
記カップリングノイズ検知手段は、第１のＰ型ＭＯＳＦ
ＥＴとＮ型ＭＯＳＦＥＴを直列に接続して構成し、その
Ｎ型ＭＯＳＦＥＴのソース端子に前記第２のデータ配線
を、前記第１のＰ型ＭＯＳＦＥＴのソース端子には電源
を接続すると共に、該第１のＰ型ＭＯＳＦＥＴとＮ型Ｍ
ＯＳＦＥＴの各々のゲート端子に前記第１のデータ配線
の電位を供給し且つ各ドレイン端子の接続点を出力と
し、前記プリチャージ手段は、ゲート端子が前記カップ
リングノイズ検知手段の出力に接続されると共に、ソー
ス端子が電源に、ドレイン端子が前記第１のデータ配線
にそれぞれ接続された第２のＰ型ＭＯＳＦＥＴで構成し
たことにある。
回路の特徴は、上記第１または第２の発明において、前
記カップリングノイズ検知手段は、第１のＰ型ＭＯＳＦ
ＥＴとＮ型ＭＯＳＦＥＴを直列に接続して構成し、その
Ｎ型ＭＯＳＦＥＴのソース端子に前記第２のデータ配線
を、前記第１のＰ型ＭＯＳＦＥＴのソース端子には電源
を接続すると共に、該第１のＰ型ＭＯＳＦＥＴとＮ型Ｍ
ＯＳＦＥＴの各々のゲート端子に前記第１のデータ配線
の電位を供給し且つ各ドレイン端子の接続点を出力と
し、前記プリチャージ手段は、ゲート端子が前記カップ
リングノイズ検知手段の出力に接続されると共に、ソー
ス端子が電源に、ドレイン端子が前記第１のデータ配線
にそれぞれ接続された第２のＰ型ＭＯＳＦＥＴで構成し
たことにある。
【００２７】この第４の発明によれば、第１と第２のデ
ータ配線が共に“Ｌ”レベルに駆動された場合に、カッ
プリングノイズ検知手段の第１のＰ型ＭＯＳＦＥＴがオ
ンし、プリチャージ手段である第２のＰ型ＭＯＳＦＥＴ
のゲート端子には強制的に“Ｈ”レベルの信号が入力さ
れる。これにより、第２のＰ型ＭＯＳＦＥＴのゲート端
子がハイ・インピーダンス状態になるのを防ぐ。
ータ配線が共に“Ｌ”レベルに駆動された場合に、カッ
プリングノイズ検知手段の第１のＰ型ＭＯＳＦＥＴがオ
ンし、プリチャージ手段である第２のＰ型ＭＯＳＦＥＴ
のゲート端子には強制的に“Ｈ”レベルの信号が入力さ
れる。これにより、第２のＰ型ＭＯＳＦＥＴのゲート端
子がハイ・インピーダンス状態になるのを防ぐ。
【００２８】第５の発明であるデータ配線用誤動作防止
回路の特徴は、上記第４の発明において、前記第１のＰ
型ＭＯＳＦＥＴのゲート端子には、前記第１のデータ配
線の電位を遅延素子を介して供給し、前記Ｎ型ＭＯＳＦ
ＥＴのゲート端子には前記第１のデータ配線の電位を直
接供給するように構成したことにある。
回路の特徴は、上記第４の発明において、前記第１のＰ
型ＭＯＳＦＥＴのゲート端子には、前記第１のデータ配
線の電位を遅延素子を介して供給し、前記Ｎ型ＭＯＳＦ
ＥＴのゲート端子には前記第１のデータ配線の電位を直
接供給するように構成したことにある。
【００２９】この第５の発明によれば、カップリングノ
イズによって第１のデータ配線が“Ｈ”レベルから
“Ｌ”レベルへ変化し始めたときには、遅延素子によ
り、第１のＰ型ＭＯＳＦＥＴは動作せず、Ｎ型ＭＯＳＦ
ＥＴによるカップリングノイズ検知動作を妨げることは
ない。
イズによって第１のデータ配線が“Ｈ”レベルから
“Ｌ”レベルへ変化し始めたときには、遅延素子によ
り、第１のＰ型ＭＯＳＦＥＴは動作せず、Ｎ型ＭＯＳＦ
ＥＴによるカップリングノイズ検知動作を妨げることは
ない。
【００３０】第６の発明であるデータ配線用誤動作防止
回路の特徴は、予め所定の低電位に設定され、複数の回
路ブロックを接続して信号の転送を行なうディスチャー
ジ型の複数のデータ配線において、前記複数のデータ配
線における近接した第１及び第２のデータ配線間に接続
され、前記第１のデータ配線のデータ遷移が前記第１と
第２のデータ配線間の容量に起因するカップリングノイ
ズによるものか否かを検知するカップリングノイズ検知
手段と、前記カップリングノイズ検知手段が前記第１の
データ配線にカップリングノイズを検知した場合に、前
記第１のデータ配線の電位を前記所定の低電位に戻すデ
ィスチャージ手段とを設けたことにある。
回路の特徴は、予め所定の低電位に設定され、複数の回
路ブロックを接続して信号の転送を行なうディスチャー
ジ型の複数のデータ配線において、前記複数のデータ配
線における近接した第１及び第２のデータ配線間に接続
され、前記第１のデータ配線のデータ遷移が前記第１と
第２のデータ配線間の容量に起因するカップリングノイ
ズによるものか否かを検知するカップリングノイズ検知
手段と、前記カップリングノイズ検知手段が前記第１の
データ配線にカップリングノイズを検知した場合に、前
記第１のデータ配線の電位を前記所定の低電位に戻すデ
ィスチャージ手段とを設けたことにある。
【００３１】この第６の発明によれば、ディスチャージ
型の複数のデータ配線において、上記第１の発明と同様
の作用を呈する。
型の複数のデータ配線において、上記第１の発明と同様
の作用を呈する。
【００３２】第７の発明であるデータ配線用誤動作防止
回路の特徴は、上記第６の発明において、前記カップリ
ングノイズ検知手段を、前記第１と第２のデータ配線の
電位変化の遅延差を検出して前記カップリングノイズを
検知する構成にしたことにある。
回路の特徴は、上記第６の発明において、前記カップリ
ングノイズ検知手段を、前記第１と第２のデータ配線の
電位変化の遅延差を検出して前記カップリングノイズを
検知する構成にしたことにある。
【００３３】この第７の発明によれば、ディスチャージ
型の複数のデータ配線において、上記第２の発明と同様
の作用を呈する。
型の複数のデータ配線において、上記第２の発明と同様
の作用を呈する。
【００３４】第８の発明であるデータ配線用誤動作防止
回路の特徴は、上記第６または第７の発明において、前
記カップリングノイズ検知手段は、ゲート端子が前記第
１のデータ配線に、ソース端子が前記第２のデータ配線
にそれぞれ接続されたＰ型ＭＯＳＦＥＴで構成して、そ
のＰ型ＭＯＳＦＥＴのドレイン端子を出力とし、前記デ
ィスチャージ手段は、ゲート端子が前記カップリングノ
イズ検知手段の出力に接続されると共に、ソース端子が
接地電位に、ドレイン端子が前記第１のデータ配線にそ
れぞれ接続されたＮ型ＭＯＳＦＥＴで構成したことにあ
る。
回路の特徴は、上記第６または第７の発明において、前
記カップリングノイズ検知手段は、ゲート端子が前記第
１のデータ配線に、ソース端子が前記第２のデータ配線
にそれぞれ接続されたＰ型ＭＯＳＦＥＴで構成して、そ
のＰ型ＭＯＳＦＥＴのドレイン端子を出力とし、前記デ
ィスチャージ手段は、ゲート端子が前記カップリングノ
イズ検知手段の出力に接続されると共に、ソース端子が
接地電位に、ドレイン端子が前記第１のデータ配線にそ
れぞれ接続されたＮ型ＭＯＳＦＥＴで構成したことにあ
る。
【００３５】この第８の発明によれば、ディスチャージ
型の複数のデータ配線において、上記第３の発明と同様
の作用を呈する。
型の複数のデータ配線において、上記第３の発明と同様
の作用を呈する。
【００３６】第９の発明であるデータ配線用誤動作防止
回路の特徴は、上記第６または第７の発明において、前
記カップリングノイズ検知手段は、第１のＮ型ＭＯＳＦ
ＥＴとＰ型ＭＯＳＦＥＴを直列に接続して構成し、その
Ｐ型ＭＯＳＦＥＴのソース端子に前記第２のデータ配線
を、前記第１のＮ型ＭＯＳＦＥＴのソース端子には接地
電位を接続すると共に、該第１のＮ型ＭＯＳＦＥＴとＰ
型ＭＯＳＦＥＴの各々のゲート端子に前記第１のデータ
配線の電位を供給し且つ各ドレイン端子の接続点を出力
とし、前記ディスチャージ手段は、ゲート端子が前記カ
ップリングノイズ検知手段の出力に接続されると共に、
ソース端子が接地電位に、ドレイン端子が前記第１のデ
ータ配線にそれぞれ接続された第２のＮ型ＭＯＳＦＥＴ
で構成したことにある。
回路の特徴は、上記第６または第７の発明において、前
記カップリングノイズ検知手段は、第１のＮ型ＭＯＳＦ
ＥＴとＰ型ＭＯＳＦＥＴを直列に接続して構成し、その
Ｐ型ＭＯＳＦＥＴのソース端子に前記第２のデータ配線
を、前記第１のＮ型ＭＯＳＦＥＴのソース端子には接地
電位を接続すると共に、該第１のＮ型ＭＯＳＦＥＴとＰ
型ＭＯＳＦＥＴの各々のゲート端子に前記第１のデータ
配線の電位を供給し且つ各ドレイン端子の接続点を出力
とし、前記ディスチャージ手段は、ゲート端子が前記カ
ップリングノイズ検知手段の出力に接続されると共に、
ソース端子が接地電位に、ドレイン端子が前記第１のデ
ータ配線にそれぞれ接続された第２のＮ型ＭＯＳＦＥＴ
で構成したことにある。
【００３７】この第９の発明によれば、ディスチャージ
型の複数のデータ配線において、上記第４の発明と同様
の作用を呈する。
型の複数のデータ配線において、上記第４の発明と同様
の作用を呈する。
【００３８】第１０の発明であるデータ配線用誤動作防
止回路の特徴は、上記第９の発明において、前記第１の
Ｎ型ＭＯＳＦＥＴのゲート端子には、前記第１のデータ
配線の電位を遅延素子を介して供給し、前記Ｐ型ＭＯＳ
ＦＥＴのゲート端子には前記第１のデータ配線の電位を
直接供給するように構成したことにある。
止回路の特徴は、上記第９の発明において、前記第１の
Ｎ型ＭＯＳＦＥＴのゲート端子には、前記第１のデータ
配線の電位を遅延素子を介して供給し、前記Ｐ型ＭＯＳ
ＦＥＴのゲート端子には前記第１のデータ配線の電位を
直接供給するように構成したことにある。
【００３９】この第１０の発明によれば、ディスチャー
ジ型の複数のデータ配線において、上記第５の発明と同
様の作用を呈する。
ジ型の複数のデータ配線において、上記第５の発明と同
様の作用を呈する。
【００４０】第１１の発明である半導体集積回路の特徴
は、複数の回路ブロックと、前記各回路ブロックを接続
して信号の転送を行なうプリチャージ型またはディスチ
ャージ型の複数のデータ配線とを備えた半導体集積回路
において、前記複数のデータ配線に、上記第１の発明ま
たは第６の発明のデータ配線用誤動作防止回路を所定の
間隔をおいて複数個接続したことにある。
は、複数の回路ブロックと、前記各回路ブロックを接続
して信号の転送を行なうプリチャージ型またはディスチ
ャージ型の複数のデータ配線とを備えた半導体集積回路
において、前記複数のデータ配線に、上記第１の発明ま
たは第６の発明のデータ配線用誤動作防止回路を所定の
間隔をおいて複数個接続したことにある。
【００４１】この第１１の発明によれば、各データ配線
が非常に長くなった場合であっても、データ配線の誤動
作を効率良く防止することができる。
が非常に長くなった場合であっても、データ配線の誤動
作を効率良く防止することができる。
【００４２】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るデータ配線用誤動作防止回路を適用したデータバス配
線のブロック図である。
基づいて説明する。図１は、本発明の第１実施形態に係
るデータ配線用誤動作防止回路を適用したデータバス配
線のブロック図である。
【００４３】本実施形態のデータバス配線は、例えばマ
イクロプロセッサのように複数の回路ブロックを有する
ＬＳＩの内部に、当該ＬＳＩが同時に処理するビット幅
分の本数で設けられている。本実施形態では、説明の簡
単化を図るためデータバスの配線数を３本として説明す
る。
イクロプロセッサのように複数の回路ブロックを有する
ＬＳＩの内部に、当該ＬＳＩが同時に処理するビット幅
分の本数で設けられている。本実施形態では、説明の簡
単化を図るためデータバスの配線数を３本として説明す
る。
【００４４】このデータバス配線１０ｎ-1，ｎ，ｎ+1
は、従来回路と同様に、ＬＳＩ内部の複数の回路ブロッ
ク１１を接続して、これらの回路ブロック１１からの出
力データをそれぞれ次段のバッファ２１へ伝播する機能
を有している。
は、従来回路と同様に、ＬＳＩ内部の複数の回路ブロッ
ク１１を接続して、これらの回路ブロック１１からの出
力データをそれぞれ次段のバッファ２１へ伝播する機能
を有している。
【００４５】各回路ブロック１１内には、各データバス
配線１０ｎ-1，ｎ，ｎ+1を“Ｌ”レベルに駆動するＮ型
ＭＯＳＦＥＴ１２が設けられている。すなわち、各Ｎ型
ＭＯＳＦＥＴ１２は、ドレイン端子がデータバス配線１
０ｎ-1，ｎ，ｎ+1に、ソース端子がグランドにそれぞれ
接続され、そしてゲート端子には、当該回路ブロック１
１の出力データ／ＤＴｎ-1，ｎ，ｎ+1がそれぞれ供給さ
れるようになっている。
配線１０ｎ-1，ｎ，ｎ+1を“Ｌ”レベルに駆動するＮ型
ＭＯＳＦＥＴ１２が設けられている。すなわち、各Ｎ型
ＭＯＳＦＥＴ１２は、ドレイン端子がデータバス配線１
０ｎ-1，ｎ，ｎ+1に、ソース端子がグランドにそれぞれ
接続され、そしてゲート端子には、当該回路ブロック１
１の出力データ／ＤＴｎ-1，ｎ，ｎ+1がそれぞれ供給さ
れるようになっている。
【００４６】各データバス配線１０ｎ-1，ｎ，ｎ+1に
は、複数の回路ブロック１１の他に、プリチャージ信号
ＰＲＣにより各データバス配線１０ｎ-1，ｎ，ｎ+1を予
め“Ｈ”レベルの電位に設定するプリチャージ回路２２
と、各データバス配線１０ｎ-1，ｎ，ｎ+1上のデータを
保持するラッチ回路２３とが接続されている。さらに、
各データバス配線１０ｎ-1，ｎ，ｎ+1の隣接するバス配
線間には、カップリングノイズによる誤動作を防止する
本発明のデータ配線用誤動作防止回路３１，３２，３
３，３４が接続されている。
は、複数の回路ブロック１１の他に、プリチャージ信号
ＰＲＣにより各データバス配線１０ｎ-1，ｎ，ｎ+1を予
め“Ｈ”レベルの電位に設定するプリチャージ回路２２
と、各データバス配線１０ｎ-1，ｎ，ｎ+1上のデータを
保持するラッチ回路２３とが接続されている。さらに、
各データバス配線１０ｎ-1，ｎ，ｎ+1の隣接するバス配
線間には、カップリングノイズによる誤動作を防止する
本発明のデータ配線用誤動作防止回路３１，３２，３
３，３４が接続されている。
【００４７】各データ配線用誤動作防止回路３１〜３４
は、隣接するバス配線間に接続されたカップリングノイ
ズ検知回路４１〜４４と、バス配線上に接続されたプリ
チャージ手段５１〜５４とでそれぞれ構成されている。
は、隣接するバス配線間に接続されたカップリングノイ
ズ検知回路４１〜４４と、バス配線上に接続されたプリ
チャージ手段５１〜５４とでそれぞれ構成されている。
【００４８】カップリングノイズ検知回路４１〜４４
は、一方のバス配線のデータ遷移が他方のバス配線のデ
ータ遷移で生ずるカップリングノイズによるものなの
か、あるいはそのバス配線に接続されている回路ブロッ
ク１１のＮ型ＭＯＳＦＥＴ１２の駆動によるものなのか
を検知する回路である。ここで、カップリングノイズ
は、前述したように、隣接するバス配線間の容量に起因
して生ずる。
は、一方のバス配線のデータ遷移が他方のバス配線のデ
ータ遷移で生ずるカップリングノイズによるものなの
か、あるいはそのバス配線に接続されている回路ブロッ
ク１１のＮ型ＭＯＳＦＥＴ１２の駆動によるものなのか
を検知する回路である。ここで、カップリングノイズ
は、前述したように、隣接するバス配線間の容量に起因
して生ずる。
【００４９】プリチャージ手段５１〜５４は、それぞれ
カップリングノイズ検知回路４１〜４４が一方のバス配
線のデータ遷移が他方のバス配線のデータ遷移に起因す
るものであることを検出した場合に、カップリングノイ
ズを受けた側のバス配線を、初期設定電位と同じ“Ｈ”
レベルにプリチャージする機能を有する。
カップリングノイズ検知回路４１〜４４が一方のバス配
線のデータ遷移が他方のバス配線のデータ遷移に起因す
るものであることを検出した場合に、カップリングノイ
ズを受けた側のバス配線を、初期設定電位と同じ“Ｈ”
レベルにプリチャージする機能を有する。
【００５０】図２は、前記各データ配線用誤動作防止回
路３１〜３４の具体的構成例を示す回路図である。
路３１〜３４の具体的構成例を示す回路図である。
【００５１】同図に示すように、データバス配線１０ｎ
-1と１０ｎとの間には、データ配線用誤動作防止回路３
１，３２が設けられ、さらにデータバス配線１０ｎと１
０ｎ+1との間には、データ配線用誤動作防止回路３３，
３４が設けられている。
-1と１０ｎとの間には、データ配線用誤動作防止回路３
１，３２が設けられ、さらにデータバス配線１０ｎと１
０ｎ+1との間には、データ配線用誤動作防止回路３３，
３４が設けられている。
【００５２】各誤動作防止回路３１，３２，３３，３４
は、同一構成を成しているが、データバス配線１０ｎ-1
と１０ｎとの関係において、誤動作防止回路３１はカッ
プリングノイズを受ける側のバス配線としてデータバス
配線１０ｎ-1を想定し、誤動作防止回路３２はカップリ
ングノイズを受ける側のバス配線としてデータバス配線
１０ｎを想定している。同様に、データバス配線１０ｎ
と１０ｎ+1との関係において、誤動作防止回路３３はカ
ップリングノイズを受ける側のバス配線としてデータバ
ス配線１０ｎを想定し、誤動作防止回路３４はカップリ
ングノイズを受ける側のバス配線としてデータバス配線
１０ｎ+1を想定している。このような想定に基づいて誤
動作防止回路３１〜３４とデータバス配線１０ｎ-1，
ｎ，ｎ+1との接続関係が構成されている。
は、同一構成を成しているが、データバス配線１０ｎ-1
と１０ｎとの関係において、誤動作防止回路３１はカッ
プリングノイズを受ける側のバス配線としてデータバス
配線１０ｎ-1を想定し、誤動作防止回路３２はカップリ
ングノイズを受ける側のバス配線としてデータバス配線
１０ｎを想定している。同様に、データバス配線１０ｎ
と１０ｎ+1との関係において、誤動作防止回路３３はカ
ップリングノイズを受ける側のバス配線としてデータバ
ス配線１０ｎを想定し、誤動作防止回路３４はカップリ
ングノイズを受ける側のバス配線としてデータバス配線
１０ｎ+1を想定している。このような想定に基づいて誤
動作防止回路３１〜３４とデータバス配線１０ｎ-1，
ｎ，ｎ+1との接続関係が構成されている。
【００５３】すなわち、図２に示すように、誤動作防止
回路３１は、Ｎ型ＭＯＳＦＥＴ４１ａからなるカップリ
ングノイズ検知回路４１と、Ｐ型ＭＯＳＦＥＴからなる
プリチャージ手段５１とで構成されている。カップリン
グノイズ検知回路４１であるＮ型ＭＯＳＦＥＴ４１ａの
ゲート端子はデータバス配線１０ｎ-1に、ソース端子は
データバス配線１０ｎにそれぞれ接続され、更にそのド
レイン端子が該カップリングノイズ検知回路４１の出力
としてプリチャージ手段５１に接続されている。プリチ
ャージ手段５１であるＰ型ＭＯＳＦＥＴは、ゲート端子
が前記Ｎ型ＭＯＳＦＥＴ４１ａのドレイン端子に、ソー
ス端子が電源ＶＤＤに、そしてドレイン端子がデータバ
ス配線１０ｎ-1にそれぞれ接続されている。
回路３１は、Ｎ型ＭＯＳＦＥＴ４１ａからなるカップリ
ングノイズ検知回路４１と、Ｐ型ＭＯＳＦＥＴからなる
プリチャージ手段５１とで構成されている。カップリン
グノイズ検知回路４１であるＮ型ＭＯＳＦＥＴ４１ａの
ゲート端子はデータバス配線１０ｎ-1に、ソース端子は
データバス配線１０ｎにそれぞれ接続され、更にそのド
レイン端子が該カップリングノイズ検知回路４１の出力
としてプリチャージ手段５１に接続されている。プリチ
ャージ手段５１であるＰ型ＭＯＳＦＥＴは、ゲート端子
が前記Ｎ型ＭＯＳＦＥＴ４１ａのドレイン端子に、ソー
ス端子が電源ＶＤＤに、そしてドレイン端子がデータバ
ス配線１０ｎ-1にそれぞれ接続されている。
【００５４】また、誤動作防止回路３２は、データバス
配線１０ｎ-1，１０ｎとの接続において誤動作防止回路
３１とは逆向きの接続関係にあり、Ｎ型ＭＯＳＦＥＴ４
２ａからなるカップリングノイズ検知回路４２と、Ｐ型
ＭＯＳＦＥＴからなるプリチャージ手段５２とで構成さ
れている。カップリングノイズ検知回路４２であるＮ型
ＭＯＳＦＥＴ４２ａのゲート端子はデータバス配線１０
ｎに、ソース端子はデータバス配線１０ｎ-1にそれぞれ
接続され、更にそのドレイン端子が該カップリングノイ
ズ検知回路４２の出力としてプリチャージ手段５２に接
続されている。プリチャージ手段５２であるＰ型ＭＯＳ
ＦＥＴは、ゲート端子が前記Ｎ型ＭＯＳＦＥＴ４２ａの
ドレイン端子に、ソース端子が電源ＶＤＤに、そしてド
レイン端子がデータバス配線１０ｎにそれぞれ接続され
ている。
配線１０ｎ-1，１０ｎとの接続において誤動作防止回路
３１とは逆向きの接続関係にあり、Ｎ型ＭＯＳＦＥＴ４
２ａからなるカップリングノイズ検知回路４２と、Ｐ型
ＭＯＳＦＥＴからなるプリチャージ手段５２とで構成さ
れている。カップリングノイズ検知回路４２であるＮ型
ＭＯＳＦＥＴ４２ａのゲート端子はデータバス配線１０
ｎに、ソース端子はデータバス配線１０ｎ-1にそれぞれ
接続され、更にそのドレイン端子が該カップリングノイ
ズ検知回路４２の出力としてプリチャージ手段５２に接
続されている。プリチャージ手段５２であるＰ型ＭＯＳ
ＦＥＴは、ゲート端子が前記Ｎ型ＭＯＳＦＥＴ４２ａの
ドレイン端子に、ソース端子が電源ＶＤＤに、そしてド
レイン端子がデータバス配線１０ｎにそれぞれ接続され
ている。
【００５５】誤動作防止回路３３は、Ｎ型ＭＯＳＦＥＴ
４３ａからなるカップリングノイズ検知回路４３と、Ｐ
型ＭＯＳＦＥＴからなるプリチャージ手段５３とで構成
され、データバス配線１０ｎと１０ｎ+1との関係におい
て前記誤動作防止回路３１と同様な接続関係となってい
る。
４３ａからなるカップリングノイズ検知回路４３と、Ｐ
型ＭＯＳＦＥＴからなるプリチャージ手段５３とで構成
され、データバス配線１０ｎと１０ｎ+1との関係におい
て前記誤動作防止回路３１と同様な接続関係となってい
る。
【００５６】また、誤動作防止回路３４は、データバス
配線１０ｎ，１０ｎ+1との接続において誤動作防止回路
３３とは逆向きの接続関係にあり、Ｎ型ＭＯＳＦＥＴ４
４ａからなるカップリングノイズ検知回路４４と、Ｐ型
ＭＯＳＦＥＴからなるプリチャージ手段５４とで構成さ
れ、データバス配線１０ｎと１０ｎ+1との関係において
前記誤動作防止回路３２と同様な接続関係となってい
る。
配線１０ｎ，１０ｎ+1との接続において誤動作防止回路
３３とは逆向きの接続関係にあり、Ｎ型ＭＯＳＦＥＴ４
４ａからなるカップリングノイズ検知回路４４と、Ｐ型
ＭＯＳＦＥＴからなるプリチャージ手段５４とで構成さ
れ、データバス配線１０ｎと１０ｎ+1との関係において
前記誤動作防止回路３２と同様な接続関係となってい
る。
【００５７】次に、本実施形態の動作を説明する。本実
施形態のデータバス配線１０ｎ-1，ｎ，ｎ+1は、各プリ
チャージ回路２２によって“Ｈ”レベルの電位に設定さ
れた後、活性化された回路ブロック１１がデータを出力
する場合は、図９に示す従来例と同様に、回路ブロック
１１内のＮ型ＭＯＳＦＥＴ１２がバス配線を駆動するか
否かによってデータを伝播させる。すなわち、回路ブロ
ック１１が“Ｈ”レベルを伝播する場合には、バス配線
は初期状態のまま“Ｈ”レベルをラッチ回路２３によっ
て保持し、“Ｌ”レベルを伝播する場合には回路ブロッ
ク１１内のＮ型ＭＯＳＦＥＴ１２がオンしてバス配線を
“Ｌ”レベルに駆動する。
施形態のデータバス配線１０ｎ-1，ｎ，ｎ+1は、各プリ
チャージ回路２２によって“Ｈ”レベルの電位に設定さ
れた後、活性化された回路ブロック１１がデータを出力
する場合は、図９に示す従来例と同様に、回路ブロック
１１内のＮ型ＭＯＳＦＥＴ１２がバス配線を駆動するか
否かによってデータを伝播させる。すなわち、回路ブロ
ック１１が“Ｈ”レベルを伝播する場合には、バス配線
は初期状態のまま“Ｈ”レベルをラッチ回路２３によっ
て保持し、“Ｌ”レベルを伝播する場合には回路ブロッ
ク１１内のＮ型ＭＯＳＦＥＴ１２がオンしてバス配線を
“Ｌ”レベルに駆動する。
【００５８】プリチャージ型のデータバス配線の上記通
常動作において、本実施形態のデータ配線用誤動作防止
回路は、次のように動作する。図３（ａ），（ｂ）は、
データ配線用誤動作防止回路を適用した本実施形態のデ
ータバス配線の波形図であり、同図（ａ）は隣接するバ
ス配線の一方が“Ｈ”レベルで他方が“Ｌ”レベルであ
る場合の波形図、同図（ｂ）は隣接するバス配線の両方
が“Ｌ”レベルの場合の波形図である。
常動作において、本実施形態のデータ配線用誤動作防止
回路は、次のように動作する。図３（ａ），（ｂ）は、
データ配線用誤動作防止回路を適用した本実施形態のデ
ータバス配線の波形図であり、同図（ａ）は隣接するバ
ス配線の一方が“Ｈ”レベルで他方が“Ｌ”レベルであ
る場合の波形図、同図（ｂ）は隣接するバス配線の両方
が“Ｌ”レベルの場合の波形図である。
【００５９】例えば、バス配線１０ｎ-1，１０ｎ共に予
め電源ＶＤＤレベル（“Ｈ”レベル）に設定された後、
活性化された回路ブロック１１によって、バス配線１０
ｎのみが接地レベル（“Ｌ”レベル）に駆動されたとす
る。
め電源ＶＤＤレベル（“Ｈ”レベル）に設定された後、
活性化された回路ブロック１１によって、バス配線１０
ｎのみが接地レベル（“Ｌ”レベル）に駆動されたとす
る。
【００６０】この場合において、バス配線１０ｎ-1がバ
ス配線１０ｎとのカップリングノイズによって“Ｌ”レ
ベルへ駆動されると（図３（ａ）のＰ１）、バス配線１
０ｎ-1のデータ遷移はバス配線１０ｎのデータ遷移より
も遅いために、カップリングノイズ検知回路４１を構成
するＮ型ＭＯＳＦＥＴ４１ａのゲート−ソース間に電位
差（ゲート電位が高くなる）が生じ（図３（ａ）のＰ
２）、Ｎ型ＭＯＳＦＥＴ４１ａがオン状態になる。これ
によって、カップリングノイズ検知回路４１はバス配線
１０ｎの電位レベルを出力する。
ス配線１０ｎとのカップリングノイズによって“Ｌ”レ
ベルへ駆動されると（図３（ａ）のＰ１）、バス配線１
０ｎ-1のデータ遷移はバス配線１０ｎのデータ遷移より
も遅いために、カップリングノイズ検知回路４１を構成
するＮ型ＭＯＳＦＥＴ４１ａのゲート−ソース間に電位
差（ゲート電位が高くなる）が生じ（図３（ａ）のＰ
２）、Ｎ型ＭＯＳＦＥＴ４１ａがオン状態になる。これ
によって、カップリングノイズ検知回路４１はバス配線
１０ｎの電位レベルを出力する。
【００６１】この電位はプリチャージ手段であるＰ型Ｍ
ＯＳＦＥＴ５１のゲートへ入力され、バス配線１０ｎの
電位が“Ｈ”レベルから“Ｌ”レベルへ遷移するにした
がって、Ｐ型ＭＯＳＦＥＴ５１は配線１０ｎ-1を“Ｈ”
レベルに駆動する（図３（ａ）のＰ３）。このことによ
り、バス配線１０ｎ-1のカップリングノイズによる
“Ｈ”レベルから“Ｌ”レベルへの遷移が防止される。
ＯＳＦＥＴ５１のゲートへ入力され、バス配線１０ｎの
電位が“Ｈ”レベルから“Ｌ”レベルへ遷移するにした
がって、Ｐ型ＭＯＳＦＥＴ５１は配線１０ｎ-1を“Ｈ”
レベルに駆動する（図３（ａ）のＰ３）。このことによ
り、バス配線１０ｎ-1のカップリングノイズによる
“Ｈ”レベルから“Ｌ”レベルへの遷移が防止される。
【００６２】なお、図３（ａ）に示すように、データバ
ス配線１０ｎ-1の電位が一時的に下がるが、当該バス配
線１０ｎ-1の次段のゲートのしきい値を調整することに
よって、この一時的な電位変化をなくすことは可能であ
る。
ス配線１０ｎ-1の電位が一時的に下がるが、当該バス配
線１０ｎ-1の次段のゲートのしきい値を調整することに
よって、この一時的な電位変化をなくすことは可能であ
る。
【００６３】データバス配線１０ｎ-1とデータバス配線
１０ｎが共に“Ｌ”レベルを伝える場合には、活性化さ
れた回路ブロック１１はバス配線１０ｎ-1，１０ｎの両
方を同時に“Ｌ”レベルに駆動するため、バス配線１０
ｎ-1，１０ｎの間に電位差は生じない（図３（ｂ）のＰ
４）。これによって、カップリングノイズ検知回路４１
のＮ型ＭＯＳＦＥＴ４１ａはオンせず、プリチャージ手
段であるＰ型ＭＯＳＦＥＴ５１のゲートにはバス配線１
０ｎの電位は伝わらない。その結果、バス配線１０ｎ-1
はプリチャージ手段５１によって“Ｈ”レベルには駆動
されず、本誤動作防止回路３１が、回路ブロック１１に
よるバス配線１０ｎ-1，１０ｎの“Ｌ”レベルへの駆動
を邪魔することはない。
１０ｎが共に“Ｌ”レベルを伝える場合には、活性化さ
れた回路ブロック１１はバス配線１０ｎ-1，１０ｎの両
方を同時に“Ｌ”レベルに駆動するため、バス配線１０
ｎ-1，１０ｎの間に電位差は生じない（図３（ｂ）のＰ
４）。これによって、カップリングノイズ検知回路４１
のＮ型ＭＯＳＦＥＴ４１ａはオンせず、プリチャージ手
段であるＰ型ＭＯＳＦＥＴ５１のゲートにはバス配線１
０ｎの電位は伝わらない。その結果、バス配線１０ｎ-1
はプリチャージ手段５１によって“Ｈ”レベルには駆動
されず、本誤動作防止回路３１が、回路ブロック１１に
よるバス配線１０ｎ-1，１０ｎの“Ｌ”レベルへの駆動
を邪魔することはない。
【００６４】このように、上記の例では、誤動作防止回
路３１が作動するので、バス配線１０ｎ-1と１０ｎの駆
動において、カップリングノイズによるバス配線１０ｎ
-1の誤動作を防止することができる。
路３１が作動するので、バス配線１０ｎ-1と１０ｎの駆
動において、カップリングノイズによるバス配線１０ｎ
-1の誤動作を防止することができる。
【００６５】また、バス配線１０ｎ-1，１０ｎ共に予め
電源ＶＤＤレベル（“Ｈ”レベル）に設定された後、活
性化された回路ブロック１１によって、データバス配線
１０ｎ-1のみが“Ｌ”レベルに駆動された場合では、前
記誤動作防止回路３１とは逆向きの誤動作防止回路３２
が作動する。すなわち、カップリングノイズ検知回路４
２を構成するＮ型ＭＯＳＦＥＴ４２ａと、プリチャージ
手段であるＰ型ＭＯＳＦＥＴ５２とにより、上記誤動作
防止回路３１におけるカップリングノイズ検知回路４１
とプリチャージ手段５１と同様の動作が行われる。これ
により、バス配線１０ｎ-1と１０ｎの駆動において、カ
ップリングノイズによるバス配線１０ｎの誤動作を防止
することができる。
電源ＶＤＤレベル（“Ｈ”レベル）に設定された後、活
性化された回路ブロック１１によって、データバス配線
１０ｎ-1のみが“Ｌ”レベルに駆動された場合では、前
記誤動作防止回路３１とは逆向きの誤動作防止回路３２
が作動する。すなわち、カップリングノイズ検知回路４
２を構成するＮ型ＭＯＳＦＥＴ４２ａと、プリチャージ
手段であるＰ型ＭＯＳＦＥＴ５２とにより、上記誤動作
防止回路３１におけるカップリングノイズ検知回路４１
とプリチャージ手段５１と同様の動作が行われる。これ
により、バス配線１０ｎ-1と１０ｎの駆動において、カ
ップリングノイズによるバス配線１０ｎの誤動作を防止
することができる。
【００６６】さらに、バス配線１０ｎと１０ｎ+1の駆動
においては、誤動作防止回路３３または誤動作防止回路
３４が作動し、それぞれ上記誤動作防止回路３１及び誤
動作防止回路３２と同様の動作を行う。これによって、
バス配線１０ｎと１０ｎ+1との関係において、カップリ
ングノイズによるバス配線１０ｎ及び１０ｎ+1の誤動作
を防止することができる。
においては、誤動作防止回路３３または誤動作防止回路
３４が作動し、それぞれ上記誤動作防止回路３１及び誤
動作防止回路３２と同様の動作を行う。これによって、
バス配線１０ｎと１０ｎ+1との関係において、カップリ
ングノイズによるバス配線１０ｎ及び１０ｎ+1の誤動作
を防止することができる。
【００６７】また、上記のデータ配線用誤動作防止回路
３１〜３４では、カップリングノイズを抑えるためにプ
リチャージ手段５１〜５４として必要最小限のサイズの
トランジスタを用いれば十分である。
３１〜３４では、カップリングノイズを抑えるためにプ
リチャージ手段５１〜５４として必要最小限のサイズの
トランジスタを用いれば十分である。
【００６８】さらに、誤動作防止動作に各回路ブロック
１１の出力信号を必要としないため、データバス配線上
の任意の場所に配置することができる。したがって、ど
の回路プロック１１が活性化されたときでも、接続され
ている全てのデータ配線用誤動作防止回路が作動するた
めに、本発明の誤動作防止回路を回路ブロック１１の個
数分用意する必要が無く、上記図１０に示した従来例よ
りもデータバス配線に接続されるトランジスタ数を削減
することができる。このために、配線負荷容量が低減さ
れ、配線遅延を最小に抑えることが可能になる。
１１の出力信号を必要としないため、データバス配線上
の任意の場所に配置することができる。したがって、ど
の回路プロック１１が活性化されたときでも、接続され
ている全てのデータ配線用誤動作防止回路が作動するた
めに、本発明の誤動作防止回路を回路ブロック１１の個
数分用意する必要が無く、上記図１０に示した従来例よ
りもデータバス配線に接続されるトランジスタ数を削減
することができる。このために、配線負荷容量が低減さ
れ、配線遅延を最小に抑えることが可能になる。
【００６９】次に、本発明の第２実施形態を説明する。
図４は、本発明の第２実施形態に係るデータ配線用誤動
作防止回路の回路図であり、図１と共通する要素には同
一の符号を付す。
図４は、本発明の第２実施形態に係るデータ配線用誤動
作防止回路の回路図であり、図１と共通する要素には同
一の符号を付す。
【００７０】本実施形態は、図１に示した上記第１実施
形態において、データ配線用誤動作防止回路３１〜３４
におけるカップリングノイズ検知回路４１〜４４を、構
成の異なるカップリングノイズ検知回路４１Ａ，４２
Ａ，４３Ａ，４４Ａに置き換えたものである。
形態において、データ配線用誤動作防止回路３１〜３４
におけるカップリングノイズ検知回路４１〜４４を、構
成の異なるカップリングノイズ検知回路４１Ａ，４２
Ａ，４３Ａ，４４Ａに置き換えたものである。
【００７１】具体的に本実施形態のカップリングノイズ
検知回路４１Ａ〜４４Ａは、それぞれ第１実施形態のＮ
型ＭＯＳＦＥＴ４１ａ〜４４ａに加えて、Ｐ型ＭＯＳＦ
ＥＴ４１ｂ，４２ｂ，４３ｂ，４４ｂと、遅延用の遅延
素子４１ｃ，４２ｃ，４３ｃ，４４ｃとが設けられてい
る。Ｐ型ＭＯＳＦＥＴ４１ｂ〜４４ｂは、電源ＶＤＤと
Ｎ型ＭＯＳＦＥＴ４１ａ〜４４ａのドレイン端子との間
にそれぞれ接続され、且つＰ型ＭＯＳＦＥＴ４１ｂ〜４
４ｂのゲート端子には、遅延素子４１ｃ〜４４ｃによっ
てバス配線１０ｎ-1，１０ｎ，１０ｎ+1の信号を遅延さ
せた信号が入力されるようになっている。
検知回路４１Ａ〜４４Ａは、それぞれ第１実施形態のＮ
型ＭＯＳＦＥＴ４１ａ〜４４ａに加えて、Ｐ型ＭＯＳＦ
ＥＴ４１ｂ，４２ｂ，４３ｂ，４４ｂと、遅延用の遅延
素子４１ｃ，４２ｃ，４３ｃ，４４ｃとが設けられてい
る。Ｐ型ＭＯＳＦＥＴ４１ｂ〜４４ｂは、電源ＶＤＤと
Ｎ型ＭＯＳＦＥＴ４１ａ〜４４ａのドレイン端子との間
にそれぞれ接続され、且つＰ型ＭＯＳＦＥＴ４１ｂ〜４
４ｂのゲート端子には、遅延素子４１ｃ〜４４ｃによっ
てバス配線１０ｎ-1，１０ｎ，１０ｎ+1の信号を遅延さ
せた信号が入力されるようになっている。
【００７２】本実施形態は、活性化された回路ブロック
１１によって隣接するデータバス配線、例えばバス配線
１０ｎ-1とバス配線１０ｎが共に“Ｌ”レベルに駆動さ
れた場合に、Ｐ型ＭＯＳＦＥＴ５１，５２のゲート端子
がハイ・インピーダンス状態になることを防ぐように動
作する。
１１によって隣接するデータバス配線、例えばバス配線
１０ｎ-1とバス配線１０ｎが共に“Ｌ”レベルに駆動さ
れた場合に、Ｐ型ＭＯＳＦＥＴ５１，５２のゲート端子
がハイ・インピーダンス状態になることを防ぐように動
作する。
【００７３】すなわち、バス配線１０ｎ-1，１０ｎが共
に“Ｌ”レベルになったときにＰ型ＭＯＳＦＥＴ４１
ｂ，４２ｂがオンし、プリチャージ手段５１，５２のゲ
ート端子には強制的に“Ｈ”レベルの信号が入力され
る。これにより、バス配線１０ｎ-1，１０ｎをそれぞれ
プリチャージするプリチャージ手段５１，５２は動作せ
ず、また、プリチャージ手段５１，５２のゲート端子が
ハイ・インピーダンス状態になることによる誤動作を防
ぐことができる。
に“Ｌ”レベルになったときにＰ型ＭＯＳＦＥＴ４１
ｂ，４２ｂがオンし、プリチャージ手段５１，５２のゲ
ート端子には強制的に“Ｈ”レベルの信号が入力され
る。これにより、バス配線１０ｎ-1，１０ｎをそれぞれ
プリチャージするプリチャージ手段５１，５２は動作せ
ず、また、プリチャージ手段５１，５２のゲート端子が
ハイ・インピーダンス状態になることによる誤動作を防
ぐことができる。
【００７４】さらに、遅延素子４１ｃ，４２ｃを設けて
いるため、カップリングノイズによってバス配線１０ｎ
-1または１０ｎが“Ｈ”レベルから“Ｌ”レベルへ変化
し始めたときには、Ｐ型ＭＯＳＦＥＴ４１ｂ，４２ｂは
オンせず、Ｎ型ＭＯＳＦＥＴ４１ａ，４２ａによるカッ
プリングノイズ検知動作を妨げることはない。
いるため、カップリングノイズによってバス配線１０ｎ
-1または１０ｎが“Ｈ”レベルから“Ｌ”レベルへ変化
し始めたときには、Ｐ型ＭＯＳＦＥＴ４１ｂ，４２ｂは
オンせず、Ｎ型ＭＯＳＦＥＴ４１ａ，４２ａによるカッ
プリングノイズ検知動作を妨げることはない。
【００７５】また、バス配線１０ｎとバス配線１０ｎ+1
が共に“Ｌ”レベルに駆動された場合にも、カップリン
グノイズ検知回路４３Ａ，４４Ａによって上記同様に動
作することは言うまでもない。
が共に“Ｌ”レベルに駆動された場合にも、カップリン
グノイズ検知回路４３Ａ，４４Ａによって上記同様に動
作することは言うまでもない。
【００７６】次に、本発明の第３実施形態を説明する。
上記第１及び第２実施形態での配線駆動方式は、各配線
を予め電源レベルに設定しておき、接地レベルを伝播す
るときのみ対応する配線を回路ブロックによって接地レ
ベルに駆動するプリチャージ型であったが、この第３実
施形態では、その逆の、いわゆるディスチャージ型を採
る。すなわち、各配線を予め接地レベルに設定してお
き、電源レベルを伝播するときのみ対応する配線を電源
レベルに駆動するディスチャージ型において、本発明の
データ配線用誤動作防止回路を適用するものである。
上記第１及び第２実施形態での配線駆動方式は、各配線
を予め電源レベルに設定しておき、接地レベルを伝播す
るときのみ対応する配線を回路ブロックによって接地レ
ベルに駆動するプリチャージ型であったが、この第３実
施形態では、その逆の、いわゆるディスチャージ型を採
る。すなわち、各配線を予め接地レベルに設定してお
き、電源レベルを伝播するときのみ対応する配線を電源
レベルに駆動するディスチャージ型において、本発明の
データ配線用誤動作防止回路を適用するものである。
【００７７】図５は、本発明の第３実施形態に係るデー
タ配線用誤動作防止回路を示す回路図である。
タ配線用誤動作防止回路を示す回路図である。
【００７８】このデータ配線用誤動作防止回路は、図２
に示した上記第１実施形態の誤動作防止回路の極性を逆
にした構成となっている。すなわち、ディスチャージ型
のデータバス配線２０ｎ-1と２０ｎとの間に接続された
データ配線用誤動作防止回路６１は、そのカップリング
ノイズ検知回路７１がＰ型ＭＯＳＦＥＴ７１ａで構成さ
れ、ディスチャージ手段がＮ型ＭＯＳＦＥＴ８１で構成
されている。Ｐ型ＭＯＳＦＥＴ７１ａのゲート端子はバ
ス配線２０ｎ-1に、ソース端子がバス配線２０ｎにそれ
ぞれ接続され、そのＰ型ＭＯＳＦＥＴ７１ａのドレイン
端子がカップリングノイズ検知回路７１の出力となって
いる。また、Ｎ型ＭＯＳＦＥＴ８１のゲート端子は前記
カップリングノイズ検知手段７１の出力に接続されると
共に、ソース端子が接地電位に、ドレイン端子がバス配
線２０ｎ-1にそれぞれ接続されている。
に示した上記第１実施形態の誤動作防止回路の極性を逆
にした構成となっている。すなわち、ディスチャージ型
のデータバス配線２０ｎ-1と２０ｎとの間に接続された
データ配線用誤動作防止回路６１は、そのカップリング
ノイズ検知回路７１がＰ型ＭＯＳＦＥＴ７１ａで構成さ
れ、ディスチャージ手段がＮ型ＭＯＳＦＥＴ８１で構成
されている。Ｐ型ＭＯＳＦＥＴ７１ａのゲート端子はバ
ス配線２０ｎ-1に、ソース端子がバス配線２０ｎにそれ
ぞれ接続され、そのＰ型ＭＯＳＦＥＴ７１ａのドレイン
端子がカップリングノイズ検知回路７１の出力となって
いる。また、Ｎ型ＭＯＳＦＥＴ８１のゲート端子は前記
カップリングノイズ検知手段７１の出力に接続されると
共に、ソース端子が接地電位に、ドレイン端子がバス配
線２０ｎ-1にそれぞれ接続されている。
【００７９】同様に、誤動作防止回路６２は、カップリ
ングノイズ検知回路７２であるＰ型ＭＯＳＦＥＴ７２ａ
と、ディスチャージ手段であるＮ型ＭＯＳＦＥＴ８２と
で構成され、データバス配線２０ｎ-1と２０ｎとの間に
誤動作防止回路６１に対して逆向きに接続されている。
ングノイズ検知回路７２であるＰ型ＭＯＳＦＥＴ７２ａ
と、ディスチャージ手段であるＮ型ＭＯＳＦＥＴ８２と
で構成され、データバス配線２０ｎ-1と２０ｎとの間に
誤動作防止回路６１に対して逆向きに接続されている。
【００８０】また、誤動作防止回路６３は、カップリン
グノイズ検知回路７３であるＰ型ＭＯＳＦＥＴ７３ａ
と、ディスチャージ手段であるＮ型ＭＯＳＦＥＴ８３と
で構成され、バス配線２０ｎと２０ｎ+1との間に誤動作
防止回路６１と同様に接続されている。誤動作防止回路
６４は、カップリングノイズ検知回路７４であるＰ型Ｍ
ＯＳＦＥＴ７４ａと、ディスチャージ手段であるＮ型Ｍ
ＯＳＦＥＴ８４とで構成され、バス配線２０ｎと２０ｎ
+1との間に誤動作防止回路６３に対して逆向きに接続さ
れている。
グノイズ検知回路７３であるＰ型ＭＯＳＦＥＴ７３ａ
と、ディスチャージ手段であるＮ型ＭＯＳＦＥＴ８３と
で構成され、バス配線２０ｎと２０ｎ+1との間に誤動作
防止回路６１と同様に接続されている。誤動作防止回路
６４は、カップリングノイズ検知回路７４であるＰ型Ｍ
ＯＳＦＥＴ７４ａと、ディスチャージ手段であるＮ型Ｍ
ＯＳＦＥＴ８４とで構成され、バス配線２０ｎと２０ｎ
+1との間に誤動作防止回路６３に対して逆向きに接続さ
れている。
【００８１】本実施形態の誤動作防止回路の動作は、第
１実施形態で説明した動作において、プリチャージ型の
バス配線１０ｎ-1，１０ｎ，１０ｎ+1を、ディスチャー
ジ型のバス配線２０ｎ-1，２０ｎ，２０ｎ+1にそれぞれ
置き換え、信号の極性を逆にしたものになる。
１実施形態で説明した動作において、プリチャージ型の
バス配線１０ｎ-1，１０ｎ，１０ｎ+1を、ディスチャー
ジ型のバス配線２０ｎ-1，２０ｎ，２０ｎ+1にそれぞれ
置き換え、信号の極性を逆にしたものになる。
【００８２】このようにディスチャージ型の配線駆動に
おいて本発明のデータ配線用誤動作防止回路を適用して
も、上記第１実施形態と同様の利点を得ることができ
る。
おいて本発明のデータ配線用誤動作防止回路を適用して
も、上記第１実施形態と同様の利点を得ることができ
る。
【００８３】次に、本発明の第４実施形態を説明する。
この第４実施形態は、上記ディスチャージ型のデータバ
ス配線において、上記第２実施形態に対応した誤動作防
止回路を適用するものである。
この第４実施形態は、上記ディスチャージ型のデータバ
ス配線において、上記第２実施形態に対応した誤動作防
止回路を適用するものである。
【００８４】図６は、本発明の第４実施形態に係るデー
タ配線用誤動作防止回路を示す回路図であり、図５と共
通する要素には同一の符号を付す。
タ配線用誤動作防止回路を示す回路図であり、図５と共
通する要素には同一の符号を付す。
【００８５】本実施形態は、図５に示した上記第３実施
形態において、データ配線用誤動作防止回路６１〜６４
におけるカップリングノイズ検知回路７１〜７４を、構
成の異なるカップリングノイズ検知回路７１Ａ，７２
Ａ，７３Ａ，７４Ａに置き換えたものである。
形態において、データ配線用誤動作防止回路６１〜６４
におけるカップリングノイズ検知回路７１〜７４を、構
成の異なるカップリングノイズ検知回路７１Ａ，７２
Ａ，７３Ａ，７４Ａに置き換えたものである。
【００８６】具体的に本実施形態のカップリングノイズ
検知回路７１Ａ〜７４Ａは、それぞれ第３実施形態のＰ
型ＭＯＳＦＥＴ７１ａ〜７４ａに加えて、Ｎ型ＭＯＳＦ
ＥＴ７１ｂ，７２ｂ，７３ｂ，７４ｂと、遅延用の遅延
素子７１ｃ，７２ｃ，７３ｃ，７４ｃとが設けられてい
る。Ｎ型ＭＯＳＦＥＴ７１ｂ〜７４ｂは、接地電位とＰ
型ＭＯＳＦＥＴ７１ａ〜７４ａのドレイン端子との間に
それぞれ接続され、且つＮ型ＭＯＳＦＥＴ７１ｂ〜７４
ｂのゲート端子には、遅延素子７１ｃ〜７４ｃによって
バス配線２０ｎ-1，２０ｎ，２０ｎ+1の信号を遅延させ
た信号が入力されるようになっている。
検知回路７１Ａ〜７４Ａは、それぞれ第３実施形態のＰ
型ＭＯＳＦＥＴ７１ａ〜７４ａに加えて、Ｎ型ＭＯＳＦ
ＥＴ７１ｂ，７２ｂ，７３ｂ，７４ｂと、遅延用の遅延
素子７１ｃ，７２ｃ，７３ｃ，７４ｃとが設けられてい
る。Ｎ型ＭＯＳＦＥＴ７１ｂ〜７４ｂは、接地電位とＰ
型ＭＯＳＦＥＴ７１ａ〜７４ａのドレイン端子との間に
それぞれ接続され、且つＮ型ＭＯＳＦＥＴ７１ｂ〜７４
ｂのゲート端子には、遅延素子７１ｃ〜７４ｃによって
バス配線２０ｎ-1，２０ｎ，２０ｎ+1の信号を遅延させ
た信号が入力されるようになっている。
【００８７】本実施形態の誤動作防止回路の動作は、上
記第２実施形態で説明した動作において、プリチャージ
型のバス配線１０ｎ-1，１０ｎ，１０ｎ+1を、ディスチ
ャージ型のバス配線２０ｎ-1，２０ｎ，２０ｎ+1にそれ
ぞれ置き換え、信号の極性を逆にしたものになる。
記第２実施形態で説明した動作において、プリチャージ
型のバス配線１０ｎ-1，１０ｎ，１０ｎ+1を、ディスチ
ャージ型のバス配線２０ｎ-1，２０ｎ，２０ｎ+1にそれ
ぞれ置き換え、信号の極性を逆にしたものになる。
【００８８】このようにディスチャージ型の配線駆動に
おいて本発明のデータ配線用誤動作防止回路を適用して
も、上記第２実施形態と同様の利点を得ることができ
る。
おいて本発明のデータ配線用誤動作防止回路を適用して
も、上記第２実施形態と同様の利点を得ることができ
る。
【００８９】次に、本発明の第５実施形態を説明する。
この第５実施形態では、各データ配線が非常に長くなっ
た場合に、配線を適度に分割して本発明のデータ配線用
誤動作防止回路を複数個配置する例を示すものである。
この第５実施形態では、各データ配線が非常に長くなっ
た場合に、配線を適度に分割して本発明のデータ配線用
誤動作防止回路を複数個配置する例を示すものである。
【００９０】図７は、本発明の第５実施形態に係る半導
体集積回路の要部ブロック図であり、図１と共通する要
素には同一の符号を付し、その説明を省略する。
体集積回路の要部ブロック図であり、図１と共通する要
素には同一の符号を付し、その説明を省略する。
【００９１】同図７に示すように、バス配線１０ｎ-1と
バス配線ｎとの間には、例えば図２で示した一対の誤動
作防止回路３１，３２を組み込んだ複数の誤動作防止回
路９１，９２，９３が所定の間隔で接続されている。同
様に、バス配線１０ｎとバス配線ｎ+1との間には、誤動
作防止回路９４，９５，９６が接続されている。
バス配線ｎとの間には、例えば図２で示した一対の誤動
作防止回路３１，３２を組み込んだ複数の誤動作防止回
路９１，９２，９３が所定の間隔で接続されている。同
様に、バス配線１０ｎとバス配線ｎ+1との間には、誤動
作防止回路９４，９５，９６が接続されている。
【００９２】各データ配線１０ｎ-1，ｎ，ｎ+1が非常に
長くなった場合は、その分、配線抵抗が増大する。誤動
作防止回路９１〜９６が駆動したとき、前記配線抵抗が
打消されるような位置に、各誤動作防止回路９１〜９６
を配置することにより、上述のカップリングノイズによ
る各データ配線１０ｎ-1，ｎ，ｎ+1の誤動作を効率良く
防止することができる。
長くなった場合は、その分、配線抵抗が増大する。誤動
作防止回路９１〜９６が駆動したとき、前記配線抵抗が
打消されるような位置に、各誤動作防止回路９１〜９６
を配置することにより、上述のカップリングノイズによ
る各データ配線１０ｎ-1，ｎ，ｎ+1の誤動作を効率良く
防止することができる。
【００９３】
【発明の効果】以上詳細に説明したように、第１の発明
であるデータ配線用誤動作防止回路によれば、ＬＳＩ内
部等のデータ配線において、配線の負荷容量の増大を最
小限に抑えて配線間のカップリングノイズによる誤動作
を防止することが可能になる。すなわち、データバス配
線上の任意の場所に本発明の回路を配置することができ
るため、本発明の回路を回路ブロックの個数分用意する
必要が無く、従来例よりもデータ配線に接続されるトラ
ンジスタ数を削減することができる。これにより、配線
負荷容量を低減することができ、その結果として配線遅
延を少なくすることが可能になる。
であるデータ配線用誤動作防止回路によれば、ＬＳＩ内
部等のデータ配線において、配線の負荷容量の増大を最
小限に抑えて配線間のカップリングノイズによる誤動作
を防止することが可能になる。すなわち、データバス配
線上の任意の場所に本発明の回路を配置することができ
るため、本発明の回路を回路ブロックの個数分用意する
必要が無く、従来例よりもデータ配線に接続されるトラ
ンジスタ数を削減することができる。これにより、配線
負荷容量を低減することができ、その結果として配線遅
延を少なくすることが可能になる。
【００９４】第２の発明であるデータ配線用誤動作防止
回路によれば、上記第１の発明において、カップリング
ノイズ検知手段を簡単な構成にすることが可能になる。
回路によれば、上記第１の発明において、カップリング
ノイズ検知手段を簡単な構成にすることが可能になる。
【００９５】第３の発明であるデータ配線用誤動作防止
回路によれば、上記第１または第２の発明において、カ
ップリングノイズ検知手段を簡単な構成で確実に動作さ
せることが可能になる。
回路によれば、上記第１または第２の発明において、カ
ップリングノイズ検知手段を簡単な構成で確実に動作さ
せることが可能になる。
【００９６】第４の発明であるデータ配線用誤動作防止
回路によれば、上記第１または第２の発明において、プ
リチャージ手段である第２のＰ型ＭＯＳＦＥＴのゲート
端子がハイ・インピーダンス状態になるのことによる誤
動作を防止することが可能になる。
回路によれば、上記第１または第２の発明において、プ
リチャージ手段である第２のＰ型ＭＯＳＦＥＴのゲート
端子がハイ・インピーダンス状態になるのことによる誤
動作を防止することが可能になる。
【００９７】第５の発明であるデータ配線用誤動作防止
回路によれば、上記第４の発明において、確実にＮ型Ｍ
ＯＳＦＥＴによるカップリングノイズ検知動作を行うこ
とができる。
回路によれば、上記第４の発明において、確実にＮ型Ｍ
ＯＳＦＥＴによるカップリングノイズ検知動作を行うこ
とができる。
【００９８】第６の発明であるデータ配線用誤動作防止
回路によれば、ディスチャージ型の複数のデータ配線に
おいて、上記第１の発明と同様の作用を呈する。
回路によれば、ディスチャージ型の複数のデータ配線に
おいて、上記第１の発明と同様の作用を呈する。
【００９９】第７の発明であるデータ配線用誤動作防止
回路によれば、ディスチャージ型の複数のデータ配線に
おいて、上記第２の発明と同様の作用を呈する。
回路によれば、ディスチャージ型の複数のデータ配線に
おいて、上記第２の発明と同様の作用を呈する。
【０１００】第８の発明であるデータ配線用誤動作防止
回路によれば、ディスチャージ型の複数のデータ配線に
おいて、上記第３の発明と同様の作用を呈する。
回路によれば、ディスチャージ型の複数のデータ配線に
おいて、上記第３の発明と同様の作用を呈する。
【０１０１】第９の発明であるデータ配線用誤動作防止
回路によれば、ディスチャージ型の複数のデータ配線に
おいて、上記第４の発明と同様の作用を呈する。
回路によれば、ディスチャージ型の複数のデータ配線に
おいて、上記第４の発明と同様の作用を呈する。
【０１０２】第１０の発明であるデータ配線用誤動作防
止回路によれば、ディスチャージ型の複数のデータ配線
において、上記第５の発明と同様の作用を呈する。
止回路によれば、ディスチャージ型の複数のデータ配線
において、上記第５の発明と同様の作用を呈する。
【０１０３】第１１の発明である半導体集積回路によれ
ば、例えば各データ配線が非常に長くなった場合であっ
ても、カップリングノイズによるデータ配線の誤動作を
効率良く防止することが可能になる。
ば、例えば各データ配線が非常に長くなった場合であっ
ても、カップリングノイズによるデータ配線の誤動作を
効率良く防止することが可能になる。
【図１】本発明の第１実施形態に係るデータ配線用誤動
作防止回路を示す図である。
作防止回路を示す図である。
【図２】第１実施形態におけるデータ配線用誤動作防止
回路の具体的構成例を示す回路図である。
回路の具体的構成例を示す回路図である。
【図３】第１実施形態におけるデータ配線用誤動作防止
回路を適用したデータバス配線の波形図である。
回路を適用したデータバス配線の波形図である。
【図４】本発明の第２実施形態に係るデータ配線用誤動
作防止回路の回路図である。
作防止回路の回路図である。
【図５】本発明の第３実施形態に係るデータ配線用誤動
作防止回路を示す回路図である。
作防止回路を示す回路図である。
【図６】本発明の第４実施形態に係るデータ配線用誤動
作防止回路を示す回路図である。
作防止回路を示す回路図である。
【図７】本発明の第５実施形態に係る半導体集積回路の
要部ブロック図である。
要部ブロック図である。
【図８】従来の半導体集積回路のデータバス配線を示す
図である。
図である。
【図９】従来のプリチャージ型のデータバス配線の一構
成例を示す回路図である。
成例を示す回路図である。
【図１０】従来のプリチャージ型のデータバス配線の他
の構成例を示す回路図である。
の構成例を示す回路図である。
１０ｎ-1，ｎ，ｎ+1，２０ｎ-1，２０ｎ データバス配
線 １１ 回路ブロック ３１〜３４，６１〜６４ データ配線用誤動作防止回路 ４１〜４４，４１Ａ〜４４Ａ，７４１〜７４，７１Ａ〜
７４Ａ カップリングノイズ検知回路 ５１〜５４ プリチャージ手段 ８１〜８４ ディスチャージ手段
線 １１ 回路ブロック ３１〜３４，６１〜６４ データ配線用誤動作防止回路 ４１〜４４，４１Ａ〜４４Ａ，７４１〜７４，７１Ａ〜
７４Ａ カップリングノイズ検知回路 ５１〜５４ プリチャージ手段 ８１〜８４ ディスチャージ手段
Claims (11)
- 【請求項１】 予め所定の高電位に設定され、複数の回
路ブロックを接続して信号の転送を行なうプリチャージ
型の複数のデータ配線において、 前記複数のデータ配線における近接した第１及び第２の
データ配線間に接続され、前記第１のデータ配線のデー
タ遷移が前記第１と第２のデータ配線間の容量に起因す
るカップリングノイズによるものか否かを検知するカッ
プリングノイズ検知手段と、 前記カップリングノイズ検知手段が前記第１のデータ配
線にカップリングノイズを検知した場合に、前記第１の
データ配線の電位を前記所定の高電位に戻すプリチャー
ジ手段とを設けたことを特徴とするデータ配線用誤動作
防止回路。 - 【請求項２】 前記カップリングノイズ検知手段は、前
記第１と第２のデータ配線の電位変化の遅延差を検出し
て前記カップリングノイズを検知する構成にしたことを
特徴とする請求項１記載のデータ配線用誤動作防止回
路。 - 【請求項３】 前記カップリングノイズ検知手段は、ゲ
ート端子が前記第１のデータ配線に、ソース端子が前記
第２のデータ配線にそれぞれ接続されたＮ型ＭＯＳＦＥ
Ｔで構成して、そのＮ型ＭＯＳＦＥＴのドレイン端子を
出力とし、 前記プリチャージ手段は、ゲート端子が前記カップリン
グノイズ検知手段の出力に接続されると共に、ソース端
子が電源に、ドレイン端子が前記第１のデータ配線にそ
れぞれ接続されたＰ型ＭＯＳＦＥＴで構成したことを特
徴とする請求項１または請求項２記載のデータ配線用誤
動作防止回路。 - 【請求項４】 前記カップリングノイズ検知手段は、第
１のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを直列に接続
して構成し、そのＮ型ＭＯＳＦＥＴのソース端子に前記
第２のデータ配線を、前記第１のＰ型ＭＯＳＦＥＴのソ
ース端子には電源を接続すると共に、該第１のＰ型ＭＯ
ＳＦＥＴとＮ型ＭＯＳＦＥＴの各々のゲート端子に前記
第１のデータ配線の電位を供給し且つ各ドレイン端子の
接続点を出力とし、 前記プリチャージ手段は、ゲート端子が前記カップリン
グノイズ検知手段の出力に接続されると共に、ソース端
子が電源に、ドレイン端子が前記第１のデータ配線にそ
れぞれ接続された第２のＰ型ＭＯＳＦＥＴで構成したこ
とを特徴とする請求項１または請求項２記載のデータ配
線用誤動作防止回路。 - 【請求項５】 前記第１のＰ型ＭＯＳＦＥＴのゲート端
子には、前記第１のデータ配線の電位を遅延素子を介し
て供給し、前記Ｎ型ＭＯＳＦＥＴのゲート端子には前記
第１のデータ配線の電位を直接供給するように構成した
ことを特徴とする請求項４記載のデータ配線用誤動作防
止回路。 - 【請求項６】 予め所定の低電位に設定され、複数の回
路ブロックを接続して信号の転送を行なうディスチャー
ジ型の複数のデータ配線において、 前記複数のデータ配線における近接した第１及び第２の
データ配線間に接続され、前記第１のデータ配線のデー
タ遷移が前記第１と第２のデータ配線間の容量に起因す
るカップリングノイズによるものか否かを検知するカッ
プリングノイズ検知手段と、 前記カップリングノイズ検知手段が前記第１のデータ配
線にカップリングノイズを検知した場合に、前記第１の
データ配線の電位を前記所定の低電位に戻すディスチャ
ージ手段とを設けたことを特徴とするデータ配線用誤動
作防止回路。 - 【請求項７】 前記カップリングノイズ検知手段は、前
記第１と第２のデータ配線の電位変化の遅延差を検出し
て前記カップリングノイズを検知する構成にしたことを
特徴とする請求項６記載のデータ配線用誤動作防止回
路。 - 【請求項８】 前記カップリングノイズ検知手段は、ゲ
ート端子が前記第１のデータ配線に、ソース端子が前記
第２のデータ配線にそれぞれ接続されたＰ型ＭＯＳＦＥ
Ｔで構成して、そのＰ型ＭＯＳＦＥＴのドレイン端子を
出力とし、 前記ディスチャージ手段は、ゲート端子が前記カップリ
ングノイズ検知手段の出力に接続されると共に、ソース
端子が接地電位に、ドレイン端子が前記第１のデータ配
線にそれぞれ接続されたＮ型ＭＯＳＦＥＴで構成したこ
とを特徴とする請求項６または請求項７記載のデータ配
線用誤動作防止回路。 - 【請求項９】 前記カップリングノイズ検知手段は、第
１のＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴを直列に接続
して構成し、そのＰ型ＭＯＳＦＥＴのソース端子に前記
第２のデータ配線を、前記第１のＮ型ＭＯＳＦＥＴのソ
ース端子には接地電位を接続すると共に、該第１のＮ型
ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴの各々のゲート端子に
前記第１のデータ配線の電位を供給し且つ各ドレイン端
子の接続点を出力とし、 前記ディスチャージ手段は、ゲート端子が前記カップリ
ングノイズ検知手段の出力に接続されると共に、ソース
端子が接地電位に、ドレイン端子が前記第１のデータ配
線にそれぞれ接続された第２のＮ型ＭＯＳＦＥＴで構成
したことを特徴とする請求項６または請求項７記載のデ
ータ配線用誤動作防止回路。 - 【請求項１０】 前記第１のＮ型ＭＯＳＦＥＴのゲート
端子には、前記第１のデータ配線の電位を遅延素子を介
して供給し、前記Ｐ型ＭＯＳＦＥＴのゲート端子には前
記第１のデータ配線の電位を直接供給するように構成し
たことを特徴とする請求項９記載のデータ配線用誤動作
防止回路。 - 【請求項１１】 複数の回路ブロックと、前記各回路ブ
ロックを接続して信号の転送を行なうプリチャージ型ま
たはディスチャージ型の複数のデータ配線とを備えた半
導体集積回路において、 前記複数のデータ配線に、請求項１または請求項６記載
のデータ配線用誤動作防止回路を所定の間隔をおいて複
数個接続したことを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8337156A JPH10177439A (ja) | 1996-12-17 | 1996-12-17 | データ配線用誤動作防止回路、及び半導体集積回路 |
| US08/992,543 US6097209A (en) | 1996-12-17 | 1997-12-17 | Erroneous operation protection circuit formed between data buses and intergrated circuit employing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8337156A JPH10177439A (ja) | 1996-12-17 | 1996-12-17 | データ配線用誤動作防止回路、及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10177439A true JPH10177439A (ja) | 1998-06-30 |
Family
ID=18305978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8337156A Pending JPH10177439A (ja) | 1996-12-17 | 1996-12-17 | データ配線用誤動作防止回路、及び半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6097209A (ja) |
| JP (1) | JPH10177439A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3784979B2 (ja) | 1999-02-09 | 2006-06-14 | 株式会社東芝 | バス駆動回路 |
| US6574127B2 (en) | 2001-03-29 | 2003-06-03 | Ibm Corporation | System and method for reducing noise of congested datalines in an eDRAM |
| JP2004178704A (ja) * | 2002-11-27 | 2004-06-24 | Renesas Technology Corp | 半導体回路装置 |
| US7196942B2 (en) * | 2004-10-20 | 2007-03-27 | Stmicroelectronics Pvt. Ltd. | Configuration memory structure |
| CN112712841A (zh) * | 2019-10-25 | 2021-04-27 | 长鑫存储技术(上海)有限公司 | 写操作电路、半导体存储器和写操作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140494A (ja) * | 1987-11-26 | 1989-06-01 | Mitsubishi Electric Corp | 半導体記憶装置の出力バッファ回路 |
| US5592104A (en) * | 1995-12-13 | 1997-01-07 | Lsi Logic Corporation | Output buffer having transmission gate and isolated supply terminals |
-
1996
- 1996-12-17 JP JP8337156A patent/JPH10177439A/ja active Pending
-
1997
- 1997-12-17 US US08/992,543 patent/US6097209A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6097209A (en) | 2000-08-01 |
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