JPH04239810A - 単相スタティックラッチ回路 - Google Patents
単相スタティックラッチ回路Info
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- JPH04239810A JPH04239810A JP3024179A JP2417991A JPH04239810A JP H04239810 A JPH04239810 A JP H04239810A JP 3024179 A JP3024179 A JP 3024179A JP 2417991 A JP2417991 A JP 2417991A JP H04239810 A JPH04239810 A JP H04239810A
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- mosfet
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- output
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- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000644 propagated effect Effects 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 101150079361 fet5 gene Proteins 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、単相ラッチ回路に係り
、特にＭＯＳＦＥＴで構成され集積回路に搭載するのに
好適な単相スタティックラッチ回路に関する。
、特にＭＯＳＦＥＴで構成され集積回路に搭載するのに
好適な単相スタティックラッチ回路に関する。
【０００２】
【従来の技術】図５は従来の単相スタティックラッチ回
路の一例のブロック図を、図６は図５の回路のトランジ
スタレベルの回路図を、図７はそのタイミングチャート
を示す。
路の一例のブロック図を、図６は図５の回路のトランジ
スタレベルの回路図を、図７はそのタイミングチャート
を示す。
【０００３】これらの各図において、クロック信号ＣＬ
Ｋ、データ入力ＩＮ、及びデータ出力ＯＵＴは共通であ
る。
Ｋ、データ入力ＩＮ、及びデータ出力ＯＵＴは共通であ
る。
【０００４】図５に示す単相スタティックラッチ回路は
、２ＯＲ２ＮＡＮＤ回路２０１、２０２及びインバータ
２０３で構成され、この回路を具体的に示す図６の単相
スタティックラッチ回路は、ｐ−ＭＯＳＦＥＴ３０１〜
３０７、及びｎ−ＭＯＳＦＥＴ３１１〜３１７で構成さ
れている。
、２ＯＲ２ＮＡＮＤ回路２０１、２０２及びインバータ
２０３で構成され、この回路を具体的に示す図６の単相
スタティックラッチ回路は、ｐ−ＭＯＳＦＥＴ３０１〜
３０７、及びｎ−ＭＯＳＦＥＴ３１１〜３１７で構成さ
れている。
【０００５】図５及び図６において、クロック信号ＣＬ
Ｋがローレベルのとき、データ出力ＯＵＴはデータ入力
ＩＮと等しくなり、クロック信号ＣＬＫがハイレベルの
とき、データ出力ＯＵＴは従前の状態が保持される。
Ｋがローレベルのとき、データ出力ＯＵＴはデータ入力
ＩＮと等しくなり、クロック信号ＣＬＫがハイレベルの
とき、データ出力ＯＵＴは従前の状態が保持される。
【０００６】
【発明が解決しようとする課題】上述した従来の単相ス
タティックラッチ回路では、クロック信号ＣＬＫをゲー
ト入力とするＭＯＳＦＥＴがラッチ回路１個当たり４個
必要であり、集積回路上で多数個のラッチ回路を使用し
た場合クロック信号線上の負荷容量が著しく増加する。
タティックラッチ回路では、クロック信号ＣＬＫをゲー
ト入力とするＭＯＳＦＥＴがラッチ回路１個当たり４個
必要であり、集積回路上で多数個のラッチ回路を使用し
た場合クロック信号線上の負荷容量が著しく増加する。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、クロック信号ＣＬＫをゲート入力とするＭ
ＯＳＦＥＴの数を低減し、集積回路上で多数個のラッチ
回路を使用した場合にもクロック信号線上の負荷容量の
増加が少なくて済む単相スタティックラッチ回路を提供
することを目的とする。
のであって、クロック信号ＣＬＫをゲート入力とするＭ
ＯＳＦＥＴの数を低減し、集積回路上で多数個のラッチ
回路を使用した場合にもクロック信号線上の負荷容量の
増加が少なくて済む単相スタティックラッチ回路を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る第１の発明
は、入力信号がゲートに入力されるインバータ構成の第
１導電型及び第２導電型の夫々第１及び第２のＭＯＳＦ
ＥＴのドレイン間、又は前記第１及び第２のＭＯＳＦＥ
Ｔの一方のＭＯＳＦＥＴと電源との間に直列的に、クロ
ック信号がゲートに入力される前記一方のＭＯＳＦＥＴ
と同じ導電型の第３のＭＯＳＦＥＴを接続して、ＭＯＳ
ＦＥＴを３段縦積み構造とし、その３段縦積み構造の前
記第１及び第２のＭＯＳＦＥＴの接続点を入力として第
１のインバータを接続し、この第１のインバータの出力
を入力として第２のインバータを接続し、この第２のイ
ンバータの出力を前記接続点に接続し、さらに、前記接
続点の信号がゲートに入力されるインバータ構成の前記
第１導電型及び第２導電型の夫々第４及び第５のＭＯＳ
ＦＥＴのドレイン間、又は前記第４及び第５のＭＯＳＦ
ＥＴの一方のＭＯＳＦＥＴと電源との間に直列的に、ク
ロック信号がゲートに入力される前記一方のＭＯＳＦＥ
Ｔと同じ導電型の第６のＭＯＳＦＥＴを接続して、ＭＯ
ＳＦＥＴを３段縦積み構造とし、その３段縦積み構造の
前記第４及び第５のＭＯＳＦＥＴの接続点をラッチ回路
の出力端子とし、この出力端子を入力として第３のイン
バータを接続し、この第３のインバータの出力を入力と
して第４のインバータを接続し、この第４のインバータ
の出力を前記ラッチ回路の出力端子に接続する構成とし
たことを特徴とする。
は、入力信号がゲートに入力されるインバータ構成の第
１導電型及び第２導電型の夫々第１及び第２のＭＯＳＦ
ＥＴのドレイン間、又は前記第１及び第２のＭＯＳＦＥ
Ｔの一方のＭＯＳＦＥＴと電源との間に直列的に、クロ
ック信号がゲートに入力される前記一方のＭＯＳＦＥＴ
と同じ導電型の第３のＭＯＳＦＥＴを接続して、ＭＯＳ
ＦＥＴを３段縦積み構造とし、その３段縦積み構造の前
記第１及び第２のＭＯＳＦＥＴの接続点を入力として第
１のインバータを接続し、この第１のインバータの出力
を入力として第２のインバータを接続し、この第２のイ
ンバータの出力を前記接続点に接続し、さらに、前記接
続点の信号がゲートに入力されるインバータ構成の前記
第１導電型及び第２導電型の夫々第４及び第５のＭＯＳ
ＦＥＴのドレイン間、又は前記第４及び第５のＭＯＳＦ
ＥＴの一方のＭＯＳＦＥＴと電源との間に直列的に、ク
ロック信号がゲートに入力される前記一方のＭＯＳＦＥ
Ｔと同じ導電型の第６のＭＯＳＦＥＴを接続して、ＭＯ
ＳＦＥＴを３段縦積み構造とし、その３段縦積み構造の
前記第４及び第５のＭＯＳＦＥＴの接続点をラッチ回路
の出力端子とし、この出力端子を入力として第３のイン
バータを接続し、この第３のインバータの出力を入力と
して第４のインバータを接続し、この第４のインバータ
の出力を前記ラッチ回路の出力端子に接続する構成とし
たことを特徴とする。
【０００９】本発明に係る第２の発明は、入力信号がゲ
ートに入力されるインバータ構成のｐ−ＭＯＳＦＥＴと
ｎ−ＭＯＳＦＥＴとのドレイン間、又はｐ−ＭＯＳＦＥ
Ｔと電源の高電位側との間に直列に、クロック信号がゲ
ートに入力されるｐ−ＭＯＳＦＥＴを接続して、ＭＯＳ
ＦＥＴを３段縦積み構造とし、その３段縦積み構造のｐ
−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴの接続点Ａを入力と
して第１のインバータを接続し、この第１のインバータ
の出力を入力として第２のインバータを接続し、この第
２のインバータの出力を、前記Ａ点に接続し、さらに、
前記Ａ点の信号がゲートに入力されるインバータ構成の
ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴとのドレイン間、
又はｐ−ＭＯＳＦＥＴと電源の高電位側との間に直列に
、クロック信号がゲートに入力されるｐ−ＭＯＳＦＥＴ
を接続して、ＭＯＳＦＥＴを３段縦積み構造とし、その
３段縦積み構造のｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴ
の接続点をラッチ回路の出力端子とし、この出力端子を
入力として第３のインバータを接続し、この第３のイン
バータの出力を入力として第４のインバータを接続し、
この第４のインバータの出力をラッチ回路の出力端子に
接続する構成としたことを特徴とする。
ートに入力されるインバータ構成のｐ−ＭＯＳＦＥＴと
ｎ−ＭＯＳＦＥＴとのドレイン間、又はｐ−ＭＯＳＦＥ
Ｔと電源の高電位側との間に直列に、クロック信号がゲ
ートに入力されるｐ−ＭＯＳＦＥＴを接続して、ＭＯＳ
ＦＥＴを３段縦積み構造とし、その３段縦積み構造のｐ
−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴの接続点Ａを入力と
して第１のインバータを接続し、この第１のインバータ
の出力を入力として第２のインバータを接続し、この第
２のインバータの出力を、前記Ａ点に接続し、さらに、
前記Ａ点の信号がゲートに入力されるインバータ構成の
ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴとのドレイン間、
又はｐ−ＭＯＳＦＥＴと電源の高電位側との間に直列に
、クロック信号がゲートに入力されるｐ−ＭＯＳＦＥＴ
を接続して、ＭＯＳＦＥＴを３段縦積み構造とし、その
３段縦積み構造のｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴ
の接続点をラッチ回路の出力端子とし、この出力端子を
入力として第３のインバータを接続し、この第３のイン
バータの出力を入力として第４のインバータを接続し、
この第４のインバータの出力をラッチ回路の出力端子に
接続する構成としたことを特徴とする。
【００１０】本発明に係る第３の発明は、入力信号がゲ
ートに入力されるインバータ構成のｐ−ＭＯＳＦＥＴと
ｎ−ＭＯＳＦＥＴとのドレイン間、又はｎ−ＭＯＳＦＥ
Ｔと電源の接地電位側との間に直列に、クロック信号が
ゲートに入力されるｎ−ＭＯＳＦＥＴを接続して、ＭＯ
ＳＦＥＴを３段縦積み構造とし、その３段縦積み構造の
ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴの接続点Ｂを入力
として第１のインバータを接続し、この第１のインバー
タの出力を入力として第２のインバータを接続し、この
第２のインバータの出力を、前記Ｂ点に接続し、さらに
、前記Ｂ点の信号がゲートに入力されるインバータ構成
のｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴとのドレイン間
、又はｎ−ＭＯＳＦＥＴと電源の接地電位側との間に直
列に、クロック信号がゲートに入力されるｎ−ＭＯＳＦ
ＥＴを接続して、ＭＯＳＦＥＴを３段縦積み構造とし、
その３段縦積み構造のｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦ
ＥＴの接続点をラッチ回路の出力端子とし、この出力端
子を入力として第３のインバータを接続し、この第３の
インバータの出力を入力として第４のインバータを接続
し、この第４のインバータの出力をラッチ回路の出力端
子に接続する構成としたことを特徴とする。
ートに入力されるインバータ構成のｐ−ＭＯＳＦＥＴと
ｎ−ＭＯＳＦＥＴとのドレイン間、又はｎ−ＭＯＳＦＥ
Ｔと電源の接地電位側との間に直列に、クロック信号が
ゲートに入力されるｎ−ＭＯＳＦＥＴを接続して、ＭＯ
ＳＦＥＴを３段縦積み構造とし、その３段縦積み構造の
ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴの接続点Ｂを入力
として第１のインバータを接続し、この第１のインバー
タの出力を入力として第２のインバータを接続し、この
第２のインバータの出力を、前記Ｂ点に接続し、さらに
、前記Ｂ点の信号がゲートに入力されるインバータ構成
のｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴとのドレイン間
、又はｎ−ＭＯＳＦＥＴと電源の接地電位側との間に直
列に、クロック信号がゲートに入力されるｎ−ＭＯＳＦ
ＥＴを接続して、ＭＯＳＦＥＴを３段縦積み構造とし、
その３段縦積み構造のｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦ
ＥＴの接続点をラッチ回路の出力端子とし、この出力端
子を入力として第３のインバータを接続し、この第３の
インバータの出力を入力として第４のインバータを接続
し、この第４のインバータの出力をラッチ回路の出力端
子に接続する構成としたことを特徴とする。
【００１１】
【作用】本発明の単相スタティックラッチ回路において
は、入力信号がゲートに入力されるインバータ構成の第
１導電型及び第２導電型の夫々第１及び第２のＭＯＳＦ
ＥＴのドレイン間、又は前記第１及び第２のＭＯＳＦＥ
Ｔの一方のＭＯＳＦＥＴと電源との間に直列的に、クロ
ック信号がゲートに入力される前記一方のＭＯＳＦＥＴ
と同じ導電型の第３のＭＯＳＦＥＴを接続して、ＭＯＳ
ＦＥＴを３段縦積み構造とし、その３段縦積み構造の前
記第１及び第２のＭＯＳＦＥＴの接続点を入力として第
１のインバータを接続し、この第１のインバータの出力
を入力として第２のインバータを接続し、この第２のイ
ンバータの出力を前記接続点に接続し、さらに、前記接
続点の信号がゲートに入力されるインバータ構成の前記
第１導電型及び第２導電型の夫々第４及び第５のＭＯＳ
ＦＥＴのドレイン間、又は前記第４及び第５のＭＯＳＦ
ＥＴの一方のＭＯＳＦＥＴと電源との間に直列的に、ク
ロック信号がゲートに入力される前記一方のＭＯＳＦＥ
Ｔと同じ導電型の第６のＭＯＳＦＥＴを接続して、ＭＯ
ＳＦＥＴを３段縦積み構造とし、その３段縦積み構造の
前記第４及び第５のＭＯＳＦＥＴの接続点をラッチ回路
の出力端子とし、この出力端子を入力として第３のイン
バータを接続し、この第３のインバータの出力を入力と
して第４のインバータを接続し、この第４のインバータ
の出力を前記ラッチ回路の出力端子に接続することによ
り単相スタティックラッチ回路を構成したので、クロッ
ク信号の直接入力が必要なＭＯＳＦＥＴが２個で済む。
は、入力信号がゲートに入力されるインバータ構成の第
１導電型及び第２導電型の夫々第１及び第２のＭＯＳＦ
ＥＴのドレイン間、又は前記第１及び第２のＭＯＳＦＥ
Ｔの一方のＭＯＳＦＥＴと電源との間に直列的に、クロ
ック信号がゲートに入力される前記一方のＭＯＳＦＥＴ
と同じ導電型の第３のＭＯＳＦＥＴを接続して、ＭＯＳ
ＦＥＴを３段縦積み構造とし、その３段縦積み構造の前
記第１及び第２のＭＯＳＦＥＴの接続点を入力として第
１のインバータを接続し、この第１のインバータの出力
を入力として第２のインバータを接続し、この第２のイ
ンバータの出力を前記接続点に接続し、さらに、前記接
続点の信号がゲートに入力されるインバータ構成の前記
第１導電型及び第２導電型の夫々第４及び第５のＭＯＳ
ＦＥＴのドレイン間、又は前記第４及び第５のＭＯＳＦ
ＥＴの一方のＭＯＳＦＥＴと電源との間に直列的に、ク
ロック信号がゲートに入力される前記一方のＭＯＳＦＥ
Ｔと同じ導電型の第６のＭＯＳＦＥＴを接続して、ＭＯ
ＳＦＥＴを３段縦積み構造とし、その３段縦積み構造の
前記第４及び第５のＭＯＳＦＥＴの接続点をラッチ回路
の出力端子とし、この出力端子を入力として第３のイン
バータを接続し、この第３のインバータの出力を入力と
して第４のインバータを接続し、この第４のインバータ
の出力を前記ラッチ回路の出力端子に接続することによ
り単相スタティックラッチ回路を構成したので、クロッ
ク信号の直接入力が必要なＭＯＳＦＥＴが２個で済む。
【００１２】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【００１３】図１は、本発明の第１の実施例に係る単相
スタティックラッチ回路の構成を示し、図２はそのタイ
ミングチャートを示す。
スタティックラッチ回路の構成を示し、図２はそのタイ
ミングチャートを示す。
【００１４】図１に示す単相スタティックラッチ回路は
、ｐ−ＭＯＳＦＥＴ１〜４、ｎ−ＭＯＳＦＥＴ５，６、
ＭＯＳＦＥＴで構成されたインバータ７，９、及びＭＯ
ＳＦＥＴ１〜６に比して電流供給能力の小さいＭＯＳＦ
ＥＴで構成されたインバータ８，１０で構成され、デー
タ入力ＩＮ、クロック信号ＣＬＫ、及びデータ出力ＯＵ
Ｔは図５、図６の場合と同様である。
、ｐ−ＭＯＳＦＥＴ１〜４、ｎ−ＭＯＳＦＥＴ５，６、
ＭＯＳＦＥＴで構成されたインバータ７，９、及びＭＯ
ＳＦＥＴ１〜６に比して電流供給能力の小さいＭＯＳＦ
ＥＴで構成されたインバータ８，１０で構成され、デー
タ入力ＩＮ、クロック信号ＣＬＫ、及びデータ出力ＯＵ
Ｔは図５、図６の場合と同様である。
【００１５】即ち、図１では、データ入力ＩＮの入力信
号がゲートに入力されるインバータ構成のｐ−ＭＯＳＦ
ＥＴ１とｎ−ＭＯＳＦＥＴ５とのドレイン間に直列に、
クロック信号ＣＬＫがゲートに入力されるｐ−ＭＯＳＦ
ＥＴ２を接続して、ＭＯＳＦＥＴを３段縦積み構造とし
、その３段縦積み構造のｐ−ＭＯＳＦＥＴ２とｎ−ＭＯ
ＳＦＥＴ５の接続点Ａを入力としてインバータ７を接続
し、このインバータ７の出力を入力としてインバータ８
を接続し、このインバータ８の出力を、前記Ａ点に接続
し、さらに、前記Ａ点の信号がゲートに入力されるイン
バータ構成のｐ−ＭＯＳＦＥＴ３とｎ−ＭＯＳＦＥＴ６
とのドレイン間に直列に、クロック信号ＣＬＫがゲート
に入力されるｐ−ＭＯＳＦＥＴ４を接続して、ＭＯＳＦ
ＥＴを３段縦積み構造とし、その３段縦積み構造のｐ−
ＭＯＳＦＥＴ４とｎ−ＭＯＳＦＥＴ６の接続点をラッチ
回路のデータ出力ＯＵＴの出力端子とし、この出力端子
を入力としてインバータ９を接続し、このインバータ９
の出力を入力としてインバータ１０を接続し、このイン
バータ１０の出力をラッチ回路の出力端子に接続する。
号がゲートに入力されるインバータ構成のｐ−ＭＯＳＦ
ＥＴ１とｎ−ＭＯＳＦＥＴ５とのドレイン間に直列に、
クロック信号ＣＬＫがゲートに入力されるｐ−ＭＯＳＦ
ＥＴ２を接続して、ＭＯＳＦＥＴを３段縦積み構造とし
、その３段縦積み構造のｐ−ＭＯＳＦＥＴ２とｎ−ＭＯ
ＳＦＥＴ５の接続点Ａを入力としてインバータ７を接続
し、このインバータ７の出力を入力としてインバータ８
を接続し、このインバータ８の出力を、前記Ａ点に接続
し、さらに、前記Ａ点の信号がゲートに入力されるイン
バータ構成のｐ−ＭＯＳＦＥＴ３とｎ−ＭＯＳＦＥＴ６
とのドレイン間に直列に、クロック信号ＣＬＫがゲート
に入力されるｐ−ＭＯＳＦＥＴ４を接続して、ＭＯＳＦ
ＥＴを３段縦積み構造とし、その３段縦積み構造のｐ−
ＭＯＳＦＥＴ４とｎ−ＭＯＳＦＥＴ６の接続点をラッチ
回路のデータ出力ＯＵＴの出力端子とし、この出力端子
を入力としてインバータ９を接続し、このインバータ９
の出力を入力としてインバータ１０を接続し、このイン
バータ１０の出力をラッチ回路の出力端子に接続する。
【００１６】初期状態を、データ入力ＩＮがローレベル
（以下、「“０”」と称する）、図示Ａ点がハイレベル
（以下、「“１”」と称する）、データ出力ＯＵＴが“
０”とする。
（以下、「“０”」と称する）、図示Ａ点がハイレベル
（以下、「“１”」と称する）、データ出力ＯＵＴが“
０”とする。
【００１７】クロック信号ＣＬＫが“１”のとき、デー
タ入力ＩＮが“０”であれば、ＭＯＳＦＥＴ１は導通す
るが、ＭＯＳＦＥＴ２，５は非導通でありＡ点はインバ
ータ７，８により“１”が保持されている。このとき、
ＭＯＳＦＥＴ３，４は非導通で、ＭＯＳＦＥＴ６は導通
しているが、データ出力ＯＵＴは、もともと“０”なの
で変化がない。
タ入力ＩＮが“０”であれば、ＭＯＳＦＥＴ１は導通す
るが、ＭＯＳＦＥＴ２，５は非導通でありＡ点はインバ
ータ７，８により“１”が保持されている。このとき、
ＭＯＳＦＥＴ３，４は非導通で、ＭＯＳＦＥＴ６は導通
しているが、データ出力ＯＵＴは、もともと“０”なの
で変化がない。
【００１８】次に、クロック信号ＣＬＫが“０”となる
と、ＭＯＳＦＥＴ１，２が導通するが、Ａ点の電位はも
ともと“１”であるため変化がない。ＭＯＳＦＥＴ４は
導通するが、ＭＯＳＦＥＴ３が非導通であり、ＭＯＳＦ
ＥＴ６は導通しているため、データ出力ＯＵＴの電位は
“０”のままである。
と、ＭＯＳＦＥＴ１，２が導通するが、Ａ点の電位はも
ともと“１”であるため変化がない。ＭＯＳＦＥＴ４は
導通するが、ＭＯＳＦＥＴ３が非導通であり、ＭＯＳＦ
ＥＴ６は導通しているため、データ出力ＯＵＴの電位は
“０”のままである。
【００１９】次に、クロック信号ＣＬＫが“１”となる
と、ＭＯＳＦＥＴ２，５が非導通であるためＡ点はイン
バータ７，８で“１”を保持する。ＭＯＳＦＥＴ４が非
導通となるが、ＭＯＳＦＥＴ６が導通しており、データ
出力ＯＵＴは“０”で変化がない。
と、ＭＯＳＦＥＴ２，５が非導通であるためＡ点はイン
バータ７，８で“１”を保持する。ＭＯＳＦＥＴ４が非
導通となるが、ＭＯＳＦＥＴ６が導通しており、データ
出力ＯＵＴは“０”で変化がない。
【００２０】次に、データ入力ＩＮが“１”になると、
ＭＯＳＦＥＴ１，２は非導通で、ＭＯＳＦＥＴ５が導通
する。このとき、インバータ８は電流供給能力が低く作
られているためＡ点はＭＯＳＦＥＴ５により接地電位に
引き下げられ、インバータ７の出力は“１”、インバー
タ８の出力は“０”に夫々反転する。この結果、ＭＯＳ
ＦＥＴ３が導通し、ＭＯＳＦＥＴ６は非導通となるが、
ＭＯＳＦＥＴ４は非導通のままであるため、データ出力
ＯＵＴはインバータ９，１０により“０”が保持される
。
ＭＯＳＦＥＴ１，２は非導通で、ＭＯＳＦＥＴ５が導通
する。このとき、インバータ８は電流供給能力が低く作
られているためＡ点はＭＯＳＦＥＴ５により接地電位に
引き下げられ、インバータ７の出力は“１”、インバー
タ８の出力は“０”に夫々反転する。この結果、ＭＯＳ
ＦＥＴ３が導通し、ＭＯＳＦＥＴ６は非導通となるが、
ＭＯＳＦＥＴ４は非導通のままであるため、データ出力
ＯＵＴはインバータ９，１０により“０”が保持される
。
【００２１】次に、クロック信号ＣＬＫが“０”になる
と、ＭＯＳＦＥＴ２が導通するが、ＭＯＳＦＥＴ１が非
導通のため、Ａ点の電位は“０”のままで変化がない。 ＭＯＳＦＥＴ３は導通したままで、ＭＯＳＦＥＴ４が導
通する。このとき、インバータ１０は電流供給能力が低
く作られているためデータ出力ＯＵＴはＭＯＳＦＥＴ３
，４により電源電位に引き上げられ、インバータ９の出
力は“０”、インバータ１０の出力は“１”に夫々反転
する。
と、ＭＯＳＦＥＴ２が導通するが、ＭＯＳＦＥＴ１が非
導通のため、Ａ点の電位は“０”のままで変化がない。 ＭＯＳＦＥＴ３は導通したままで、ＭＯＳＦＥＴ４が導
通する。このとき、インバータ１０は電流供給能力が低
く作られているためデータ出力ＯＵＴはＭＯＳＦＥＴ３
，４により電源電位に引き上げられ、インバータ９の出
力は“０”、インバータ１０の出力は“１”に夫々反転
する。
【００２２】次に、クロック信号ＣＬＫが“１”になる
と、ＭＯＳＦＥＴ２が非導通になるが、ＭＯＳＦＥＴ５
が導通しているため、Ａ点の電位は“０”のままで変化
はない。ＭＯＳＦＥＴ４も非導通となるが、データ出力
ＯＵＴはインバータ９，１０で“１”に保持されている
。
と、ＭＯＳＦＥＴ２が非導通になるが、ＭＯＳＦＥＴ５
が導通しているため、Ａ点の電位は“０”のままで変化
はない。ＭＯＳＦＥＴ４も非導通となるが、データ出力
ＯＵＴはインバータ９，１０で“１”に保持されている
。
【００２３】次に、データ入力ＩＮが“０”になると、
ＭＯＳＦＥＴ１が導通し、ＭＯＳＦＥＴ５が非導通とな
り、ＭＯＳＦＥＴ２は非導通のままであるので、Ａ点は
インバータ７，８で“０”を保持している。ＭＯＳＦＥ
Ｔ３が導通、ＭＯＳＦＥＴ４，６が非導通と状態が変わ
らず、データ出力ＯＵＴはインバータ９，１０で“１”
に保持されている。
ＭＯＳＦＥＴ１が導通し、ＭＯＳＦＥＴ５が非導通とな
り、ＭＯＳＦＥＴ２は非導通のままであるので、Ａ点は
インバータ７，８で“０”を保持している。ＭＯＳＦＥ
Ｔ３が導通、ＭＯＳＦＥＴ４，６が非導通と状態が変わ
らず、データ出力ＯＵＴはインバータ９，１０で“１”
に保持されている。
【００２４】次に、クロック信号ＣＬＫが“０”になる
と、ＭＯＳＦＥＴ２，４が導通する。このとき、インバ
ータ８は電流供給能力が低く作られているためＡ点はＭ
ＯＳＦＥＴ１，２により電源電位に引き上げられ、イン
バータ７の出力は“０”、インバータ８の出力は“１”
に夫々反転する。この結果、ＭＯＳＦＥＴ３は非導通と
なり、ＭＯＳＦＥＴ６が導通する。このとき、インバー
タ１０は電流供給能力が低く作られているためデータ出
力ＯＵＴはＭＯＳＦＥＴ６により接地電位に引き下げら
れ、インバータ９の出力は“１”、インバータ１０の出
力は“０”に夫々反転する。
と、ＭＯＳＦＥＴ２，４が導通する。このとき、インバ
ータ８は電流供給能力が低く作られているためＡ点はＭ
ＯＳＦＥＴ１，２により電源電位に引き上げられ、イン
バータ７の出力は“０”、インバータ８の出力は“１”
に夫々反転する。この結果、ＭＯＳＦＥＴ３は非導通と
なり、ＭＯＳＦＥＴ６が導通する。このとき、インバー
タ１０は電流供給能力が低く作られているためデータ出
力ＯＵＴはＭＯＳＦＥＴ６により接地電位に引き下げら
れ、インバータ９の出力は“１”、インバータ１０の出
力は“０”に夫々反転する。
【００２５】次に、データ入力ＩＮが“１”になると、
ＭＯＳＦＥＴ２が非導通となり、ＭＯＳＦＥＴ５が導通
する。前述したようにＡ点はＭＯＳＦＥＴ５により接地
電位に引き下げられ、インバータ７，８は反転する。こ
の結果、ＭＯＳＦＥＴ３が導通し、ＭＯＳＦＥＴ６は非
導通となり、データ出力ＯＵＴはＭＯＳＦＥＴ３，４に
より電源電位に引き上げられ、インバータ９，１０は反
転する。
ＭＯＳＦＥＴ２が非導通となり、ＭＯＳＦＥＴ５が導通
する。前述したようにＡ点はＭＯＳＦＥＴ５により接地
電位に引き下げられ、インバータ７，８は反転する。こ
の結果、ＭＯＳＦＥＴ３が導通し、ＭＯＳＦＥＴ６は非
導通となり、データ出力ＯＵＴはＭＯＳＦＥＴ３，４に
より電源電位に引き上げられ、インバータ９，１０は反
転する。
【００２６】次に、データ入力ＩＮが“０”になると、
ＭＯＳＦＥＴ１が導通し、ＭＯＳＦＥＴ５が非導通とな
り、Ａ点はＭＯＳＦＥＴ１，２により電源電位に引き上
げられ、インバータ７，８は反転する。この結果、ＭＯ
ＳＦＥＴ３は、非導通となり、ＭＯＳＦＥＴ６が導通し
、データ出力ＯＵＴはＭＯＳＦＥＴ６により接地電位に
引き下げられ、インバータ９，１０は反転する。
ＭＯＳＦＥＴ１が導通し、ＭＯＳＦＥＴ５が非導通とな
り、Ａ点はＭＯＳＦＥＴ１，２により電源電位に引き上
げられ、インバータ７，８は反転する。この結果、ＭＯ
ＳＦＥＴ３は、非導通となり、ＭＯＳＦＥＴ６が導通し
、データ出力ＯＵＴはＭＯＳＦＥＴ６により接地電位に
引き下げられ、インバータ９，１０は反転する。
【００２７】上述のように、本実施例のラッチ回路は、
クロック信号ＣＬＫが“１”のときには前回のデータを
保持し、クロック信号ＣＬＫが“０”のときには入力端
子の信号をそのまま出力端子に伝播する。
クロック信号ＣＬＫが“１”のときには前回のデータを
保持し、クロック信号ＣＬＫが“０”のときには入力端
子の信号をそのまま出力端子に伝播する。
【００２８】なお、この第１の実施例において、クロッ
ク信号ＣＬＫがゲートに入力されるｐ−ＭＯＳＦＥＴ２
を、インバータ構成のｐ−ＭＯＳＦＥＴ１とｎ−ＭＯＳ
ＦＥＴ５とのドレイン間に直列に接続し、クロック信号
ＣＬＫがゲートに入力されるｐ−ＭＯＳＦＥＴ４を、イ
ンバータ構成のｐ−ＭＯＳＦＥＴ３とｎ−ＭＯＳＦＥＴ
６とのドレイン間に直列に接続する代わりに、クロック
信号ＣＬＫがゲートに入力されるｐ−ＭＯＳＦＥＴを、
インバータ構成のｐ−ＭＯＳＦＥＴ及びｎ−ＭＯＳＦＥ
Ｔのｐ−ＭＯＳＦＥＴと電源の高電位点との間に直列に
接続し、クロック信号ＣＬＫがゲートに入力されるｐ−
ＭＯＳＦＥＴを、インバータ構成のｐ−ＭＯＳＦＥＴ及
びｎ−ＭＯＳＦＥＴのｐ−ＭＯＳＦＥＴと電源の高電位
点との間に直列に接続してもよい。
ク信号ＣＬＫがゲートに入力されるｐ−ＭＯＳＦＥＴ２
を、インバータ構成のｐ−ＭＯＳＦＥＴ１とｎ−ＭＯＳ
ＦＥＴ５とのドレイン間に直列に接続し、クロック信号
ＣＬＫがゲートに入力されるｐ−ＭＯＳＦＥＴ４を、イ
ンバータ構成のｐ−ＭＯＳＦＥＴ３とｎ−ＭＯＳＦＥＴ
６とのドレイン間に直列に接続する代わりに、クロック
信号ＣＬＫがゲートに入力されるｐ−ＭＯＳＦＥＴを、
インバータ構成のｐ−ＭＯＳＦＥＴ及びｎ−ＭＯＳＦＥ
Ｔのｐ−ＭＯＳＦＥＴと電源の高電位点との間に直列に
接続し、クロック信号ＣＬＫがゲートに入力されるｐ−
ＭＯＳＦＥＴを、インバータ構成のｐ−ＭＯＳＦＥＴ及
びｎ−ＭＯＳＦＥＴのｐ−ＭＯＳＦＥＴと電源の高電位
点との間に直列に接続してもよい。
【００２９】図３は、本発明の第２の実施例に係る単相
スタティックラッチ回路の構成を示し、図４にはそのタ
イミングチャートを示す。
スタティックラッチ回路の構成を示し、図４にはそのタ
イミングチャートを示す。
【００３０】図３に示す単相スタティックラッチ回路は
、ｐ−ＭＯＳＦＥＴ１０１，１０２、ｎ−ＭＯＳＦＥＴ
１０３〜１０６、ＭＯＳＦＥＴで構成されたインバータ
１０７，１０９、ＭＯＳＦＥＴ１０１〜１０６に比して
電流供給能力の小さいＭＯＳＦＥＴで構成されたインバ
ータ１０８，１１０で構成される。
、ｐ−ＭＯＳＦＥＴ１０１，１０２、ｎ−ＭＯＳＦＥＴ
１０３〜１０６、ＭＯＳＦＥＴで構成されたインバータ
１０７，１０９、ＭＯＳＦＥＴ１０１〜１０６に比して
電流供給能力の小さいＭＯＳＦＥＴで構成されたインバ
ータ１０８，１１０で構成される。
【００３１】即ち、図３では、データ入力ＩＮの入力信
号がゲートに入力されるインバータ構成のｐ−ＭＯＳＦ
ＥＴ１０１とｎ−ＭＯＳＦＥＴ１０４とのドレイン間に
直列に、クロック信号ＣＬＫがゲートに入力されるｎ−
ＭＯＳＦＥＴ１０３を接続して、ＭＯＳＦＥＴを３段縦
積み構造とし、その３段縦積み構造のｐ−ＭＯＳＦＥＴ
１０１とｎ−ＭＯＳＦＥＴ１０３の接続点Ｂを入力とし
てインバータ１０７を接続し、このインバータ１０７の
出力を入力としてインバータ１０８を接続し、このイン
バータ１０８の出力を、前記Ｂ点に接続し、さらに、前
記Ｂ点の信号がゲートに入力されるインバータ構成のｐ
−ＭＯＳＦＥＴ１０２とｎ−ＭＯＳＦＥＴ１０６とのド
レイン間に直列に、クロック信号ＣＬＫがゲートに入力
されるｎ−ＭＯＳＦＥＴ１０５を接続して、ＭＯＳＦＥ
Ｔを３段縦積み構造とし、その３段縦積み構造のｐ−Ｍ
ＯＳＦＥＴ１０２とｎ−ＭＯＳＦＥＴ１０５の接続点を
ラッチ回路のデータ出力ＯＵＴの出力端子とし、この出
力端子を入力としてインバータ１０９を接続し、このイ
ンバータ１０９の出力を入力としてインバータ１１０を
接続し、このインバータ１１０の出力をラッチ回路の出
力端子に接続する。初期状態を、データ入力ＩＮが“０
”、Ｂ点が“１”、ＯＵＴが“０”とする。
号がゲートに入力されるインバータ構成のｐ−ＭＯＳＦ
ＥＴ１０１とｎ−ＭＯＳＦＥＴ１０４とのドレイン間に
直列に、クロック信号ＣＬＫがゲートに入力されるｎ−
ＭＯＳＦＥＴ１０３を接続して、ＭＯＳＦＥＴを３段縦
積み構造とし、その３段縦積み構造のｐ−ＭＯＳＦＥＴ
１０１とｎ−ＭＯＳＦＥＴ１０３の接続点Ｂを入力とし
てインバータ１０７を接続し、このインバータ１０７の
出力を入力としてインバータ１０８を接続し、このイン
バータ１０８の出力を、前記Ｂ点に接続し、さらに、前
記Ｂ点の信号がゲートに入力されるインバータ構成のｐ
−ＭＯＳＦＥＴ１０２とｎ−ＭＯＳＦＥＴ１０６とのド
レイン間に直列に、クロック信号ＣＬＫがゲートに入力
されるｎ−ＭＯＳＦＥＴ１０５を接続して、ＭＯＳＦＥ
Ｔを３段縦積み構造とし、その３段縦積み構造のｐ−Ｍ
ＯＳＦＥＴ１０２とｎ−ＭＯＳＦＥＴ１０５の接続点を
ラッチ回路のデータ出力ＯＵＴの出力端子とし、この出
力端子を入力としてインバータ１０９を接続し、このイ
ンバータ１０９の出力を入力としてインバータ１１０を
接続し、このインバータ１１０の出力をラッチ回路の出
力端子に接続する。初期状態を、データ入力ＩＮが“０
”、Ｂ点が“１”、ＯＵＴが“０”とする。
【００３２】クロック信号ＣＬＫが“０”のとき、デー
タ入力ＩＮが“０”であれば、ＭＯＳＦＥＴ１０３，１
０４は非導通で、ＭＯＳＦＥＴ１０１は導通しているが
、Ｂ点は、もともと“１”なので変化がない。このとき
、ＭＯＳＦＥＴ１０６は導通しているが、ＭＯＳＦＥＴ
１０２，１０５は非導通であり、データ出力ＯＵＴは、
インバータ１０９，１１０により“０”を保持する。
タ入力ＩＮが“０”であれば、ＭＯＳＦＥＴ１０３，１
０４は非導通で、ＭＯＳＦＥＴ１０１は導通しているが
、Ｂ点は、もともと“１”なので変化がない。このとき
、ＭＯＳＦＥＴ１０６は導通しているが、ＭＯＳＦＥＴ
１０２，１０５は非導通であり、データ出力ＯＵＴは、
インバータ１０９，１１０により“０”を保持する。
【００３３】次に、クロック信号ＣＬＫが“１”となる
と、ＭＯＳＦＥＴ１０３が導通するが、ＭＯＳＦＥＴ１
０１が導通、ＭＯＳＦＥＴ１０４が非導通であるためＢ
点の電位は“１”のまま変化がない。ＭＯＳＦＥＴ１０
５は導通し、ＭＯＳＦＥＴ１０２は非導通、ＭＯＳＦＥ
Ｔ１０６は導通であり、データ出力ＯＵＴの電位は“０
”のままで変化がない。
と、ＭＯＳＦＥＴ１０３が導通するが、ＭＯＳＦＥＴ１
０１が導通、ＭＯＳＦＥＴ１０４が非導通であるためＢ
点の電位は“１”のまま変化がない。ＭＯＳＦＥＴ１０
５は導通し、ＭＯＳＦＥＴ１０２は非導通、ＭＯＳＦＥ
Ｔ１０６は導通であり、データ出力ＯＵＴの電位は“０
”のままで変化がない。
【００３４】次に、クロック信号ＣＬＫが“０”となる
と、ＭＯＳＦＥＴ１０３が非導通となるがＢ点は“１”
のまま変化がない。また、ＭＯＳＦＥＴ１０５が非導通
となるが、データ出力ＯＵＴはインバータ１０９，１１
０により“０”を保持する。次に、データ入力ＩＮが“
１”になると、ＭＯＳＦＥＴ１０１が非導通となり、Ｍ
ＯＳＦＥＴ１０４が導通するが、ＭＯＳＦＥＴ１０３が
非導通のためＢ点はインバータ１０７，１０８により“
１”を保持する。データ出力ＯＵＴはインバータ１０９
，１１０により“０”を保持する。
と、ＭＯＳＦＥＴ１０３が非導通となるがＢ点は“１”
のまま変化がない。また、ＭＯＳＦＥＴ１０５が非導通
となるが、データ出力ＯＵＴはインバータ１０９，１１
０により“０”を保持する。次に、データ入力ＩＮが“
１”になると、ＭＯＳＦＥＴ１０１が非導通となり、Ｍ
ＯＳＦＥＴ１０４が導通するが、ＭＯＳＦＥＴ１０３が
非導通のためＢ点はインバータ１０７，１０８により“
１”を保持する。データ出力ＯＵＴはインバータ１０９
，１１０により“０”を保持する。
【００３５】次に、クロック信号ＣＬＫが“１”になる
と、ＭＯＳＦＥＴ１０３，１０５が導通する。このとき
、インバータ１０８は電流供給能力が低く作られている
ためＢ点はＭＯＳＦＥＴ１０３，１０４により接地電位
に引き下げられ、インバータ１０７の出力は“１”、イ
ンバータ１０８の出力は“０”に夫々反転する。この結
果、ＭＯＳＦＥＴ１０２が導通し、ＭＯＳＦＥＴ１０６
が非導通となる。このとき、インバータ１１０は電流供
給能力が低く作られているためデータ出力ＯＵＴはＭＯ
ＳＦＥＴ１０２により電源電位に引き上げられ、インバ
ータ１０９の出力は“０”、インバータ１１０の出力は
“１”に夫々反転する。
と、ＭＯＳＦＥＴ１０３，１０５が導通する。このとき
、インバータ１０８は電流供給能力が低く作られている
ためＢ点はＭＯＳＦＥＴ１０３，１０４により接地電位
に引き下げられ、インバータ１０７の出力は“１”、イ
ンバータ１０８の出力は“０”に夫々反転する。この結
果、ＭＯＳＦＥＴ１０２が導通し、ＭＯＳＦＥＴ１０６
が非導通となる。このとき、インバータ１１０は電流供
給能力が低く作られているためデータ出力ＯＵＴはＭＯ
ＳＦＥＴ１０２により電源電位に引き上げられ、インバ
ータ１０９の出力は“０”、インバータ１１０の出力は
“１”に夫々反転する。
【００３６】次に、クロック信号ＣＬＫが“０”になる
と、ＭＯＳＦＥＴ１０３が非導通になり、Ａ点の電位は
インバータ１０７，１０８により“０”を保持する。Ｍ
ＯＳＦＥＴ１０５も非導通となるが、データ出力ＯＵＴ
は“１”のままで変化がない。
と、ＭＯＳＦＥＴ１０３が非導通になり、Ａ点の電位は
インバータ１０７，１０８により“０”を保持する。Ｍ
ＯＳＦＥＴ１０５も非導通となるが、データ出力ＯＵＴ
は“１”のままで変化がない。
【００３７】次に、データ入力ＩＮが“０”になると、
ＭＯＳＦＥＴ１０１が導通し、ＭＯＳＦＥＴ１０４が非
導通となる。このとき、インバータ１０８は電流供給能
力が低く作られているためＢ点はＭＯＳＦＥＴ１０１に
より電源電位に引き上げられ、インバータ１０７の出力
は“０”、インバータ１０８の出力は“１”に夫々反転
する。この結果、ＭＯＳＦＥＴ１０２が非導通となり、
ＭＯＳＦＥＴ１０６が導通するが、ＭＯＳＦＥＴ１０５
が非導通であるため、データ出力ＯＵＴはインバータ１
０９，１１０により“１”を保持する。
ＭＯＳＦＥＴ１０１が導通し、ＭＯＳＦＥＴ１０４が非
導通となる。このとき、インバータ１０８は電流供給能
力が低く作られているためＢ点はＭＯＳＦＥＴ１０１に
より電源電位に引き上げられ、インバータ１０７の出力
は“０”、インバータ１０８の出力は“１”に夫々反転
する。この結果、ＭＯＳＦＥＴ１０２が非導通となり、
ＭＯＳＦＥＴ１０６が導通するが、ＭＯＳＦＥＴ１０５
が非導通であるため、データ出力ＯＵＴはインバータ１
０９，１１０により“１”を保持する。
【００３８】次に、クロック信号ＣＬＫが“１”になる
と、ＭＯＳＦＥＴ１０３が導通するがＡ点は“１”のま
まであり変化しない。ＭＯＳＦＥＴ１０５も導通する。 このとき、インバータ１１０は電流供給能力が低く作ら
れているためデータ出力ＯＵＴはＭＯＳＦＥＴ１０５，
１０６により接地電位に引き下げられ、インバータ１０
９の出力は“１”、インバータ１１０の出力は“０”に
夫々反転する。
と、ＭＯＳＦＥＴ１０３が導通するがＡ点は“１”のま
まであり変化しない。ＭＯＳＦＥＴ１０５も導通する。 このとき、インバータ１１０は電流供給能力が低く作ら
れているためデータ出力ＯＵＴはＭＯＳＦＥＴ１０５，
１０６により接地電位に引き下げられ、インバータ１０
９の出力は“１”、インバータ１１０の出力は“０”に
夫々反転する。
【００３９】次に、データ入力ＩＮが“１”になると、
ＭＯＳＦＥＴ１０１が非導通となり、ＭＯＳＦＥＴ１０
４が導通する。前述したようにＢ点はＭＯＳＦＥＴ１０
３，１０４により接地電位に引き下げられ、インバータ
１０７，１０８は反転する。この結果、ＭＯＳＦＥＴ１
０２が導通し、ＭＯＳＦＥＴ１０６は非導通となり、デ
ータ出力ＯＵＴはＭＯＳＦＥＴ１０２により電源電位に
引き上げられ、インバータ１０９，１１０は反転する。
ＭＯＳＦＥＴ１０１が非導通となり、ＭＯＳＦＥＴ１０
４が導通する。前述したようにＢ点はＭＯＳＦＥＴ１０
３，１０４により接地電位に引き下げられ、インバータ
１０７，１０８は反転する。この結果、ＭＯＳＦＥＴ１
０２が導通し、ＭＯＳＦＥＴ１０６は非導通となり、デ
ータ出力ＯＵＴはＭＯＳＦＥＴ１０２により電源電位に
引き上げられ、インバータ１０９，１１０は反転する。
【００４０】次に、データ入力ＩＮが“０”になると、
ＭＯＳＦＥＴ１０１が導通し、ＭＯＳＦＥＴ１０４が非
導通となり、Ｂ点はＭＯＳＦＥＴ１０１により電源電位
に引き上げられ、インバータ１０７，１０８は反転する
。この結果、ＭＯＳＦＥＴ１０２は非導通となり、ＭＯ
ＳＦＥＴ１０６が導通し、データ出力ＯＵＴはＭＯＳＦ
ＥＴ１０５，１０６により接地電位に引き下げられ、イ
ンバータ１０９，１１０は反転する。
ＭＯＳＦＥＴ１０１が導通し、ＭＯＳＦＥＴ１０４が非
導通となり、Ｂ点はＭＯＳＦＥＴ１０１により電源電位
に引き上げられ、インバータ１０７，１０８は反転する
。この結果、ＭＯＳＦＥＴ１０２は非導通となり、ＭＯ
ＳＦＥＴ１０６が導通し、データ出力ＯＵＴはＭＯＳＦ
ＥＴ１０５，１０６により接地電位に引き下げられ、イ
ンバータ１０９，１１０は反転する。
【００４１】上述のように、本実施例のラッチ回路も、
クロック信号ＣＬＫが“０”のときには従前のデータを
保持し、クロック信号ＣＬＫが“１”のときには入力端
子の信号をそのまま出力端子に伝播する。
クロック信号ＣＬＫが“０”のときには従前のデータを
保持し、クロック信号ＣＬＫが“１”のときには入力端
子の信号をそのまま出力端子に伝播する。
【００４２】なお、この第２の実施例において、クロッ
ク信号ＣＬＫがゲートに入力されるｎ−ＭＯＳＦＥＴ１
０３を、インバータ構成のｐ−ＭＯＳＦＥＴ１０１とｎ
−ＭＯＳＦＥＴ１０４とのドレイン間に直列に接続し、
クロック信号ＣＬＫがゲートに入力されるｎ−ＭＯＳＦ
ＥＴ１０５を、インバータ構成のｐ−ＭＯＳＦＥＴ１０
２とｎ−ＭＯＳＦＥＴ１０６とのドレイン間に直列に接
続する代わりに、クロック信号ＣＬＫがゲートに入力さ
れるｎ−ＭＯＳＦＥＴを、インバータ構成のｐ−ＭＯＳ
ＦＥＴ及びｎ−ＭＯＳＦＥＴのｎ−ＭＯＳＦＥＴと接地
電位点との間に直列に接続し、クロック信号ＣＬＫがゲ
ートに入力されるｎ−ＭＯＳＦＥＴを、インバータ構成
のｐ−ＭＯＳＦＥＴ及びｎ−ＭＯＳＦＥＴのｎ−ＭＯＳ
ＦＥＴと接地電位点との間に直列に接続してもよい。
ク信号ＣＬＫがゲートに入力されるｎ−ＭＯＳＦＥＴ１
０３を、インバータ構成のｐ−ＭＯＳＦＥＴ１０１とｎ
−ＭＯＳＦＥＴ１０４とのドレイン間に直列に接続し、
クロック信号ＣＬＫがゲートに入力されるｎ−ＭＯＳＦ
ＥＴ１０５を、インバータ構成のｐ−ＭＯＳＦＥＴ１０
２とｎ−ＭＯＳＦＥＴ１０６とのドレイン間に直列に接
続する代わりに、クロック信号ＣＬＫがゲートに入力さ
れるｎ−ＭＯＳＦＥＴを、インバータ構成のｐ−ＭＯＳ
ＦＥＴ及びｎ−ＭＯＳＦＥＴのｎ−ＭＯＳＦＥＴと接地
電位点との間に直列に接続し、クロック信号ＣＬＫがゲ
ートに入力されるｎ−ＭＯＳＦＥＴを、インバータ構成
のｐ−ＭＯＳＦＥＴ及びｎ−ＭＯＳＦＥＴのｎ−ＭＯＳ
ＦＥＴと接地電位点との間に直列に接続してもよい。
【００４３】本発明の単相スタティックラッチ回路では
、クロック入力が必要なＭＯＳＦＥＴが２個で済み、集
積回路上でラッチ回路を多数個使用した場合でもクロッ
ク信号線上の負荷容量が少なくて済む。このため、信号
遅延時間も低減される。
、クロック入力が必要なＭＯＳＦＥＴが２個で済み、集
積回路上でラッチ回路を多数個使用した場合でもクロッ
ク信号線上の負荷容量が少なくて済む。このため、信号
遅延時間も低減される。
【００４４】
【発明の効果】以上述べたように、本発明によれば、ク
ロック入力が必要なＭＯＳＦＥＴが２個で済み、集積回
路上でラッチ回路を多数個使用した場合でもクロック信
号線上の負荷容量が少なくて済む単相スタティックラッ
チ回路を提供することができる。
ロック入力が必要なＭＯＳＦＥＴが２個で済み、集積回
路上でラッチ回路を多数個使用した場合でもクロック信
号線上の負荷容量が少なくて済む単相スタティックラッ
チ回路を提供することができる。
【図１】本発明の第１の実施例に係る単相スタティック
ラッチ回路の構成を示す回路構成図である。
ラッチ回路の構成を示す回路構成図である。
【図２】図１の動作を説明するためのタイミング図であ
る。
る。
【図３】本発明の第２の実施例に係る単相スタティック
ラッチ回路の構成を示す回路構成図である。
ラッチ回路の構成を示す回路構成図である。
【図４】図３の動作を説明するためのタイミング図であ
る。
る。
【図５】従来の単相スタティックラッチ回路の概略構成
を示すブロック図である。
を示すブロック図である。
【図６】図５の回路の構成をトランジスタレベルで詳細
に示す回路図である。
に示す回路図である。
【図７】図５の動作を説明するためのタイミング図であ
る。
る。
Claims (3)
- 【請求項１】 入力信号がゲートに入力されるインバ
ータ構成の第１導電型及び第２導電型の夫々第１及び第
２のＭＯＳＦＥＴのドレイン間、又は前記第１及び第２
のＭＯＳＦＥＴの一方のＭＯＳＦＥＴと電源との間に直
列的に、クロック信号がゲートに入力される前記一方の
ＭＯＳＦＥＴと同じ導電型の第３のＭＯＳＦＥＴを接続
して、ＭＯＳＦＥＴを３段縦積み構造とし、その３段縦
積み構造の前記第１及び第２のＭＯＳＦＥＴの接続点を
入力として第１のインバータを接続し、この第１のイン
バータの出力を入力として第２のインバータを接続し、
この第２のインバータの出力を前記接続点に接続し、さ
らに、前記接続点の信号がゲートに入力されるインバー
タ構成の前記第１導電型及び第２導電型の夫々第４及び
第５のＭＯＳＦＥＴのドレイン間、又は前記第４及び第
５のＭＯＳＦＥＴの一方のＭＯＳＦＥＴと電源との間に
直列的に、クロック信号がゲートに入力される前記一方
のＭＯＳＦＥＴと同じ導電型の第６のＭＯＳＦＥＴを接
続して、ＭＯＳＦＥＴを３段縦積み構造とし、その３段
縦積み構造の前記第４及び第５のＭＯＳＦＥＴの接続点
をラッチ回路の出力端子とし、この出力端子を入力とし
て第３のインバータを接続し、この第３のインバータの
出力を入力として第４のインバータを接続し、この第４
のインバータの出力を前記ラッチ回路の出力端子に接続
する構成としたことを特徴とする単相スタティックラッ
チ回路。 - 【請求項２】 入力信号がゲートに入力されるインバ
ータ構成のｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴとのド
レイン間、又はｐ−ＭＯＳＦＥＴと電源の高電位側との
間に直列に、クロック信号がゲートに入力されるｐ−Ｍ
ＯＳＦＥＴを接続して、ＭＯＳＦＥＴを３段縦積み構造
とし、その３段縦積み構造のｐ−ＭＯＳＦＥＴとｎ−Ｍ
ＯＳＦＥＴの接続点Ａを入力として第１のインバータを
接続し、この第１のインバータの出力を入力として第２
のインバータを接続し、この第２のインバータの出力を
、前記Ａ点に接続し、さらに、前記Ａ点の信号がゲート
に入力されるインバータ構成のｐ−ＭＯＳＦＥＴとｎ−
ＭＯＳＦＥＴとのドレイン間、又はｐ−ＭＯＳＦＥＴと
電源の高電位側との間に直列に、クロック信号がゲート
に入力されるｐ−ＭＯＳＦＥＴを接続して、ＭＯＳＦＥ
Ｔを３段縦積み構造とし、その３段縦積み構造のｐ−Ｍ
ＯＳＦＥＴとｎ−ＭＯＳＦＥＴの接続点をラッチ回路の
出力端子とし、この出力端子を入力として第３のインバ
ータを接続し、この第３のインバータの出力を入力とし
て第４のインバータを接続し、この第４のインバータの
出力をラッチ回路の出力端子に接続する構成としたこと
を特徴とする単相スタティックラッチ回路。 - 【請求項３】 入力信号がゲートに入力されるインバ
ータ構成のｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴとのド
レイン間、又はｎ−ＭＯＳＦＥＴと電源の接地電位側と
の間に直列に、クロック信号がゲートに入力されるｎ−
ＭＯＳＦＥＴを接続して、ＭＯＳＦＥＴを３段縦積み構
造とし、その３段縦積み構造のｐ−ＭＯＳＦＥＴとｎ−
ＭＯＳＦＥＴの接続点Ｂを入力として第１のインバータ
を接続し、この第１のインバータの出力を入力として第
２のインバータを接続し、この第２のインバータの出力
を、前記Ｂ点に接続し、さらに、前記Ｂ点の信号がゲー
トに入力されるインバータ構成のｐ−ＭＯＳＦＥＴとｎ
−ＭＯＳＦＥＴとのドレイン間、又はｎ−ＭＯＳＦＥＴ
と電源の接地電位側との間に直列に、クロック信号がゲ
ートに入力されるｎ−ＭＯＳＦＥＴを接続して、ＭＯＳ
ＦＥＴを３段縦積み構造とし、その３段縦積み構造のｐ
−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴの接続点をラッチ回
路の出力端子とし、この出力端子を入力として第３のイ
ンバータを接続し、この第３のインバータの出力を入力
として第４のインバータを接続し、この第４のインバー
タの出力をラッチ回路の出力端子に接続する構成とした
ことを特徴とする単相スタティックラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024179A JPH04239810A (ja) | 1991-01-23 | 1991-01-23 | 単相スタティックラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024179A JPH04239810A (ja) | 1991-01-23 | 1991-01-23 | 単相スタティックラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239810A true JPH04239810A (ja) | 1992-08-27 |
Family
ID=12131120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024179A Pending JPH04239810A (ja) | 1991-01-23 | 1991-01-23 | 単相スタティックラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239810A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997049183A1 (de) * | 1996-06-19 | 1997-12-24 | Siemens Aktiengesellschaft | Synchrones schaltwerk mit transparent schaltbaren signalspeichern |
| US6433603B1 (en) * | 2000-08-14 | 2002-08-13 | Sun Microsystems, Inc. | Pulse-based high speed flop circuit |
| US7446589B2 (en) | 2003-08-13 | 2008-11-04 | Fujitsu Limited | Pulse generation circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52134365A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS61101113A (ja) * | 1984-10-24 | 1986-05-20 | Toshiba Corp | フリツプフロツプ回路 |
| JPS6489811A (en) * | 1987-09-30 | 1989-04-05 | Toshiba Corp | Logic circuit |
| JPH0393310A (ja) * | 1989-09-05 | 1991-04-18 | Toshiba Corp | フリップフロップ回路 |
-
1991
- 1991-01-23 JP JP3024179A patent/JPH04239810A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6433603B1 (en) * | 2000-08-14 | 2002-08-13 | Sun Microsystems, Inc. | Pulse-based high speed flop circuit |
| US7446589B2 (en) | 2003-08-13 | 2008-11-04 | Fujitsu Limited | Pulse generation circuit |
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