JPH02246097A - 半導体回路 - Google Patents
半導体回路Info
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- JPH02246097A JPH02246097A JP1067108A JP6710889A JPH02246097A JP H02246097 A JPH02246097 A JP H02246097A JP 1067108 A JP1067108 A JP 1067108A JP 6710889 A JP6710889 A JP 6710889A JP H02246097 A JPH02246097 A JP H02246097A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000005265 energy consumption Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
データを順次転送して出力する半導体論理回路に関し、
多ビットであっても低消費電力で動作し、しかも、同型
のトランジスタのみで安価に構成できることを目的とし
、 単位ビット内のＭＯＳＦＥＴを全て同一型のＭＯＳＦＥ
Ｔで構成し、第１の駆動パルスを供給されるＭＯＳＦＥ
Ｔを前段ビットからのデータでオン、オフするように接
続する一方、Ｌレベル電源に接続されたＭＯＳＦＥＴを
第２の駆動パルスでオン、オフするように接続し、第１
の駆動パルスがＨレベルの時は２個のＭＯＳ Ｆ Ｅ
Ｔのうち一方がオン、他方がオフとなり、第１の駆動パ
ルスがしレベルの時は前記２個のＭＯＳＦＥＴのうち少
なくとも・一方がオンとなる動作をするスイッチング回
路を設けてなり、スイッチング回路及び２個のＭＯＳＦ
ＥＴを単位ビットとして構成する。
のトランジスタのみで安価に構成できることを目的とし
、 単位ビット内のＭＯＳＦＥＴを全て同一型のＭＯＳＦＥ
Ｔで構成し、第１の駆動パルスを供給されるＭＯＳＦＥ
Ｔを前段ビットからのデータでオン、オフするように接
続する一方、Ｌレベル電源に接続されたＭＯＳＦＥＴを
第２の駆動パルスでオン、オフするように接続し、第１
の駆動パルスがＨレベルの時は２個のＭＯＳ Ｆ Ｅ
Ｔのうち一方がオン、他方がオフとなり、第１の駆動パ
ルスがしレベルの時は前記２個のＭＯＳＦＥＴのうち少
なくとも・一方がオンとなる動作をするスイッチング回
路を設けてなり、スイッチング回路及び２個のＭＯＳＦ
ＥＴを単位ビットとして構成する。
本発明は、並列出力を行う置数器として用いられる論理
型送り置数器に関する。
型送り置数器に関する。
論理回路では、その情報（データ）の桁移動を行う事が
６ばしば必要となる。そのため、このような機能を持つ
送り置数器が用いられている。
６ばしば必要となる。そのため、このような機能を持つ
送り置数器が用いられている。
他方・近年、論理回路ＩＣの高集積化、ｔＸ速化にとも
ない、多ビットの置換数器が必要とされる。
ない、多ビットの置換数器が必要とされる。
（従来の技術〕
従来の送り置数器は等価的には第７図に示す如く、１ビ
ット当り、異なる位相の駆動パルスφｌ。
ット当り、異なる位相の駆動パルスφｌ。
φ２でスイッチングされる２個のスイッチＳ＋。
Ｓ２及び２個のインバータＩ＋ 、１２にて構成されて
おり、これらをｎ型ＭＯ８ＦＥＴのみで構成すると第８
図に示す如（どなる。第８図（Ａ）はスイッチ、同図（
Ｂ）（Ｃ）はインバータであり、特に、電力消費がなさ
れるのは主としてインバータである。同図（Ｂ）はエン
ハンスメント／エンハンスメント形（Ｅ／Ｅ形）、同図
（Ｃ）はエンハンスメント／デプレション形（Ｅ／Ｄ）
で、常にオンとされているトランジスタＱＩ （エンハ
ンスメント形）、Ｑｓ（デプレション形）に対し、入力
ＩＮのしレベル及びＨレベルで夫々オフ、オンとなるよ
うトランジスタＱｚ （エンハンスメント形）の動作
により、入力ＩＮをインバートした出力ＯＵＴが取出さ
れる。
おり、これらをｎ型ＭＯ８ＦＥＴのみで構成すると第８
図に示す如（どなる。第８図（Ａ）はスイッチ、同図（
Ｂ）（Ｃ）はインバータであり、特に、電力消費がなさ
れるのは主としてインバータである。同図（Ｂ）はエン
ハンスメント／エンハンスメント形（Ｅ／Ｅ形）、同図
（Ｃ）はエンハンスメント／デプレション形（Ｅ／Ｄ）
で、常にオンとされているトランジスタＱＩ （エンハ
ンスメント形）、Ｑｓ（デプレション形）に対し、入力
ＩＮのしレベル及びＨレベルで夫々オフ、オンとなるよ
うトランジスタＱｚ （エンハンスメント形）の動作
により、入力ＩＮをインバートした出力ＯＵＴが取出さ
れる。
一方、インバータをｎ型ＭＯ８ＦＥＴ及びｐ型ＭＯ３Ｆ
ＥＴの組合わせで構成（０ＭＯ８＞すると第９図に示す
如くとなる。このものは、１４８図（Ｂ）（Ｃ）に示す
ものと異なり、常時オンとされているトランジスタはな
く、入力ＩＮのＬレベル及びＨレベルで可逆的にオン、
オフとなるトランジスタＱ４．Ｑｓの動作により、入力
ＩＮをインバートした出力ＯＵＴが取出される。
ＥＴの組合わせで構成（０ＭＯ８＞すると第９図に示す
如くとなる。このものは、１４８図（Ｂ）（Ｃ）に示す
ものと異なり、常時オンとされているトランジスタはな
く、入力ＩＮのＬレベル及びＨレベルで可逆的にオン、
オフとなるトランジスタＱ４．Ｑｓの動作により、入力
ＩＮをインバートした出力ＯＵＴが取出される。
従来の送り置数器は、第８図、第９図に示すようなスイ
ッチ及びインバータの組合わせで構成されており、デー
タを順次後段のビットに送っていく。
ッチ及びインバータの組合わせで構成されており、デー
タを順次後段のビットに送っていく。
第８図（Ｂ）（Ｃ）に示す構成のインバータを用いた従
来の送り置数器は、単位ビット内にある２個のインバー
タＩ＋、Ｉｚのうち一方は必らず電流を流しているので
単位ビットとしてみた場合は常に電流を流していること
になり、送り置数器のビット数の増加と共に消費電力が
増加する問題点があった。
来の送り置数器は、単位ビット内にある２個のインバー
タＩ＋、Ｉｚのうち一方は必らず電流を流しているので
単位ビットとしてみた場合は常に電流を流していること
になり、送り置数器のビット数の増加と共に消費電力が
増加する問題点があった。
一方、第９図に示す構成のインバータを用いた従来の送
り置数器は２個のトランジスタは可逆的にオン、オフと
なるので上記のような問題点を生じないが、ｎ型ＭＯ８
ＦＥＴ及びＥ）ＩＪ！ＭＯ８ＦＥＴの２種を必要とする
ために製造工程が増加し、コスト高につながり、高密度
化もしにくいという問題点があった。
り置数器は２個のトランジスタは可逆的にオン、オフと
なるので上記のような問題点を生じないが、ｎ型ＭＯ８
ＦＥＴ及びＥ）ＩＪ！ＭＯ８ＦＥＴの２種を必要とする
ために製造工程が増加し、コスト高につながり、高密度
化もしにくいという問題点があった。
本発明は、多ビットであっても低潤費電力で動作し、し
かも、同型のトランジスタのみで安価に構成できる送り
置数器を提供することを目的とする。
かも、同型のトランジスタのみで安価に構成できる送り
置数器を提供することを目的とする。
（課題を解決するための手段〕
第１図は本発明の原理図を示す。同図中、Ｍ＋。
Ｍ２はＭＯＳＦＥＴで、第１の駆動パルスφｍの電源と
Ｌレベル電源との間にをソース、ドレインで直列に接続
され、その接続点から負荷への出力及び次ビットへのデ
ータ出力φ０ＬＪＴを取出す駆動部を構成し、これを単
位ビットとして、縦続的に接続してシフトレジスタを構
成する。本発明では、単位ビット内のＭＯＳＦＥＴを全
て同−型のＭＯＳＦＥＴで構成する。又、ＳＷはスイッ
チング回路で、第１の駆動パルスφｍを供給されるＭＯ
ＳＦＥＴ Ｍ＋を前段ビットからのデータφＩＮでオ
ン、オフするように接続する一方、Ｌレベル電源に接続
されたＭ ＯＳ Ｆ Ｅ Ｔ Ｍ ｘを第１の駆動パル
スφｍと異なる位相の第２の駆動パルスφ１でオン、オ
フするように接続し、第１の駆動パルスφｍがＨレベル
の時は２個のＭＯ８ＦＥＴＭ１．Ｍ２のうち・一方がオ
ン、他方がオフとなり、第１の駆動パルスφｍがＬレベ
ルの時は２個のＭＯＳＦＥＴ Ｍｓ 、Ｍ２のうち少
なくとも一方がオンとなる動作をする。スイッチング回
路ＳＷ及び前記２ＩのＭＯＳＦＥＴ Ｍ＋ 、Ｍ２を
単位ビットとして構成する。
Ｌレベル電源との間にをソース、ドレインで直列に接続
され、その接続点から負荷への出力及び次ビットへのデ
ータ出力φ０ＬＪＴを取出す駆動部を構成し、これを単
位ビットとして、縦続的に接続してシフトレジスタを構
成する。本発明では、単位ビット内のＭＯＳＦＥＴを全
て同−型のＭＯＳＦＥＴで構成する。又、ＳＷはスイッ
チング回路で、第１の駆動パルスφｍを供給されるＭＯ
ＳＦＥＴ Ｍ＋を前段ビットからのデータφＩＮでオ
ン、オフするように接続する一方、Ｌレベル電源に接続
されたＭ ＯＳ Ｆ Ｅ Ｔ Ｍ ｘを第１の駆動パル
スφｍと異なる位相の第２の駆動パルスφ１でオン、オ
フするように接続し、第１の駆動パルスφｍがＨレベル
の時は２個のＭＯ８ＦＥＴＭ１．Ｍ２のうち・一方がオ
ン、他方がオフとなり、第１の駆動パルスφｍがＬレベ
ルの時は２個のＭＯＳＦＥＴ Ｍｓ 、Ｍ２のうち少
なくとも一方がオンとなる動作をする。スイッチング回
路ＳＷ及び前記２ＩのＭＯＳＦＥＴ Ｍ＋ 、Ｍ２を
単位ビットとして構成する。
（作用〕
単位ビット内のＭＯＳＦＥＴを全てｎ型又はｐ型の同−
型のＭＯＳ Ｆ Ｅ Ｔで構成し、スイッチング回路Ｓ
Ｗの動作により、送り置数器の動作中、駆動パルス（φ
ｍ）の電源とＬレベル電源との間に接続された２個のＭ
ＯＳＦＥＴ Ｍ＋ 、Ｍ２の一方がオン、他方がオフ
のモード、及び、両方ともオンでも駆動パルス（φｍ）
がＬレベルにあるモードのいずれかのモードにする。常
にこれらのモードにあるようにすればＭ ＯＳ Ｆ Ｅ
Ｔ Ｍ ＋からＭＯＳＦＥＴ Ｍ２の経路には電
流は流れず、この動作では定常電流は流れないので低消
費電力化が図れる。しかも全て局・−型のＭＯＳＦＥＴ
で構成されているので、製造工程が少なく、低コストに
なり、高密度化をしやすい。
型のＭＯＳ Ｆ Ｅ Ｔで構成し、スイッチング回路Ｓ
Ｗの動作により、送り置数器の動作中、駆動パルス（φ
ｍ）の電源とＬレベル電源との間に接続された２個のＭ
ＯＳＦＥＴ Ｍ＋ 、Ｍ２の一方がオン、他方がオフ
のモード、及び、両方ともオンでも駆動パルス（φｍ）
がＬレベルにあるモードのいずれかのモードにする。常
にこれらのモードにあるようにすればＭ ＯＳ Ｆ Ｅ
Ｔ Ｍ ＋からＭＯＳＦＥＴ Ｍ２の経路には電
流は流れず、この動作では定常電流は流れないので低消
費電力化が図れる。しかも全て局・−型のＭＯＳＦＥＴ
で構成されているので、製造工程が少なく、低コストに
なり、高密度化をしやすい。
（実施例）
第２図は本発明になる半導体回路の要部であるＷａＳの
回路図を丞す。このものは、全てｎＷＭＯ８ＦＥＴにて
構成されている。本発明になるシフトレジスタは、第３
図に示す如く、第２図（Ａ）又は（Ｂ）に示す駆動部Ｄ
＋ 、 Ｄｚ ｅ Ｏｓ ＠ ・・・及び伝達部Ｆ＋
、Ｆ２ 、Ｆｓ 、・・・の粗合わぜにて構成されてお
り、伝達部と駆動部との組にて単位ビットが形成されて
いる。第３＠Ｉにおいて、伝達部Ｆｌ （Ｆ２ 、
Ｆ３ 、”・）は第７図に示すスイッチＳ＋ 、Ｓｚに
対応し、駆動部Ｄｔ （Ｄｚ 、Ｄ＊ 。
回路図を丞す。このものは、全てｎＷＭＯ８ＦＥＴにて
構成されている。本発明になるシフトレジスタは、第３
図に示す如く、第２図（Ａ）又は（Ｂ）に示す駆動部Ｄ
＋ 、 Ｄｚ ｅ Ｏｓ ＠ ・・・及び伝達部Ｆ＋
、Ｆ２ 、Ｆｓ 、・・・の粗合わぜにて構成されてお
り、伝達部と駆動部との組にて単位ビットが形成されて
いる。第３＠Ｉにおいて、伝達部Ｆｌ （Ｆ２ 、
Ｆ３ 、”・）は第７図に示すスイッチＳ＋ 、Ｓｚに
対応し、駆動部Ｄｔ （Ｄｚ 、Ｄ＊ 。
・・・）は第７図に示すインバータＩＩ、［２に対応す
るが、駆動部Ｄ ｌ ＊ ０２ ＠ Ｄ ３ ｍ・・・
はインバータではない。
るが、駆動部Ｄ ｌ ＊ ０２ ＠ Ｄ ３ ｍ・・・
はインバータではない。
ここで、本発明は、第４図（Ａ＞に示す如く、２個のト
ランジスタのうち少なくとも一方がオフであればこれら
の閤に電流が流れず、又、同図（Ｂ）に示す如く、２個
のトランジスタがオンであってもソース・ドレイン間電
圧が零（Ｖ＋ −Ｖｚ ）ならばこれらの間に電流が流
れないことに着目したものである。即ち、送り置数器の
動作中、常に第４図（Ａ）（Ｂ）に示すモードのいずれ
かになっているようにすれば、低消費電力化を図ること
ができる。
ランジスタのうち少なくとも一方がオフであればこれら
の閤に電流が流れず、又、同図（Ｂ）に示す如く、２個
のトランジスタがオンであってもソース・ドレイン間電
圧が零（Ｖ＋ −Ｖｚ ）ならばこれらの間に電流が流
れないことに着目したものである。即ち、送り置数器の
動作中、常に第４図（Ａ）（Ｂ）に示すモードのいずれ
かになっているようにすれば、低消費電力化を図ること
ができる。
次に、駆動部の動作を説明するが、第２図（Ａ）（Ｂ）
に示すｎｌＭＯＳトランジスタＭ４は接続の方法が異な
るだＣノで基本的な動作は同様であるので、ここでは第
２図（Ａ＞に示す回路について第５図に示すタイミング
チャートと共に説明する。
に示すｎｌＭＯＳトランジスタＭ４は接続の方法が異な
るだＣノで基本的な動作は同様であるので、ここでは第
２図（Ａ＞に示す回路について第５図に示すタイミング
チャートと共に説明する。
第２図（Ａ＞において、トランジスタＭ＋のゲートは入
力φＩＮ、そのドレインは駆動パルスφｍ（φ２）を夫
々供給されるように接続され、そのソースからは出力φ
０ＬｊＴを取出す。トランジスタＭ２のドレインはトラ
ンジスタＭ１のソースに接続されており、そのソースは
アースされている。トランジスタＭ３のゲートはトラン
ジスタＭ＋のソース、そのドレインはトランジスタＭ２
のゲート、そのソースはアースに夫々接続されている。
力φＩＮ、そのドレインは駆動パルスφｍ（φ２）を夫
々供給されるように接続され、そのソースからは出力φ
０ＬｊＴを取出す。トランジスタＭ２のドレインはトラ
ンジスタＭ１のソースに接続されており、そのソースは
アースされている。トランジスタＭ３のゲートはトラン
ジスタＭ＋のソース、そのドレインはトランジスタＭ２
のゲート、そのソースはアースに夫々接続されている。
トランジスタＭ４のゲートは入力φ１（φ１）、そのド
レインは電位Ｖｏを夫々供給されるように接続されてお
り、そのソースはトランジスタＭ２のゲートに接続され
ている。
レインは電位Ｖｏを夫々供給されるように接続されてお
り、そのソースはトランジスタＭ２のゲートに接続され
ている。
ここで、時刻ｊｏで入力φ！ＮがＨレベルとなるとトラ
ンジスタＭ１がオンとなり、入力φＩＮと同期している
駆動パルスφ机がＨレベルになるとトランジスタＭ４は
オンとなり、電位φ０が１ルベルとなってトランジスタ
Ｍ２がオンとなる。
ンジスタＭ１がオンとなり、入力φＩＮと同期している
駆動パルスφ机がＨレベルになるとトランジスタＭ４は
オンとなり、電位φ０が１ルベルとなってトランジスタ
Ｍ２がオンとなる。
駆動パルスφ１がＬレベルになるとトランジスタＭ４は
オフとなるも、電位φＧは上ランジスタＭ３がオンとな
らない限りＬレベルにならず、トランジスタＭ２はオン
のままである。時刻ｔ１で駆動パルスφｍがＨレベルに
なるとトランジスタＭｓのゲート電位がＨレベルになる
のでトランジスタＭｌはオンとなり、これにより、電位
φＯはＬレベルとなってトランジスタＭ２はオフとなる
。
オフとなるも、電位φＧは上ランジスタＭ３がオンとな
らない限りＬレベルにならず、トランジスタＭ２はオン
のままである。時刻ｔ１で駆動パルスφｍがＨレベルに
なるとトランジスタＭｓのゲート電位がＨレベルになる
のでトランジスタＭｌはオンとなり、これにより、電位
φＯはＬレベルとなってトランジスタＭ２はオフとなる
。
トランジスタＭ３のオンにより、出力φＯＵＴが取出さ
れる。時刻ｔ、ｘｔ、では、トランジスタＭ１．Ｍ！が
オンであるが、駆動パルスφｍはＬレベルであるので、
トランジスタＭｓからトランジスタＭ２へ電流は流れな
い。
れる。時刻ｔ、ｘｔ、では、トランジスタＭ１．Ｍ！が
オンであるが、駆動パルスφｍはＬレベルであるので、
トランジスタＭｓからトランジスタＭ２へ電流は流れな
い。
駆動パルスφｍがＬレベルになるとトランジスタＭｓの
ゲート電位がＬレベルになり、出力φ０ＬＪＴは取出さ
れなくなり、トランジスタＭｓはオフとなる。時刻ｔ２
で駆動パルスφ１がＨレベルになるとトランジスタＭ４
がオンとなり、トランジスタＭ２もオンとなる。このと
ぎ入力φＩＮがしレベルになるとトランジスタＭ１がオ
フとなる１時刻１＋〜ｔ２では、トランジスタＭ１がオ
ン、トランジスタＭ２がオフであるので、トランジスタ
ＭＩからトランジスタＭ２へ電流は流れない。
ゲート電位がＬレベルになり、出力φ０ＬＪＴは取出さ
れなくなり、トランジスタＭｓはオフとなる。時刻ｔ２
で駆動パルスφ１がＨレベルになるとトランジスタＭ４
がオンとなり、トランジスタＭ２もオンとなる。このと
ぎ入力φＩＮがしレベルになるとトランジスタＭ１がオ
フとなる１時刻１＋〜ｔ２では、トランジスタＭ１がオ
ン、トランジスタＭ２がオフであるので、トランジスタ
ＭＩからトランジスタＭ２へ電流は流れない。
駆動パルスφ１がＬレベルになり、その後駆動パルスφ
ｍがＨレベルになっても、トランジスタＭ２はオンのま
まを保持する。時刻【２以後、入力φＩＮがＨレベルに
なるまで、トランジスタＭＩはオフ、トランジスタＭ２
はオンであり、トランジスタＭ＋からトランジスタＭ２
へ電流は流れない。
ｍがＨレベルになっても、トランジスタＭ２はオンのま
まを保持する。時刻【２以後、入力φＩＮがＨレベルに
なるまで、トランジスタＭＩはオフ、トランジスタＭ２
はオンであり、トランジスタＭ＋からトランジスタＭ２
へ電流は流れない。
このように、入力φ！Ｎが出力φｏ ｕ ’ｒとして取
出される動作中、トランジスタＭ＋からトランジスタＭ
２へ定常電流が流れることはなく、従って、低８１１１
電力とすることができる。第３図に示す如く、第２図に
示ｔｌｉｌＪｌｂｉｓＤ＋ 、 Ｄｚ 、 ＝ｔｒ用い
てシフトレジスタを構成した場合、そのタイミングチャ
ートは第６図に示す如くとなる。入力データφＤＴは駆
動パルスφ１．φ２によって駆動される駆動部ＤｔｅＤ
ｚｓ”・にて順次転送され、出力φｃ１．φＣ２ｅ・・
・として後段に送られる。
出される動作中、トランジスタＭ＋からトランジスタＭ
２へ定常電流が流れることはなく、従って、低８１１１
電力とすることができる。第３図に示す如く、第２図に
示ｔｌｉｌＪｌｂｉｓＤ＋ 、 Ｄｚ 、 ＝ｔｒ用い
てシフトレジスタを構成した場合、そのタイミングチャ
ートは第６図に示す如くとなる。入力データφＤＴは駆
動パルスφ１．φ２によって駆動される駆動部ＤｔｅＤ
ｚｓ”・にて順次転送され、出力φｃ１．φＣ２ｅ・・
・として後段に送られる。
前述のように駆動部では定常電流が流れることはなく、
従って、送りの置数器を構成した場合、低消費電力とす
ることができる。しかも、全てｎ型ＭＯＳトランジスタ
で構成できるので、第９図に示すｐ型ＭＯ８トランジス
タ及びｎ’Ｊ！ＭＯＳトランジスタを組合わせて構成し
た従来例に比して製造工程が少なく、低コストである。
従って、送りの置数器を構成した場合、低消費電力とす
ることができる。しかも、全てｎ型ＭＯＳトランジスタ
で構成できるので、第９図に示すｐ型ＭＯ８トランジス
タ及びｎ’Ｊ！ＭＯＳトランジスタを組合わせて構成し
た従来例に比して製造工程が少なく、低コストである。
さらに、高密度化も容易である。
なお、第２図（Ａ）において、電位Ｖｏを用いるのは駆
動パルスφ１が入来する時だけであるので、第２図（Ｂ
）ではトランジスタＭ４のドレインに駆動パルスφ１の
みを供給する構成としてもその動作は同じになる。
動パルスφ１が入来する時だけであるので、第２図（Ｂ
）ではトランジスタＭ４のドレインに駆動パルスφ１の
みを供給する構成としてもその動作は同じになる。
又、上記実施例はｎ型ＭＯ８ＦＥＴを用いて説明したが
、本発明はこれに限定されるものではなく、全てｐｐ！
：！ＭＯ８ＦＥＴにて構成してもよい。
、本発明はこれに限定されるものではなく、全てｐｐ！
：！ＭＯ８ＦＥＴにて構成してもよい。
（発明の効！ｉり
以上説明した如く、本発明によれば、駆動パルスＭＩＩ
とＬレベル１！源との間に接続された２個のＭＯＳＦＥ
Ｔを介して定常電流は流れないので、低消費電力化でき
、しかも、向・−型のＭＯＳＦＥＴで構成できるので製
造工程が少なく、低コストで高密度化が容易である。
とＬレベル１！源との間に接続された２個のＭＯＳＦＥ
Ｔを介して定常電流は流れないので、低消費電力化でき
、しかも、向・−型のＭＯＳＦＥＴで構成できるので製
造工程が少なく、低コストで高密度化が容易である。
第１図は本発明の原理図、
第２図は本発明に用いられる駆動部の回路図、第３図は
第２図に示１駆動部を用いて構成された半導体回路の構
成図、 第４図は定常ｔｌｌが流れない状態を説明する図、第５
図は第２図に示す駆動部の動作タイミングチャート、 第６図は第３図に示す半導体回路の動作タイミングチャ
ート、 第７図は従来の半導体り路の単位ビットの等価回路図、 第８図はｎ！ＩＭＯ８ＦＥＴで構成したスイッチ及びイ
ンバータの四路図、 第９図はｎ型ＭＯ８ＦＥＴ及びｐ型ＭＯ８ＦＥ■で構成
したインバータの口路図である。 図において、 Ｍｌ〜Ｍ４はｎ型ＭＯ８ＦＥＴ。 φｍ、φ１．φ１．φ２は駆動パルス、φ！Ｎは入力、 φ０ＬＪＴは出力、 Ｆ＋ 、Ｆ２ ｅ・・・は伝達部、 Ｏｓ Ｉ Ｄ２ ＃ ’・・は駆動部 を示す。 特許出願人 富 士 通 株式会社 本発明の原理図 纂 ― 図 （＾１（Ｂ） 参浴明１；用いうれる島ｌ勧暑ｐつ回路図＠２図 ○ ｎ
第２図に示１駆動部を用いて構成された半導体回路の構
成図、 第４図は定常ｔｌｌが流れない状態を説明する図、第５
図は第２図に示す駆動部の動作タイミングチャート、 第６図は第３図に示す半導体回路の動作タイミングチャ
ート、 第７図は従来の半導体り路の単位ビットの等価回路図、 第８図はｎ！ＩＭＯ８ＦＥＴで構成したスイッチ及びイ
ンバータの四路図、 第９図はｎ型ＭＯ８ＦＥＴ及びｐ型ＭＯ８ＦＥ■で構成
したインバータの口路図である。 図において、 Ｍｌ〜Ｍ４はｎ型ＭＯ８ＦＥＴ。 φｍ、φ１．φ１．φ２は駆動パルス、φ！Ｎは入力、 φ０ＬＪＴは出力、 Ｆ＋ 、Ｆ２ ｅ・・・は伝達部、 Ｏｓ Ｉ Ｄ２ ＃ ’・・は駆動部 を示す。 特許出願人 富 士 通 株式会社 本発明の原理図 纂 ― 図 （＾１（Ｂ） 参浴明１；用いうれる島ｌ勧暑ｐつ回路図＠２図 ○ ｎ
Claims (1)
- 【特許請求の範囲】 第１の駆動パルス（φｍ）の電源とＬレベル電源との間
に２個のＭＯＳＦＥＴ（Ｍ＿１）（Ｍ＿２）をソース、
ドレインで直列に接続され、該２個のＭＯＳＦＥＴ（Ｍ
＿１）（Ｍ＿２）の接続点から負荷への出力及び次ビッ
トへのデータ出力（φ＿Ｏ＿Ｕ＿Ｔ）を取出す構成の駆
動部を単位ビットとし、これを縦続的に接続して構成さ
れた半導体回路において、単位ビット内のＭＯＳＦＥＴ
を全て同一型のＭＯＳＦＥＴで構成し、 上記第１の駆動パルス（φｍ）を供給されるＭＯＳＦＥ
Ｔ（Ｍ＿１）を前段ビットからのデータ（φ＿Ｉ＿Ｎ）
でオン、オフするように接続する一方、上記Ｌレベル電
源に接続されたＭＯＳＦＥＴ（Ｍ＿２）を上記第１の駆
動パルス（φｍ）と異なる位相の第２の駆動パルス（φ
ｎ）でオン、オフするように接続し、前記第１の駆動パ
ルス（φｍ）がＨレベルの時は前記２個のＭＯＳＦＥＴ
（Ｍ＿１）（Ｍ＿２）のうち一方がオン、他方がオフと
なり、前記第１の駆動パルス（φｍ）がＬレベルの時は
前記２個のＭＯＳＦＥＴ（Ｍ＿１）（Ｍ＿２）のうち少
なくとも一方がオンとなる動作をするスイッチング回路
（ＳＷ）を設けてなり、 該スイッチング回路（ＳＷ）及び前記２個のＭＯＳＦＥ
Ｔ（Ｍ＿１）（Ｍ＿２）を単位ビットとして構成したこ
とを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067108A JPH02246097A (ja) | 1989-03-17 | 1989-03-17 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067108A JPH02246097A (ja) | 1989-03-17 | 1989-03-17 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246097A true JPH02246097A (ja) | 1990-10-01 |
Family
ID=13335370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1067108A Pending JPH02246097A (ja) | 1989-03-17 | 1989-03-17 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02246097A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004295126A (ja) * | 2003-03-25 | 2004-10-21 | Samsung Electronics Co Ltd | シフトレジスタ及びこれを有する表示装置 |
| JP2005228459A (ja) * | 2004-01-15 | 2005-08-25 | Sony Corp | パルス信号生成方法、シフト回路、および表示装置 |
| JP2007052432A (ja) * | 2005-08-17 | 2007-03-01 | Samsung Sdi Co Ltd | 有機電界発光表示装置、発光制御駆動装置および論理和回路 |
| US8040313B2 (en) | 2005-05-26 | 2011-10-18 | Lg Display Co., Ltd. | Shift register and display device using the same and driving method thereof |
| JP2018510447A (ja) * | 2015-03-31 | 2018-04-12 | 深▲セン▼市華星光電技術有限公司 | シフトレジスタ回路 |
-
1989
- 1989-03-17 JP JP1067108A patent/JPH02246097A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004295126A (ja) * | 2003-03-25 | 2004-10-21 | Samsung Electronics Co Ltd | シフトレジスタ及びこれを有する表示装置 |
| JP2005228459A (ja) * | 2004-01-15 | 2005-08-25 | Sony Corp | パルス信号生成方法、シフト回路、および表示装置 |
| US8040313B2 (en) | 2005-05-26 | 2011-10-18 | Lg Display Co., Ltd. | Shift register and display device using the same and driving method thereof |
| US8860650B2 (en) | 2005-05-26 | 2014-10-14 | Lg Display Co., Ltd. | Shift register having reduced load and display device using the same and driving method thereof |
| JP2007052432A (ja) * | 2005-08-17 | 2007-03-01 | Samsung Sdi Co Ltd | 有機電界発光表示装置、発光制御駆動装置および論理和回路 |
| JP2018510447A (ja) * | 2015-03-31 | 2018-04-12 | 深▲セン▼市華星光電技術有限公司 | シフトレジスタ回路 |
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