JP2004295126A - シフトレジスタ及びこれを有する表示装置 - Google Patents

Abstract

【課題】 外部のバスライン数を減少させるためのシフトレジスタを提供し、前記シフトレジスタを有する表示装置を提供する。
【解決手段】 シフトレジスタは、複数のステージを有し、前記各ステージは前段ステージの出力信号又は制御信号に応答して第１制御信号を生成する第１プルアップ駆動部、第１パワークロック及び前記第１制御信号に応答して現在ステージの出力信号を生成するプルアップ部、前記第１パワークロック及び第２パワークロックに応答して少なくとも一つの第２制御信号を生成する第２プルアップ駆動部、ローレベル端子に連結され後段ステージの出力信号に応答して駆動される第３プルアップ駆動部及び前記第２パワークロックに応答して駆動されるプルダウン部を含む。これにより、第１及び第２パワークロックとスキャン開始信号を提供するバスラインのみを具備してもアモルファス−シリコン薄膜トランジスタで構成されるシフトレジスタを定常的に動作させることができる。
【選択図】 図５

Description

本発明は、シフトレジスタとこれを有する表示装置に関し、より詳細には、外部のバスライン数を減少させるためのシフトレジスタをこれを有する表示装置に関するものである。

最近、液晶表示装置は、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）又はＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等の方法でゲート駆動ＩＣを装着しているが、製造原価や設計効率的な側面で前述した製品の構造には限界がある。

前述した限界を克服するために、前記ゲート駆動ＩＣを採択しない構造（以下、Ｇａｔｅ_ＩＣ−Ｌｅｓｓ構造）を説明するが、これはアモルファス−シリコン薄膜トランジスタ（以下、ａ−ＳｉＴＦＴ）を用いた回路で、ゲート駆動ＩＣのような動作を行わせるものである。

このためのａ−ＳｉＴＦＴ回路が、特許文献１のみならず、本出願人によって出願された特許文献２等に開示されている。前記Ｇａｔｅ_ＩＣ−Ｌｅｓｓ構造を有する前記ゲート駆動回路は、一つ又は複数のシフトレジスタを含み、スキャン信号を液晶表示パネルに提供する。

図１は、従来のシフトレジスタを説明するための回路図であり、特に、特許文献２で開示しているゲート駆動ＩＣとして動作するシフトレジスタのステージを説明する。

図１を参照すると、シフトレジスタの各ステージ１００は、プルアップ部（Ｐｕｌｌ−Ｕｐ Ｐａｒｔ）１１０、プルダウン部（Ｐｕｌｌ−Ｄｏｗｎ Ｐａｒｔ）１２０、プルアップ駆動部（Ｐｕｌｌ−Ｕｐ Ｄｒｉｖｉｎｇ Ｐａｒｔ）１３０及びプルダウン駆動部（Ｐｕｌｌ−Ｄｏｗｎ Ｄｒｉｖｉｎｇ Ｐａｒｔ）１４０を含み、スキャン開始信号（ＳＴＶ）又は前段ステージの出力信号に基づいてゲート信号（又は、走査信号）を出力する。この際、ステージがシフトレジスタの一番目ステージである場合には、タイミング制御部（図示せず）から提供されるスキャン開始信号（ＳＴＶ）に基づいてゲート信号を出力し、残りのステージである場合には、前段ステージから出力されるゲート信号に基づいてゲート信号を出力する。前述したシフトレジスタは、ＴＦＴパネル内に集積されゲート駆動回路のような動作を行う。

図２は、前述した図１によるゲート駆動回路を説明するための図である。

図１及び図２を参照すると、Ｎ個のゲート信号（又は、走査信号）（ＧＯＵＴ[１]、ＧＯＵＴ[２]、．．．、ＧＯＵＴ[Ｎ]）を出力するゲート駆動回路１７４には、Ｎ個のステージ（ＳＲＣ[１]、ＳＲＣ[２]、．．．、ＳＲＣ[Ｎ]）及びコントロール信号を前段ステージに提供するダミーステージ（ＳＲＣ[Ｎ＋１]）が具備される。それぞれの前記ステージ（ＳＲＣ[１]、ＳＲＣ[２]、．．．、ＳＲＣ[Ｎ]）は、次のステージの出力がＣＴに入力され、第１パワークロックＣＫＶ、第２パワークロックＣＫＶＢ、ゲートオン電圧ＶＯＮであるハイレベル電圧ＶＤＤ、ゲートオフ電圧ＶＯＦＦであるグランドレベル電圧ＶＳＳ及び制御信号の提供を受ける。

特に、一番目ステージは、前記ＣＫＶ、ＣＫＶＢ、ＶＯＮ、ＶＤＤ、ＶＯＦＦ、ＶＤＤ及び制御信号と共にタイミング制御部（図示せず）から提供されるスキャン開始信号ＳＴＶを提供受けて、第１ゲートラインを選択する第１ゲート信号ＧＯＵＴ[１]を出力する。前記第１ゲート信号ＧＯＵＴ[１]は、第２ステージの入力端ＩＮに出力される。二番目ステージＳＲＣ[２]は、前記制御信号等と共に、前段ステージから提供される第１ゲート信号ＧＯＵＴ[１]を提供受けて、第２ゲートラインを選択する第２ゲート信号ＧＯＵＴ[２]を出力する。前記第２ゲート信号ＧＯＵＴ[２]は、第３ステージの入力端ＩＮに出力される。同様な方式で、Ｎ番目ステージＳＲＣ[Ｎ]は、前記第２パワークロックＣＫＶＢ、前記電圧ＶＯＮ／ＶＯＦＦ、前記ダミーステージＳＲＣ[Ｎ＋１]から提供される制御信号とＮ−１番目ステージＳＲＣ[Ｎ−１]から提供されるＮ−１番目ゲート信号ＳＲＣ[Ｎ−１]を提供受けて、Ｎ番目ゲートラインの選択のための第Ｎゲート信号ＧＯＵＴ[Ｎ]を出力端子ＯＵＴを通じて出力する。

図３は、従来のシフトレジスタの駆動波形を説明するための波形図である。

図１乃至図３を参照すると、前記シフトレジスタ１７４のステージは、第１パワークロックＣＫＶ又は第２パワークロックＣＫＶＢの提供受ける。即ち、奇数番目ステージは前記第１パワークロックＣＫＶを提供受け、偶数番目ステージは前記第１パワークロックＣＫＶの反転された位相に対応する前記第２パワークロックＣＫＶＢを提供受ける。前記シフトレジスタ１７４は、ゲート信号を生成して薄膜トランジスタ基板のゲートラインに順次提供する。前記第１パワークロックＣＫＶ及び前記第２パワークロックＣＫＶＢは、タイミングコントローラー（図示せず）の出力から求められる。一般に、前記タイミングコントローラー（図示せず）の出力は、０〜３Ｖ振幅の信号を有し、ａ−ＳｉＴＦＴを駆動するために、−８〜２４Ｖ振幅の信号に増幅される。

前記した図１乃至図３に示したように、ａ−Ｓｉトランジスタを用いてＧａｔｅ_ＩＣ−Ｌｅｓｓ構造を実現するためには、少なくとも５個のバスラインが必要である。具体的に、前記バスラインは、水平方向の始め信号であるスキャン開始信号ＳＴＶを伝達するためのバスライン、奇数番目ゲートラインに連結されゲートオフ電圧を印加するための第１パワークロックＣＫＶを伝達するためのバスライン、偶数番目ゲートラインに連結されゲートオフ電圧を印加するための第２パワークロックＣＫＶＢを伝達するためのバスライン、各ステージに第１及び第２電源電圧ＶＯＦＦ、ＶＯＮをそれぞれ印加するための第１及び第２電源ラインＶＳＳ、ＶＤＤである。

前記５個のバスラインは、ソース駆動ＩＣが搭載されるＴＣＰのダミーピン（ＤＵＭＭＹ ＰＩＮ）経路を通じるか、液晶表示パネルに装着され前記液晶表示パネルに具備されるゲート駆動領域に電気的に連結される。

しかし、前述したこのような設計構造を有するゲート駆動部を設計するのには、次のような問題点がある。

即ち、それぞれのバスラインを上下に配線して、それぞれのバスラインから分岐して各ステージに信号及び電力を連結するためのジャンパー（ＪＵＭＰＥＲ）を構造するための空間が必要であるという問題点がある。特に、有効画面比率が大きいナローベゼル（Ｎａｒｒｏｗ Ｂｅｚｅｌ）製品では、ブラックマトリックス空間に限界があるため、その問題がもっと深刻である。

又、５個又はそれ以上のバスラインを前記ＴＣＰ又はＦＰＣを経路として供給される時、必要なＴＣＰダミー空間やＦＰＣ幅の増加によって製造費用が上昇する問題点があり、狭い付着空間を有する製品に適用することは困難であるという問題点がある。

又、前記ａ−Ｓｉトランジスタを用いてゲート駆動回路を具現する時、前記ａ−ＳｉトランジスタがＤＣバイアスされていると、劣化される可能性がある。よって、これで構成されるゲート駆動回路の誤動作が発生する可能性があるので、外部から印加されるＤＣ電源を削除する検討が必要である。

又、前記ａ−Ｓｉトランジスタの駆動電圧は、大略に−１４Ｖ〜＋２０Ｖ程度の大きい電位差が必要であり、これによるＴＣＰ又はＦＰＣが液晶表示パネルに装着される時に必要な液晶表示パネルのＰＡＤ間に大きい電位差によって金属パッドが損傷される虞がある。

特に、高温多湿の環境下における製品駆動時、高電位差がかかるパッド間に浸透された水分は、二つのメタル電極の間で電解質の役割を果たすことになって、パッドメタルが腐食されオープンされるか、前記二つのメタル電極の間に電流経路が形成され液晶表示装置が誤動作又は破壊される深刻な問題点がある。
米国特許第５，５１７，５４２号明細書 韓国特許出願第２００２−３３９８号公報

本発明は、このような従来の問題点を解決するためのもので、本発明の第１目的は、外部のバスライン数を減少させるためのシフトレジスタを提供することにある。

又、本発明の第２目的は、前記したシフトレジスタを有する表示装置を提供することにある。

前記本発明の第１目的を達成するための本発明の一実施例によると、表示装置の複数のゲートラインにゲート信号を順次発生させる複数のステージを含むシフトレジスタにおいて、前記各ステージは、第１プルアップ（Ｐｕｌｌ−Ｕｐ）駆動部、プルアップ（Ｐｕｌｌ−Ｕｐ）部、第２プルアップ駆動部及び第３プルアップ駆動部を含む。前記第１プルアップ駆動部は、前段ステージの出力信号又は制御信号に応答して第１制御信号を発生させる。前記プルアップ部は、第１パワークロック及び前記第１制御信号に応答して現在（Ｃｕｒｒｅｎｔ）ステージの出力信号を生成する。前記第２プルアップ駆動部は、前記第１パワークロック及び第２パワークロックに応答して少なくとも一つの第２制御信号を生成する。前記第３プルアップ駆動部は、ローレベル（Ｌｏｗ Ｌｅｖｅｌ）端子に連結され、後段（Ｆｏｌｌｏｗｉｎｇ）ステージの出力信号に応答して駆動する。

前記本発明の第２目的を達成するための本発明の一実施例によると、それぞれスキャン信号により走査されるスイッチング素子を有する複数の画素と、表示パネルの複数のゲートラインにゲート信号を順次発生する複数のステージを含むシフトレジスタを含み、前記表示パネルに映像を表示する表示装置において、前記各ステージは、第１プルアップ（Ｐｕｌｌ−Ｕｐ）駆動部、プルアップ（Ｐｕｌｌ−Ｕｐ）部、第２プルアップ駆動部及び第３プルアップ駆動部を含む。前記第１プルアップ駆動部は、前段ステージの出力信号又は制御信号に応答して第１制御信号を発生させる。前記プルアップ部は、 第１パワークロック及び前記第１制御信号に応答して現在（Ｃｕｒｒｅｎｔ）ステージの出力信号を生成する。前記第２プルアップ駆動部は、前記第１パワークロック及び第２パワークロックに応答して少なくとも一つの第２制御信号を生成する。前記第３プルアップ駆動部は、ローレベル（Ｌｏｗ Ｌｅｖｅｌ）端子に連結され後段（Ｆｏｌｌｏｗｉｎｇ）ステージの出力信号に応答して駆動する。

前記本発明の一実施例による第２プルアップ駆動部は、第１トランジスタ、第２トランジスタ及び第３トランジスタを含む。前記第１トランジスタは、前記ゲート信号が印加されるラインと連結されたゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子の間を連結する導電パス（Ｐａｔｈ）とを含む。前記第２トランジスタは、前記第１パワークロックが印加される端子及び前記第１トランジスタの間に連結され、ダイオードとして動作される。前記第３トランジスタは、前記第２パワークロックが印加されるラインと連結されるゲート電極と、前記第１パワークロックが印加される端子及び第２プルアップ駆動部の前記第１トランジスタと前記第２プルアップ駆動部の前記第２トランジスタの共通ノードを連結する導電パス（Ｐａｔｈ）とを含む。 前記共通ノードは、前記第３プルアップ駆動部に連結される。

本発明の他の実施例による第２プルアップ駆動部は、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ及び第６トランジスタを含む。前記第１トランジスタは、前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子の間を連結する導電パスとを含む。前記第２トランジスタは、第２トランジスタの制御信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタを連結する導電パスとを含み、前記第２プルアップ駆動部の前記第１トランジスタとの共通ノードが前記第１プルアップ駆動部のホールドトランジスタのゲート電極に連結される。前記第３トランジスタは、前記第２パワークロックが印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタと前記第２プルアップ駆動部の前記第２トランジスタとの前記共通ノードを連結する導電パスとを含む。前記第４トランジスタは、前記ゲート信号が印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む。前記第５トランジスタは、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第４トランジスタの間を連結し、ダイオードとして動作され、前記第４トランジスタとの共通ノードが前記第２トランジスタのゲート電極に連結される。前記第６トランジスタは、前記第２パワークロックが印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第４トランジスタと前記第５トランジスタとの前記共通ノードを連結する導電パスとを含む。

本発明の他の実施例による第２プルアップ駆動部は、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ及び第７トランジスタを含む。前記第１トランジスタは、前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む。前記第２トランジスタは、第２トランジスタの制御信号が印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタを連結する導電パスとを含み、前記第２プルアップ駆動部の第１トランジスタとの共通ノードが前記第１プルアップ駆動部のホールドトランジスタのゲート電極に連結される。前記第３トランジスタは、前記第２パワークロックが印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の第１トランジスタと前記第２プルアップ駆動部の第２トランジスタとの間を連結する導電パスとを含む。前記第４トランジスタは、前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む。前記第５トランジスタは、前記第１パワークロックが印加される前記端子と前記第２プルアップ駆動部の前記第４トランジスタに連結され、ダイオードとして動作され、前記第４トランジスタの共通ノードが前記第２トランジスタの前記ゲート電極に連結される。前記第６トランジスタは、前記第２パワークロックが印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第４トランジスタと前記第５トランジスタとの前記共通ノードを連結する導電パスとを含む。前記第７トランジスタは、前記第４トランジスタ及び前記第５トランジスタの間の前記共通ノードに連結されるゲート電極と、前記第１プルアップ駆動部及び前記ゲート信号が出力される端子を連結する導電パスとを含む。

前記本発明の他の実施例による第２プルアップ駆動部は、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ及び第７トランジスタを含む。前記第１トランジスタは、前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む。前記第２トランジスタは、第２トランジスタの制御信号が印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタを連結する導電パスとを含み、前記第２プルアップ駆動部の前記第１トランジスタとの共通ノードが前記第１プルアップ駆動部のホールドトランジスタのゲート電極に連結される。前記第３トランジスタは、前記第２パワークロックが印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタと前記第２プルアップ駆動部の前記第２トランジスタとの前記共通ノードを連結する。前記第４トランジスタは、前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む。前記第５トランジスタは、前記第１パワークロックが印加される端子と前記第２プルアップ駆動部の前記第４トランジスタを連結し、ダイオードとして動作され、前記第４トランジスタとの共通ノードが前記第２トランジスタの前記ゲート電極に連結される。前記第６トランジスタは、前記第２パワークロックが印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第４トランジスタと前記第５トランジスタとの共通ノードを連結する導電パスとを含む。前記第７トランジスタは、前記第１トランジスタ及び前記第２トランジスタの共通ノードに連結されるゲート電極と、前記第１プルアップ駆動部及び前記ゲート信号が出力される端子を連結する導電パスとを含む。

このようなシフトレジスタとこれを有するゲート駆動回路によると、第１及び第２パワークロックとスキャン開始信号を提供するバスラインのみを具備しても、アモルファス−シリコン薄膜トランジスタで構成されるシフトレジスタを正常的に動作させることができる。

以下、添付図面を参照して、本発明をより詳細に説明する。

図４は、本発明の一実施例に係るゲート駆動回路を説明するための図であって、特に多数のステージを有するシフトレジスタで構成されるゲート駆動回路の一例を説明するための図である。

図４を参照すると、ゲート駆動回路は、Ｎ個のゲート信号（又は、走査信号）（ＧＯＵＴ[１］、ＧＯＵＴ[２]、．．．、ＧＯＵＴ[Ｎ]）を出力するＮ個のステージ（ＡＳＲＣ１、ＡＳＲＣ２、ＡＳＲＣ３、．．．、ＡＳＲＣＮ）とダミーゲート信号ＧＤＵＭＭＹを出力する一つのダミーステージＡＳＲＣＮ＋１を具備する。

ここで、前記ゲート駆動回路は、多数のゲートライン（図示せず）とデータライン（図示せず）により定義される領域に形成されたスイッチング素子（図示せず）を有する液晶表示パネル（図示せず）と同一平面上に形成され、前記スイッチング素子のゲート電極にスキャン信号を印加するためのゲート信号を出力する。

前記シフトレジスタは、液晶表示パネルのような表示パネルと同一なパネル上に形成される。前記表示パネルは、複数のゲートライン（又はスキャンライン）と複数のデータラインにより定義される領域内に形成されるスイッチング素子を含む。前記シフトレジスタは、前記ゲート信号（ＧＯＵＴ[１]、ＧＯＵＴ[２]、．．．、ＧＯＵＴ[Ｎ]）を前記スキャン信号として対応されるスイッチング素子に提供する。

前記シフトレジスタの各ステージ（ＡＳＲＣ１、ＡＳＲＣ２、．．．ＡＳＲＣＮ）は外部から提供される第１パワークロックＣＫＶを提供受ける第１パワークロック端ＣＫ１、外部から提供される第２パワークロックＣＫＶＢを提供受ける第２パワークロック端ＣＫ２を含む。前記第２パワークロックＣＫＶＢの位相は、前記第１パワークロックＣＫＶの位相と反転される。前記それぞれのステージ（ＡＳＲＣ１、ＡＳＲＣ２、．．．、ＡＳＲＣＮ）は、第１制御信号を提供受ける第１制御端ＣＴ１、第２制御信号を提供受ける第２制御端ＣＴ２、第３制御信号を提供受ける第３制御端ＣＴ３及び前記各ゲート信号（ＧＯＵＴ[１]、ＧＯＵＴ[２]、．．．、ＧＯＵＴ[Ｎ]）を生成する出力端子ＯＵＴを含む。

一番目ステージＡＳＲＣ１は、第１パワークロック端ＣＫ１及び第２パワークロック端ＣＫ２を通じて外部から提供される第１パワークロックＣＫＶ及び第２パワークロックＣＫＶＢを、第１制御端ＣＴ１及び第３制御端ＣＴ３を通じてスキャン開始信号ＳＴＶを、そして第２制御端ＣＴ２を通じて後段ステージである二番目ステージＡＳＲＣ２から提供される第２ゲート信号ＧＯＵＴ[２]をそれぞれ提供受けて、一番目ゲートラインの選択のための第１ゲート信号ＧＯＵＴ[１]を出力端子ＯＵＴに出力すると共に二番目ステージＡＳＲＣ２の第１制御端ＣＴ１に出力する。

二番目ステージＡＳＲＣ２は、第１パワークロック端ＣＫ１及び第２パワークロック端ＣＫ２を通じて外部から提供される第１パワークロックＣＫＶ及び第２パワークロックＣＫＶＢを、第１制御端ＣＴ１を通じて前段ステージである一番目ステージＡＳＲＣ１から提供される第１ゲート信号ＧＯＵＴ[１]を、第２制御端ＣＴ２を通じて後段ステージである三番目ステージＡＳＲＣ３から提供される第３ゲート信号ＧＯＵＴ[３]を、そして第３制御端ＣＴ３を通じて前記スキャン開始信号ＳＴＶをそれぞれ提供受け、二番目ゲートラインの選択のための第２ゲート信号ＧＯＵＴ[２]を出力端子ＯＵＴに出力すると共に三番目ステージＡＳＲＣ３の第１制御端ＣＴ１に出力する。

前述した方式で進行して、Ｎ番目ステージＡＳＲＣＮは、第１パワークロック端ＣＫ１及び第２パワークロック端ＣＫ２を通じて外部から提供される第１パワークロックＣＫＶ及び第２パワークロックＣＫＶＢを、第１制御端ＣＴ１を通じて前段ステージから提供されるゲート信号を、第２制御端ＣＴ２を通じてダミーステージＡＳＲＣＮ＋１から提供されるダミーゲート信号ＧＤＵＭＭＹを、そして第３制御端ＣＴ３を通じて前記スキャン開始信号ＳＴＶをそれぞれ提供受けて、Ｎ番目ゲートラインの選択のためのＮ番目ゲート信号ＧＯＵＴ[Ｎ]を出力端子ＯＵＴに出力すると共に、ダミーステージＡＳＲＣＮ＋１の第１制御端ＣＴ１に出力する。

前記した本発明に係るゲート駆動回路によると、スキャン開始信号ＳＴＶを伝達するためのバスラインと、第１パワークロックＣＫＶ及び第２パワークロックＣＫＶＢをそれぞれ伝達するためのバスラインのみを具備しても、前記スキャン開始信号と前記第１パワークロックＣＫＶ及び第２パワークロックＣＫＶＢを外部から提供受けて、ゲートラインの選択のためのゲート信号（ＧＯＵＴ[１]、ＧＯＵＴ[２]、．．．、ＧＯＵＴ[Ｎ]）を出力することを確認することができる。

以上で説明した本発明によると、外部電源ライン数の減少によって前記ゲート駆動回路の具現に必要なバスラインの数を減少させることができる。また、それぞれのバスラインから分岐して各ステージに信号及び電力を連結するためのジャンパー（ＪＵＭＰＥＲ）を設けるための空間を減少することができる。よって、有効画面比率を大きくすることができる。また、バスラインを減少することで、前記バスライン間に発生されるノイズ成分を最小化させることができる。さらに、設計時のマージンを確保することができ、液晶表示パネルの縁に具備される接続端パッド同士の水分による腐食問題を解決することができる。また、外部電源ラインを減らすことにより、ａ−ＳｉトランジスタがＤＣバイアスされることによるゲート駆動回路の誤動作を防止することができる。

（実施例１）
図５は、本発明の第１実施例によるシフトレジスタの単位ステージを説明するための回路図であり、図６は、前記した図５による単位ステージを採用したシフトレジスタを説明するための回路図である。

図５及び図６を参照すると、本発明の第１実施例によるシフトレジスタの単位ステージ２００は、プルアップ部２１０、プルダウン部２２０、第１プルアップ駆動部２３０、第２プルアップ駆動部２５０及び第３プルアップ駆動部２４０を含み、スキャン開始信号ＳＴＶと直前（Ｐｒｅｖｉｏｕｓ）及び後段ステージの出力信号に基づいてゲート信号（又は、走査信号）を出力する。

プルアップ部２１０は、ドレーンが第１パワークロック端ＣＫ１に連結され、ゲートが第３プルアップ駆動部２４０に連結され、ソースが出力端子ＧＯＵＴに連結された第１ＮＭＯＳトランジスタＭ１で構成され、ゲート信号ＧＯＵＴ[Ｎ]を出力する。

プルダウン部２２０は、ドレーンとゲートが出力端子ＧＯＵＴに連結された第２ＮＭＯＳトランジスタＭ２と、ドレーンが前記第２ＮＭＯＳトランジスタＭ２のソースに連結され、ソースが前記第１ＮＭＯＳトランジスタＭ１のドレーンに連結され、ゲートが前記第２パワークロック端ＣＫ２に連結された第３ＮＭＯＳトランジスタＭ３で構成される。ここで、前記第２ＮＭＯＳトランジスタＭ２はダイオードの役割を果たす。

第１プルアップ駆動部２３０は、第４ＮＭＯＳトランジスタＭ４を含む。前記第４ＮＭＯＳトランジスタＭ４のゲート電極及びドレーン電極は、第１制御端ＣＴ１に電気的に連結される。前記第４ＮＭＯＳトランジスタＭ４のソース電極は、第１ノードＮ１でキャパシタＣと電気的に連結される。

第２プルアップ駆動部２５０は、第８乃至第１０ＮＭＯＳトランジスタＭ８〜Ｍ１０で構成される。具体的に、前記第８ＮＭＯＳトランジスタＭ８は、ソースが前記第２パワークロック端ＣＫ２に連結され、ゲートが前記出力端子ＧＯＵＴに連結される。

前記第９ＮＭＯＳトランジスタＭ９は、ドレーンとゲートが前記第１パワークロック端ＣＫ１に連結され、ソースが前記第８ＮＭＯＳトランジスタＭ８のドレーンに連結される。前記第１０ＮＭＯＳトランジスタＭ１０は、ドレーンが前記第１パワークロック端ＣＫ１に連結され、ゲートが第２パワークロック端ＣＫ２に連結され、ソースが前記第８ＮＭＯＳトランジスタＭ８のドレーン及び前記第９ＮＭＯＳトランジスタＭ９のソースに連結される。

ここで、前記第８ＮＭＯＳトランジスタＭ８は、前記第９ＮＭＯＳトランジスタＭ９より大きいことが好ましい。即ち、前記第８ＮＭＯＳトランジスタＭ８のＷ／Ｌ比は、前記第９ＮＭＯＳトランジスタＭ９のＷ／Ｌ比より大きいことが好ましい。なぜならば、ゲート信号ＧＯＵＴ[Ｎ]がハイレベルである時、前記第８ＮＭＯＳトランジスタＭ８と前記第９ＮＭＯＳトランジスタＭ９が同時にターンオンされ、この際、ホールド機能を行う前記第６ＮＭＯＳトランジスタＭ６のゲート電極にはローレベルが印加されなければならないためである。具体的には、ゲート信号ＧＯＵＴ[Ｎ]がハイレベルである時、前述の図３に示すように第１パワークロック端ＣＫ１にハイレベルのＣＫＶ、第２パワークロック端ＣＫ２にローレベルのＣＫＶＢが印加されている。このとき、プルアップ部２１０の第３ＮＭＯＳトランジスタＭ３のゲート電極にはローレベルのＣＫＶＢが印加されているため、第３ＮＭＯＳトランジスタＭ３はターンオフしている。このとき、第１ＮＭＯＳトランジスタＭ１は、ゲート信号ＧＯＵＴ[Ｎ]にハイレベルを出力するためにターンオンしている必要がある。ここで、第９ＮＭＯＳトランジスタＭ９のゲート電極にはハイレベルのＣＫＶが印加され、第８ＮＭＯＳトランジスタＭ８のゲート電極にはハイレベルのゲート信号ＧＯＵＴ[Ｎ]が入力されている。よって、第８ＮＭＯＳトランジスタＭ８及び第９ＮＭＯＳトランジスタＭ９は同時にターンオンしている。ここで、第６ＮＭＯＳトランジスタＭ６をターンオフすることでＮ１ノードがローレベルのＣＫＶＢになって、第１ＮＭＯＳトランジスタＭ１がターンオフしないように制御しなければならない。よって、前記第８ＮＭＯＳトランジスタＭ８のＷ／Ｌ比を、前記第９ＮＭＯＳトランジスタＭ９のＷ／Ｌ比より遙かに大きく設計することにより、第８ＮＭＯＳトランジスタＭ８と前記第９ＮＭＯＳトランジスタＭ９が同時にターンオンされても、第６ＮＭＯＳトランジスタＭ６のゲート電極をローレベルに維持するようにしている。そして、第６ＮＭＯＳトランジスタＭ６をターンオフすることにより第１ＮＭＯＳトランジスタＭ１がターンオフされるのを防止している。

第３プルアップ駆動部２４０は、キャパシタＣ、第５トランジスタＭ５乃至第７ＮＭＯＳトランジスタＭ７で構成される。具体的に、キャパシタＣは前記第１ＮＭＯＳトランジスタＭ１のゲートと出力端子ＧＯＵＴとの間に連結される。前記第５ＮＭＯＳトランジスタＭ５は、ドレーンとゲートが第１ノードＮ１を経由して前記キャパシタＣの一端に連結される。前記第６ＮＭＯＳトランジスタＭ６は、ドレーンが前記第５ＮＭＯＳトランジスタＭ５のソースに連結され、ゲートが第９ＮＭＯＳトランジスタＭ９または第１０ＮＭＯＳトランジスタＭ１０を介して前記第１パワークロック端ＣＫ１に連結され、ソースが第２ノードＮ２を経由して前記第２パワークロック端ＣＫ２に連結される。

前記第７ＮＭＯＳトランジスタＭ７は、ドレーンが第１ノードＮ１を経由して前記キャパシタＣの一端に連結され、ゲートが第２制御端ＣＴ２に連結され、ソースが第３制御端ＣＴ３に連結される。この時、前記第７ＮＭＯＳトランジスタＭ７にはスキャン開始信号ＳＴＶが印加されることができる。ここで、前記第４ＮＭＯＳトランジスタＭ４と第５ＮＭＯＳトランジスタＭ５は、ダイオードの役割を果たす。

通常的に、ａ−Ｓｉトランジスタとして具現される前記プルアップ部２１０の第１ＮＭＯＳトランジスタＭ１は、非常に小さい電子移動度を有するので、大型液晶表示装置を駆動するための高電圧振幅、例えば、−１４Ｖ〜２０Ｖ程度のゲートパルスをゲートラインに印加するためには、非常に大きいサイズになるしかない。

特に、１２.１インチ（３０.７３４ｃｍ）を用いるＸＧＡ級である場合には、一つのゲートラインの寄生容量が２５０〜３００[ｐＦ]程度であり、これを最少デザインルールである４μｍで設計したａ−Ｓｉトランジスタとして駆動しようとすると、チャンネル長さＬが４μｍである時、チャンネル幅Ｗは５５００μｍ程度を必要とする。従って、ゲートラインを駆動するための第１ＮＭＯＳトランジスタＭ１の寄生容量であるゲート−ドレーン間の寄生容量Ｃｇｄは大きくなる。

この場合、前記寄生容量Ｃｇｄの大きさは３ｐＦ程度であって、ａ−Ｓｉトランジスタで構成されるゲート駆動回路の誤動作が問題になる。これは前記寄生容量Ｃｇｄが高振幅、即ち−１４Ｖ〜２０Ｖのパワークロック（ＣＫＶ又はＣＫＶＢ）と連結されており、前記寄生容量Ｃｇｄがカップリングキャパシタとして動作してプルアップ機能を行う前記第１ＮＭＯＳトランジスタＭ１のゲート電圧を発生させる虞があるためである。

例えば、前記カップリングキャパシタをゲートオフ電圧ＶＯＦＦに維持させる手段がない場合には、前記第１ＮＭＯＳトランジスタＭ１のゲート電圧は、−１４Ｖ〜２０Ｖのパワークロック（ＣＫＶ又はＣＫＶＢ）の電位になる。そのため、出力は最大２０Ｖで前記第１ＮＭＯＳトランジスタＭ１のしきい電圧Ｖｔｈを減算した電圧が発生されて、液晶表示パネルのゲートラインに印加されるので、異常表示現象が発生される虞がある。

従って、ａ−Ｓｉトランジスタで構成されるゲート駆動回路では、スキャンパルスを出力する前記第１ＮＭＯＳトランジスタＭ１のゲートをゲートオフ電圧ＶＯＦＦに維持するために、ホールド機能を行う第６ＮＭＯＳトランジスタＭ６と第１ＮＭＯＳトランジスタＭ１が動作した後、前記第１ＮＭＯＳトランジスタＭ１がアクティブ信号を生成して、画素を活性化させない大部分の時間の間、ゲート信号ＧＯＵＴ[Ｎ]がゲートオフ電圧ＶＯＦＦレベルになるように、プルダウン機能を行う第３ＮＭＯＳトランジスタＭ３が必須的である。

動作時、直前（Ｐｒｅｖｉｏｕｓ）ステージから出力される直前ゲート信号ＧＯＵＴ[Ｎ−１]が前記第４ＮＭＯＳトランジスタＭ４に印加されるにつれて前記第４ＮＭＯＳトランジスタＭ４は、前記直前ゲート信号ＧＯＵＴ[Ｎ−１]をキャリー信号（Ｃａｒｒｙ Ｓｉｇｎａｌ）として受け取るダイオードの役割を果たす。

前記第１パワークロックＣＫＶがハイレベルであり、前記第２パワークロックＣＫＶＢがローレベルの時、前記第８ＮＭＯＳトランジスタＭ８は、ハイレベルである現在ゲート信号ＧＯＵＴ[Ｎ]によってターンオンされ、前記第６ＮＭＯＳトランジスタＭ６はターンオフされる。この際、前記第９ＮＭＯＳトランジスタＭ９は、ダイオードとして作用してハイレベルの信号が前記第６ＮＭＯＳトランジスタＭ６に印加される。次に、前記第１パワークロックＣＫＶがローレベルであり、前記第２パワークロックＣＫＶＢがハイレベルになると、前記第１０ＮＭＯＳトランジスタＭ１０はターンオンされてローレベルの信号が前記第６ＮＭＯＳトランジスタＭ６に印加される。従って、前記第２プルアップ駆動部２４０は、前記第６ＮＭＯＳトランジスタＭ６に前記第１パワークロックＣＫＶと同一な位相を有する制御信号を提供する。

前記第１ＮＭＯＳトランジスタＭ１は、前記ＮＭＯＳトランジスタの大きいキャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）によって第１ＮＭＯＳトランジスタＭ１のゲート電極に印加される電圧をローレベルを維持する機能を行う。前述の図３に示すように前記第１パワークロックＣＫＶがローレベルからハイレベルに変化する場合、前記第６ＮＭＯＳトランジスタＭ６は、ホールド機能を行って前記第１ＮＭＯＳトランジスタＭ１のゲート電圧が高いしきい値を有することを防止する。特に、前記第１パワークロックＣＫＶがローレベルからハイレベルに変化する場合、現在のゲート信号ＧＯＵＴ[Ｎ]はハイレベルになり、前記第８ＮＭＯＳトランジスタＭ８はターンオンされる。このとき、第１パワークロックＣＫＶの相補信号である第２パワークロックＣＫＶＢは、ハイレベルからローレベルに変化する。従って、第８ＮＭＯＳトランジスタＭ８を介して前記第６ＮＭＯＳトランジスタＭ６のゲート電極がローレベルとなる。そのため、前記第８ＮＭＯＳトランジスタＭ８のドレーン電極に電気的に連結された前記第６ＮＭＯＳトランジスタＭ６はターンオフされる。言い換えると、前記第１ＮＭＯＳトランジスタＭ１は、第１パワークロックＣＫＶのサンプリング機能、即ちＮＭＯＳトランジスタの大容量の寄生容量によりローレベルに維持するサンプリング機能を行い、前記第１パワークロックＣＫＶがローレベルからハイレベルに変化された状態で、前記第６ＮＭＯＳトランジスタＭ６は、前記第１ＮＭＯＳトランジスタＭ１のゲート電圧が前記第１ＮＭＯＳトランジスタＭ１のしきい電圧以上に上昇することを防止するホールド機能を行うこともできる。

この時、前記第８乃至第１０ＮＭＯＳトランジスタＭ８、Ｍ９、Ｍ１０の制御によってホールド機能を行う第６ＮＭＯＳトランジスタＭ６をターンオンさせるための電圧を生成することもできる。具体的に、前記第１パワークロックＣＫＶがハイレベルであり、前記第２パワークロックＣＫＶＢがローレベルの時、前記第８ＮＭＯＳトランジスタＭ８は、ハイレベルである現在ゲート信号ＧＯＵＴ[Ｎ]によってターンオンされ、前記第６ＮＭＯＳトランジスタＭ６はターンオフされる。しかし、このとき、前記第９ＮＭＯＳトランジスタＭ９は、ダイオードとして作用してハイレベルの信号が前記第６ＮＭＯＳトランジスタＭ６に印加され、前記第６ＮＭＯＳトランジスタＭ６はターンオンされる。第６ＮＭＯＳトランジスタＭ６のターンオン／ターンオフは、第８ＮＭＯＳトランジスタＭ８及び第９ＮＭＯＳトランジスタＭ９のサイズを調整することで行うことができる。

又、前記第７ＮＭＯＳトランジスタＭ７は、後段ステージから出力される後段ゲート信号ＧＯＵＴ[Ｎ＋１]によりキャパシタＣを第１電源電圧ＶＯＦＦに放電させる役割を行う。前記第７ＮＭＯＳトランジスタＭ７がターンオンされる時、スキャン開始信号ＳＴＶは第１電源電圧ＶＯＦＦである。これは、スキャン開始信号ＳＴＶは、スキャン開始時にワンショットパルスで印加されるため、スキャン開始時以降は第１電源電圧ＶＯＦＦと成っているためである。前記第７ＮＭＯＳトランジスタＭ７のソースに前記スキャン開始信号ＳＴＶを連結する。

従って、前記第１電源電圧ＶＯＦＦを印加するための別の電源ラインや、第２電源電圧ＶＯＮを印加するための別の電源ラインを具備しなくても、ａ−Ｓｉトランジスタで具現されるシフトレジスタを具現することができ、前記したシフトレジスタを液晶表示装置のゲート駆動回路として採用することができる。
（第２実施例）
図７は、本発明の第２実施例によるシフトレジスタの単位ステージを説明するための回路図であり、図８は、本発明の第２実施例によるシフトレジスタを説明するための回路図である。

図７及び図８を参照すると、本発明の第２実施例によるシフトレジスタの単位ステージ３００は、プルアップ部２１０、プルダウン部２２０、第１プルアップ駆動部２３０及び第２プルアップ駆動部３５０及び第３プルアップ駆動部２５０を含み、スキャン開始信号ＳＴＶと直前（Ｐｒｅｖｉｏｕｓ）及び後段ステージの出力信号に基づいてゲート信号（又は、走査信号）を出力する。ここで、前記したプルアップ部２１０、プルダウン部２２０、第１プルアップ駆動部２３０及び第３プルアップ駆動部２５０は、前記した図５で説明したので、その詳細な説明は省略する。

第２プルアップ駆動部３４０は、第８乃至第１３ＮＭＯＳトランジスタＭ８〜Ｍ１３で構成される。具体的に、前記第８ＮＭＯＳトランジスタＭ８は、第２ノードＮ２を通じてソースが第２パワークロック端ＣＫ２に連結され、ゲートが出力端子ＧＯＵＴに連結され、前記第９ＮＭＯＳトランジスタＭ９はドレーンが第１パワークロック端ＣＫ１に連結され、ソースが前記第８ＮＭＯＳトランジスタＭ８のドレーンに連結される。

前記第１０ＮＭＯＳトランジスタＭ１０は、ドレーンが第１パワークロック端ＣＫ１に連結され、ゲートが第２パワークロック端ＣＫ２に連結され、ソースが前記第８ＮＭＯＳトランジスタＭ８のドレーン及び第９ＮＭＯＳトランジスタＭ９のソースに連結される。

前記第１１ＮＭＯＳトランジスタＭ１１は、ソースが第２パワークロック端ＣＫ２に連結され、ゲートが前記第８ＮＭＯＳトランジスタＭ８のゲートに連結される。前記第１２ＮＭＯＳトランジスタＭ１２はドレーンとゲートが互いに連結されており、ソースは前記第９ＮＭＯＳトランジスタＭ９のゲート及び前記第１１ＮＭＯＳトランジスタＭ１１のドレーンに連結される。

前記第１３ＮＭＯＳトランジスタＭ１３は、ドレーンが第１パワークロック端ＣＫ１に連結され、ゲートが第２パワークロック端ＣＫ２に連結され、ソースが前記第１１ＮＭＯＳトランジスタＭ１１のドレーン及び前記第１２ＮＭＯＳトランジスタＭ１２のソースに連結される。

動作時、前述の図３に示すように、第１パワークロック端ＣＫ１にハイレベルのＣＫＶが印加され、第２パワークロック端ＣＫ２にローレベルのＣＫＶＢが印加され、現在のゲート信号ＧＯＵＴ[Ｎ]がハイレベルを出力している場合、ハイレベルのアクティブ信号であるゲート信号ＧＯＵＴ[Ｎ]が前記第８ＮＭＯＳトランジスタＭ８のゲート電極に印加される。よって、前記第８ＮＭＯＳトランジスタＭ８がターンオンされ、前記第６ＮＭＯＳトランジスタＭ６はターンオフ状態を維持する。この際、ロー電圧が前記第９ＮＭＯＳトランジスタＭ９のゲート電極に印加される。特に、前記第８ＮＭＯＳトランジスタＭ８のゲート電極及び前記第１１ＮＭＯＳトランジスタＭ１１のゲート電極に現在のゲート信号ＧＯＵＴ[Ｎ]が印加されると、前記第８ＮＭＯＳトランジスタＭ８及び前記第１１ＮＭＯＳトランジスタＭ１１はターンオンされる。従って、前記第８ＮＭＯＳトランジスタＭ８のドレーン電極及び前記第１１ＮＭＯＳトランジスタＭ１１のドレーン電極に電気的に連結された第９ＮＭＯＳトランジスタＭ９がターンオフされてチャンネル抵抗が増加する。このとき、第９ＮＭＯＳトランジスタＭ９のゲート電極には、第１１ＮＭＯＳトランジスタＭ１１を介してローレベルのＣＫＶＢが印加されている。
即ち、前記第９ＮＭＯＳトランジスタＭ９及び前記第８ＮＭＯＳトランジスタＭ８が同時にターンオンされる場合、前記第６ＮＭＯＳトランジスタにはローレベルの信号が印加される。

前述の図３に示すように現在のゲート信号ＧＯＵＴ[Ｎ]がアクティブ期間が終了し、ローレベルであるインアクティブ（Ｉｎａｃｔｉｖｅ）信号となった場合、第１パワークロック端ＣＫ１にローレベルのＣＫＶが印加され、第２パワークロック端ＣＫ２にハイレベルのＣＫＶＢが印加されている。よって、前記第８ＮＭＯＳトランジスタＭ８のゲート電極にローレベルのＧＯＵＴ[Ｎ]が印加され、第８ＮＭＯＳトランジスタＭ８はターンオフされる。このとき、前記第６ＮＭＯＳトランジスタＭ６のゲート電極を通じて第１パワークロックＣＫＶと同一な位相を有する制御信号が印加される。特に、前記第２パワークロックＣＫＶＢがハイレベルのアクティブ信号なので、前記第２パワークロック端ＣＫ２に電気的に連結された第１０ＮＭＯＳトランジスタＭ１０及び第１３トランジスタＭ１３はターンオンされる。従って、前記９ＮＭＯＳトランジスタＭ９のゲート電極にローレベルの信号が印加されて前記第６ＮＭＯＳトランジスタＭ６はターンオフされる。言い換えると、前記第１ＮＭＯＳトランジスタＭ１は、前記第１パワークロックＣＫＶのサンプリング機能、即ちＮＭＯＳトランジスタの大容量の寄生容量によりローレベルに維持するサンプリング機能を行い、前記第１パワークロックＣＫＶがローレベルからハイレベルに変化された状態で前記第６ＮＭＯＳトランジスタＭ６は、前記第１ＮＭＯＳトランジスタＭ１のゲート電圧が前記第１ＮＭＯＳトランジスタＭ１のしきい電圧以上に上昇することを防止するホールディング機能を行う。

前述した本発明の第２実施例によると、前記第８乃至第１３ＮＭＯＳトランジスタＭ８〜Ｍ１３の動作によってホールド機能を行う第６ＮＭＯＳトランジスタＭ６をターンオンさせるための電圧を生成することができる。具体的に、前記第１パワークロックＣＫＶがハイレベルであり、前記第２パワークロックＣＫＶＢがローレベルの時、前記第８ＮＭＯＳトランジスタＭ８は、ハイレベルである現在ゲート信号ＧＯＵＴ[Ｎ]によってターンオンされ、前記第９ＮＭＯＳトランジスタＭ９及び第６ＮＭＯＳトランジスタＭ６はターンオフされる。しかし、このとき、前記第１２ＮＭＯＳトランジスタＭ１２は、ダイオードとして作用してハイレベルの信号が前記第９ＮＭＯＳトランジスタＭ９に印加され、前記第９ＮＭＯＳトランジスタＭ９はターンオンされる。そして、第６ＮＭＯＳトランジスタＭ６のゲート電極にハイレベルの信号が印加され、第６ＮＭＯＳトランジスタＭ６はターンオンされる。第６ＮＭＯＳトランジスタＭ６のターンオン／ターンオフは、前記第８乃至第１３ＮＭＯＳトランジスタＭ８〜Ｍ１３のサイズを調整することで行うことができる。

以上で説明した第２実施例によると、前記第９ＮＭＯＳトランジスタＭ９のＷ／Ｌ比を大きくすると、前記第９ＮＭＯＳトランジスタＭ９が第６ＮＭＯＳトランジスタＭ６をターンオンさせる時定数を短くすることができるので、前記した第１実施例で図示した第８ＮＭＯＳトランジスタＭ８のＷ／Ｌ比が前記第９ＮＭＯＳトランジスタＭ９のＷ／Ｌ比より大きい場合に、前記第９ＮＭＯＳトランジスタＭ９が前記第６ＮＭＯＳトランジスタＭ６をターンオンさせる時定数が増加する問題を解決することができる。

即ち、前記第１実施例では、前記第９ＮＭＯＳトランジスタＭ９がダイオードとして動作したが、前記第２実施例では、前記第１１乃至第１３ＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３の動作結果により制御されるようにする。
（実施例３）
図９は、本発明の第３実施例に係るシフトレジスタの単位ステージを説明するための回路図であり、図１０は、本発明の第３実施例に係るシフトレジスタを説明するための回路図である。特に、第３実施例は、前記した図５の第１実施例で図示したダイオードの役割を行う第５ＮＭＯＳトランジスタＭ５を除いた場合の実施例である。

図９及び図１０を参照すると、本発明の第３実施例に係るシフトレジスタの単位ステージ４００は、プルアップ部２１０、プルダウン部２２０、第１プルアップ駆動部４３０、第２プルアップ駆動部４４０及び第３プルアップ駆動部４５０を含み、スキャン開始信号ＳＴＶと直前及び後段ステージの出力信号に基づいてゲート信号（又は、走査信号）を出力する。ここで、前記したプルアップ部２１０及びプルダウン部２２０は、前記した図５で説明したので、その詳細な説明は省略する。

第１プルアップ駆動部４３０は、第６及び第７ＮＭＯＳトランジスタＭ６、Ｍ７、そしてキャパシタＣで構成される。前記した図５と比較すると、本発明の第３実施例では第５ＮＭＯＳトランジスタＭ５が省略される。

第６ＮＭＯＳトランジスタＭ６は、前記第１ノードＮ１に電気的に連結されたドレーン電極と、出力端子ＧＯＵＴに電気的に連結されたソース電極と、前記第２プルアップ駆動部４４０から制御信号を印加受けるゲート電極を含む。

前記第７ＮＭＯＳトランジスタＭ７は、前記第１ノードＮ１に電気的に連結されたドレーン電極、スキャン開始信号ＳＴＶが印加される第３制御端に電気的に連結されるソース電極及び後段ステージから後段ゲート信号ＧＯＵＴ[Ｎ]＋１が印加される第２制御端ＣＴ２に電気的に連結されたゲート電極を含む。前記キャパシタＣは、前記第１ノードＮ１と前記出力端子ＧＯＵＴの間に電気的に連結される。

第２プルアップ駆動部４４０は、第８乃至第１０ＮＭＯＳトランジスタＭ８〜Ｍ１０で構成される。

具体的に、第８ＮＭＯＳトランジスタＭ８のソースは、第２ノードＮ２を通じて第２パワークロック端ＣＫ２に連結され、ゲートはキャパシタＣの一端、第６ＮＭＯＳトランジスタＭ６のソース及び出力端子ＧＯＵＴに連結される。

第９ＮＭＯＳトランジスタＭ９のドレーンとゲートは第１パワークロック端ＣＫ１に連結され、ソースは第８ＮＭＯＳトランジスタＭ８のドレーンに連結される。

第１０ＮＭＯＳトランジスタＭ１０のドレーンは第１パワークロック端ＣＫ１に連結され、ゲートは第２パワークロック端ＣＫ２に連結され、ソースは第８ＮＭＯＳトランジスタＭ８のドレーン及び第９ＮＭＯＳトランジスタＭ９のソースに連結される。又は、前記第１０ＮＭＯＳトランジスタＭ１０のソース電極は、前記第６ＮＭＯＳトランジスタのゲート電極にも連結される。

前記第３プルアップ駆動部４５０は、第４ＮＭＯＳトランジスタＭ４を含む。前記第４ＮＭＯＳトランジスタＭ４のゲート電極とドレーン電極は共通され直前ゲート信号ＧＯＵＴ[Ｎ−１]が印加される第１制御端ＣＴ１に電気的に連結される。前記第４ＮＭＯＳトランジスタＭ４のソース電極は、第１ノードＮ１を通じて前記プルアップ部２１０の第１ＮＭＯＳトランジスタＭ１のゲート電極に電気的に連結される。

前記第８ＮＭＯＳトランジスタＭ８は、現在のゲート信号ＧＯＵＴ[Ｎ]によって、オン／オフされる。前述の図３に示すように、第１パワークロック端ＣＫ１にハイレベルのＣＫＶが印加され、第２パワークロック端ＣＫ２にローレベルのＣＫＶＢが印加され、現在のゲート信号ＧＯＵＴ[Ｎ]がハイレベルであるアクティブ状態であるとする。この場合、前記第８ＮＭＯＳトランジスタＭ８はターンオン状態を維持して、前記第６ＮＭＯＳトランジスタＭ６はターンオフされる。反面に、第１パワークロック端ＣＫ１にローレベルのＣＫＶが印加され、第２パワークロック端ＣＫ２にハイレベルのＣＫＶＢが印加され、現在のゲート信号ＧＯＵＴ[Ｎ]がローレベルであるインアクティブ（Ｉｎａｃｔｉｖｅ）状態であるとする。この場合、前記第８ＮＭＯＳトランジスタＭ８はターンオフされる。この際、前記第１パワークロックＣＫＶと同一な位相を有する制御信号が前記第２プルアップ駆動部４４０から前記第６ＮＭＯＳトランジスタＭ６に印加される。

より具体的に説明すると、前記第１パワークロックＣＫＶがハイレベルである場合、前記第９ＮＭＯＳトランジスタＭ９はダイオードとして動作するので、前記ハイレベルの信号が前記第６ＮＭＯＳトランジスタＭ６に印加される。前記第１パワークロックＣＫＶがローレベルである場合、前記第１パワークロックＣＫＶと位相が反転された前記第２パワークロックＣＫＶＢがハイレベルなので、前記第１０ＮＭＯＳトランジスタＭ１０はターンオンされる。従って、ローレベルの信号が前記第６ＮＭＯＳトランジスタＭ６に印加される。即ち、前記第２プルアップ駆動部４４０は、前記第１パワークロックＣＫＶと同一な位相を有する制御信号を前記第６ＮＭＯＳトランジスタＭ６に提供する。

従って、前記第６ＮＭＯＳトランジスタＭ６がターンオフ状態を維持する場合、前記第６ＮＭＯＳトランジスタＭ６のソース電極には、ハイレベルの電圧が印加される。又、前記第６ＮＭＯＳトランジスタＭ６がターンオン状態を維持する場合、ローレベルの電圧が前記第６ＮＭＯＳトランジスタＭ６のソース電極に印加される。

第３実施例では、第１実施例のダイオード接続された第５ＮＭＯＳトランジスタＭ５を含んでおらず、第６ＮＭＯＳトランジスタＭ６のソース端子はＧＯＵＴと連結されている。一方、第１実施例の第６ＮＭＯＳトランジスタＭ６のソース端子はＣＫ２と接続されている。第１実施例のように第５ＮＭＯＳトランジスタＭ５を含まなくても、第６ＮＭＯＳトランジスタＭ６のソース端子にＧＯＵＴのハイレベル信号が印加される間、ＣＫ１がハイレベルを有しても第６ＮＭＯＳトランジスタＭ６がターンオフされる。第６ＮＭＯＳトランジスタＭ６のソース端子にＧＯＵＴのローレベル信号が印加される間には、ＣＫ１がハイレベルを有する場合に、第６ＮＭＯＳトランジスタＭ６がターンオンされるように動作してホールド機能を行う。また、第５ＮＭＯＳトランジスタＭ５を除去することにより、トランジスタの個数を減らすことができ、シフトレジスタのレイアウト面積を減少することができる。
（第４実施例）
図１１は、本発明の第４実施例に係るシフトレジスタの単位ステージを説明するための回路図であり、図１２は、本発明の第４実施例に係るシフトレジスタを説明するための回路図である。

図１１及び図１２を参照すると、本発明の第４実施例に係るシフトレジスタの単位ステージ５００は、プルアップ部２１０、プルダウン部２２０、第１プルアップ駆動部４３０、第２プルアップ駆動部３５０及び第３プルアップ駆動部４４０を含み、前段ステージから出力されたゲート信号ＧＯＵＴ[Ｎ−１]、後段ステージから出力されたゲート信号ＧＯＵＴ[Ｎ＋１]、第１パワークロックＣＫＶ、第２パワークロックＣＫＶＢ及びスキャン開始信号ＳＴＶを入力受けて現在ステージに対応するゲート信号ＧＯＵＴ[Ｎ]を出力する。

ここで、プルアップ部２１０とプルダウン部２２０は前記した図５で説明し、第１プルアップ駆動部４３０は前記した図９で説明し、第２プルアップ駆動部３４０は前記した図７で説明したので、その詳細な説明は省略する。

ここで、前記第９ＮＭＯＳトランジスタＭ９のＷ／Ｌ比は、前記第８ＮＭＯＳトランジスタＭ８のＷ／Ｌ比より大きいことが好ましい。なぜならば、前記した第３実施例で図示した第８ＮＭＯＳトランジスタＭ８のＷ／Ｌ比が第９ＮＭＯＳトランジスタＭ９のＷ／Ｌ比より大きければ、前記第９ＮＭＯＳトランジスタＭ９が前記第６ＮＭＯＳトランジスタＭ６をターンオンさせるための時定数が長いので、問題を誘発する虞がある。

しかし、前記第９ＮＭＯＳトランジスタＭ９のＷ／Ｌ比を第８ＮＭＯＳトランジスタＭ８のＷ／Ｌ比より大きくすることにより、第９ＮＭＯＳトランジスタＭ９が第６ＮＭＯＳトランジスタＭ６をターンオンさせる時定数を短くすることができる。

第５実施例では、第４実施例と同様にダイオード接続された第５ＮＭＯＳトランジスタＭ５を含まない。第５実施例の第６ＮＭＯＳトランジスタＭ６のソース端子にＧＯＵＴのハイレベル信号が印加される間、ＣＫ１がハイレベルを有しても第６ＮＭＯＳトランジスタＭ６がターンオフされる。第６ＮＭＯＳトランジスタＭ６のソース端子にＧＯＵＴのローレベル信号が印加される間には、ＣＫ１がハイレベルを有する場合に、第６ＮＭＯＳトランジスタＭ６がターンオンされるように動作してホールド機能を行う。また、第５ＮＭＯＳトランジスタＭ５を除去することにより、トランジスタの個数を減らすことができ、シフトレジスタのレイアウト面積を減少することができる。
（第５実施例）
図１３は、本発明の第５実施例に係るシフトレジスタの単位ステージを説明するための回路図であり、図１４は、本発明の第５実施例に係るシフトレジスタを説明するための回路図である。

図１３及び図１４を参照すると、本発明の第５実施例に係るシフトレジスタの単位ステージ６００は、プルアップ部２１０、プルダウン部２２０、第１プルアップ駆動部２３０、第２プルアップ駆動部６４０及び第３プルアップ駆動部２４０を含み、第１パワークロックＣＫＶ、第２パワークロックＣＫＶＢ、前段ステージから出力されたゲート信号ＧＯＵＴ[Ｎ−１]、後段ステージから出力されたゲート信号ＧＯＵＴ[Ｎ＋１]及びスキャン開始信号ＳＴＶを入力受けて、現在ステージに対応するゲート信号ＧＯＵＴ[Ｎ]を出力する。ここで、前記したプルアップ部２１０、プルダウン部２２０及び第１プルアップ駆動部２３０は、前記した図５で説明したので、その詳細な説明は省略する。

第２プルアップ駆動部６４０は、第８乃至第１４ＮＭＯＳトランジスタＭ８〜Ｍ１４を含む。具体的に、前記第１１ＮＭＯＳトランジスタＭ１１は、ソースが第２ノードＮ２を通じて第２パワークロック端ＣＫ２に連結され、ゲートが出力端子ＧＯＵＴに連結される。

前記第９ＮＭＯＳトランジスタＭ９は、ドレーンが前記第１パワークロック端ＣＫ１に連結され、ソースが前記第８ＮＭＯＳトランジスタＭ８のドレーンに連結される。前記第１０ＮＭＯＳトランジスタＭ１０は、ドレーンが前記第１パワークロック端ＣＫ１に連結され、ゲートが前記第２パワークロック端ＣＫ２に連結され、ソースが前記第８ＮＭＯＳトランジスタＭ８のドレーン及び前記第９ＮＭＯＳトランジスタＭ９のソースに連結される。又、前記第１０ＮＭＯＳトランジスタＭ１０のソースは、第６ＮＭＯＳトランジスタＭ６のゲートに連結される。

前記第１１ＮＭＯＳトランジスタＭ１１は、ソースが前記第２パワークロック端ＣＫ２に連結され、ゲートが前記第８ＮＭＯＳトランジスタＭ８のゲートに連結される。前記第１２ＮＭＯＳトランジスタＭ１２は、ドレーンとゲートが前記第１パワークロック端ＣＫ１に連結され、ソースが前記第９ＮＭＯＳトランジスタＭ９のゲート及び前記第１１ＮＭＯＳトランジスタＭ１１のドレーンに連結される。

前記第１３ＮＭＯＳトランジスタＭ１３は、ドレーンが前記第１パワークロック端ＣＫ１に連結され、ゲートが前記第２パワークロック端ＣＫ２に連結され、ソースが前記第１１ＮＭＯＳトランジスタＭ１１のドレーン及び前記第１２ＮＭＯＳトランジスタＭ１２のソースに連結される。前記第１４ＮＭＯＳトランジスタＭ１４は、ドレーンが第１ノードＮ１を通じてキャパシタＣの一端に連結され、ゲートが前記第１２及び第１３トランジスタＭ１２、Ｍ１３のソース及び第９ＮＭＯＳトランジスタＭ９のゲートに連結され、ソースが前記キャパシタＣの他端及び前記出力端子ＧＯＵＴに連結される。

即ち、前記した本発明の第５実施例は、出力端子ＧＯＵＴに連結されホールド機能を行う前記第１４ＮＭＯＳトランジスタＭ１４のゲートをコントロールする電圧が、第６ＮＭＯＳトランジスタＭ６のゲートをコントロールする電圧と異なる場合を示す。このように、第１４ＮＭＯＳトランジスタＭ１４のゲートをコントロールする電圧が、第６ＮＭＯＳトランジスタＭ６のゲートをコントロールする電圧と異なる場合であっても、ホールド機能を行う第６ＮＭＯＳトランジスタＭ６のゲートをコントロールする電圧と異なる場合にもホールド機能を行うことができる。

具体的に、前記第１ＮＭＯＳトランジスタＭ１は、第１パワークロックＣＫＶのサンプリング機能、即ちＮＭＯＳトランジスタの大容量の寄生容量によりローレベルに維持するサンプリング機能を行い、前記第１パワークロックＣＫＶがローレベルからハイレベルに変化された状態で前記第６ＮＭＯＳトランジスタＭ６は、前記第１ＮＭＯＳトランジスタＭ１のゲート電圧が前記第１ＮＭＯＳトランジスタＭ１のしきい電圧以上に上昇することを防止するホールディング機能を行う。
（第６実施例）
図１５は、本発明の第６実施例に係るシフトレジスタの単位ステージを説明するための回路図であり、図１６は、本発明の第６実施例に係るシフトレジスタを説明するための回路図である。

図１５及び図１６を参照すると、本発明の第６実施例に係るシフトレジスタの単位ステージ７００は、プルアップ部２１０、プルダウン部２２０、第１プルアップ駆動部２３０、第２プルアップ駆動部７４０及び第３プルアップ駆動部２４０を含み、第１パワークロックＣＫＶ、第２パワークロックＣＫＶＢ、前段ステージから出力されたゲート信号ＧＯＵＴ[Ｎ−１]、後段ステージから出力されたゲート信号ＧＯＵＴ[Ｎ＋１]及びスキャン開始信号ＳＴＶに基づいて現在ステージに対応するゲート信号ＧＯＵＴ[Ｎ]を出力する。ここで、前記したプルアップ部２１０、プルダウン部２２０及び第１プルアップ駆動部２３０は、前記した図５で説明したので、その詳細な説明は省略する。

前記第２プルアップ駆動部７４０は、第８乃至第１４ＮＭＯＳトランジスタＭ８〜Ｍ１４を含む。

具体的に、前記第８ＮＭＯＳトランジスタＭ８は、ソースが第２パワークロック端ＣＫ２に連結され、ゲートが出力端子ＧＯＵＴに連結される。前記第９ＮＭＯＳトランジスタＭ９はドレーンが前記第１パワークロック端ＣＫ１に連結され、ソースが前記第８ＮＭＯＳトランジスタＭ８のドレーンに連結される。

前記第１０ＮＭＯＳトランジスタＭ１０は、ドレーンが前記第１パワークロック端ＣＫ１に連結され、ゲートが前記第２パワークロック端ＣＫ２に連結され、ソースが前記第８ＮＭＯＳトランジスタＭ８のドレーン及び第９ＮＭＯＳトランジスタＭ９のソースに連結される。前記第１１ＮＭＯＳトランジスタＭ１１は、ソースが前記第２パワークロック端ＣＫ２に連結され、ゲートが前記第８ＮＭＯＳトランジスタＭ８のゲートに連結される。

前記第１２ＮＭＯＳトランジスタＭ１２は、ドレーンとゲートが前記第１パワークロック端ＣＫ１に連結され、ソースが前記第９ＮＭＯＳトランジスタＭ９のゲートに連結される。前記第１３ＮＭＯＳトランジスタＭ１３は、ドレーンが前記第１パワークロック端ＣＫ１に連結され、ゲートが前記第２パワークロック端ＣＫ２に連結され、ソースが前記第１１ＮＭＯＳトランジスタＭ１１のドレーン及び前記第１２ＮＭＯＳトランジスタＭ１２のソースに連結される。

前記第１４ＮＭＯＳトランジスタＭ１４は、ドレーンがキャパシタＣの一端及び出力端子ＧＯＵＴに連結され、ゲートが前記第９及び第１０ＮＭＯＳトランジスタＭ９、Ｍ１０のソースに連結され、ソースが前記第３プルアップ駆動部の前記第４ＮＭＯＳトランジスタＭ４のドレーン及び前記キャパシタＣの他端に連結される。

第６実施例は、前記出力端子ＧＯＵＴ[Ｎ]に電気的に連結される第１４ＮＭＯＳトランジスタＭ１４のゲートをコントロールする電圧が、ダイオードとして作用する第５ＮＭＯＳトランジスタＭ５に電気的に連結された第６ＮＭＯＳトランジスタＭ６のゲート電極をコントロールする電圧と同一な場合を示す。即ち、第１４ＮＭＯＳトランジスタＭ１４のゲートは第６ＮＭＯＳトランジスタＭ６のゲートと接続されている。このように、第１４ＮＭＯＳトランジスタＭ１４のゲートをコントロールする電圧が、第６ＮＭＯＳトランジスタＭ６のゲート電極をコントロールする電圧と同一な場合であってもホールド機能を行うことができる。

具体的に、前記第１ＮＭＯＳトランジスタＭ１は、前記第１パワークロックＣＫＶのサンプリング機能、即ち、ＮＭＯＳトランジスタの大容量の寄生容量によってローレベルに維持するサンプリング機能を行い、前記第６ＮＭＯＳトランジスタＭ６は、前記第１パワークロックＣＫＶがローレベルからハイレベルに変化された状態で前記第１ＮＭＯＳトランジスタＭ１のゲート電圧が前記第１ＮＭＯＳトランジスタＭ１のしきい電圧以上に上昇することを防止するホールド機能を行う。

以上では、シフトレジスタを構成する毎ステージに前記スキャン開始信号ＳＴＶを印加することを説明したが、前記したスキャン開始信号ＳＴＶの代わりに、下記する図１７のように、別の電源ラインを具備し、前記電源ラインを経由して第２電源電圧ＶＳＳを印加することもできる。

図１７は、本発明の他の実施例に係るゲート駆動回路を説明するための図であって、特に、多数のステージを有するシフトレジスタで構成されるゲート駆動回路の他の例を説明するための図である。

図１７を参照すると、ゲート駆動回路はＮ個のゲート信号（又は、走査信号）（ＧＯＵＴ[１]、ＧＯＵＴ[２]、．．．、ＧＯＵＴ[Ｎ]）を出力するＮ個のステージ（ＢＳＲＣ１、ＢＳＲＣ２、ＢＳＲＣ３、．．．、ＢＳＲＣＮ）とダミーゲート信号ＧＤＵＭＭＹを出力する一つのダミーステージＳＲＣＮ＋１を具備する。

一番目ステージＢＳＲＣ１は、第１及び第２パワークロック端ＣＫ１、ＣＫ２を通じて外部から提供される第１及び第２パワークロックＣＫＶ、ＣＫＶＢを、第１及び第３制御端ＣＴ１、ＣＴ３を通じてスキャン開始信号ＳＴＶを、そして第２制御端ＣＴ２を通じて後段ステージである二番目ステージＢＳＲＣ２から提供される第２ゲート信号ＧＯＵＴ[２]をそれぞれ提供受けて、一番目ゲートラインの選択のための第１ゲート信号ＧＯＵＴ[１]を出力端子ＯＵＴに出力すると共に二番目ステージの第１制御端ＣＴ１に出力する。

二番目ステージＢＳＲＣ２は、前記第１及び第２パワークロック端ＣＫ１、ＣＫ２を通じて外部から提供される第１及び第２パワークロックＣＫＶ、ＣＫＶＢを、第１制御端ＣＴ１を通じて前段ステージである一番目ステージＢＳＲＣ１から提供される第１ゲート信号ＧＯＵＴ[１]を、第２制御端ＣＴ２を通じて後段ステージである三番目ステージＢＳＲＣ３から提供される第３ゲート信号ＧＯＵＴ[３]を、そして第３制御端ＣＴ３を通じて第１電源電圧ＶＯＦＦをそれぞれ提供受けて、二番目ゲートラインの選択のための第２ゲート信号ＧＯＵＴ[２]を出力端子ＯＵＴに出力すると共に、三番目ステージＢＳＲＣ３の第１制御端ＣＴ１に出力する。

前記した方式で進行して、Ｎ番目ステージＢＳＲＣＮは、第１及び第２パワークロック端ＣＫ１、ＣＫ２を通じて外部から提供される第１及び第２パワークロックＣＫＶ、ＣＫＶＢを、第１制御端ＣＴ１を通じて前段ステージから提供されるゲート信号を、第２制御端ＣＴ２を通じてダミーステージＢＳＲＣＮ＋１から提供されるダミーゲート信号ＧＤＵＭＭＹを、そして第３制御端ＣＴ３を通じて前記第１電源電圧ＶＯＦＦをそれぞれ提供受けて、Ｎ番目ゲートラインの選択のためのＮ番目ゲート信号ＧＯＵＴ[Ｎ]を出力端子ＯＵＴを通じて出力すると共にダミーステージＢＳＲＣＮ＋１の第１制御端ＣＴ１に出力する。

前記した本発明に係るゲート駆動回路によると、前記スキャン開始信号ＳＴＶと、前記第１及び第２パワークロックＣＫＶ、ＣＫＶＢと、前記第１電源電圧ＶＯＦＦのみが外部から入力されゲートラインの選択のためのゲート信号を出力することを確認することができる。

即ち、前記した本発明に係るゲート駆動回路の他の例によると、外部電源ライン数の減少させることで前記ゲート駆動回路を具現するのに所要されるバス配線の数を減少させることができる。また、それぞれのバスラインから分岐して各ステージに信号及び電力を連結するためのジャンパー（ＪＵＭＰＥＲ）を設けるための空間を減少することができる。よって、有効画面比率を大きくすることができる。また、バスラインを減少することで、さらに、シフトレジスタを採用する液晶表示パネルの設計時、マージンを確保することができるのみならず、接続端パッド同士の水分による腐食問題を解決することができる。また、外部電源ラインを減らすことにより、ａ−ＳｉトランジスタがＤＣバイアスされることによるゲート駆動回路の誤動作を防止することができる。

以上では、ゲート駆動回路を構成するステージのみを説明したが、前記した図５乃至図１６で説明した具体的な実施例でも同一に適用することができる。例えば、前記した図５及び図６で図示した回路で、一番目ステージにのみスキャン開始信号ＳＴＶが印加され、二番目以後のステージには前記スキャン開始信号ＳＴＶに代替して第１電源電圧ＶＯＦＦを印加することにより、外部に別に具備されるバスラインの数を減少させることができる。

以上では、ゲート駆動回路に採用されるシフトレジスタとこれを有するゲート駆動回路のみを説明したが、前記したゲート駆動回路を同一基板上に採用するＧａｔｅ_ＩＣ−Ｌｅｓｓ構造の液晶表示パネルや、液晶表示装置等にも適用することができる。

表示装置
図１８は、本発明の一実施例に係る表示装置を説明するための平面図である。

図１８を参照すると、表示パネル１０００は、表示領域ＤＡ及び周辺領域ＰＡを含む。映像は、前記表示パネル１０００の前記表示領域ＤＡ内に表示される。前記表示パネル１０００の駆動回路は、前記周辺領域ＰＡ内に配置される。前記表示パネル１０００は、上部基板、前記上部基板と向かい合う下部基板及び前記上部基板と前記下部基板の間に介在された液晶層を含む。

複数のデータラインＤＬ及び複数のゲートラインＧＬが、前記表示領域ＤＡ内に形成される。前記データラインＤＬは第１方向に配列され、前記ゲートラインＧＬは前記第１方向と垂直である第２方向に配列される。スイッチング素子として動作する薄膜トランジスタ１１００は、前記それぞれのデータラインＤＬ及び前記それぞれのゲートラインＧＬに電気的に連結される。前記スイッチング素子１１００は、画素電極１２００と電気的に連結されたドレーン電極、前記ゲートラインＧＬに電気的に連結されたゲート電極及び前記データラインＤＬに電気的に連結されたソース電極を含む。イメージデータは、前記データラインＤＬ及び前記スイッチング素子１１００を通じて前記画素電極１２００に伝送される。

データ駆動部１４００は、前記周辺領域ＰＡに配置される。前記データ駆動部１４００は、前記データラインＤＬに電気的に連結され前記イメージデータを前記スイッチング素子１１００のソース電極に印加する。ゲート駆動部１３００は、前記周辺領域ＰＡ内に配置される。この際、前記ゲート駆動部１３００は、前記図４又は前記図１７のシフトレジスタを含むことができる。前記ゲート駆動部１３００は、前記ゲートラインＧＬに電気的に連結され前記ゲート駆動部１３００から提供されるゲート駆動信号を前記スイッチング素子１１００に印加する。

前記ゲート駆動部１３００はシフトレジスタを含み、前記ゲート駆動部１３００は複数のステージを有する。前記それぞれのステージは、前記ゲートラインＧＬに電気的に連結されて前記ステージ中の一つから出力されたスキャン又はゲート駆動信号を、前記ゲートラインＧＬを通じて前記スイッチング素子１１００のゲート電極に印加する。前記スキャン信号が前記スイッチング素子１１００の前記ゲート電極に印加される場合、前記データ駆動部１４００は前記スキャン信号に応答して、前記画素電極１２００に前記イメージデータを提供する。前記表示パネルの前記シフトレジスタ１３００は、前記図５乃至図１６に対応する実施例で説明したステージを有する。

又、前記シフトレジスタは、前記ゲート駆動回路がない液晶表示パネルのみならず、有機電界発光表示パネル（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ Ｐａｎｅｌ；ＯＥＬＤ Ｐａｎｅｌ）、一般的な液晶表示パネルのような他の表示パネルでも適用することができる。

以上で説明したように、本発明によると、スキャン開始信号ＳＴＶと第１及び第２パワークロックを提供するためのそれぞれのバスラインを具備しても最小化されたバスラインのみでシフトレジスタを具現することにより、外部バスライン数の減少により前記バスライン間に発生されるノイズ成分を減少させることができるのみならず、前記シフトレジスタを採用するゲート駆動回路の設計時のマージンを確保することができる。

又、前記ゲート駆動回路を採用する液晶表示パネルの縁に具備される接続端パッド同士の水分による腐食問題を解決することができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

従来のシフトレジスタを説明するための回路図である。 従来のシフトレジスタのゲート駆動回路を説明するための図である。 従来のシフトレジスタの駆動波形を説明するための波形図である。 本発明の一実施例によるゲート駆動回路を説明するための図である。 本発明の第１実施例によるシフトレジスタの単位ステージを説明するための回路図である。 本発明の第１実施例によるシフトレジスタを説明するための回路図である。 本発明の第２実施例によるシフトレジスタの単位ステージを説明するための回路図である。 本発明の第２実施例によるシフトレジスタを説明するための回路図である。 本発明の第３実施例によるシフトレジスタの単位ステージを説明するための回路図である。 本発明の第３実施例によるシフトレジスタを説明するための回路図である。 本発明の第４実施例によるシフトレジスタの単位ステージを説明するための回路図である。 本発明の第４実施例によるシフトレジスタを説明するための回路図である。 本発明の第５実施例によるシフトレジスタの単位ステージを説明するための回路図である。 本発明の第５実施例によるシフトレジスタを説明するための回路図である。 本発明の第６実施例によるシフトレジスタの単位ステージを説明するための回路図である。 本発明の第６実施例によるシフトレジスタを説明するための回路図である。 本発明の他の実施例によるゲート駆動回路を説明するための図である。 本発明の一実施例による表示装置を説明するための平面図である。

符号の説明

２１０ プルアップ部
２２０ プルダウン部
２３０，４３０ 第１プルアップ駆動部
２４０，３４０，４４０，６４０ 第２プルアップ駆動部
１１００ 薄膜トランジスタ
１２００ 画素電極
１３００ ゲート駆動部
１４００ データ駆動部
ＡＳＲＣ１，ＡＳＲＣ２，．．．，ＡＳＲＣＮ，ＢＳＲＣ１，ＢＳＲＣ２，．．．，ＢＳＲＣＮ ステージ
ＡＳＲＣＮ＋１，ＢＳＲＣＮ＋１ ダミーステージ

Claims (22)

1. 表示装置の複数のゲートラインにゲート信号を順次発生させる複数のステージを含むシフトレジスタにおいて、
   前記各ステージは、
   前段ステージの出力信号又は制御信号に応答して第１制御信号を発生する第１プルアップ（Ｐｕｌｌ−Ｕｐ）駆動部と、
   第１パワークロック及び前記第１制御信号に応答して現在（Ｃｕｒｒｅｎｔ）ステージの出力信号を生成するプルアップ（Ｐｕｌｌ−Ｕｐ）部と、
   前記第１パワークロック及び第２パワークロックに応答して少なくとも一つの第２制御信号を生成する第２プルアップ駆動部と、
   ローレベル（Ｌｏｗ Ｌｅｖｅｌ）端子に連結され、次ぎ（Ｆｏｌｌｏｗｉｎｇ）ステージの出力信号に応答して駆動する第３プルアップ駆動部と、を含むことを特徴とするシフトレジスタ。
2. 前記第２パワークロックに応答して駆動されるプルダウン（Ｐｕｌｌ−Ｄｏｗｎ）部を更に含むことを特徴とする請求項１記載のシフトレジスタ。
3. 前記第２プルアップ駆動部は、
   前記ゲート信号が印加されるラインと連結されたゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子の間を連結する導電パス（Ｐａｔｈ）とを含む第１トランジスタと、
   前記第１パワークロックが印加される端子及び前記第１トランジスタの間に連結されダイオードとして動作する第２トランジスタと、
   前記第２パワークロックが印加されるラインと連結されるゲート電極と、前記第１パワークロックが印加される端子及び第２プルアップ駆動部の前記第１トランジスタと前記第２プルアップ駆動部の前記第２トランジスタの共通ノードを連結する導電パス（Ｐａｔｈ）と、を含む第３トランジスタを含み、
   前記共通ノードは、前記第３プルアップ駆動部に連結されることを特徴とする請求項２記載のシフトレジスタ。
4. 前記第３プルアップ駆動部は、
   前記第１制御信号が印加される二つの端子を有する第１トランジスタと、
   前記第２プルアップ駆動部の前記共通ノードに連結されるゲート電極と、前記第１トランジスタ及び前記第２パワークロックが印加されるラインを連結する導電パス（Ｐａｔｈ）とを含む第２トランジスタと、
   前記後段ステージの出力信号が印加されるラインに連結されるゲート電極と、前記プルアップ部及び前記ローレベル端子を連結する導電パスとを含む第３トランジスタと、
   前記プルアップ及び前記現在ステージの出力信号が印加されるラインを連結するキャパシタと、を含むことを特徴とする請求項３記載のシフトレジスタ。
5. 前記ローレベル端子は、グランドレベル信号（Ｇｒｏｕｎｄ Ｌｅｖｅｌ Ｓｉｇｎａｌ；ＶＳＳ）が印加されるライン又はスキャン開始信号（Ｓｃａｎ Ｓｔａｒｔ Ｓｉｇｎａｌ；ＳＴＶ）が印加されるラインに連結されることを特徴とする請求項４記載のシフトレジスタ。
6. 前記プルアップ部は、前記第１制御信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記ゲート信号を出力する端子を連結する導電パスとを含む第１トランジスタを含むことを特徴とする請求項５記載のシフトレジスタ。
7. 前記プルダウン部は、
   前記ゲート信号を出力する端子に連結された二つの端子を有する第１トランジスタと、
   前記第２パワークロックが印加されるラインに連結されるゲート電極と、前記第２トランジスタ及び前記第１パワークロックが印加されるラインを連結する導電パスとを含む第２トランジスタと、を含むことを特徴とする請求項６記載のシフトレジスタ。
8. 奇数番目のステージに印加される前記第１パワークロックの位相と、偶数番目のステージに印加される前記第１パワークロックの位相が、互いに反転（Ｉｎｖｅｒｓｉｏｎ）されることを特徴とする請求項７記載のシフトレジスタ。
9. 奇数番目のステージに印加される前記第２パワークロックの位相と、偶数番目のステージに印加される前記第２パワークロックの位相が、互いに反転（Ｉｎｖｅｒｓｉｏｎ）されることを特徴とする請求項８記載のシフトレジスタ。
10. 前記制御信号は、スキャン開始信号（ＳＴＶ）であることを特徴とする請求項１記載のシフトレジスタ。
11. 前記第２プルアップ駆動部は、
    前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子の間を連結する導電パスとを含む第１トランジスタと、
    第２トランジスタ制御信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタを連結する導電パスとを含み、前記第２プルアップ駆動部の前記第１トランジスタとの共通ノードが前記第１プルアップ駆動部のホールドトランジスタのゲート電極に連結される第２トランジスタと、
    前記第２パワークロックが印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタと前記第２プルアップ駆動部の前記第２トランジスタとの前記共通ノードを連結する導電パスとを含む第３トランジスタと、
    前記ゲート信号が印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む第４トランジスタと、
    前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第４トランジスタの間を連結し、ダイオードとして動作され、前記第４トランジスタとの共通ノードが前記第２トランジスタのゲート電極に連結される第５トランジスタと、
    前記第２パワークロックが印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第４トランジスタと前記第５トランジスタとの前記共通ノードを連結する導電パスとを含む第６トランジスタと、を含むことを特徴とする請求項２記載のシフトレジスタ。
12. 前記第２プルアップ駆動部は、
    前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む第１トランジスタと、
    第２トランジスタの制御信号が印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタを連結する導電パスとを含み、前記第２プルアップ駆動部の前記第１トランジスタとの共通ノードが前記第１プルアップ駆動部のホールドトランジスタのゲート電極に連結される第２トランジスタと、
    前記第２パワークロックが印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の第１トランジスタと前記第２プルアップ駆動部の第２トランジスタとの間を連結する導電パスとを含む第３トランジスタと、
    前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む第４トランジスタと、
    前記第１パワークロックが印加される前記端子と前記第２プルアップ駆動部の前記第４トランジスタに連結され、ダイオードとして動作され、前記第４トランジスタの共通ノードが前記第２トランジスタの前記ゲート電極に連結される第５トランジスタと、
    前記第２パワークロックが印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第４トランジスタと前記第５トランジスタとの前記共通ノードを連結する導電パスとを含む第６トランジスタと、
    前記第４トランジスタ及び前記第５トランジスタの間の前記共通ノードに連結されるゲート電極と、前記第１プルアップ駆動部及び前記ゲート信号が出力される端子を連結する導電パスとを含む第７トランジスタと、を含む請求項２記載のシフトレジスタ。
13. 前記第２プルアップ駆動部は、
    前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む第１トランジスタと、
    第２トランジスタ制御信号が印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタを連結する導電パスとを含み、前記第２プルアップ駆動部の前記第１トランジスタとの共通ノードが前記第１プルアップ駆動部のホールドトランジスタのゲート電極に連結される第２トランジスタと、
    前記第２パワークロックが印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタと前記第２プルアップ駆動部の前記第２トランジスタとの前記共通ノードを連結する第３トランジスタと、
    前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む第４トランジスタと、
    前記第１パワークロックが印加される端子と前記第２プルアップ駆動部の前記第４トランジスタを連結し、ダイオードとして動作され、前記第４トランジスタの共通ノードが前記第２トランジスタの前記ゲート電極に連結される第５トランジスタと、
    前記第２パワークロックが印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第４トランジスタと前記第５トランジスタとの共通ノードを連結する導電パスとを含む第６トランジスタと、
    前記第１トランジスタ及び前記第２トランジスタの共通ノードに連結されるゲート電極と、前記第１プルアップ駆動部及び前記ゲート信号が出力される端子を連結する導電パスとを含む第７トランジスタと、を含むことを特徴とする請求項２記載のシフトレジスタ。
14. それぞれスキャン信号により走査されるスイッチング素子を有する複数の画素と、
    表示パネルの複数のゲートラインにゲート信号を順次発生する複数のステージを含むシフトレジスタを含み、
    前記表示パネルに映像を表示する表示装置において、
    前記各ステージは、
    前段ステージの出力信号又は制御信号に応答して第１制御信号を発生する第１プルアップ（Ｐｕｌｌ−Ｕｐ）駆動部と、
    第１パワークロック及び前記第１制御信号に応答して現在（Ｃｕｒｒｅｎｔ）ステージの出力信号を生成するプルアップ（Ｐｕｌｌ−Ｕｐ）部と、
    前記第１パワークロック及び第２パワークロックに応答して少なくとも一つの第２制御信号を生成する第２プルアップ駆動部と、
    ローレベル（Ｌｏｗ Ｌｅｖｅｌ）端子に連結され次ぎ（Ｆｏｌｌｏｗｉｎｇ）ステージの出力信号に応答して駆動する第３プルアップ駆動部、を含む表示装置。
15. 前記第２パワークロックに応答して駆動されるプルダウン（Ｐｕｌｌ−Ｄｏｗｎ）部を更に含むことを特徴とする請求項１４記載の表示装置。
16. 前記第２プルアップ駆動部は、
    前記ゲート信号が印加されるラインと連結されたゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子の間を連結する導電パス（Ｐａｔｈ）とを含む第１トランジスタと、
    前記第１パワークロックが印加される端子及び前記第１トランジスタの間に連結され、ダイオードとして動作される第２トランジスタと、
    前記第２パワークロックが印加されるラインと連結されるゲート電極と、前記第１パワークロックが印加される端子及び第２プルアップ駆動部の前記第１トランジスタと前記第２プルアップ駆動部の前記第２トランジスタの共通ノードを連結する導電パス（Ｐａｔｈ）とを含む第３トランジスタと、を含み、
    前記共通ノードは、前記第３プルアップ駆動部に連結されることを特徴とする請求項１５記載の表示装置。
17. 前記第３プルアップ駆動部は、
    前記第１制御信号が印加される二つの端子を有する第１トランジスタと、
    前記第２プルアップ駆動部の前記共通ノードに連結されるゲート電極と、前記第１トランジスタ及び前記第２パワークロックが印加されるラインを連結する導電パス（Ｐａｔｈ）とを含む第２トランジスタと、
    前記後段ステージの出力信号が印加されるラインに連結されるゲート電極と、前記プルアップ部及び前記ローレベル端子を連結する導電パスとを含む第３トランジスタと、
    前記プルアップ部及び前記現在ステージの出力信号が印加されるラインを連結するキャパシタと、を含むことを特徴とする請求項１６記載の表示装置。
18. 前記プルアップ部は、前記第１制御信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記ゲート信号を出力する端子を連結する導電パスとを含む第１トランジスタとを含み、
    前記プルダウン部は、前記ゲート信号を出力する端子に連結された二つの端子を有する第１トランジスタと、
    前記第２パワークロックが印加されるラインに連結されるゲート電極と、前記第２トランジスタ及び前記第１パワークロックが印加されるラインを連結する導電パスとを含む第２トランジスタと、を含むことを特徴とする請求項１７記載の表示装置。
19. 奇数番目のステージに印加される前記第１パワークロックの位相と、偶数番目のステージに印加される前記第１パワークロックの位相が、互いに反転（Ｉｎｖｅｒｓｉｏｎ）され、奇数番目のステージに印加される前記第２パワークロックの位相と、偶数番目のステージに印加される前記第２パワークロックの位相が、互いに反転（Ｉｎｖｅｒｓｉｏｎ）されることを特徴とする請求項１８記載の表示装置。
20. 前記第２プルアップ駆動部は、
    前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子の間を連結する導電パスとを含む第１トランジスタと、
    第２トランジスタの制御信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタを連結する導電パスとを含み、前記第２プルアップ駆動部の前記第１トランジスタとの共通ノードが前記第１プルアップ駆動部のホールドトランジスタのゲート電極に連結される第２トランジスタと、
    前記第２パワークロックが印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタと前記第２プルアップ駆動部の前記第２トランジスタとの前記共通ノードを連結する導電パスとを含む第３トランジスタと、
    前記ゲート信号が印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む第４トランジスタと、
    前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第４トランジスタの間を連結し、ダイオードとして動作され、前記第４トランジスタとの共通ノードが前記第２トランジスタのゲート電極に連結される第５トランジスタと、
    前記第２パワークロックが印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第４トランジスタと前記第５トランジスタとの前記共通ノードを連結する導電パスとを含む第６トランジスタと、を含むことを特徴とする請求項１５記載の表示装置。
21. 前記第２プルアップ駆動部は、
    前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む第１トランジスタと、
    第２トランジスタの制御信号が印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタを連結する導電パスとを含み、前記第２プルアップ駆動部の前記第１トランジスタとの共通ノードが前記第１プルアップ駆動部のホールドトランジスタのゲート電極に連結される第２トランジスタと、
    前記第２パワークロックが印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の第１トランジスタと前記第２プルアップ駆動部の第２トランジスタとの間を連結する導電パスとを含む第３トランジスタと、
    前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む第４トランジスタと、
    前記第１パワークロックが印加される端子と前記第２プルアップ駆動部の前記第４トランジスタに連結され、ダイオードとして動作され、前記第４トランジスタの共通ノードが前記第２トランジスタの前記ゲート電極に連結される第５トランジスタと、
    前記第２パワークロックが印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第４トランジスタと前記第５トランジスタとの前記共通ノードを連結する導電パスとを含む第６トランジスタと、
    前記第４トランジスタ及び前記第５トランジスタの間の前記共通ノードに連結されるゲート電極と、前記第１プルアップ駆動部及び前記ゲート信号が出力される端子を連結する導電パスとを含む第７トランジスタと、を含む請求項１５記載の表示装置。
22. 前記第２プルアップ駆動部は、
    前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む第１トランジスタと、
    第２トランジスタの制御信号が印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタを連結する導電パスとを含み、前記第２プルアップ駆動部の前記第１トランジスタとの共通ノードが前記第１プルアップ駆動部のホールドトランジスタのゲート電極に連結される第２トランジスタと、
    前記第２パワークロックが印加されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２プルアップ駆動部の前記第１トランジスタと前記第２プルアップ駆動部の前記第２トランジスタとの前記共通ノードを連結する第３トランジスタと、
    前記ゲート信号が印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第２パワークロックが印加される端子を連結する導電パスとを含む第４トランジスタと、
    前記第１パワークロックが印加される端子と前記第２プルアップ駆動部の前記第４トランジスタを連結し、ダイオードとして動作され、前記第４トランジスタとの共通ノードが前記第２トランジスタの前記ゲート電極に連結される第５トランジスタと、
    前記第２パワークロックが印加されるラインに連結されるゲート電極と、前記第１パワークロックが印加される端子及び前記第４トランジスタと前記第５トランジスタとの共通ノードを連結する導電パスとを含む第６トランジスタと、
    前記第１トランジスタ及び前記第２トランジスタの共通ノードに連結されるゲート電極と、前記第１プルアップ駆動部及び前記ゲート信号が出力される端子を連結する導電パスとを含む第７トランジスタと、を含むことを特徴とする請求項１５記載の表示装置。

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