CN106297639B - 可切割移位寄存单元及包含其的栅极驱动电路 - Google Patents

可切割移位寄存单元及包含其的栅极驱动电路 Download PDF

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Abstract

本申请公开了可切割移位寄存单元及包含其的栅极驱动电路。其中，可切割移位寄存单元包括第一输入模块、第二输入模块和输出模块；第一输入模块在第二输入端与第一电压信号线连接时，在第三输入端的控制下，向输出模块提供第一电平信号；或在第二输入端与第一电压信号线之间的连接断开时，在第一输入端的控制下向输出模块提供第一电平信号；输出模块在第一输入模块提供第一电平信号时将第一时钟信号端输入的信号传递至可切割移位寄存单元的输出端；在第二输入模块提供第二电平信号时，将第一电压信号端输入的信号传递至所述输出端。从而可切割移位寄存单元的输入端在与上一级移位寄存单元的输出端之间连接断开后，可接收初始触发信号而正常工作。

Description

可切割移位寄存单元及包含其的栅极驱动电路
技术领域
本申请涉及显示技术领域，具体涉及可切割移位寄存单元及包含其的栅极驱动电路。
背景技术
在显示面板中通常设置有集成电路以及栅极驱动电路。如图1所示，其示出了现有显示面板中栅极驱动电路、集成电路、栅极线的相对位置关系示意图。在图1中，显示面板100包括集成电路11、栅极驱动电路12和12’，显示面板100还包括显示区域AA。显示区域AA中包括多条栅线13。栅极驱动电路12和栅极驱动电路12’分别包括多个级联的移位寄存单元。其中，多个级联的移位寄存单元中除第一级移位寄存单元121和121’外，每级移位寄存单元的输入端In可以接收其上一级移位寄存单元输出端Out输出的信号作为触发信号，并生成本级移位寄存单元的输出信号。第一级移位寄存单元121和121’接收集成电路11发送的初始触发信号。
同时每级移位寄存单元的输出端Out向显示面板中的一条栅线13输出驱动信号，以使与该条栅线13对应的像素行(或列)中的各像素的晶体管导通或截止。
目前市场对显示面板的分辨率和尺寸的要求呈多样性的趋势，为了避免资源浪费，可以采用将具有上述集成电路和栅极驱动电路的常规较大尺寸的显示面板进行切割来制成满足用户需求的较小尺寸的显示面板。如将图1所示显示面板100沿切割线BB’进行切割，可以形成新的显示面板101。通常将原显示面板切割后形成的新显示面板上保留有原显示面板上的集成电路和栅极驱动电路。
但是，在将原显示面板进行切割形成新显示面板的过程中，原显示面板中接收集成电路发送的初始触发信号的第一级移位寄存单元往往被切掉，新显示面板的栅极驱动电路中第一级移位寄存单元无法接收集成电路提供的触发信号，导致切割后的新显示面板无法正常工作。
发明内容
鉴于现有技术存在的上述问题，期望提供一种即使将原显示面板切割后，被切割后的与集成电路连接的显示面板部分还能正常显示的移位寄存单元及栅极驱动电路。为了实现上述一个或多个目的，本申请实施例提供了一种可切割移位寄存单元及包含其的栅极驱动电路。
第一方面，本申请实施例提供了一种可切割移位寄存单元，可切割移位寄存单元包括第一输入模块、第二输入模块和输出模块；第一输入模块、第二输入模块、第一时钟信号端与第一电压信号端均与与输出模块连接；第一输入模块包括第一输入端、第二输入端、第三输入端；第一输入端与第一信号线连接，第三输入端与第二信号线连接；第一输入模块用于在第二输入端与第一电压信号线连接时，在第三输入端的控制下，向输出模块提供第一电平信号，或者用于在第二输入端与第一电压信号线之间的连接断开以及第三输入端与第二信号线之间的连接断开时，在第一输入端的控制下，向输出模块输出第一电平信号；输出模块用于在第一输入模块提供第一电平信号时将第一时钟信号端输入的信号传递至可切割移位寄存单元的输出端；以及用于在第二输入模块提供第二电平信号时，将第一电压信号端输入的信号传递至移位寄存单元的输出端。
第二方面，本申请实施例提供了一种栅极驱动电路，栅极驱动电路包括N个级联的移位寄存单元，各移位寄存单元包括输出端；N个级联的移位寄存单元包括K个如上述的可切割移位寄存单元；栅极驱动电路包括第一信号线、第一电压信号线，第一信号线用于传输触发信号，第一电压信号线用于传输第一电压信号；各可切割移位寄存单元的第一输入端与第一信号线连接，第二输入端与第一电压信号线连接，第二信号线与可切割移位寄存单元的上一级移位寄存单元的输出端连接；其中，N≥2，1≤K≤N，且K，N为正整数；并且当K＝1时，可切割移位寄存单元为第i级移位寄存单元，2≤i≤N。
本申请实施例提供的方案，通过对可移位寄存单元第一输入模块设置第一输入端、第二输入端、第三输入端，可以实现在对显示面板进行切割前，在第三输入端输入的上一级移位寄存单元的输出信号的控制下，第一输入模块向输出模块输出第一电平信号，在对显示面板进行切割后，在第一输入端输入的信号的控制下，第一输入模块向输出模块输出第一电平信号。从而使得在可切割移位寄存单元的信号输入端与原显示面板栅极驱动电路中的上一级移位寄存单元的信号输出端之间的连接断开后，可切割移位寄存单元可以接收集成电路发送的初始触发信号线而正常工作。从而使得由原显示面板被切割后形成的新显示面板可以正常工作。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1为现有显示面板中栅极驱动电路、集成电路、栅极线的相对位置关系示意图；
图2为本申请实施例提供的可切割移位寄存单元的结构示意图；
图3为图2所示可切割移位寄存单元的一种电路结构示意图；
图4为图3所示可切割移位寄存单元第二输入端与第一电压信号线连接、第三输入端与第二信号线连接时的工作时序图；
图5为图3所示可切割移位寄存单元第二输入端与第一电压信号线之间连接断开、第三输入端与第二信号线之间连接断开时的工作时序图；
图6为图2所示可切割移位寄存单元的另一种电路结构示意图；
图7为图6所示可切割移位寄存单元第二输入端与第一电压信号线连接、第三输入端与第二信号线连接时的工作时序图；
图8为图6所示可切割移位寄存单元第二输入端与第一电压信号线之间连接断开、第三输入端与第二信号线之间连接断开时的工作时序图；
图9为本申请实施例提供的栅极驱动电路的结构示意图；
图10为图9所示第一移位寄存单元的电路结构示意图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
本申请实施例中所涉及的晶体管均可以为薄膜晶体管或场效应管或其他相同特性的器件。另外本申请中所涉及的晶体管可以为N型晶体管，也可以为P型晶体管，下面以N型晶体管为例进行说明，可以理解的是，本领域技术人员还可以在没有做出创造性劳动的前提下采用P型晶体管来实现以下实施例。
请参考图2，其示出了本申请实施例提供的可切割移位寄存单元的结构示意图。
图2所示的可切割移位寄存单元200包括第一输入模块201、第二输入模块202和输出模块203。第一输入模块201、第二输入模块202、第一时钟信号端CKB、第一电压信号端Vo1均与输出模块203连接。第一输入模块201包括第一输入端In1、第二输入端In2、第三输入端In3。第一输入端In1与第一信号线STV连接，第三输入端In3与第二信号线STV1连接。
此处，第一信号线STV上例如可以传输初始触发信号，该初始触发信号例如可以由向上述可切割移位寄存单元200所在的显示面板提供显示信号的集成电路生成。在未对显示面板进行切割时，显示面板上的第一级移位寄存单元可以接收第一信号线STV上传输的初始触发信号，并且生成第一级移位寄存单元的输出信号以触发第二级移位寄存单元。显示面板中不为第一级的移位寄存单元均接收其上一级输出的信号作为触发信号，并且生成本级移位寄存单元的输出信号以触发下一级移位寄存单元。
第二信号线上STV1例如可以传输显示面板上可切割移位寄存单元的上一级移位寄存单元所输出的信号。也就是说，第二信号线STV1是在第一信号线STV上传输的初始触发信号触发第一级移位寄存单元工作后，由第一级移位寄存单元之后的至少一级移位寄存单元输出的信号。
在未对显示面板进行切割时，可切割移位寄存单元200的第二输入端In2与第一电压信号线VGL连接，此时，第三输入端In3与第二信号线STV1也保持连接，第二信号线STV1可以向第三输入端In3传输触发信号，第一输入模块201可以在第三输入端In3的控制下，向输出模块203提供第一电平信号H。例如，当第二信号线STV1向第三输入端In3提供高电平信号时，第一输入模块201在第三输入端的控制下，向输出模块203提供第一电平信号，第一电平信号例如可以为高电平信号。
在对显示面板进行切割后，第二输入端In2与第一电压信号线VGL之间的连接断开时，第三输入端In3与第二信号线STV1之间的连接也断开，第一输入模块201可以在第一输入端In1的控制下，向输出模块203提供第一电平信号H。例如，当第一信号线STV向第一输入端In1提供高电平信号时，第一输入模块201在第一输入端In1的控制下，向输出模块203提供高电平信号。当输出模块203接收到第一输入模块201向其提供的第一电平信号时，将上述第一时钟信号端CKB输入的信号传递至可切割移位寄存单元200的输出端Gout。
当输出模块203接收到第二输入模块202向其提供的第二电平信号时，将上述第一电压信号端Vo1输入的信号传递至可切割移位寄存单元200的输出端Gout。第二电平信号例如可以为低电平信号。第一电压信号端Vo1输入的信号例如可以为低电位电压信号。
本实施例提供的可切割移位寄存单元，通过对可移位寄存单元第一输入模块设置第一输入端、第二输入端、第三输入端，可以实现在对显示面板进行切割前，在第三输入端输入的上一级移位寄存单元的输出信号的控制下，第一输入模块向输出模块输出第一电平信号，在对显示面板进行切割后，在第一输入端输入的信号的控制下，第一输入模块向输出模块输出第一电平信号。从而使得在可切割移位寄存单元的信号输入端与原显示面板栅极驱动电路中的上一级移位寄存单元的信号输出端之间的连接断开后，可切割移位寄存单元可以接收集成电路发送的初始触发信号线而正常工作。从而使得由原显示面板被切割后形成的新显示面板可以正常工作。
请参考图3，其示出了图2所示可切割移位寄存单元的一种电路结构示意图。
在图3中，可切割移位寄存单元300的第一输入模块201包括第一晶体管S0、第二晶体管S1、第三晶体管T0。
其中，第一晶体管S0的栅极与第一输入端In1连接；第一晶体管S0的第一极与第二输入端In2连接；第一晶体管S0的第二极与第一输入端In1连接。第二晶体管S1的栅极与第二输入端In2连接，且第二晶体管S1的栅极与第一晶体管S0的第一极连接；第二晶体管S1的第一极与第一晶体管S0的第二极连接，且第二晶体管S1的第一极与第一晶体管S0的第二极连接；第二晶体管S1的第二极与第三晶体管T0的栅极连接。第三晶体管T0的栅极与第三输入端In3连接，第三晶体管T0的第一极与第二电压信号线VGH连接，第三晶体管T0的第二极与输出模块203连接；第二电压信号线VGH例如可以传输恒定高电位电压信号。也就是，第二晶体管S1的第二极以及第三输入端In3均与第三晶体管T0的栅极连接。
在本实施例的一些可选实现方式中，第一输入模块201还包括第四晶体管S2。第四晶体管S2的栅极与第二电压信号线VGH连接，第四晶体管S2的第一极与第一电压信号线VGL连接，第四晶体管S2的第二极与第三晶体管T0的栅极连接。可切割移位寄存单元300加电工作时，第四晶体管S2常导通，可以向第三晶体管T0的栅极提供第三电平信号，第三电平信号的幅值P满足如下关系：P＜|Vth|，其中Vth为第三晶体管T0的阈值电压。可选的，第四晶体管S2的等效电阻高于第一晶体管S0的等效电阻，且第四晶体管S2的等效电阻高于第二晶体管S1的等效电阻。本实施例中，晶体管的栅极接高电位以使其工作在饱和状态下，假设晶体管的第一极作为输入端，晶体管的第二极作为输出端，输入端和输出端之间的电压降相当于与串联在输入端和输出端之间的具有一定阻值的电阻引起的电压降。该具有一定阻值的电阻即为晶体管的等效电阻。具体地，第四晶体管S2的等效电阻R满足：10KΩ≤R≤15KΩ。这样，可以使得第三晶体管的第一极可以输入第一电压信号线上传输的电压信号，且可以向第三晶体管T0输出第三电平，简化了移位寄存单元的结构。
在未对显示面板进行切割时，第二输入端In2与第一电压信号线VGL连接，此时，第三输入端In3与第二信号线STV1通常也保持连接。第一电压信号线VGL传输的低电位电压信号使得第二晶体管S1被截止，第二晶体管S1的第二极无信号输出到第三晶体管T0的栅极。此时，第三晶体管T0的栅极只受第二信号线STV1上传输的信号的影响。例如，当第二信号线STV1上传输高电平信号时，高电平信号经过第三输入端In3输入到第三晶体管T0的栅极，第三晶体管T0导通，第二电压信号线VGH上传输的电压信号经过第三晶体管T0的第一极传输到第三晶体管T0的第二极。当第二信号线STV1上传输低电平信号时，低电平信号经过第三输入端In3输入到第三晶体管T0的栅极，第三晶体管T0管截止。
在对显示面板进行切割后，第二输入端In2与第一电压信号线VGL之间的连接断开，且第三输入端In3与第二信号线STV1之间的连接也断开。此时，当第一信号线STV上传输高电平信号时，第一输入端In1将此高电平信号传输到第一晶体管S0的栅极，第一晶体管S0导通，因此，第一晶体管S0的第一极上输入的高电平信号被传输到第一晶体管S0的第二极上；第一晶体管S0的第二极传输高电平信号至第二晶体管S1的栅极上；第二晶体管S1导通，高电平信号由第二晶体管S1的第一极传输到第二晶体管S1的第二极，由第二晶体管S1的第二极将高电平信号传输到第三晶体管T0的栅极；第三晶体T0管导通，第二电压信号线VGH上传输的电压信号经过第三晶体管T0的第一极传输到第三晶体管T0的第二极。第一信号线STV上传输低电平信号时，第一输入端In1将此低电平信号传输到第一晶体管S0的栅极，第一晶体管S0截止。第四晶体管S2第二电极上的第三电平信号被传输到第三晶体管T0的栅极，使得第三晶体管T0截止。
在本实施例的一些可选实现方式中，第二输入模块202例如可以包括第四输入端In4。第二输入模块202用于在第四输入端In4的控制下，向输出模块203输出第二电平信号L。进一步可选地，第二输入模块202可以包括第五晶体管T1，其中，第五晶体管T1的栅极与第四输入端In4连接；第五晶体管T1的第一极与第一电压信号线VGL连接；第五晶体管T1的第二极与输出模块203连接。
在本实施例中，输出模块203包括输入端PU。输入端PU与第一输入模块201及第二输入模块202连接以接收第一输入模块201和第二输入模块202提供的信号。
在本实施例中，输出模块203例如可以包括第六晶体管T2、第七晶体管T3、第八晶体管T4、第九晶体管T5、第十晶体管T6、第十一晶体管T7、第十二晶体管T8、第一电容C1、第二电容C2。
第六晶体管T2的栅极与输入端PU连接，第六晶体管的第一极与第一时钟信号端CKB连接，第六晶体管的第二极与可切割移位寄存单元300的输出端Gout连接。
第一电容C1的第一电极与输出模块203的输入端连接，第一电容C1的第二电极与可切割移位寄存单元300的输出端Gout连接。
第二电容C2的第一电极与第一时钟信号端CKB连接。
第七晶体管T3的栅极与第二电容C2的第二电极连接，第一极与第一电压信号线VGL连接，第二极与输入端PU连接。
第八晶体管T4的栅极与输入端PU连接，第一极与第一电压信号线VGL连接，第二极与第二电容C2的第二电极连接。
第九晶体管T5的栅极与第二电容C2的第二电极连接，第一极与第一电压信号线VGL连接，第二极与可切割移位寄存单元300的输出端Gout连接。
第十晶体管T6的栅极与第二时钟信号端CK连接，第一极与第一电压信号线VGL连接，第二极与可切割移位寄存单元300的输出端Gout连接。
第十一晶体管T7的栅极与复位信号端Reset连接，第一极与第一电压信号线VGL连接，第二极与可切割移位寄存单元的输出端Gout连接。
第十二晶体管T8的栅极与复位信号端Reset连接，第一极与第一电压信号线VGL连接，第二极与输入端PU连接。
请参考图4，其示出了图3所示可切割移位寄存单元第二输入端与第一电压信号线连接、第三输入端与第二信号线连接时的工作时序图，也即示出了包含可切割移位寄存单元300的显示面板在切割前的工作时序图。其中示出了第三输入端IN3、第一时钟信号输入端CKB、第二时钟信号输入端CK、第四输入端In4输入的信号，第一电压信号线VGL、第二电压信号线VGH上传输的信号，输出模块203的输入端PU输入的信号、可切割移位寄存单元的输出端Gout输出的信号。
在第一阶段P1，第三输入端In3输入高电平信号，第一时钟信号输入端CKB输入低电平信号，第二时钟信号输入端CK输入低电平信号，第四输入端In4输入低电平信号，输出模块203的输入端PU所输入的信号为高电平信号，第一电压信号线VGL传输低电平电压信号、第二电压信号线VGH传输高电平电压信号。第一输入模块201在第三输入端In3输入信号的控制下，向输出模块203的输入端PU输入高电平信号。输出模块203的输入端对第一电容C1充电。输出模块将第一时钟信号端CKB输入的低电平信号传输至可移位寄存单元300的输出端Gout。此时，可切割移位寄存单元300的输出端Gout输出低电平信号。
在第二阶段P2，第三输入端In3输入低电平信号，第一时钟信号输入端CKB输入高电平信号，第二时钟信号输入端CK输入低电平信号，第四输入端In4输入低电平信号，输出模块203的输入端PU所输入的信号PU为高电平信号，第一电压信号线VGL传输低电平电压信号、第二电压信号线VGH传输高电平电压信号。第一输入模块201和第二输入模块202均无信号输出至输出模块203上。由于在第一阶段P1，输入端PU对第一电容C1充电。此时，由于第三输入端In3输入低电平信号，在第一电容C1的作用下，输出模块203将第一时钟信号端CKB输入的高电平信号传输至可移位寄存单元的输入出端Gout。可切割移位寄存单元300的输出端Gout输出高电平信号。
在第三阶段P3，第三输入端In3输入低电平信号，第一时钟信号输入端CKB输入低电平信号，第二时钟信号输入端CK输入高电平信号，第四输入端In4输入高电平信号，输出模块203的输入端PU所输入的信号为低电平信号，第一电压信号线VGL传输低电平电压信号、第二电压信号线VGH传输高电平电压信号。第二输入模块202向输出模块203的输入端PU输入低电平信号，输出模块203在输入端输入低电平信号的作用下，将第一电压信号端Vo1输入的低电位电压信号传输至移位寄存单元的输出端Gout。可切割移位寄存单元300的输出端Gout输出低电平信号。
请参考图5，其示出了图3所示可切割移位寄存单元第二输入端与电压信号线之间连接断开、第三输入端与第二信号线之间连接断开时的工作时序图，也即示出了包含可切割移位寄存单元300的显示面板在将可切割移位寄存单元与其上一级移位寄存单元之间的连接切割断开后的工作时序图。其中示出了第一输入端IN1、第一时钟信号输入端CKB、第二时钟信号输入端CK、第四输入端In4输入的信号，第一电压信号线VGL第二电压信号线VGH上传输的信号，输出模块203的输入端PU所输入的信号、可切割移位寄存单元的输出端Gout输出的信号。
在第一节阶段P1’，第一输入端In1输入高电平信号，第一时钟信号输入端CKB输入低电平信号，第二时钟信号输入端CK输入低电平信号，第四输入端In4输入低电平信号，输出模块203的输入端PU所输入的信号为高电平信号，第一电压信号线VGL传输低电平电压信号、第二电压信号线VGH传输高电平电压信号。第一输入模块201在第一输入端In1输入信号的控制下，向输出模块203的输入端PU输入高电平信号。输出模块203的输入端PU对第一电容C1充电。输出模块203将第一时钟信号端CKB输入的低电平信号传输至可移位寄存单元300的输出端Gout。此时，可切割移位寄存单元300的输出端Gout输出低电平信号。
在第二阶段P2’，第一输入端In1输入低电平信号，第一时钟信号输入端CKB输入高电平信号，第二时钟信号输入端CK输入低电平信号，第四输入端In4输入低电平信号，输出模块203的输入端PU所输入的信号为高电平信号，第一电压信号线VGL传输低电平电压信号、第二电压信号线VGH传输高电平电压信号。第一输入模块201和第二输入模块202均无信号输出至输出模块203上。由于在第一阶段P1，输入端PU对第一电容C1充电。此时，在第一电容C1的作用下，输出模块203将第一时钟信号端CKB输入的高电平信号传输至可移位寄存单元的输入出端Gout。可切割移位寄存单元300的输出端Gout输出高电平信号。
在第三阶段P3，第一输入端In1输入低电平信号，第一时钟信号输入端CKB输入低电平信号，第二时钟信号输入端CK输入高电平信号，第四输入端In4输入高电平信号，输出模块203的输入端PU所输入的信号为低电平信号，第一电压信号线VGL传输低电平电压信号、第二电压信号线VGH传输高电平电压信号。第二输入模块202向输出模块203的输入端PU输入低电平信号，输出模块203在输入端PU输入低电平信号的作用下，将第一电压信号端Vo1输入的低电位电压信号传输至移位寄存单元的输出端Gout。可切割移位寄存单元300的输出端Gout输出低电平信号。
本申请实施例提供的可切割移位寄存单元，在对显示面板切割后，第三输入端与第二信号线的连接断开，在第一输入端的控制下，第二晶体管的第二极向第三晶体管的栅极输出第一电平信号，使得第一输入模块向输出模块输入第一电平信号。从而在对显示面板切割后，可切割移位寄存单元仍然可以正常工作。
请继续参考图6，其示出了图3所示可切割移位寄存单元的另一种电路结构示意图。
与图3所示的实施例相比，图6所示的可切割移位寄存单元400，同样包括第一输入模块201和第二输入模块202以及输出模块203。其中，第二输入模块202和输出模块203与图3所示实施例相同。第一输入模块201也包括第一晶体管S0、第二晶体管S1、第三晶体管T0与第四晶体管S2。与图3所示的实施例不同之处在于，图6所示的实施例中第一输入模块201中的第二晶体管S1的第二极直接与输出模块203连接，而不再与第三晶体管T0的栅极连接。
下面，将重点描述图6所示实施例与图3所示实施例的不同的第一输入模块，而不再赘述图6所示实施例与图3所示实施例的相同的第二输入模块和输出模块。
在图6中，第一输入模块201包括第一晶体管S0、第二晶体管S1、第三晶体管T0。第一晶体管S0的栅极与第一输入端In1连接；第一晶体管S0的第一极与第二输入端In2连接；第一晶体管S0的第二极与第一输入端In1连接。第二晶体管S1的栅极与第二输入端In2连接，且第二晶体管S1的栅极与第一晶体管S0的第一极连接；第二晶体管S1的第一极与第一晶体管S0的第二极连接，且第二晶体管的第一极与第一晶体管S0的第二极连接；第二晶体管S1的第二极与输出模块203连接。第三晶体管T0的栅极与第三输入端STV1连接，第三晶体管T0的第一极与第二电压信号线VGH连接，第三晶体管T0的第二极与第二晶体管S1的第二极连接。
在本实施例中，在对显示面板切割前，第三输入端In3与第二信号线STV1之间保持连接，第二输入端In2与第一电压信号线VGL之间也保持连接。第三晶体管T0受第三输入端In3输入的信号的控制。例如，当第三输入端In3输入高电平信号时，第三输入端In3将高电平信号传输到第三晶体管T0的栅极，第三晶体管T0导通，第二电压信号线VGH上的高电平信号由第三晶体管T0的第一极传输到第三晶体管T0的第二极。
在对显示面板切割后，第三输入端In3与第二信号线STV1之间的连接断开，且第一电压信号线VGL与第二输入端In2之间的连接也断开，第三晶体管T0的栅极输入第四晶体管S2的第二极所输出的信号，由于第四晶体管S2为常导通晶体管，且第四晶体管S2的第一极与第一电压信号线VGL连接，同上述实施例中第四晶体管S2具有较大的等效电阻，第四晶体管S2的第二极向第三晶体管T0输出第三电平信号，第三电平信号使得第三晶体管T0截止。此时，由第二晶体管S1向输出模块203传输高电平信号。
请参考图7，其示出了图6所示可切割移位寄存单元第二输入端与第一电压信号线连接、第三输入端与第二信号线连接时的工作时序图，也即示出了包含可切割移位寄存单元400的显示面板在切割前的工作时序图。
在第一阶段P1”，第三输入端In3输入高电平信号，第一时钟信号输入端CKB输入低电平信号，第二时钟信号输入端CK输入低电平信号，第四输入端In4输入低电平信号，输出模块203的输入端PU所输入的信号为高电平信号，第一电压信号线VGL传输低电平电压信号、第二电压信号线VGH传输高电平电压信号.第一输入模块201在第三输入端In3输入信号的控制下，向输出模块203的输入端PU输入高电平信号。输出模块203的输入端PU对第一电容C1充电。输出模块203将第一时钟信号端CKB输入的低电平信号传输至可移位寄存单元400的输出端Gout。移位寄存单元400的输出端Gout输出低电平信号。
在第二阶段P2”，第三输入端In3输入低电平信号，第一时钟信号输入端CKB输入高电平信号，第二时钟信号输入端CK输入低电平信号，第四输入端In4输入低电平信号，输出模块203的输入端PU所输入的信号为高电平信号，第一电压信号线VGL传输低电平电压信号、第二电压信号线VGH传输高电平电压信号。第一输入模块201和第二输入模块202均无信号输出至输出模块203上。由于在第一阶段P1，输入端PU对第一电容C1充电。此时，由于第三输入端In3输入低电平信号，在第一电容C1的作用下，输出模块203将第一时钟信号端CKB输入的高电平信号传输至可移位寄存单元400的输入出端Gout。可切割移位寄存单元400的输出端Gout输出高电平信号。
在第三阶段P3”，第三输入端In3输入低电平信号，第一时钟信号输入端CKB输入低电平信号，第二时钟信号输入端CK输入高电平信号，第四输入端In4输入高电平信号，输出模块203的输入端PU所输入的信号为低电平信号，第一电压信号线VGL传输低电平电压信号、第二电压信号线VGH传输高电平电压信号。第二输入模块202向输出模块203的输入端PU输入低电平信号，输出模块203在输入端PU输入低电平信号的作用下，将第一电压信号端Vo1输入的低电位电压信号传输至移位寄存单元400的输出端Gout。可切割移位寄存单元400的输出端Gout输出低电平信号。
请继续参考图8，其示出了图6所示可切割移位寄存单元第二输入端与第一电压信号线之间连接断开、第三输入端与第二信号线之间连接断开时的工作时序图，也即示出了包含可切割移位寄存单元400的显示面板在将可切割移位寄存单元与其上一级移位寄存单元之间的连接切割断开后的工作时序图。
在第一阶段P1’”，第一输入端In1输入高电平信号，第一时钟信号输入端CKB输入低电平信号，第二时钟信号输入端CK输入低电平信号，第四输入端In4输入低电平信号，输出模块203的输入端PU所输入的信号为高电平信号，第一电压信号线VGL传输低电平电压信号、第二电压信号线VGH传输高电平电压信号。第一输入模块201在第一输入端In1输入信号的控制下，向输出模块203的输入端PU输入高电平信号。输出模块203的输入端PU对第一电容C1充电。输出模块203将第一时钟信号端CKB输入的低电平信号传输至可移位寄存单元300的输出端Gout。可切割移位寄存单元的输出端Gout输出低电平信号。
在第二阶段P2”，第一输入端In1输入低电平信号，第一时钟信号输入端CKB输入高电平信号，第二时钟信号输入端CK输入低电平信号，第四输入端In4输入低电平信号，输出模块203的输入端PU所输入的信号为高电平信号，第一电压信号线VGL传输低电平电压信号、第二电压信号线VGH传输高电平电压信号。第一输入模块201和第二输入模块202均无信号输出至输出模块203上。由于在第一阶段P1，输入端PU对第一电容C1充电。此时，在第一电容C1的作用下，输出模块203将第一时钟信号端CKB输入的高电平信号传输至可移位寄存单元的输入出端Gout。可切割移位寄存单元的输出端Gout输出高电平信号。
在第三阶段P3”，第一输入端In1输入低电平信号，第一时钟信号输入端CKB输入低电平信号，第二时钟信号输入端CK输入高电平信号，第四输入端In4输入高电平信号，输出模块203的输入端PU所输入的信号为低电平信号，第一电压信号线VGL传输低电平电压信号、第二电压信号线VGH传输高电平电压信号。第二输入模块202向输出模块203的输入端PU输入低电平信号，输出模块203在输入端PU输入低电平信号的作用下，将第一电压信号端Vo1输入的低电位电压信号传输至移位寄存单元的输出端Gout。可切割移位寄存单元的输出端Gout输出低电平信号。
在本实施例中，由于将第四晶体管的输出端直接与第三晶体管的栅极连接，在对显示面板切割后，第三输入端与第二信号线之间的连接被断开，在第一输入端的控制下，由第二晶体管的第二极直接向输出模块的输入端输出第一电平信号，从而使得可切割移位寄存单元能够正常工作。
请继续参考图9，其示出了本申请实施例提供的栅极驱动电路的结构示意图。
如图9所示，栅极驱动电路900包括N个级联的移位寄存单元，各个移位寄存单元包括输出端Gout。N个级联的移位寄存单元中例如包括K个如图3所示实施例或图6所示实施例中的可切割移位寄存单元901。其中，N≥2，1≤K≤N，且K，N为正整数；并且当K＝1时，可切割移位寄存单元901为第i级移位寄存单元，2≤i≤N。
进一步地，当K>1时，栅极驱动电路900中包含两个以上的上述可切割移位寄存单元。可以理解，可切割移位寄存单元在栅极驱动电路900中的位置可以根据需求进行设计，例如若切割前的显示面板为12英寸面板，将可切割移位寄存单元设计在9英寸显示面板对应的位置，则可以在该可切割移位寄存单元处进行切割并得到可以正常显示的9英寸显示面板。
通常显示面板的制作包含比较复杂和高成本的工艺，例如其中形成显示面板上的电路结构的掩膜板的工艺造价较高，不同尺寸的显示面板所采用的掩膜板不相同。采用包含上述可切割移位寄存单元的栅极驱动电路，可以在不切换掩膜板的前提下利用切割制作出多种不同尺寸的显示面板，提升了显示面板的利用率，降低了制作成本。
栅极驱动电路900还包括第一信号线STV’、第一电压信号线VGL’。其中，第一信号线STV’用于传输初始触发信号；第一电压信号线VGL’用于传输第一电压信号，第一电压信号例如可以为恒定低电位电压信号。
各个可切割移位寄存单元901的第一输入端In1与第一信号线STV’连接，第二输入端In2与第一电压信号线VGL’连接；第三输入端In3与第二信号线STV1’连接；第四输入端In4与传输终止触发信号的信号线(图中未示出)连接。第二信号线STV1’与可切割移位寄存单元901的上一级移位寄存单元的输出端Gout连接。
在实施例的一些可选实现方式中，栅极驱动电路900的N个级联的移位寄存单元还包括N-K个第一移位寄存单元902。每一个第一移位寄存单元902包括触发信号端ST。当第一移位寄存单元902为第一级移位寄存单元时，第一级移位寄存单元的触发信号端ST与第一信号线STV’连接。第二至第N级移位寄存单元中的第一移位寄存单元的触发信号端ST与其上一级移位寄存单元的输出端Gout连接。
请参考图10，其示出了图9所示第一移位寄存单元902的电路结构示意图。
如图10所示，第一移位寄存单元902包括第三输入模块91、第四输入模块92以及第一输出模块93。
第三输入模91块包括第十三晶体管T9，当第一级移位寄存单元为第一移位寄存单元902时，第一级移位寄存单元902的第十三晶体管T9的栅极与触发信号端ST连接，触发信号端ST与第一信号线STV’连接；在第二至第N级移位寄存单元中，各第一移位寄存单元902的第十三晶体管T9的栅极与第二信号线STV1’连接，第十三晶体管T9的第一极与第二电压信号线VGH’连接，第十三晶体管T9的第二极与第一输出模块93连接。
第四输入模块92包括第十四晶体管T10，第十四晶体管T10的栅极与第三信号线L1连接，第十四晶体管T10的第一极与第一电压信号线VGL连接，第十四晶体管T10的第二极与第十三晶体管T0的第二极连接。
第一输出模块93与图3所示可切割移位寄存单元300的输出模块203或图6所示可切割移位寄存单元400的输出模块203相同，此处不赘述。
需要说明的是，图10仅示出了一种可选的第一移位寄存单元的电路结构，在本申请的其他实施例中，第一移位寄存单元可以具有与现有的移位寄存单元类似的电路结构，本申请对此不作特殊限定。
本实施例提供的栅极驱动电路，由于在N个级联的移位寄存单元设置可切割移位寄存单元，当包含该栅极驱动电路的显示面板被切割而形成新显示面板时，当新显示面板的第一级移位寄存单元为可切割移位寄存单元时，新显示面板上的栅极驱动电路可以正常工作，从而新显示面板可以正常显示。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (11)

1.一种可切割移位寄存单元，其特征在于，所述可切割移位寄存单元包括第一输入模块、第二输入模块和输出模块；
所述第一输入模块、所述第二输入模块、第一时钟信号端与第一电压信号端均与所述输出模块连接；
所述第一输入模块包括第一输入端、第二输入端、第三输入端；所述第一输入端与第一信号线连接，所述第三输入端与第二信号线连接；
所述第一输入模块用于在所述第二输入端与第一电压信号线连接时，在所述第三输入端的控制下，向所述输出模块提供第一电平信号，或者
用于在所述第二输入端与所述第一电压信号线之间的连接断开以及所述第三输入端与所述第二信号线之间的连接断开时，在所述第一输入端的控制下，向所述输出模块输出第一电平信号；
所述第一输入模块包括第一晶体管、第二晶体管、第三晶体管；
所述第一晶体管的栅极与所述第一输入端连接，所述第一晶体管的第一极与所述第二输入端连接，所述第一晶体管的第二极与所述第一输入端连接；
所述第二晶体管的栅极与所述第二输入端连接，所述第二晶体管的第一极与所述第一晶体管的第二极连接，所述第二晶体管的第二极与所述第三晶体管的栅极连接；
所述第三晶体管的栅极与所述第三输入端连接，所述第三晶体管的第一极与第二电压信号线连接，所述第三晶体管的第二极与所述输出模块连接；
或者所述第二晶体管的栅极与所述第二输入端连接，所述第二晶体管的第一极与所述第一晶体管的第二极连接，所述第二晶体管的第二极与所述输出模块连接；
所述第三晶体管的栅极与所述第三输入端连接，所述第三晶体管的第一极与第二电压信号线连接，所述第三晶体管的第二极与所述第二晶体管的第二极连接；
所述输出模块用于在所述第一输入模块提供第一电平信号时将所述第一时钟信号端输入的信号传递至所述可切割移位寄存单元的输出端；以及
用于在所述第二输入模块提供第二电平信号时，将所述第一电压信号端输入的信号传递至所述移位寄存单元的输出端。
2.根据权利要求1所述的可切割移位寄存单元，其特征在于，所述第一输入模块还包括第四晶体管；
所述第四晶体管的栅极与所述第二电压信号线连接，所述第四晶体管的第一极与所述第一电压信号线连接，所述第四晶体管的第二极与所述第三晶体管的栅极连接。
3.根据权利要求2所述的可切割移位寄存单元，其特征在于，所述第四晶体管向所述第三晶体管的栅极提供第三电平信号，所述第三电平信号的幅值P满足如下关系：
P＜∣Vth∣，其中，Vth为第三晶体管的阈值电压。
4.根据权利要求2-3任意一项所述的可切割移位寄存单元，其特征在于，所述第一电压信号线用于传输第一电压信号，所述第二电压信号线用于传输第二电压信号；
所述第二电压信号的电压值高于所述第一电压信号的电压值。
5.根据权利要求2所述的可切割移位寄存单元，其特征在于，
所述第二输入模块包括第四输入端；
所述第二输入模块用于在所述第四输入端的控制下，向所述输出模块输出第二电平信号。
6.根据权利要求5所述的可切割移位寄存单元，其特征在于，所述第二输入模块包括第五晶体管；
所述第五晶体管的栅极与所述第四输入端连接，所述第五晶体管的第一极与所述第一电压信号线连接；
所述第五晶体管的第二极与所述输出模块连接。
7.根据权利要求5所述的可切割移位寄存单元，其特征在于，
所述输出模块包括输入端，所述输入端与所述第一输入模块及所述第二输入模块连接；
所述输出模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第一电容、第二电容；
所述第六晶体管的栅极与所述输入端连接，所述第六晶体管的第一极与所述第一时钟信号端连接，所述第六晶体管的第二极与所述可切割移位寄存单元的输出端连接；
所述第一电容的第一电极与所述输出模块的输入端连接，所述第一电容的第二电极与所述可切割移位寄存单元的输出端连接；
所述第二电容的第一电极与所述第一时钟信号端连接；
所述第七晶体管的栅极与所述第二电容的第二电极连接，第一极与所述第一电压信号线连接，第二极与所述输入端连接；
所述第八晶体管的栅极与所述输入端连接，第一极与所述第一电压信号线连接，第二极与所述第二电容的第二电极连接；
所述第九晶体管的栅极与所述第二电容的第二电极连接，第一极与所述第一电压信号线连接，第二极与所述可切割移位寄存单元的输出端连接；
所述第十晶体管的栅极与第二时钟信号端连接，第一极与所述第一电压信号线连接，第二极与所述可切割移位寄存单元的输出端连接；
所述第十一晶体管的栅极与复位信号端连接，第一极与所述第一电压信号线连接，第二极与所述可切割移位寄存单元的输出端连接；
所述第十二晶体管的栅极与所述复位信号端连接，第一极与所述第一电压信号线连接，第二极与所述输入端连接。
8.根据权利要求2所述的可切割移位寄存单元，其特征在于，所述第四晶体管的等效电阻高于所述第一晶体管的等效电阻且所述第四晶体管的等效电阻高于所述第二晶体管的等效电阻。
9.根据权利要求8所述的可切割移位寄存单元，其特征在于，所述第四晶体管的等效电阻R满足：10KΩ≤R≤15KΩ。
10.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括N个级联的移位寄存单元，各所述移位寄存单元包括输出端；所述N个级联的移位寄存单元包括K个如权利要求1-9任意一项所述的可切割移位寄存单元；
所述栅极驱动电路包括所述第一信号线、所述第一电压信号线，所述第一信号线用于传输触发信号，所述第一电压信号线用于传输第一电压信号；
各所述可切割移位寄存单元的第一输入端与所述第一信号线连接，所述第二输入端与所述第一电压信号线连接，所述第二信号线与所述可切割移位寄存单元的上一级移位寄存单元的输出端连接；
其中，N≥2，1≤K≤N，且K，N为正整数；并且
当K＝1时，所述可切割移位寄存单元为第i级所述移位寄存单元，2≤i≤N。
11.根据权利要求10所述的栅极驱动电路，其特征在于，
所述N个级联的移位寄存单元还包括N-K个第一移位寄存单元；
所述第一移位寄存单元包括第三输入模块、第四输入模块以及第一输出模块；
其中所述第一输出模块与所述可切割移位寄存单元的输出模块相同；
所述第三输入模块包括第十三晶体管，当第一级移位寄存单元为所述第一移位寄存单元时，所述第一级移位寄存单元的第十三晶体管的栅极与所述第一信号线连接；在第二至第N级所述移位寄存单元中，各所述第一移位寄存单元的所述第十三晶体管的栅极与所述第二信号线连接，所述第十三晶体管的第一极与所述第二电压信号线连接，所述第十三晶体管的第二极与所述第一输出模块连接；
所述第四输入模块包括第十四晶体管，所述第十四晶体管的栅极与第三信号线连接，所述第十四晶体管的第一极与所述第一电压信号线连接，所述第十四晶体管的第二极与所述第十三晶体管的第二极连接。
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