CN102870163A - 移位寄存器电路和显示装置及移位寄存器电路的驱动方法 - Google Patents

Abstract

本发明具有：第i电路部（1a、1b）（i为各个1≤i≤N（N为2以上的整数）的整数），其级联连接有多个移位寄存器级（SR1、SR2、…、SRn），通过上述第i电路部（1a、1b）各自专用的供给配线（10b、10c、10e、10f）被供给驱动各上述移位寄存器级（SR1、SR2、…、SRn）的驱动信号（CKA1、CKA2、CKB1、CKB2）；和上述供给配线（10b、10c、10e、10f）。

Description

移位寄存器电路和显示装置及移位寄存器电路的驱动方法

技术领域

本发明涉及在显示面板形成为单片电路的移位寄存器电路。

背景技术

近年来，在液晶面板上由非晶硅形成栅极驱动器实现成本削减的栅极单片电路化正在进行。栅极单片电路也被称为无栅极驱动器（gatedrive less）、面板内置栅极驱动器、内栅极面板（gate-in panel）等。

图13表示构成由栅极单片电路形成的栅极驱动器的移位寄存器电路100的结构例。

在该移位寄存器电路100中，各级（移位寄存器级）SRk（k为1≤k≤n的自然数）具有设置端子SET、输出端子GOUT、重置端子RESET、低（Low）电源输入端子VSS、和时钟输入端子CLK1、CLK2。在各级SRk（k≥2）中，设置端子SET被输入前一级SRk-1的输出信号Gk-1。第一级SR1的设置端子SET被输入栅极开始脉冲信号GSP。在各级SRk（k≥1）中，输出端子GOUT对配置在有源区域101的对应的扫描信号线输出输出信号Gk。在各级SRk（k≤n-1）中，重置端子RESET被输入下一级SRk＋1的输出信号Gk＋1。最终级SRn的重置端子RESET被输入清零（clear）信号CLR。

低电源输入端子VSS被输入各级SRk中的低电位侧的电源电压即低电源电压VSS。时钟输入端子CLK1和时钟端子CLK2中的一方被输入时钟信号CKA1，并且另一方被输入时钟信号CKA2，在相邻的级之间，被输入到时钟输入端子CLK1的时钟信号和被输入到时钟输入端子CLK2的时钟信号交替（相互）替换。

时钟信号CKA1和时钟信号CKA2具有图14所示的有源的时钟脉冲期间（在此，高电平期间）相互不重叠的互补的相位关系。时钟信号CKA1、CKA2的高电平侧（有源侧）的电压为VGH，低电平侧（非有源侧）的电压为VGL。低电源电压VSS与时钟信号CKA1、CKA2的低电平侧的电压VGL相等。在该例中，时钟信号CKA1和时钟信号CKA2相互为反相的关系，但也能够为一个时钟信号的有源的时钟脉冲期间包含于另一个时钟信号的非有源的期间内的关系（即时钟负载比不足1/2）。

栅极开始脉冲信号GSP是在1帧期间（1F）的最初的时钟脉冲期间成为有源的信号。清零信号CLR是在1帧期间（1F）的最后的时钟脉冲期间成为有源（在此为高）的信号。

图15表示图13的移位寄存器电路100的各级SRk的结构例。

各级SRk具有5个晶体管T1、T2、T3、T4、T5和电容C1。上述晶体管全部都是n沟道型的TFT。

在晶体管T1中，栅极和漏极与设置端子SET连接，源极与晶体管T5的栅极连接。在作为各级SRk的输出晶体管的晶体管T5中，漏极与时钟输入端子CLK1连接，源极与输出端子GOUT连接。即，晶体管T5作为栅极，进行被输入至时钟输入端子CLK1的时钟信号的通过和遮断。电容C1连接到晶体管T5的栅极和源极之间。将与晶体管T5的栅极连接的节点称为netA。

在晶体管T3中，栅极与重置端子RESET连接，漏极与节点netA连接，源极与低电源输入端子VSS连接。在晶体管T4中，栅极与重置端子RESET连接，漏极与输出端子GOUT连接，源极与低电源输入端子VSS连接。

在晶体管T2中，栅极与时钟端子CLK2连接，漏极与输出端子GOUT连接，源极与低电源输入端子VSS连接。

接着，使用图16对各级SRk的动作进行说明。

在1帧期间的最初，栅极开始脉冲信号GSP作为移位寄存器电路100的移位脉冲被输入第一级SR1的设置端子SET。移位寄存器电路100，通过级联连接的各级SRk依次接收该移位脉冲，输出输出信号Gk的有源的脉冲。

在各级SRk中，至移位脉冲被输入设置端子SET为止，晶体管T4、T5为高阻抗状态，并且，晶体管T2当每次从时钟输入端子CLK2输入的时钟信号为高电平时变为导通（ON）状态，输出端子GOUT为保持低电平的期间。

当设置端子SET被输入移位脉冲时，级SRk成为生成作为输出信号Gk的有源的脉冲的栅极脉冲的期间，晶体管T1成为导通状态，对电容C1进行充电。由于电容C1被充电，设栅极脉冲的高电平为VGH，设晶体管T1的阈值电压为Vth，节点netA的电位上升至VGH-Vth。其结果，晶体管T5成为导通状态，从时钟输入端子CLK1输入的时钟信号出现在晶体管T5的源极，但时钟输入端子CLK1被输入有时钟脉冲（高电平）的瞬间，由于电容C1的自举作用，节点netA的电位被抑制，所以晶体管T5获得大的过度激励（overdrive）电压。由此，输入至时钟输入端子CLK1的时钟脉冲的VGH大体全振幅被传送至级SRk的输出端子GOUT并被输出，成为栅极脉冲。

当移位脉冲向设置端子SET的输入结束时，晶体管T1成为截止（OFF）状态。而且，节点netA和级SRk的输出端子GOUT为了解除成为浮动的电荷的保持，下一级SRk＋1的栅极脉冲作为重置脉冲被输入至重置端子RESET。由此，晶体管T3、T4成为导通状态，节点netA和输出端子GOUT与低电源电压VSS连接。所以，晶体管T5成为截止状态。当重置脉冲的输入结束时，级SRk生成栅极脉冲的期间结束，输出端子GOUT再次成为保持低电平的期间。

这样，如图17所示，对各栅极线依次输出输出信号Gk的栅极脉冲。

在专利文献1等也记载有上述的这种栅极单片电路技术的移位寄存器电路。

现有技术文献

专利文献

专利文献1：日本国公开专利公报“特开2005—50502（2005年2月24日公开）”

发明内容

发明要解决的课题

但是，由于显示装置的大型化和高精细化，驱动显示面板的信号配线彼此的交叉电容（cross capacitive）、和与移位寄存器级SRk的输出连接的负载增大。与生成栅极脉冲的电源连接的全负载为低负载的情况下，如图18的（a）所示，栅极脉冲的形状相当接近方形脉冲。当交叉电容或负载增大时，如图18的（b）所示，由于配线延迟而在栅极脉冲的波形产生波动。当栅极脉冲的波形波动时，引起高电平期间的减少和子像素TFT的动作时机（定时）的偏移等，因此，当想要消除这些问题时，增大移位寄存器电路100所使用的晶体管的尺寸（沟道宽度W/沟道长L），如图18的（c）所示，必须通过在本来想由栅极脉冲105使其动作时替代为振幅大的栅极脉冲106而供给，能够获取确保栅极脉冲的充足的高电平期间和正确的脉冲时机等的方法。

以下，对这种生成栅极脉冲的电源的负载进行说明。

如图13所示，作为驱动移位寄存器电路100的信号的配线，栅极开始脉冲信号GSP的配线100a、时钟信号CKA1的配线100b、时钟信号CKA2的配线100c、低电源电压VSS的配线100d、和清零信号CLR的配线100e等的多个配线形成在显示面板上。

这些配线100a～100e中特别是配线100b～100d具有：以从各电源或者各信号源至各移位寄存器级SRk的附近为止的方式引回的主配线；和从主配线被引入各个移位寄存器级SRk的支配线。图13作为一个例子，表示配线100b的主配线100b（1）以及支配线100b（2）、和配线100c的主配线100c（1）以及支配线100c（2）。

所以，具有主配线和支配线的配线100b、100c的各自具有与其它的配线交叉的部位，其结果，具有配线间的交叉电容。这对于其它的配线而言也同样。另外，配线100b、100c的各自也具有自身的配线电容。特别是，交叉电容的形成部位与随着面板的高精细化的子像素行数的增大成比例变大。另外，在由同一颜色的子像素构成各子像素行的情况下，各种颜色需要子像素行，因此，行数变的非常多，交叉电容的形成部位显著增加。

这种配线100b、100c的各配线，当经由时钟输入端子CLK1连接的移位寄存器级SRk输出栅极脉冲时，与对应的栅极线GLk连接。即，时钟电源为生成栅极脉冲的电源，配线100b、100c的配线电容和交叉电容为生成栅极脉冲的电源的负载。

图19表示图13的有源区域101中的各像素（PIX）的等效电路。

各像素（PIX）与栅极线GLk和源极线SLj（j为自然数）的各交点对应设置。像素（PIX）具有作为选择元件的TFT110、液晶电容Clc和保持电容Ccs。TFT110的栅极与栅极线GLk连接，源极与源极线SLj连接，漏极110d与子像素电极111连接。液晶电容Clc构成为在子像素电极111和共通电极COM之间配置有液晶层。保持电容Ccs构成为在漏极111d和保持电容线CSL之间配置有绝缘膜。

栅极线GLk与移位寄存器级SRk的输出端子GOUT连接，从图15可知，在晶体管T5成为导通状态的期间经由图13的时钟信号CKA1或者CKA2与时钟电源连接。即，栅极线GLk成为时钟电源的负载。另外，栅极线GLk，当移位寄存器级SRk重置时，与低电源电压VSS的电源连接。即，栅极线GLk成为低电源电压VSS的电源的负载

另外，栅极线GLk在与源极线SLj的交叉部位，与两配线间的交叉电容Csgx连接。该交叉电容Csgx，当TFT110为导通时，与液晶电容Clc和保持电容Ccs相连。即，交叉电容Csgx、液晶电容Clc、和保持电容Ccs成为时钟电源和低电源电压VSS的电源的负载。这包含有与源极线SLj连接的全子像素PIX。

另外，栅极线GLk与作为TFT110的寄生电容的栅极、源极间电容Cgs和栅极、漏极间电容Cgd连接。栅极、漏极间电容Cgd也包含形成在栅极线GLk和子像素电极111之间的寄生电容。即，栅极、源极间电容Cgs和栅极、漏极间电容Cgd成为时钟电源和低电源电压VSS的电源的负载。

图19所示的这种负载是显示区域内的负载。

接着，图20表示时钟信号CKA1、CKA2的配线100b、100c和移位寄存器级SRk内的晶体管的连接状态。

例如当为图15的结构的移位寄存器级SRk时，配线100b、100c与时钟输入端子CKA、CKB连接。所以，配线100b、100c与作为晶体管T2、T5的栅极、源极间电容或栅极、漏极间电容的寄生电容115、116、117、118连接。

以上的那种负载电容都与生成栅极脉冲的电源连接，因此，栅极脉冲波形的圆整相当大。波动变大，栅极脉冲的高电平期间变短时，不能确保尽可能能够对液晶电容Clc充分充电的期间，给显示的高精细化带来阻碍。所以，为了改善波动而增大晶体管的尺寸时，由晶体管T5表示的输出晶体管，为了具有大的电流供给能力，原来具有非常大的沟道宽度，因此变为非常大的尺寸。在栅极单片电路技术中，使用载流子移动度小的元件（特别是非晶硅），因此，特别需要大的尺寸。这与显示面板的狭框缘化相悖。另外，大尺寸的元件在其某处发生制造缺陷的概率高，所以，对面板制造的高成品率化成为障碍。

另外，为了如图18的（c）的方式供给振幅大的栅极脉冲106而增大时钟信号CKA1、CKA2的振幅时，使时钟电源电压上升，所以与为了低消耗电力化和高速动作化而实现电源电压的降低的现状相悖。

根据这种情况，作为对栅极脉冲波形的圆整现实地能够获得的应对方法，实施尽可能确保最低限的电流供给能力的晶体管尺寸的不充分的增大化、或用于极力抑制消耗电力的电源电压的不充分的上升。在前者的方法中，晶体管的电流供给能力具有的余量（margin，边界）变小，能够驱动的负载的上限变低。在后者的方法中，生成栅极脉冲的电源电压，能够充分驱动晶体管的余量将不再存在。

如上所述，现有的移位寄存器电路存在不能确保充分的动作余量的问题。

本发明是鉴于上述现有的问题点而完成的，其目的在于实现能够确保充分的动作余量的移位寄存器电路、具有其的显示装置、以及移位寄存器电路的驱动方法。

解决课题的技术手段

本发明的移位寄存器电路，具有：

第i电路部，其级联连接有多个移位寄存器级，各所述第i电路部通过所述第i电路部各自专用的供给配线被供给驱动各所述移位寄存器级的驱动信号；和

上述供给配线，

其中，i为各个1≤i≤N的整数，N为2以上的整数。

根据上述的发明，驱动信号的供给配线的其它的配线的交叉部位大幅度减少，所以，能够大幅度减少驱动信号的供给配线平均一根的交叉电容。另外，驱动信号的供给配线平均一根的移位寄存器级的连接数大幅度减少，所以，在与移位寄存器级的连接部中的寄生电容的合计大幅度减少。由此，能够使从驱动信号源供给至驱动信号的供给配线的驱动信号的波形、即移位寄存器级的输出信号的波形为比现有的波动小的波形。所以，即使不增大驱动信号源的电压范围和增大晶体管尺寸（沟道宽度），也能够提高负载的充电率，能够增大移位寄存器级的动作余量。

如上所述，起到能够实现能够确保充分的动作余量的移位寄存器电路的效果。

本发明的移位寄存器电路的驱动方法中，移位寄存器电路包括级联连接有多个移位寄存器级的各个第i电路部，通过上述第i电路部各自专用的供给配线供给驱动各上述移位寄存器级的驱动信号，其中，i为1≤i≤N的整数，N为2以上的整数。

根据上述的发明，起到能够实现能够确保充分的动作余量的移位寄存器电路的驱动方法的效果。

发明的效果

本发明的移位寄存器电路，具有：第i电路部，其级联连接有多个移位寄存器级，各所述第i电路部通过所述第i电路部各自专用的供给配线被供给驱动各所述移位寄存器级的驱动信号；和

上述供给配线，

其中，i为各个1≤i≤N的整数，N为2以上的整数。

如上所述，起到能够实现能确保充分的动作余量的移位寄存器电路的效果。

本发明的移位寄存器电路的驱动方法中，移位寄存器电路包括级联连接有多个移位寄存器级的各个第i电路部，通过上述第i电路部各自专用的供给配线供给驱动各上述移位寄存器级的驱动信号，其中，i为1≤i≤N的整数，N为2以上的整数。

如上所述，起到能够实现能够确保充分的动作余量的移位寄存器电路的驱动方法的效果。

附图说明

图1是表示本发明的实施方式的图，是表示第一实施例中的移位寄存器电路的结构的框图。

图2是说明图1的移位寄存器电路的信号的时序图。

图3是表示本发明的实施方式的图，是表示第二实施例中的移位寄存器电路的结构的框图。

图4是说明图3的移位寄存器电路的信号的时序图。

图5是表示本发明的实施方式的图，是表示第3实施例中的移位寄存器电路的结构的框图。

图6是说明图5的移位寄存器电路的信号的时序图。

图7是表示本发明的实施方式的图，是表示第4实施例中的移位寄存器电路的结构的框图。

图8是说明图7的移位寄存器电路的信号的时序图。

图9是表示本发明的实施方式的图，是表示第5实施例中的移位寄存器电路的结构的框图。

图10是说明图9的移位寄存器电路的信号的时序图。

图11是表示本发明的实施方式的图，是表示显示装置的结构的框图。

图12是表示本发明的实施方式的图，是说明显示装置的栅极扫描（scan）方向和数据信号的供给方向的图，（a）至（c）是表示各自供给方向的变化的图。

图13是表示现有技术的图，是表示移位寄存器的结构的框图。

图14是说明图13的移位寄存器电路的信号的时序图。

图15是表示图13的移位寄存器级的结构的电路图。

图16是表示图15的移位寄存器级的动作的时序图。

图17是表示图13的移位寄存器电路的动作的时序图。

图18是表示现有技术的图，是说明波动的波形图，（a）是表示波动小的波形的波形图，（b）是表示波动大的波形的波形图，（c）是用于改善波动的波形图。

图19是表示现有技术的图，是说明子像素周边的寄生电容的电路图。

图20是表示现有技术的图，是说明驱动信号的供给配线和移位寄存器级的连接部中的寄生电容的电路图。

具体实施方式

使用图1～图12对本发明的实施方式进行说明时，如下所示。

图11表示作为本实施方式的显示装置的液晶显示装置11的结构。

液晶显示装置11具有显示面板12、可挠性印刷基板13、和控制基板14。

显示面板12在玻璃基板上采用使用非晶硅的制作的TFT形成有有源区域（显示区域）12a、多个栅极线（扫描信号线）GL…、多个源极线（数据信号线）SL…、和栅极驱动器（扫描信号线驱动电路）15的有源矩阵型的显示面板。使用采用多晶硅、CG硅、微晶硅、非晶氧化物半导体（IGZO等）等制作的TFT，也能够制作显示面板12。有源区域12a为矩阵状配置有多个子像素PIX…的区域。子像素PIX具有作为子像素的选择元件的TFT21、液晶电容CL、和辅助电容Cs。TFT21的栅极与栅极线GL连接，TFT21的源极与源极线SL连接。液晶电容CL和辅助电容Cs与TFT21的漏极连接。

多个栅极线GL…包括栅极线GL1、GL2、GL3、…、GLn，各自与栅极驱动器（扫描信号线驱动电路）15的输出连接。多个源极线SL…包括源极线SL1、SL2、SL3、…、SLm，各自与后述的源极驱动器16的输出连接。另外，虽然未图示，但形成有对子像素（PIX）…的各辅助电容Cs供给辅助电容电压的辅助电容配线。

栅极驱动器15在显示面板12上相对有源区域12a设置在与栅极线GL…的延伸的方向的一侧相邻的区域，通过内部所具备的移位寄存器电路对栅极线GL…的各自依次供给栅极脉冲（扫描脉冲）。还有，其它的栅极驱动器在显示面板12上相对有源区域12a设置在与栅极线GL…的延伸的方向的另一侧相邻的区域，也可以对与上述栅极驱动器15相互不同的栅极线GL进行扫描。这些的栅极驱动器在显示面板12使用非晶硅、多晶硅、CG硅、微晶硅、非晶氧化物半导体（IGZO：IN-Ga-ZN-O等）的至少一个，形成在有源区域12a和单片电路，栅极单片电路、通过称为无栅极驱动器、面板内置栅极驱动器、内栅极面板等的技术制作的栅极驱动器全都包含于栅极驱动器15。

可挠性印刷基板13具有源极驱动器16。源极驱动器16对源极线SL…的各自供给数据信号。控制基板14与可挠性印刷基板13连接，对栅极驱动器15和源极驱动器16供给需要的信号和电源。从控制基板14输出的向栅极驱动器15供给的信号和电源，经由可挠性印刷基板13在显示面板12上向栅极驱动器15供给。

显示面板12中的有源区域12a的外侧的区域成为框缘区域12b。栅极驱动器15形成在该框缘区域12b，可挠性印刷基板13与该框缘区域12b连接。

在如栅极驱动器15的方式利用栅极单片电路技术构成栅极驱动器的情况下，全部由同色子像素构成一行量的子像素PIX…，栅极驱动器15适合按RGB的颜色对栅极线GL…进行驱动。在该情况下，不需要按颜色准备源极驱动器16，所以，能感受缩小源极驱动器16和可挠性印刷基板13的规模，因此是有利的。

接着，列举各实施例对在上述的结构的液晶显示装置11中、栅极驱动器15所具备的移位寄存器电路的结构进行说明。其中，以下述说的移位寄存器电路的各级（移位寄存器级）SRk的结构是任意的，例如能够适用图15所示的电路等，所以，省略其说明。

实施例1

图1表示本实施例的移位寄存器电路1的结构。

移位寄存器电路1具有第一电路部1a、第二电路部1b、和配线10a、10b、10c、10d、10e、10f、10g、10h。

第一电路部1a是级联连接有各级（移位寄存器级）SRk（k为1≤k≤m的自然数）的结构。各级SRk具有设置端子SET、输出端子GOUT、重置端子RESET、低电源输入端子VSS、和时钟输入端子CLK1、CLK2。在各级SRk（k≥2）中，设置端子SET被输入前一级SRk-1的输出信号Gk-1。第一电路部1a的第一级SR1的设置端子SET被输入栅极开始脉冲信号GSP1。在各级SRk（1≤k≤m）中，输出端子GOUT对配置在有源区域12a的对应的栅极线GLk输出输出信号Gk。在各级SRk（k≤m-1）中，重置端子RESET被输入下一级SRk＋1的输出信号Gk＋1。第一电路部1a的最终级SRm的重置端子RESET被输入清零信号CLR1。

低电源输入端子VSS被输入作为各级SRk中的低电位侧的电源电压的低电源电压VSS。时钟输入端子CLK1和时钟端子CLK2中的一方被输入时钟信号CKA1，并且另一方被输入时钟信号CKA2，在相邻的级之间，被输入到时钟输入端子CLK1的时钟信号和被输入时钟输入端子CLK2的时钟信号交替替换。

时钟信号CKA1和时钟信号CKA2具有图12所示的有源的时钟脉冲期间（在此，高电平期间）相互不重叠的互补的相位关系。时钟信号CKA1、CKA2的高电平侧（有源侧）的电压为VGH，低电平侧（非有源侧）的电压为VGL。低电源电压VSS与时钟信号CKA1、CKA2的低电平侧的电压VGL相等。在该例中，时钟信号CKA1和时钟信号CKA2相互为反相的关系，但也能够为一个时钟信号的有源的时钟脉冲期间包含于另一个时钟信号的非有源的期间内的关系（即时钟负载比不足1/2）。

栅极开始脉冲信号GSP1是在1帧期间（1F）即接着说明的期间t1的最初的时钟脉冲期间成为有源的信号。清零信号CLR1以重置第一电路部1a和第二电路部1b的各最终级的方式，在1帧期间（1F）成为2次有源（在此为高）的信号。

第二电路部1b为级联连接有各级（移位寄存器级）SRk（k为m＋1≤k≤n的自然数）的结构。各级SRk具有设置端子SET、输出端子GOUT、重置端子RESET、低电源输入端子VSS、和时钟输入端子CLK1、CLK2。在各级SRk（m＋2≤k≤n）中，设置端子SET被输入前一级SRk-1的输出信号Gk-1。第二电路部1b的第一级SR1的设置端子SET被输入栅极开始脉冲信号GSP2。在各级SRk（m＋1≤k≤n）中，输出端子GOUT对配置在有源区域12a的对应的栅极线GLk输出输出信号Gk。在各级SRk（m＋1≤k≤n-1）中，重置端子RESET被输入下一级SRk＋1的输出信号Gk＋1。第二电路部1b的最终级SRm的重置端子RESET被输入清零信号CLR1。

低电源输入端子VSS被输入上述的低电源电压VSS。时钟输入端子CLK1和时钟端子CLK2中的一方被输入时钟信号CKB1，并且，另一方被输入时钟信号CKB2，在相邻的级之间，被输入至时钟输入端子CLK1的时钟信号和被输入至时钟输入端子CLK2的时钟信号交替替换。

时钟信号CKB1和时钟信号CKB2具有图2所示的有源的时钟脉冲期间（在此，高电平期间）相互不重叠的互补的相位关系。时钟信号CKB1、CKB2的高电平侧（有源侧）的电压为VGH，低电平侧（非有源侧）的电压为VGL。在此，时钟信号CKB1与时钟信号CKA1同相，时钟信号CKB2与时钟信号CKA2同相。低（Low）电源电压VSS与时钟信号CKB1、CKB2的低电平侧的电压VGL相等。在该例中，时钟信号CKB1和时钟信号CKB2相互为反相的关系，但也能够为一个时钟信号的有源的时钟脉冲期间包含于另一个时钟信号的非有源的期间内的关系（即时钟负载比不足1/2）。

栅极开始脉冲信号GSP2是在1帧期间（1F）中，在第一电路部1a的扫描的期间t1结束之后继续在期间t2的最初的时钟脉冲期间作为有源的信号。清零信号CLR1对于第一电路部1a与上述的内容共用。

当设上述第一电路部1a和上述第二电路部1b的各自中的沿移位脉冲的移位方向的方向为方向（第一方向）D时，第一电路部1a和第二电路部1b为在框缘区域12b中沿方向D并列的状态。

另外，在框缘区域12b形成有栅极开始脉冲信号GSP1的上述配线10a、时钟信号CKA1的上述配线10b、时钟信号CKA2的上述配线10c、低电源电压VSS的上述配线10d、时钟信号CKB1的上述配线10e、时钟信号CKB2的上述配线10f、栅极开始脉冲信号GSP2的上述配线10g、和清零信号CLR1的上述配线10h等的多个配线。

这些配线10a～10g中的特别是配线10b～10f具有：以从各电源或者各信号源到达各移位寄存器级SRk的附近为止的方式被引回的主配线；和从主配线被引入各个移位寄存器级SRk的支配线。图1作为一个例子表示配线10b的主配线10b（1）和支配线10b（2）、配线10c的主配线10c（1）和支配线10c（2）、配线10e的主配线10e（1）和支配线10e（2）、配线10f的主配线10f（1）和支配线10f（2）。

在此，在电路的形成面中，设与方向D正交的方向为方向（第二方向）E时，第一电路部1a专用的、依次与时钟信号（驱动信号）CKA1、CKA2的供给配线对应的配线10b、10c、和第二电路部1b专用的、依次与时钟信号CKB1、CKB2的供给配线对应的配线10e、10f，在相对第一电路部1a和第二电路部1b的双方位于成为与方向E相同一侧的E1侧（第二方向的规定侧）的区域（第一区域）12b（1）中，从成为与方向D相同一侧的D1侧（第一方向的规定侧）朝向对应的第一电路部1a或第二电路部1b配置。

在此，E1侧相当于显示面板12的外侧，但在移位寄存器电路1未装载在显示装置的情况下，替代上述E1侧，成为与E1侧相反的一侧的E2侧等、第二方向的规定侧，通常在方向E的任一侧即可。另外，在此，D1侧相当于作为驱动信号源的时钟信号源的某一侧，但第一方向的规定侧通常为方向D的任一方。

在此，如图11说明的方式，配线10a～10h的全部从显示面板12外被引回。在该情况下，配线10a～10h例如如关于配线10a～10g在图1明示的方式，形成有移位寄存器电路1，从方向D中的相同的D1侧朝向移位寄存器电路1的各连接部位延伸。

另外，在该情况下，如图1所示，当将向第一电路部1a的配线10b、10c与在向第二电路部1b的配线10e、10f相比靠显示面板12的外侧配置时配线10b、10c和配线10e、10f的交叉部位消失。该结构，从D1侧在D方向上观察移位寄存器电路1越与位于较远的第i电路部（i＝1、2）对应的供给配线的主配线，越相当于配置于区域12b（1）的E1侧。由此，配线10b、10c和配线10e、10f基于由主配线和支配线构成、与对应的移位寄存器级SRk连接时产生的与其它的配线的交叉部位，与图13的配线100b、100c的情况相比减少。当m＝（1/2）n时，交叉部位变为二分之一。

这样，在本实施例的结构中，配线10b、10c和配线10e、10f的、与其它的配线和交叉部位大幅度减少，所以，能够大幅度减少驱动信号的供给配线平均一根的交叉电容。另外，驱动信号的供给配线平均一根的移位寄存器级SRk的连接数大幅度减少，所以，图20所示的那种、与移位寄存器级SRk的连接部中的寄生电容的合计大幅度减少。由此，从而能够使从时钟电源供给至驱动信号的供给配线的驱动信号（在此，时钟信号）的波形、移位寄存器级SRk的输出信号的波形，如图18的（a）的方式，成为比现有的波动小的波形。所以，即使不增大时钟电源的电压范围和增大晶体管尺寸（沟道宽度），也能够充分确保子像素PIX的选择期间并提高充电率，能够增大移位寄存器级SRk的动作余量。

如上所述，能够实现能够确保充分的动作余量的移位寄存器电路、具有其的显示装置、以及移位寄存器电路的驱动方法。

图2表示上述的结构的移位寄存器电路1的动作。

在此，作为m＝（1/2）n，期间t1相当于1帧期间（1F）的前半的2分的1的期间，期间t2相当于1帧期间（1F）的後半的2分的1的期间。清零信号CLR1在期间t1的最后的时钟脉冲期间和期间t2的最后的时钟脉冲期间成为有源。

由此，如图1中（1）所示，通过1帧期间（1F），栅极扫描，首先在第一电路部1a中从D2侧向D1侧进行，接着，在第二电路部1b中从D2侧向D1侧进行。此时，来自源极驱动器16的数据信号的供给方向，能够为从图1中（2）所示的D2侧向D1侧的一个方向（也可以为从D1侧向D2侧的一个方向）的供给、和从（3）所示的D2侧向D1侧的方向、和从D1侧向D2侧的方向、的两个方向的供给。

其中，作为驱动信号不限于列举的时钟信号，也可以为不具有一样的周期性的移位寄存器级SRk的驱动信号。

另外，列举了移位寄存器电路1由第i电路部（i＝1、2）构成的例子，但不限于这些，也可以为具有级联连接有多个移位寄存器级的第i电路部（i各自为1≤i≤N（N为2以上的整数）的整数）的移位寄存器电路。此时，在电路的形成面中，设沿移位方向的方向为第一方向，设与上述第一方向正交的方向为第二方向时，该移位寄存器电路以上述移位寄存器级的数按i任意决定、在上述第一方向观察一个一个地并列的方式具有第i电路部，该第i电路部各自由通过专用的供给配线被供给的驱动信号驱动各上述移位寄存器级。而且，与各上述第i电路部对应的上述驱动信号的供给配线按上述第i电路部设置。或者，还有，从与对应的上述第i电路部相比对于全部的i位于成为与上述第二方向的任一相同的一侧的第二方向的规定侧的第一区域中，对与全部的的i位于成为与上述第一方向的任一相同的一侧的第一方向的规定侧，朝向对应的上述第i电路部配置。

另外，在以上的例中，驱动信号源仅设置在所谓D2侧的一侧，不限于此，也可以各自分散D1侧和D2侧。在该情况下，与D2侧（第一方向的规定侧和相反侧）相比靠D1侧（第一方向的规定侧）的第i电路部的驱动信号的供给配线从D1侧开始配置，与D1侧相比靠D2侧的第i电路部的驱动信号的供给配线从D2侧开始配置时，供给配线的长度为移位寄存器电路1的D1侧和D2侧获得平衡长度，所以，驱动信号的波形、从而在移位寄存器级SRk的输出信号的波形的圆整难以产生差。

即，靠第一方向的任一侧的第一方向的规定侧设置的第i电路部的驱动信号的供给配线，从第一方向的规定侧朝向对应的第i电路部配置，靠第一方向的规定侧和相反侧设置的第i电路部的驱动信号的供给配线从与第一方向的规定侧相反侧朝向对应的第i电路部配置。

实施例2

图3表示本实施例的移位寄存器电路1的结构。

图3的移位寄存器电路1为与图1的移位寄存器电路1相同的结构，但替代图1的时钟信号CKA1、CKA2、CKB1、CKB2、栅极开始脉冲信号GSP1、GSP2、清零信号CLR1，按记载的顺序，被输入有时钟信号（驱动信号）CKA12、CKA22、CKB12、CKB22、栅极开始脉冲信号GSP12、GSP22、清零信号CLR2。

图4所示，时钟信号CKA12、CKA22、CKB12、CKB22相对于时钟信号CKA1、CKA2、CKB1、CKB2，负载比相同，周期为2倍。栅极开始脉冲信号GSP1、GSP2在1帧期间（1F）的最初的时钟脉冲期间成为有源。清零信号CLR2在1帧期间（1F）的最后的时钟脉冲期间成为有源。

由此，如图3的（1）所示，能够在第一电路部1a和第二电路部1b同时进行扫描。栅极扫描，也可以对于第一电路部1a和第二电路部1b的两方从D2侧朝向D1侧的方向进行，也可以对于第一电路部1a从D2侧向D1侧、对于第二电路部1b从D1侧朝向D2侧的方向进行。当对于第二电路部1b从D1侧向D2侧进行栅极扫描时，在图3中，替代对第二电路部1b的第一级（初级）移位寄存器级SRm＋1输入栅极开始脉冲信号GSP22，在使级联连接顺序反转的状态下，对第二电路部1b的移位寄存器级SRn输入栅极开始脉冲信号GSP22，使移位脉冲从D1侧向D2侧移位。在该情况下，将清零信号CLR2输入第二电路部1b的移位寄存器级SRm＋1的重置端子RESET。

另外，当进行以上的栅极扫描时，来自源极驱动器16的数据信号的供给方向，如图3的（2）所示，对于第一电路部1a在从D2侧朝向D1侧的方向上进行，对于第二电路部1b在从D1侧朝向D2侧的方向上进行。

即，第一电路部1a驱动被上下分割的画面中的上画面，第二电路部1b驱动被上下分割的画面中的下画面。这对应后述的图12的（c）的结构。

根据本实施例的结构，通过上下间独立分配的第i电路部驱动时钟信号的周期长且被上下分割的画面的各自，所以，能够较长地确保子像素PIX的选择期间。所以，本实施例的结构特别适合高精细、高速显示。

实施例3

图5表示本实施例的移位寄存器电路1的结构。

图5的移位寄存器电路1为与图1的移位寄存器电路1相同的结构，但替代图1的时钟信号CKA1、CKA2、CKB1、CKB2、清零信号CLR1，按记载的顺序，被输入时钟信号（驱动信号）CKA13、CKA23、CKB13、CKB23、清零信号CLR3。

如图6所示，时钟信号CKA13、CKA23是使时钟信号CKA1、CKA2的期间t2为保持非有源电平的休止期间的信号。时钟信号CKB13、CKB23是使时钟信号CKB1、CKB2的期间t1为保持非有源电平的休止期间的信号。清零信号CLR3是仅在1帧期间（1F）的最后的时钟脉冲期间成为有源电平的信号。

如图6的（1）所示，栅极扫描在期间t1从D2侧朝向D1侧进行，在期间t2从D2侧朝向D1侧进行。

这样，在本实施例中，某第i电路部的驱动信号在其它的第i电路部的动作期间内具有休止期间。由此，时钟信号CKA13、CKA23仅在作为第一电路部1a的动作期间的期间t1进行配线10b、10c的充放电，时钟信号CKB13、CKB23仅在作为第二电路部1b的动作期间的期间t2进行配线10e、10f的充放电。所以，伴随驱动信号的各供给配线的充放电的电力损失减少休止期间的量，波形的圆整进一步被减轻。另外，在休止期间，也实现对应的第i电路部的动作停止而导致的低消耗电力。

实施例4

图7表示本实施例的移位寄存器电路2的结构。

图7的移位寄存器电路2具有第一电路部2a和第二电路部2b。

第一电路部2a是在图1的第一电路部1a中，替代清零信号CLR，对最终级的移位寄存器级SRm的重置端子RESET输入第二电路部2b的第一级移位寄存器级SRm＋1的输出信号Gm＋1的结构。第二电路部2b是在图1的第二电路部1b中，替代栅极开始脉冲信号GSP2移位寄存器级SRm的输出信号Gm被输入第一级移位寄存器级SRm＋1的设置端子SET，并且，如上述方式，第一级移位寄存器级SRm＋1的输出信号Gm＋1被输入移位寄存器级SRm的重置端子RESET的结构。

另外，第一电路部2a的第一级移位寄存器级SR1的设置端子SET被输入有与栅极开始脉冲信号GSP1相同的栅极开始脉冲信号GSP3。另外，替代图1的时钟信号CKA1、CKA2、CKB1、CKB2、清零信号CLR，按记载的顺序，被输入有时钟信号（驱动信号）CKA13、CKA23、CKB13、CKB23、清零信号CLR3。

如图8所示，时钟信号CKA13、CKA23是使时钟信号CKA1、CKA2的期间t2为保持非有源电平的休止期间的信号。时钟信号CKB13、CKB23是使时钟信号CKB1、CKB2的期间t1为保持非有源电平的休止期间的信号。清零信号CLR3是仅在1帧期间（1F）的最后的时钟脉冲期间成为有源电平的信号，仅被输入第二电路部2b的最终级的移位寄存器级SRn的重置端子。

如图7的（1）所示，栅极扫描在期间t1从D2侧朝向D1侧进行，在期间t2从D2侧朝向D1侧进行。

由此，时钟信号CKA13、CKA23仅在作为第一电路部2a的动作期间的期间t1进行配线10b、10c的充放电，时钟信号CKB13、CKB23仅在作为第二电路部2b的动作期间的期间t2进行配线10e、10f的充放电。所以，伴随驱动信号的各供给配线的充放电的电力损失减少，波形的圆整进一步被减轻。

另外，第一电路部2a在期间t2停止动作、第二电路部2b在期间T1停止动作的量被低消耗电力化。

另外，通过某第i电路部的最终级的移位寄存器级输出的移位脉冲作为移位脉冲被输入其它的第i电路部的第一级移位寄存器级，开始脉冲信号（在此，栅极开始脉冲信号）数量减少。所以，供给开始脉冲信号的电力被削减，并且，供给开始脉冲信号的配线减少，能够实现节省面积。

实施例5

图9表示本实施例的移位寄存器电路3的结构。

图9的移位寄存器电路3具有第一电路部3a和第二电路部3b。

第一电路部3a为与图1的第一电路部1a相同的结构。第一电路部2a的第一级移位寄存器级SR1的设置端子SET被输入与栅极开始脉冲信号GSP1相同的栅极开始脉冲信号GSP4。第二电路部3b为在图1的第二电路部1b中，替代栅极开始脉冲信号GSP2，被输入接着说明的时钟信号CKA14的结构。

另外，替代图1的时钟信号CKA1、CKA2、CKB1、CKB2、清零信号CLR，按记载的顺序，被输入时钟信号（驱动信号）CKA14、CKA24、CKB14、CKB24、清零信号CLR3。

如图10所示，时钟信号CKA14是在时钟信号CKA1的期间t1进行动作，并且，以期间t2的最初的时钟脉冲CKＺ的期间为有源电平进行动作，另一方面，使期间t2的残留的期间为保持非有源电平的休止期间的信号。时钟信号CKA24是使时钟信号CKA2的期间t2为保持非有源电平的休止期间的信号。时钟信号CKB14、CKB24是使时钟信号CKB1、CKB2的期间t1为保持非有源电平的休止期间的信号。清零信号CLR3是仅在1帧期间（1F）的最后的时钟脉冲期间成为有源电平的信号。

如图9的（1）所示，栅极扫描在期间t1从D2侧朝向D1侧进行，在期间t2从D2侧朝向D1侧进行。此时，在期间t1中，第二电路部1b由于时钟信号CKB14、CKB24休止而停止动作，所以当转移至期间t2时，在第二电路部3b的第一级移位寄存器级SRm＋1，时钟信号CKA14的时钟脉冲CKZ作为栅极开始脉冲信号被输入设置端子SET。由此，第二电路部3b开始移位动作。

此外，在图9中，也可以替代对第二电路部3b的第一级移位寄存器级SRm＋1输入时钟信号CKA14的脉冲，在使级联连接顺序为反转的状态下，对第二电路部3b的移位寄存器级SRn输入时钟信号CKA14的时钟脉冲CKZ，使移位脉冲从D1侧向D2侧移位。在该情况下，将清零信号CLR3输入第二电路部3b的移位寄存器级SRm＋1的重置端子RESET。

根据本实施例的结构，时钟信号CKA14、CKA24仅在作为第一电路部3a的动作期间的期间t1进行配线10b、10c的充放电，时钟信号CKB14、CKB24仅在作为第二电路部3b的动作期间的期间t2进行配线10e、10f的充放电。所以，伴随驱动信号的各供给配线的充放电的电力损失减少，波形的圆整（rounding）被进一步减轻。

另外，第一电路部3a在期间t2停止动作、第二电路部3b在期间t1停止动作的量被低消耗电力化。

另外，由于具有休止期间的某驱动信号的、转移至休止期间的最前边的最后的脉冲作为某第i电路部的移位脉冲被输入，所以移位寄存器电路1的开始脉冲（在此，栅极开始脉冲信号）数量减少。所以，供给开始脉冲信号的电力被削减，并且，供给开始脉冲信号的配线减少，能够实现节省面积。

以上对各实施例进行了说明。

此外，对在栅极扫描方向和数据信号的供给方向上存在变化的情况进行了述说，但配合那些变化，能够将液晶显示装置11的结构如图12的（a）～（c）的方式适当变更。

图12的（a）是各第i电路部的栅极扫描方向从距设置在显示面板12的上部的源极驱动器16近的一侧向远的一侧进行，或者从距源极驱动器16远的一方向近的一方进行，并且，从距源极驱动器16近的一侧向远的一侧供给数据信号的结构。

图12的（b）是各第i电路部的栅极扫描方向从距设置在显示面板12的下部的源极驱动器16近的一侧向远的一侧开始进行，或者从距源极驱动器16远的一方向近的一方开始进行，并且，从距源极驱动器16近的一侧向远的一侧供给数据信号的结构。

图12的（c）是将画面上下二分割为第一画面和第二画面，将各第i电路部分为上画面（第一画面）用和下画面（第二画面）用，并且，设置有上画面用的控制基板14a、可挠性印刷基板13a、源极驱动器（第一数据信号线驱动电路）16a、和下画面用的控制基板14b、可挠性印刷基板13b、源极驱动器（第二数据信号线驱动电路）16b的结构。在该情况下，栅极扫描方向和数据信号的供给，可以从距对应的源极驱动器近的一侧向远的一侧开始进行，对于栅极扫描方向，也可以从上下画面任一侧开始进行。

另外，作为显示装置能够采用EL显示装置等其它的显示装置。

如上所述，本发明的移位寄存器电路，其特征在于，包括：第i电路部，其级联连接有多个移位寄存器级，各上述第i电路部通过上述第i电路部各自专用的供给配线被供给驱动各上述移位寄存器级的驱动信号；和上述供给配线，其中，i为各个1≤i≤N的整数，N为2以上的整数。

根据上述的发明，驱动信号的供给配线的与其它的配线的交叉部位减少很大，所以，能够大幅度减少驱动信号的供给配线平均一根的交叉电容。另外，驱动信号的供给配线平均一根的移位寄存器级的连接数减少很大，所以，在与移位寄存器级的连接部中的寄生电容的合计大幅度减少。由此，从而能够使从驱动信号源供给至驱动信号的供给配线的驱动信号的波形、移位寄存器级的输出信号的波形为比现有的波动小的波形。所以，即使不增大驱动信号源的电压范围和增大晶体管尺寸（沟道宽度），也能够提高负载的充电率，能够增大移位寄存器级的动作余量。

如上所述，起到能够实现能够确保充分的动作余量的移位寄存器电路的效果。

本发明的移位寄存器电路，其特征在于，在电路的形成面中，当设沿移位方向的方向为第一方向，设与上述第一方向正交的方向为第二方向时，上述第i电路部配置成按照i任意设定上述移位寄存器级的数量，在上述第一方向上观察时一个一个地并列，与各上述第i电路部对应的上述驱动信号的供给配线，在与对应的上述第i电路部相比位于成为上述第二方向的任一对于全部的i相同的一侧的第二方向的规定侧的第一区域中，从成为上述第一方向的任一对于全部的i相同的一侧的第一方向的规定侧，向对应的上述第i电路部配置。

根据上述的发明，起到在仅在第一方向的规定侧配置有驱动信号源的情况下，能够实现能够确保充分的动作余量的移位寄存器电路的效果。

本发明的移位寄存器电路，其特征在于，上述供给配线具有：在上述第一方向上延伸的主配线；和支配线，其从上述主配线向对应的上述第i电路部分别分支，并与上述第i电路部连接。

根据上述的发明，起到能够较大削减具有主配线和支配线的交叉电容的效果。

本发明的移位寄存器电路，其特征在于，在与沿上述第一方向的方向上观察位于距上述第一方向的规定侧越远的位置的上述第i电路部对应的上述供给配线的上述主配线，越配置于上述第一区域的上述第二方向的规定侧。

根据上述的发明，起到在仅在第一方向的规定侧配置驱动信号源的情况下，能够将交叉电容的发生部位抑制到最小限度的效果。

本发明的移位寄存器电路，其特征在于，在电路的形成面中，设沿移位方向的方向为第一方向，设与上述第一方向正交的方向为第二方向时，与各上述第i电路部对应的上述驱动信号的供给配线，在与对应的上述第i电路部相比位于成为与上述第二方向的任一对于全部的i相同的一侧的第二方向的规定侧的第一区域中，靠与成为上述第一方向的任一侧的第一方向的规定侧设置的上述第i电路部的驱动信号的供给配线，从上述第一方向的规定侧向对应的上述第i电路部配置，靠与上述第一方向的规定侧相反的一侧设置的上述第i电路部的驱动信号的供给配线，从与上述第一方向的规定侧相反的一侧向对应的上述第i电路部配置。

根据上述的发明，驱动信号的供给配线的长度形成为在移位寄存器电路的第一方向的规定侧和其相反侧获得平衡长度，所以，驱动信号的波形、在移位寄存器级的输出信号的波形的圆整（rounding）难以产生差。

本发明的移位寄存器电路，其特征在于，上述供给配线具有：在上述第一方向上延伸的主配线；和支配线，其从上述主配线向对应的上述第i电路部分别分支，并与上述第i电路部连接。

根据上述的发明，起到能够较大削减具有主配线和支配线的交叉电容的效果。

本发明的移位寄存器电路，其特征在于，某上述第i电路部的上述驱动信号在其它的上述第i电路部的动作期间内具有休止期间。

根据上述的发明，起到伴随驱动信号的各供给配线的充放电的电力损失减少休止期间的量，波形的圆整被进一步减轻的效果。另外，起到也实现在休止期间、对应的第i电路部的动作停止引起的低消耗电力化的效果。

本发明的移位寄存器电路，其特征在于，具有上述休止期间的某上述驱动信号的、向上述休止期间转移之前的最后的脉冲，作为某上述第i电路部的移位脉冲被输入。

根据上述的发明，具有休止期间的某驱动信号的、转移至休止期间之前的最后的脉冲作为某第i电路部的移位脉冲被输入，由此移位寄存器电路的开始脉冲数减少。所以起到供给开始脉冲信号的电力被削减，并且，供给开始脉冲信号的配线减少，能够实现节省面积的效果。

本发明的移位寄存器电路，其特征在于，某上述第i电路部的最终级的上述移位寄存器级输出的移位脉冲，作为移位脉冲被输入其它的上述第i电路部的第一级上述移位寄存器级。

根据上述的发明，某第i电路部的最终级的移位寄存器级输出的移位脉冲之外移位脉冲被输入其它的第i电路部的第一级移位寄存器级，由此，开始脉冲信号数减少。所以，起到供给开始脉冲信号的电力被削减，并且，供给开始脉冲信号的配线减少，能够实现节省面积的效果。

本发明的移位寄存器电路，其特征在于：使用非晶硅、多晶硅、CG硅、微晶硅和非晶氧化物半导体中的至少任一个形成。

根据上述的发明，起到能够使用上述材料将移位寄存器形成在单片电路的电路的效果。

本发明的显示装置，其特征在于，具有上述移位寄存器电路。

根据上述的发明，起到能够实现动作余量大、高品位显示的显示装置的效果。

本发明的显示装置，其特征在于，画面被二分割为第一画面和第二画面，各上述第i电路部分为上述第一画面用或者上述第二画面用，上述显示装置具有：供给与上述第一画面对应的数据信号的第一数据信号线驱动电路；和供给与上述第二画面对应的数据信号的第二数据信号线驱动电路。

根据上述的发明，能够通过周期长的驱动信号，通过上下间独立分配的第i电路部驱动被上下分割的画面的各个画面，所以，起到能够较长地确保子像素的选择期间的效果。所以，起到能够良好进行高精细、高速显示的效果。

本发明的移位寄存器电路的驱动方法，其特征在于，移位寄存器电路包括级联连接有多个移位寄存器级的各个第i电路部，通过上述第i电路部各自专用的供给配线供给驱动各上述移位寄存器级的驱动信号，其中，i为1≤i≤N的整数，N为2以上的整数。

根据上述的发明，起到能够实现能够确保充分的动作余量的移位寄存器电路的驱动方法的效果。

本发明不限定于上述的实施方式，基于技术常识对上述实施方式进行适当变更的方式和将它们组合获得的方式也包含于本发明的实施方式。

产业上的可利用性

本发明能够适合用于有源矩阵型的显示装置。

附图标记说明

1   移位寄存器电路

1a  第一电路部（第i电路部）

1b  第二电路部（第i电路部）

2a  第一电路部（第i电路部）

2b  第二电路部（第i电路部）

3a  第一电路部（第i电路部）

3b  第二电路部（第i电路部）

10b  配线（供给配线）

10c  配线（供给配线）

10e  配线（供给配线）

10f  配线（供给配线）

10b（1） 主配线

10c（1）  主配线

10e（1）  主配线

10f（1）  主配线

10b（2）  支配线

10c（2）  支配线

10e（2）  支配线

10f（2）  支配线

11     液晶显示装置（显示装置）

12     显示面板

12a    有源区域

12b（1）   区域（第一区域）

16a     源极驱动器（第一数据信号线驱动电路）

16b     源极驱动器（第二数据信号线驱动电路）

SRk     级（移位寄存器级）

CKA1、CKA2、CKB1、CKB2      时钟信号（驱动信号）

CKA12、CKA22、CKB12、CKB22  时钟信号（驱动信号）

CKA13、CKA23、CKB13、CKB23  时钟信号（驱动信号）

CKA14、CKA24、CKB14、CKB24  时钟信号（驱动信号）

D    方向（第一方向）

D1  （侧）（第一方向的规定侧）

D2  （侧）（与第一方向的规定侧相反的一侧）

E    方向（第二方向）

E1  （侧）（第二方向的规定侧）

Claims (13)

1.一种移位寄存器电路，其特征在于，具有：

第i电路部，其级联连接有多个移位寄存器级，各所述第i电路部通过所述第i电路部各自专用的供给配线被供给驱动各所述移位寄存器级的驱动信号；和

所述供给配线，

其中，i为各个1≤i≤N的整数，N为2以上的整数。

2.如权利要求1所述的移位寄存器电路，其特征在于：

在电路的形成面中，当设沿移位方向的方向为第一方向，设与所述第一方向正交的方向为第二方向时，

所述第i电路部配置成按照i任意设定所述移位寄存器级的数量，在所述第一方向上观察时一个一个地并列，

与各所述第i电路部对应的所述驱动信号的供给配线，在与对应的所述第i电路部相比位于成为所述第二方向的任一对于全部的i相同的一侧的第二方向的规定侧的第一区域中，从成为所述第一方向的任一对于全部的i相同的一侧的第一方向的规定侧，向对应的所述第i电路部配置。

3.如权利要求2所述的移位寄存器电路，其特征在于：

所述供给配线具有：在所述第一方向上延伸的主配线；和支配线，其从所述主配线向对应的所述第i电路部分别分支，并与所述第i电路部连接。

4.如权利要求3所述的移位寄存器电路，其特征在于：

在与沿所述第一方向的方向上观察位于距所述第一方向的规定侧越远的位置的所述第i电路部对应的所述供给配线的所述主配线，越配置于所述第一区域的所述第二方向的规定侧。

5.如权利要求1所述的移位寄存器电路，其特征在于：

在电路的形成面中，设沿移位方向的方向为第一方向，设与所述第一方向正交的方向为第二方向时，

与各所述第i电路部对应的所述驱动信号的供给配线，在与对应的所述第i电路部相比位于成为与所述第二方向的任一对于全部的i相同的一侧的第二方向的规定侧的第一区域中，

靠与成为所述第一方向的任一侧的第一方向的规定侧设置的所述第i电路部的驱动信号的供给配线，从所述第一方向的规定侧向对应的所述第i电路部配置，

靠与所述第一方向的规定侧相反的一侧设置的所述第i电路部的驱动信号的供给配线，从与所述第一方向的规定侧相反的一侧向对应的所述第i电路部配置。

6.如权利要求5所述的移位寄存器电路，其特征在于：

所述供给配线具有：在所述第一方向上延伸的主配线；和支配线，其从所述主配线向对应的所述第i电路部分别分支，并与所述第i电路部连接。

7.如权利要求1至6任一项所述的移位寄存器电路，其特征在于：

某所述第i电路部的所述驱动信号在其它的所述第i电路部的动作期间内具有休止期间。

8.如权利要求7所述的移位寄存器电路，其特征在于：

具有所述休止期间的某所述驱动信号的、向所述休止期间转移之前的最后的脉冲，作为某所述第i电路部的移位脉冲被输入。

9.如权利要求1至7任一项所述的移位寄存器电路，其特征在于：

某所述第i电路部的最终级的所述移位寄存器级输出的移位脉冲，作为移位脉冲被输入其它的所述第i电路部的第一级所述移位寄存器级。

10.如权利要求1至9任一项所述的移位寄存器电路，其特征在于：

使用非晶硅、多晶硅、CG硅、微晶硅和非晶氧化物半导体中的至少任一个形成。

11.一种显示装置，其特征在于：

具有权利要求1至10中任一项所述的移位寄存器电路。

12.如权利要求11所述的显示装置，其特征在于：

画面被二分割为第一画面和第二画面，各所述第i电路部分为所述第一画面用或者所述第二画面用，

所述显示装置具有：供给与所述第一画面对应的数据信号的第一数据信号线驱动电路；和

供给与所述第二画面对应的数据信号的第二数据信号线驱动电路。

13.一种移位寄存器电路的驱动方法，其特征在于：

移位寄存器电路包括级联连接有多个移位寄存器级的各个第i电路部，通过所述第i电路部各自专用的供给配线供给驱动各所述移位寄存器级的驱动信号，其中，i为1≤i≤N的整数，N为2以上的整数。

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