CN103065592A - 移位寄存器单元及其驱动方法、栅极驱动电路与显示器件 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路与显示器件，涉及显示技术领域，可以改善下拉晶体管的阈值电压在直流偏压下漂移的问题，提高产品的显示质量。该移位寄存器单元包括：上拉模块、预充复位模块、下拉模块、下拉控制模块以及放电模块。本发明实施例用于实现从上至下或从下至上的栅极驱动扫描。

Description

移位寄存器单元及其驱动方法、栅极驱动电路与显示器件

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路与显示器件。

背景技术

对于TFT-LCD(Thin Film Transistor-Liquid Crystal Display，薄膜场效应晶体管液晶显示器)而言，实现一帧画面显示的基本原理是通过source(源)驱动将每一行像素所需的信号依次从上往下输出，再通过gate(栅极)驱动依次从上到下对每一像素行输入一定宽度的方波进行选通。目前，制造这样一种结构的显示器件通常是将gate驱动电路和source驱动电路通过COG(Chip On Glass，芯片直接固定在玻璃上)工艺黏结在玻璃面板上，但对于小尺寸的TFT-LCD而言，当分辨率较高时，gate驱动和source驱动的输出均较多，驱动电路的长度也将增大，这将不利于模组驱动电路的bonding(绑定)工艺。

为了克服以上问题，现有显示器件的制造常采用GOA(GateDriver on Array，阵列基板行驱动)电路的设计，在不增加现有制程的基础上能够将gate驱动电路通过Array工艺集成在玻璃面板上，gate驱动电路的集成不但可以节省成本，对小尺寸TFT-LCD而言，减小了bonding工艺的难度，同时还增加了面板的可靠性。

现有技术中基本的GOA电路所包含的一个移位寄存器单元电路的结构可以如图1所示，包括用于预充电的晶体管T1、用于复位的晶体管T2、用于上拉的晶体管T3以及用于下拉的晶体管T4。其中，晶体管T1的栅极和漏极连接上级的输出信号Input(n-1)；晶体管T1和T4的栅极均与下级的输出信号Reset(n+1)连接，漏极均与低电平端Voff连接；晶体管T3的栅极通过电容C1与时钟信号CLK1相连，漏极与时钟信号CLK2相连；节点P同样通过电容C1与时钟信号CLK1相连，通过电容C2连接本级的输出信号Row(n)。当Input(n-1)为高电平时，T1对节点P预充电，CLK2控制T3将输出信号Row(n)上拉为高电平；当Reset(n+1)为高电平时，T2对节点P进行复位，T4拉低本级输出信号Row(n)。这样一种移位寄存器单元的不足之处在于，下拉晶体管的阈值电压在直流偏压下会产生漂移，这将导致显示器件的亮度不均，影响产品的质量。

发明内容

本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路与显示器件，可以改善下拉晶体管的阈值电压在直流偏压下漂移的问题，提高产品的显示质量。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括：上拉模块、预充复位模块、下拉模块、下拉控制模块以及放电模块；

所述上拉模块，连接预充复位模块、第一时钟信号和本级信号输出端，用于在所述预充复位模块和所述第一时钟信号的控制下将本级信号输出端输出的信号上拉为高电平；

所述预充复位模块，还连接第一信号输入端和第二信号输入端，用于根据所述第一信号输入端输入的信号和所述第二信号输入端输入的信号对所述上拉模块进行预充或复位；

所述下拉模块，连接所述预充复位模块、第一电压端、所述下拉控制模块和所述本级信号输出端，用于在所述下拉控制模块和所述预充复位模块的控制下将本级信号输出端输出的信号下拉为低电平；

所述下拉控制模块，还连接所述第一时钟信号和第二时钟信号，用于根据所述第一时钟信号和所述第二时钟信号开启所述下拉模块；

所述放电模块，连接所述下拉模块、所述上拉模块、所述本级信号输出端以及所述第一电压端，用于在所述上拉模块的输入信号和所述本级信号输出端输出的信号的控制下对所述下拉模块进行下拉。

本发明实施例的另一方面，提供一种移位寄存器驱动方法，应用于如上任一所述移位寄存器单元，包括：

预充复位模块根据第一信号输入端输入的信号和第二信号输入端输入的信号对上拉模块进行预充；

所述上拉模块上拉本级移位寄存器单元，使得本级信号输出端输出的信号为高电平；

所述预充复位模块根据所述第一信号输入端输入的信号和所述第二信号输入端输入的信号对所述上拉模块进行复位，使得所述本级信号输出端输出的信号为低电平；

下拉模块在下拉控制模块和所述预充复位模块的控制下将本级输出信号下拉为低电平；放电模块在所述上拉模块的输入信号和所述本级信号输出端输出的信号的控制下对所述下拉模块进行下拉。

本发明实施例的另一方面，提供一种栅极驱动电路，包括多级如上任一所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的本级信号输出端连接与其相邻的上一级移位寄存器单元的第二信号输入端；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级信号输出端连接与其相邻的下一级移位寄存器单元的第一信号输入端。

本发明实施例的又一方面，提供一种显示器件，包括如上所述的栅极驱动电路。

本发明实施例提供的移位寄存器单元及其驱动方法、栅极驱动电路与显示器件，可以改善下拉晶体管的阈值电压在直流偏压下漂移的问题，提高了产品的显示质量。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有的一种应用于栅极驱动电路的移位寄存器的电路结构示意图；

图2为本发明实施例提供的一种移位寄存器单元的结构示意图；

图3为本发明实施例提供的一种移位寄存器单元的电路结构示意图；

图4为图3所示的移位寄存器单元工作时的各个信号的时序波形图；

图5为本发明实施例提供的一种栅极驱动电路的电路结构示意图；

图6为图5所示的栅极驱动电路从上至下扫描时的各个信号的时序波形图；

图7为图5所示的栅极驱动电路从下至上扫描时的各个信号的时序波形图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例均以N性晶体管为里进行说明，可以想到的是在采用P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。

本发明实施例提供的移位寄存器单元，如图2所示，包括：上拉模块21、预充复位模块22、下拉模块23、下拉控制模块24以及放电模块25。

其中，上拉模块21连接预充复位模块22、第一时钟信号CLK和本级信号输出端OUTPUT，用于在预充复位模块22和第一时钟信号CLK的控制下将本级信号输出端OUTPUT输出的信号上拉为高电平。

预充复位模块22还连接第一信号输入端INPUT1和第二信号输入端INPUT2，用于根据第一信号输入端INPUT1输入的信号和第二信号输入端INPUT2输入的信号对上拉模块21进行预充或复位。

下拉模块23连接预充复位模块22、第一电压端V1、下拉控制模块24和本级信号输出端OUTPUT，用于在下拉控制模块24和预充复位模块22的控制下将本级信号输出端OUTPUT输出的信号下拉为低电平。

下拉控制模块24还连接第一时钟信号CLK和第二时钟信号CLKB，用于根据该第一时钟信号CLK和第二时钟信号CLKB开启下拉模块23。

放电模块25分别连接下拉模块23、上拉模块21、本级信号输出端OUTPUT以及第一电压端V1，用于在上拉模块21的输入信号和本级信号输出端OUTPUT输出的信号的控制下对下拉模块23进行下拉。

本发明实施例提供的移位寄存器单元，可以改善下拉晶体管的阈值电压在直流偏压下漂移的问题，提高了产品的显示质量。

其中，第一电压端V1为接地端，或第一电压端V1输入低电平VSS。

进一步地，如图3所示，在本发明实施例提供的移位寄存器中，上拉模块21可以包括：

第一晶体管T1，其源极连接本级信号输出端OUTPUT，栅极连接预充复位模块22，漏极与第一时钟信号CLK相连接。

电容C，其并联于第一晶体管T1的源极和栅极之间。

在本发明实施例中，上拉模块21的作用是在进行预充之后，且第一时钟信号CLK为高电平的半个时钟周期内，使得本级信号输出端OUTPUT输出栅极驱动的高电平信号。

另一方面，预充复位模块22可以包括：

第二晶体管T2，其源极连接第一晶体管T1的栅极，栅极连接第一信号输入端INPUT1，漏极与第二电压端V2相连接。

第三晶体管T3，其源极连接第一晶体管T1的栅极，栅极连接第二信号输入端INPUT2，漏极与第三电压端V3相连接。

预充复位模块22的作用是根据第二电压端V2与第三电压端V3、第一时钟信号CLK与第二时钟信号CLKB的高低电平的不同，实现栅极驱动电路的双向扫描。

具体的，第一信号输入端INPUT1可以输入上级移位寄存器单元输出的信号N-1OUT，第二信号输入端INPUT2可以输入下级移位寄存器单元输出的信号N+1OUT。

当第二电压端V2输入高电平VGH、第三电压端V3输入低电平VGL时，上级移位寄存器单元输出的高电平通过预充复位模块22对上拉模块21进行预充，下级移位寄存器单元输出的高电平通过预充复位模块22对上拉模块21进行复位。

当第二电压端V2输入低电平VGL、第三电压端V3输入高电平VGH时，下级移位寄存器单元输出的高电平通过预充复位模块22对上拉模块21进行预充，上级移位寄存器单元输出的高电平通过预充复位模块22对上拉模块21进行复位。

这样一来，当栅极驱动电路从上至下扫描时，第二晶体管T2为预充部分，第三晶体管T3为复位部分；当栅极驱动电路从下至上扫描时，第三晶体管T3为预充部分，第二晶体管T2为复位部分。其中，预充部分是指在第二时钟信号CLKB为高电平的半个时钟周期内，对第一晶体管T1的栅极进行预充电的部分电路结构；复位部分则是指在本级移位寄存器输出栅驱动方波后，对上拉控制节点PU点电位进行复位的部分电路结构。其中，上拉控制节点PU与第一晶体管T1的栅极相连接，用于控制第一晶体管T1的开启和关闭。

进一步地，下拉模块23可以包括：

第四晶体管T4，其源极连接第一电压端V1，栅极连接第九晶体管T9的源极，漏极连接第一晶体管T1的栅极。

第五晶体管T5，其源极连接第一电压端V1，栅极连接第七晶体管T7的源极，漏极连接本级信号输出端OUTPUT。

下拉控制模块24可以包括：

第六晶体管T6，其源极连接第一电压端V1，栅极连接第一晶体管T1的栅极，漏极分别与第八晶体管T8的源极和第九晶体管T9的栅极相连接。

第七晶体管T7，其栅极和漏极与第二时钟信号CLKB相连接。

第八晶体管T8，其源极连接第九晶体管T9的栅极，栅极和漏极与第一时钟信号CLK相连接。

第九晶体管T9，其漏极与第一时钟信号CLK相连接。

在本发明实施例中，下拉模块23的作用具体是在下拉控制模块24输出信号的控制下，当上拉控制节点PU点电位为低时，且在第一时钟信号CLK为高电平的半个时钟周期内，即在第一下拉控制节点PD1为高电位时由第四晶体管T4对上拉控制节点PU电位进行下拉；在本级移位寄存器没有输出栅驱动方波时，且在第二时钟信号CLKB为高电平的半个时钟周期内，即在第二下拉控制节点PD2为高电位时由第五晶体管T5对本级信号输出端OUTPUT电位进行下拉；其中，第一下拉控制节点PD1由第一时钟信号CLK和上拉控制节点PU控制，第二下拉控制节点PD2由第二时钟信号CLKB和本级信号输出端OUTPUT控制。下拉控制模块24的作用则是在第一时钟信号CLK和上拉控制节点PU的控制下，控制第一下拉控制节点PD1的电位；在第二时钟信号CLKB和本级信号输出端OUTPUT的控制下，控制第二下拉控制节点PD2的电位。

其中，第一下拉控制节点PD1与第四晶体管T4的栅极相连接，用于控制第四晶体管T4的开启和关闭；第二下拉控制节点PD2与第五晶体管T5的栅极相连接，用于控制第五晶体管T5的开启和关闭。

进一步地，放电模块25可以包括：

第十晶体管T10，其源极连接第一电压端V1，栅极连接第一晶体管T1的栅极，漏极连接第四晶体管T4的栅极。

第十一晶体管T11，其源极连接第一电压端V1，栅极连接本级信号输出端OUTPUT，漏极连接第五晶体管T5的栅极。

在本发明实施例中，如图3所示，放电模块25的作用是在上拉控制节点PU为高电位时，由第十晶体管T10对第一下拉控制节点PD1进行下拉；在本级信号输出端OUTPUT为高电位时，由第十一晶体管T11对第二下拉控制节点PD2进行下拉。

需要说明的是，在本发明实施例中，放电模块25至少包括第十晶体管T10或第十一晶体管T11中的至少一个，这样一来，可以通过第十晶体管T10控制第四晶体管T4对上拉控制节点PU进行下拉，或者通过第十晶体管T11控制第五晶体管T5对本级信号输出端OUTPUT进行下拉，或者分别通过第十晶体管T10或第十一晶体管T11实现下拉模块对上拉控制节点PU以及本级信号输出端OUTPUT的交替下拉。

本发明实施例还提供一种移位寄存器驱动方法，可以应用于如上所述移位寄存器单元，包括：

预充复位模块根据第一信号输入端输入的信号和第二信号输入端输入的信号对上拉模块进行预充。

上拉模块上拉本级移位寄存器单元，使得本级信号输出端输出的信号为高电平。

预充复位模块根据第一信号输入端输入的信号和第二信号输入端输入的信号对上拉模块进行复位，使得本级信号输出端输出的信号为低电平。

下拉模块在下拉控制模块和预充复位模块的控制下将本级输出信号下拉为低电平；放电模块在上拉模块的输入信号和本级信号输出端输出的信号的控制下对下拉模块进行下拉。

本发明实施例提供的移位寄存器单元驱动方法，可以改善下拉晶体管的阈值电压在直流偏压下漂移的问题，提高了产品的显示质量。

采用这样一种结构的移位寄存器单元，通过改变控制信号电平的高低可以实现栅极驱动电路的双向扫描。例如，在如图3所示的移位寄存器单元中，第一信号输入端INPUT1可以输入上级移位寄存器单元输出的信号N-1OUT，第二信号输入端INPUT2可以输入下级移位寄存器单元输出的信号N+1OUT。

当第二电压端V2输入高电平VGH、第三电压端V3输入低电平VGL时，上级移位寄存器单元输出的高电平通过预充复位模块22对上拉模块21进行预充，下级移位寄存器单元输出的高电平通过预充复位模块22对上拉模块21进行复位。

当第二电压端V2输入低电平VGL、第三电压端V3输入高电平VGH时，下级移位寄存器单元输出的高电平通过预充复位模块22对上拉模块21进行预充，上级移位寄存器单元输出的高电平通过预充复位模块22对上拉模块21进行复位。

具体的，可以结合图4所示的时序状态图，对本发明实施例图3所示的移位寄存器单元的驱动方法及工作状态进行详细描述。

预充阶段：在该阶段下控制信号的时序可以如图4中①所示，其中，时钟信号CLK为低电平、CLKB为高电平，信号输入端INPUT1输入上级移位寄存器单元输出的信号N-1OUT，信号输入端INPUT2输入下级移位寄存器单元输出的信号N+1OUT，N-1OUT为高电平，N+1OUT为低电平，第二电压端V2输入高电平VGH，第三电压端V3输入低电平VGL。此时，晶体管T3、T8、T9关闭，晶体管T2、T5、T7开启。N-1OUT对T1的栅极进行预充电，上拉控制节点PU点电压上升，晶体管T6、T10开启，第一下拉控制节点PD1电位为低，使得晶体管T4关闭，T1的栅极上拉控制节点PU保持预充状态；时钟信号CLKB通过晶体管T7上拉第二下拉控制节点PD2，使第二下拉控制节点PD2的电位为高，晶体管T5开启，从而使得OUTPUT端置位到低电平。

上拉阶段：在该阶段下控制信号的时序可以如图4中②所示，其中，在预充阶段之后，时钟信号CLK为高电平、CLKB为低电平、N-1OUT为低电平、N+1OUT为低电平。此时，晶体管T6、T8、T10、T11开启，晶体管T2、T3、T7、T9关闭。上拉控制节点PU点电位升高，晶体管T1开启，从而使得OUTPUT端输出的信号上拉，输出高电平信号。当上拉控制节点PU点电位为高时，晶体管T10对第一下拉控制节点PD1点电位进行下拉，使晶体管T4关闭；OUTPUT端电位为高，晶体管T11对第二下拉控制节点PD2点电位进行下拉，使晶体管T5关闭。

复位阶段：在该阶段下控制信号的时序可以如图4中③所示，其中，时钟信号CLK为低电平、CLKB为高电平，N-1OUT为低电平，N+1OUT为高电平。此时，晶体管T1、T2、T6、T8关闭，晶体管T3开启；上拉控制节点PU和OUTPUT端电位为低，晶体管T10、T11关闭，时钟信号CLKB通过晶体管T7上拉第二下拉控制节点PD2，使得第二下拉控制节点PD2的电位为高，晶体管T5开启，从而使得OUTPUT端置位到低电平。

第一下拉阶段：在该阶段下控制信号的时序可以如图4中④所示，其中，时钟信号CLK为高电平、CLKB为低电平，N-1OUT为低电平、N+1OUT为低电平。此时，晶体管T1、T2、T3、T6、T7、T10、T11关闭，晶体管T8、T9开启，第一下拉控制节点PD1为高电平，使得晶体管T4开启，上拉控制节点PU下拉至低电平。上一阶段时钟信号CLKB通过晶体管T7将第二下拉控制节点PD2置位至高电平，此阶段第二下拉控制节点PD2没有放电路径，保持为高电平，从而使得晶体管T5开启，OUTPUT端下拉至低电平。

第二下拉阶段：在该阶段下控制信号的时序可以如图4中⑤所示，其中，时钟信号CLK为低电平、CLKB为高电平、N-1OUT为低电平、N+1OUT为低电平。此时，晶体管T1、T2、T3、T8、T10、T11关闭，晶体管T5、T7开启，OUTPUT端下拉至低电平。上一阶段时钟信号CLK通过晶体管T8、T9将第一下拉控制节点PD1置位至高电平，此阶段第一下拉控制节点PD1没有放电路径，保持为高电平，从而使得晶体管T4开启，上拉控制节点PU下拉至低电平。

如此实现了从N-1OUT到OUTPUT的移位，即在双时钟信号的控制下实现了自上而下的栅极行驱动扫描输出。需要说明的是，在本发明实施例中，通过改变信号N-1OUT、N+1OUT、VGH与VGL的高低电位可以转换预充和复位的方式，实现栅极驱动电路从上至下或从下至上的双向扫描。

本发明的移位寄存器单元通过时钟信号CLK控制第一下拉控制节点PD1，进而控制对上拉控制节点PU下拉的晶体管T4，上拉控制节点PU电位为高时通过晶体管T10对第一下拉控制节点PD1进行放电，上拉控制节点PU电位为低时，第一下拉控制节点PD1因没有放电路径而保持为高电位，从而持续对上拉控制节点PU进行下拉；通过时钟信号CLKB控制第二下拉控制节点PD2，进而控制对OUTPUT端下拉的晶体管T5，OUTPUT端为高电平时通过晶体管T11对第二下拉控制节点PD2进行放电，OUTPUT端电位为低时第二下拉控制节点PD2节点因没有放电路径而保持为高电位，从而持续对OUTPUT端进行下拉。这样一种结构的移位寄存器单元防止了时钟调变带来的输出悬空；另外，控制输出的时钟信号与控制对输出进行下拉的时钟信号不同，从而改善了时钟信号对下拉晶体管控制的影响以及时钟信号对输出的影响，从而在实现栅极驱动电路双向扫描的同时，显著改善了下拉晶体管的阈值电压在直流偏压下漂移的问题。

本发明实施例提供的栅极驱动电路，如图5所示，包括多级如上所述的移位寄存器单元。其中，每一级移位寄存器单元SR的输出端OUTPUT输出本级的行扫描信号G；每个移位寄存器单元都有一个第一时钟信号CLK输入和一个第二时钟信号CLKB输入；第二时钟信号CLKB与第一时钟信号CLK具有180度的相位差，并且第一时钟信号CLK和第二时钟信号CLKB均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平；此外相邻的两个移位寄存器单元的第一时钟信号CLK具有180度相位差，相邻的两个移位寄存器单元的第二时钟信号CLKB具有180度相位差。

除第一级移位寄存器单元SR0外，其余每个移位寄存器单元的本级信号输出端连接与其相邻的上一级移位寄存器单元的第二信号输入端N+1OUT。

除最后一级移位寄存器单元SRn外，其余每个移位寄存器单元的本级信号输出端连接与其相邻的下一级移位寄存器单元的第一信号输入端N-1OUT。

在本发明实施例中，第一级移位寄存器单元SR0的第一信号输入端N-1OUT可以输入帧起始信号STV；最后一级移位寄存器单元SRn的第二信号输入端N+1OUT可以输入复位信号RST。

本发明实施例所提供的栅极驱动电路可以在实现栅极驱动电路双向扫描的同时，显著改善下拉晶体管的阈值电压在直流偏压下漂移的问题。

具体的，当栅极驱动电路采用从上至下的扫描方式时，其控制信号和输出的行驱动信号的时序波形图如图6所示。其中，时钟信号CLK、CLKB，电压VGH、VGL、VSS的时序可以参照图4所示，帧起始信号STV在开始阶段提供一个方波，复位信号RST则在结束阶段提供一个方波。可以清楚地看到，行驱动信号由G0至Gn，从上至下依次输出。

当栅极驱动电路采用从下至上的扫描方式时，其控制信号和输出的行驱动信号的时序波形图如图7所示。其中，时钟信号CLK、CLKB，电压VGH、VGL的时序与图6所示的波形相比进行了高低电位的转换，电压VSS电位高低不变，图7所示复位信号RST与图6所示的帧起始信号STV相同，图7所示帧起始信号STV则为图6所示的复位信号RST。可以清楚地看到，行驱动信号由GLn+1至G0，从下至上依次输出。

本发明实施例还提供一种显示器件，包括如上所述的栅极驱动电路。

本发明实施例提供的显示器件，包括栅极驱动电路，可以改善下拉晶体管的阈值电压在直流偏压下漂移的问题，提高了产品的显示质量。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种移位寄存器单元，其特征在于，包括：上拉模块、预充复位模块、下拉模块、下拉控制模块以及放电模块；

所述上拉模块，连接预充复位模块、第一时钟信号和本级信号输出端，用于在所述预充复位模块和所述第一时钟信号的控制下将本级信号输出端输出的信号上拉为高电平；

所述预充复位模块，还连接第一信号输入端和第二信号输入端，用于根据所述第一信号输入端输入的信号和所述第二信号输入端输入的信号对所述上拉模块进行预充或复位；

所述下拉模块，连接所述预充复位模块、第一电压端、所述下拉控制模块和所述本级信号输出端，用于在所述下拉控制模块和所述预充复位模块的控制下将本级信号输出端输出的信号下拉为低电平；

所述下拉控制模块，还连接所述第一时钟信号和第二时钟信号，用于根据所述第一时钟信号和所述第二时钟信号开启所述下拉模块；

所述放电模块，连接所述下拉模块、所述上拉模块、所述本级信号输出端以及所述第一电压端，用于在所述上拉模块的输入信号和所述本级信号输出端输出的信号的控制下对所述下拉模块进行下拉。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括：

第一晶体管，其源极连接所述本级信号输出端，栅极连接所述预充复位模块，漏极与所述第一时钟信号相连接；

电容，其并联于所述第一晶体管的源极和栅极之间。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述预充复位模块包括：

第二晶体管，其源极连接所述第一晶体管的栅极，栅极连接所述第一信号输入端，漏极与第二电压端相连接；

第三晶体管，其源极连接所述第一晶体管的栅极，栅极连接所述第二信号输入端，漏极与第三电压端相连接。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一信号输入端输入上级移位寄存器单元输出的信号，所述第二信号输入端输入下级移位寄存器单元输出的信号；

当所述第二电压端输入高电平、所述第三电压端输入低电平时，上级移位寄存器单元输出的高电平通过所述预充复位模块对所述上拉模块进行预充，下级移位寄存器单元输出的高电平通过所述预充复位模块对所述上拉模块进行复位；

当所述第二电压端输入低电平、所述第三电压端输入高电平时，下级移位寄存器单元输出的高电平通过所述预充复位模块对所述上拉模块进行预充，上级移位寄存器单元输出的高电平通过所述预充复位模块对所述上拉模块进行复位。

5.根据权利要求2所述的移位寄存器单元，其特征在于，所述下拉模块包括：

第四晶体管，其源极连接所述第一电压端，栅极连接第九晶体管的源极，漏极连接所述第一晶体管的栅极；

第五晶体管，其源极连接所述第一电压端，栅极连接第七晶体管的源极，漏极连接所述本级信号输出端；

所述下拉控制模块包括：

第六晶体管，其源极连接所述第一电压端，栅极连接所述第一晶体管的栅极，漏极分别与第八晶体管的源极和第九晶体管的栅极相连接；

第七晶体管，其栅极和漏极与所述第二时钟信号相连接；

第八晶体管，其源极连接所述第九晶体管的栅极，栅极和漏极与所述第一时钟信号相连接；

第九晶体管，其漏极与所述第一时钟信号相连接。

6.根据权利要求1至5任一所述的移位寄存器单元，其特征在于，所述放电模块包括：

第十晶体管，其源极连接所述第一电压端，栅极连接所述第一晶体管的栅极，漏极连接所述第四晶体管的栅极；

第十一晶体管，其源极连接所述第一电压端，栅极连接所述本级信号输出端，漏极连接所述第五晶体管的栅极。

7.一种移位寄存器驱动方法，应用于如权利要求1至6任一所述移位寄存器单元，其特征在于，包括：

预充复位模块根据第一信号输入端输入的信号和第二信号输入端输入的信号对上拉模块进行预充；

所述上拉模块上拉本级移位寄存器单元，使得本级信号输出端输出的信号为高电平；

所述预充复位模块根据所述第一信号输入端输入的信号和所述第二信号输入端输入的信号对所述上拉模块进行复位，使得所述本级信号输出端输出的信号为低电平；

下拉模块在下拉控制模块和所述预充复位模块的控制下将本级输出信号下拉为低电平；放电模块在所述上拉模块的输入信号和所述本级信号输出端输出的信号的控制下对所述下拉模块进行下拉。

8.根据权利要求7所述的方法，其特征在于，所述第一信号输入端输入上级移位寄存器单元输出的信号，所述第二信号输入端输入下级移位寄存器单元输出的信号；

当所述第二电压端输入高电平、所述第三电压输入端输入低电平时，上级移位寄存器单元输出的高电平通过所述预充复位模块对所述上拉模块进行预充，下级移位寄存器单元输出的高电平通过所述预充复位模块对所述上拉模块进行复位；

当所述第二电压端输入低电平、所述第三电压输入端输入高电平时，下级移位寄存器单元输出的高电平通过所述预充复位模块对所述上拉模块进行预充，上级移位寄存器单元输出的高电平通过所述预充复位模块对所述上拉模块进行复位。

9.一种栅极驱动电路，其特征在于，包括多级如权利要求1至6任一所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的本级信号输出端连接与其相邻的上一级移位寄存器单元的第二信号输入端；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级信号输出端连接与其相邻的下一级移位寄存器单元的第一信号输入端。

10.根据权利要求9所述的栅极驱动电路，其特征在于，所述第一级移位寄存器单元的第一信号输入端输入帧起始信号STV；所述最后一级移位寄存器单元的第二信号输入端输入复位信号RST。

11.一种显示器件，其特征在于，包括如权利要求9或10所述的栅极驱动电路。

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