CN100580814C - 移位寄存器 - Google Patents

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Abstract

本发明公开了一种能减小栅极偏压应力的移位寄存器。含有多级的移位寄存器包括:输出缓冲器,所述输出缓冲器具有一个上拉晶体管和两个下拉晶体管,每个晶体管的栅极与不同的节点相连。两个下拉晶体管中的一个在LCD偶数帧部分工作时进行工作;而两个下拉晶体管中的另一个在LCD显示器奇数帧部分工作时进行工作。下拉晶体管的交替工作基本上克服了栅极应力,并且基本上能使移位寄存器用非晶硅制造。

Description

移位寄存器

本申请要求2004年5月31日在韩国申请的第P2004 — 39136号韩国专利 申请的权益,所述申请在本申请中以引用的形式加以结合。

技术领域

本发明涉及液晶显示器的驱动电路,尤其涉及采用非晶硅薄膜晶体管的移 位寄存器。

背景技术

通常,作为电视机或计算机显示装置使用的液晶显示器(LCD)利用电场 来控制液晶的光透射率。为此,IXD包括液晶显示板和驱动电路,所述液晶显 示板具有按矩阵排列的液晶单元,而所述驱动电路用于驱动液晶显示板。

在液晶显示板中,将栅线和数据线设置成彼此交叉的形式。交叉的栅线和 数据线限定了多个液晶单元。液晶显示板上设有向每个液晶单元提供电场的像 素电极和公共电极。每个像素电极通过作为开关装置的薄膜晶体管上的源极端 和漏极端与各条数据线相连。薄膜晶体管的栅极端与相邻的栅线相连。

驱动电路包括驱动栅线的栅驱动器,和驱动数据线的数据驱动器。栅驱动 器顺序地向栅线施加扫描信号以便顺序地驱动液晶显示板上的液晶单元。在将 扫描信号施加栅线的同时,数据驱动器向每条数据线施加视频信号。因此,LCD 可以根据每个液晶单元的视频信号,通过在像素电极和公共电极之间施加的电 场来控制光的透射率,进而显示图像。

在这种驱动电路中,栅驱动器利用移位寄存器产生顺序驱动栅线的扫描信 号。数据驱动器利用移位寄存器产生用于顺序对视频信号采样的采样信号,所 述视频信号由外部特定单元提供。

图1是表示现有技术中两相移位寄存器结构的方框图。

参照图1,移位寄存器包括以级联形式连接的第1到第n级。在提供高电 平和低电平驱动电压(未示出)的同时,向第l到第n级同时施加第一和第二时钟信号Cl和C2并施加起始脉冲Vst,所述起始脉冲为前一级的输出信号。 第一级响应起始脉冲Vst以及第一和第二时钟信号Cl和C2输出第1输出信号 OuU。第2到第n级响应前一级的输出信号以及第一和第二时钟信号Cl和C2 分别输出第2到第n输出信号。第1到第n级具有相同的电路结构并根据起始 脉冲Vst顺序进行信号移位。向第1到第n输出信号Outl—(Xitn施加用于J顿 序驱动液晶显示板栅线的扫描信号,或施加用于对数据驱动器中视频信号顺序 进行采样的采样信号。

图2表示图1中所示其中一级的详细电路结构。

在图2中,该级包括输出缓冲器部分20和控制器部分10,其中所述输出 缓冲器部分20设有上拉丽OS晶体管T5 (pull-叩丽OS transistor)和下拉 NMOS晶体管T6 (pull-down NMOS transistor),晶体管T5在节点Q的控制下 向输出线输出第一时钟信号Cl,晶体管T6在节点QB的控制下输出低电平驱 动电压VSS,所述控制器部分10具有用于控制节点Q和节点QB的第一到第四 丽OS晶体管T1一T4。

在该级上施加高电平电压VDD、低电平电压VSS、起始脉冲Vst和第一及 第二时钟信号C1、 C2。在此,第一时钟信号C1是其中具有如图3所示交替施 加的具有一定宽度的高态电压和低态电压的信号。而第二时钟信号C2 (未示 出)与第一时钟信号C1反相。起始脉冲Vst可以从外部提供或是由前一级输 出信号提供。

下面将参照图3中示出的驱动波形说明该级的工作过程。 在周期A中,同时施加起始脉冲Vst的高态电压和第二时钟信号C2的高 态电压。通过第二时钟信号C2的高态电压使第一丽0S晶体管T1导通,从而 向节点Q提供起始脉冲Vst的高态电压,对节点Q进行预充电。预充入节点Q 的高阶电压使第五丽0S晶体管T5导通,从而将第一时钟信号Cl的低态电压 施加到输出线。第二时钟信号C2的高态电压还使第二醒0S晶体管T2导通, 从而向节点QB提供高电平驱动电压VDD。然后,施加到节点QB上的高电平驱 动电压VDD使第六丽0S晶体管T6导通,从而提供低电平驱动电压VSS。因此, 在周期A中,该级的输出线输出低态的输出信号OUT。

在周期B中,第二时钟信号C2的低态电压使第一 丽0S晶体管Tl截止, 由此使节点Q浮动为高态。因此,上拉丽0S晶体管T5保持导通状态。此外在通过第一时钟信号Cl施加高态电压时,浮动的节点Q受寄生电容CGD的影 响产生自举,所述寄生电容由上拉丽OS晶体管T5的栅极和漏极之间重叠而形 成的。因此,节点Q处的电压进一步上升到使上拉丽0S晶体管T5导通,从而 迅速向输出线提供第一时钟信号C1的高态电压。此外,浮动到高态的Q点使 第四丽OS晶体管T4导通,而高态的第一时钟信号Cl使第三雨OS晶体管T3 导通,以向节点QB提供低电平驱动电压VSS,由此使下拉丽0S晶体管T6截 止。因此,在B周期内,该级的输出线输出高态的输出信号OUT。

在周期C中,通过第二时钟信号C2的高态电压使第一 NMOS晶体管Tl导 通,从而向节点Q施加起始脉冲Vst的低态电压,借此,使上拉丽OS晶体管 T5截止。而且,通过第二时钟信号C2的高态电压使第二醒OS晶体管T2导通, 从而向节点QB提供高电平驱动电压VDD,借此使下拉醒OS晶体管T6导通并 向输出线输出低电平驱动电压VSS。还是在周期C中,通过第一时钟信号Cl 的低态电压使第三隨OS晶体管T3截止,并通过节点Q的低态电压使第四蘭OS 晶体管T4截止,由此在节点QB上保持高电平驱动电压VDD。因此,在C周期 内,该级的输出线输出低态的输出信号OUT。

在周期D中,通过第二时钟信号C2的低态电压使第一 丽OS晶体管Tl截 止,从而使节点Q浮动。此外,通过第二时钟信号C2的低态电压使第二蘭0S 晶体管T2截止,以及通过浮动到低态的节点Q使第四丽OS晶体管T4截止, 因此,即使是通过第一时钟信号Cl的高态电压使第三NMOS晶体管T3导通, 节点QB也浮动在高态,该高态略低于前一周期C施加的高电平驱动电压VDD。 因此,下拉丽0S晶体管T6保持导通状态,从而向输出级输出低电平驱动电压 VSS。所以,在周期D内,该级的输出线输出低态的输出信号OUT。

在其余的周期内,交替重复C和D周期的操作,因此,该级的输出信号 OUT持续保持低态。

在将移位寄存器集成到采用非晶硅薄膜晶体管的液晶显示板中方面已经 作出了很大努力。然而,由于当向薄膜晶体管的栅极端持续施加直流电压DV 时会产生偏压应力(bias stress),这使得非晶硅薄膜晶体管不能适当地发挥 其作用。

例如,正如从图3中所看到的,在现有技术的移位寄存器中,向节点QB 施加高电平驱动电压VDD,该QB节点,即下拉丽0S晶体管T6的栅极节点在大部分周期内(即,当节点Q变成高态时,在除了A和B周期的其它周期内) 提供直流电压。在下拉NMOS晶体管T6的栅极上保持直流电压会使晶体管产生 栅极偏压应力,这将改变晶体管的阈值电压Vzh。在这种情况下,把为使节点 Q保持在截止电压而需施加到节点QB上的最小电压称为钳位电压,该电压需 要大于一定的电压电平。然而,由于栅极偏压应力而使下拉丽OS晶体管T6 中阈值电压Vth发生改变将会降低施加到节点QB上的钳位电压(即,施加的 电压一Vth)。因此,出现了在节点QB上低于一定电压发生诸如多输出等移位 寄存器误操作的问题。

发明内容

因此,本发明涉及一种移位寄存器,这种移位寄存器基本上克服了因现有 技术的限制和缺陷而导致的一个或多个上述问题。总之,本发明通过提供一种 能防止在下拉晶体管上产生栅极偏压应力的移位寄存器而使其目的得以实现。 本发明的一个优点是能够获得用非晶硅制作的移位寄存器。 本发明的另一个优点是能够获得可集成到LCD板中的移位寄存器。 在以下的说明中将述及本发明的其它优点,这些优点中的一部分能够从以 下的说明中明显得到,或是通过本发明的实践而获得。通过文字说明部分和权 利要求以及所附的附图中特别指出的结构可以实现和获得本发明的优点。

用以下所述多级移位寄存器可以实现本发明的上述和其他优点,所述多级

移位寄存器包括:第一、第二和第三驱动电压馈送线;至少两条时钟信号馈送 线;具有输出上拉晶体管以及第一和第二输出下拉晶体管的输出缓冲器;其输 入端与起始信号馈送线相连而输出端与第一节点相连的第一控制器;以及其输 入端与第一及第二电压馈送线相连而输出端与第一及第二输出下拉晶体管的 栅极相连的第二控制器。

按照本发明的另一方面,用以下所述的多级移位寄存器可以实现上述和其 他优点,所述多级移位寄存器包括:输出缓冲器,所述输出缓冲器包括第一晶 体管和偶数及奇数晶体管,所述偶数及奇数晶体管具有相同的极性;用于控制 输出缓冲器状态的第一控制器;和用于在偶数及奇数晶体管之间进行转换的第 二控制器。

很显然,以上的一般性描述和下面的详细说明都是示例性和解释性的,其意在对要求保护的发明提供进一步的解释。 附图说明

' 附图表示的是本发明的实施方式,其与说明书一起用于解释本发明的原 理,所述附图有助于进一步理解本发明,其与说明书相结合并构成说明书一部 分。

图1所示为现有技术中两相移位寄存器结构的示意性方框图; 图2所示为图1中所示其中一级的详细电路图; 图3所示为图2中所示级的驱动波形图;

图4所示为按照本发明一个实施方式所述移位寄存器中一级的详细电g各 图;以及

图5所示为图4中所示级的示例性驱动波形图。 具体实施方式

现在将对本发明所述的实施例进行详细说明。下面,将参照图4和图5 对本发明所述的实施例进行说明。

图4是表示按照本发明的实施例所述,在移位寄存器中自举连接的多级中 任一级结构的电路图。图5是图4中所示级的驱动波形图。

参照图4,移位寄存器中的一级包括:输出缓冲器,所述输出缓冲器具有 在节点Q的控制下向输出线输出第一时钟信号CLK1的上拉晶体管NT7,以及 在节点QB1和QB2的控制下向输出线输出第三驱动电压VSS的第一和第二下拉 晶体管NT8A和NT8B;第一控制器,所述第一控制器具有用于对节点Q进行预 充电和使其放电的第一到第三晶体管NT1—NT3;第二控制器,所述第二控制 器具有在将节点QB1和节点QB2分成奇数和偶数帧时产生交变驱动电流的晶体 管NT4A—NT6B。晶体管NT1—NT8B可以采用丽0S晶体管或PM0S晶体管。为 了便于说明,下面将仅描述采用丽OS晶体管的情况。

可以按照二极管的结构,将第一控制器的第一晶体管NT1连接到起始脉冲 Vst的输出线上,以便将起始脉冲Vst的高态电压预充到节点Q上。在各节点 QB1和节点QB2的控制下,晶体管NT2A和NT2B使节点Q放电,并且由下一级 的输出电压0UTi+l控制第三晶体管NT3使得节点Q放电。第二控制器包括:晶体管NT4A和NT4B,其用于将第一和第二高电平电压 VDD1和VDD2充入节点QB1和节点QB2;晶体管NT5A—NT5D,其在起始脉冲Vst 和节点Q的控制下使节点QB1和节点QB2放电;晶体管NT6A,其在节点QB1 的控制下使节点QB2放电;和晶体管NT6B,其在节点QB2的控制下使节点QB1 放电。

如图4和图5所示,通过第二控制器,在第一驱动电压VDD1为高电平状 态的奇数帧时,在节点QB1的控制下驱动第一下拉晶体管NT8A,而在第二驱 动电压VDD2是高电平状态的偶数帧时,在节点QB2的控制下驱动第二下拉晶 体管NT8B。用这种方式,在奇数和偶数帧时交替驱动第一和第二下拉晶体管 NT8A和NT8B,从而能够最大限度地减小因直流偏压引起的应力(stress)。

向图4中所示的特定级提供反相的第一和第二时钟信号CLK1和CLK2中的 第一时钟信号CLK1,而向下一级提供第二时钟信号CLK2。向每一级交替地提 供第一和第二时钟信号CLK1和CLK2。此外,向每一级提供在奇数和偶数帧时 具有彼此相反极性的第一和第二驱动电压VDD1和VDD2,而且向每一级提供第 三驱动电压VSS。

下面将参照图5中所示的驱动波形描述具有这种结构的移位寄存器的工 作情况。

在奇数帧时段,第一驱动电压VDD1为高态而第二驱动电压VDD2为低态。 因此按二极管结构连接到第一驱动电压VDD1馈送线上的晶体管NT4A保持为导 通(ON)状态,而按二极管结构连接到第二驱动电压VDD2馈送线上的晶体管 NT4B保持在截止(OFF)状态。因此,在奇数帧时,节点QB1进行的工作与QB2 相反,借此,使第一下拉晶体管NT8A进行与上拉晶体管NT7相反的工作。此 外,节点QB2保持低态,由此使第二下拉晶体管NT8B保持在截止(OFF)状态。

在奇数帧的周期A中,施加的是第一时钟信号CLK1的低态电压,第二时 钟信号CLK2的高态电压和起始脉冲Vst的高态电压。第一晶体管NT1因起始 脉冲为高态电压而导通从而将节点Q预充电到高态电压。上拉晶体管NT7因节 点Q为高态电压而导通,从而施加第一时钟信号CLK1的低态电压作为输出信 号0UTi。晶体管NT4A在高态的第一驱动电压VDD1的作用下而导通,晶体管 NT5A和NT5B分别因起始脉冲Vst和节点Q为高态电压而导通,因此,节点QB1 在驱动电压VSS的作用下成为低态。此外,晶体管NT4B在低态的第二驱动电下截止,而晶体管NT5C和NT5D分别在起始脉冲Vst和节点Q 的高态电压作用下导通,因此,节点QB2在第三驱动电压VSS的作用下成为低 态。所以,第一和第二下拉晶体管NT8A和NT8B截止。

在周期B,施加的是第一时钟信号CLK1的高态电压,第二时钟信号CLK2 的低态电压和起始脉冲Vst的低态电压。第一晶体管NT1因起始脉冲Vst为低 态电压而截止,第三晶体管NT3因下一级输出信号OUTi+l为低态电压而截止, 由此,节点Q浮动到高态。浮到高态的节点Q响应第一时钟信号CLK1的高态 电压,通过寄生电容CGD的耦合作用产生自举,所述寄生电容因上拉晶体管 NT7的栅极和源极之间有重叠而产生。因此,节点Q处的电压进一步上升到使 上拉晶体管NT7必然导通,从而可输送第一时钟信号CLK1的高态电压作为输 出信号OUTi。在此,为了提高节点Q的自举效果,可以设置一个与寄生电容 CGD并联的附加电容(未示出)。晶体管NT4A在高态第一驱动电压VDD1的作 用下导通,而晶体管NT5B因自举的节点Q为高态电压而导通,因此节点QB1 在第三驱动电压VSS作用下成为低态。此外,晶体管NT5D因节点Q处为高态 电压而导通,因此,节点QB2保持低态。所以,第一和第二下拉晶体管NT8A 和NT8B截止。

在周期C,施加的是第一时钟信号CLK1的低态电压,第二时钟信号CLK2 的高态电压和起始脉冲Vst的低态电压。第一晶体管NT1因起始脉冲Vst为低 态电压而截止,第三晶体管NT3因下一级输出信号OUTi+l为高态电压而导通 从而将第三驱动电压VSS送到节点Q,进而使上拉晶体管NT7截止。所有晶体 管NT5A—NT5D因起始脉冲Vst和节点Q为低态电压而截止;和通过保持在导 通状态的晶体管NT4A将高态第一驱动电压VDD1充到节点QB1。因此,使第一 下拉晶体管NT8A导通,从而施加第三驱动电压VSS作为输出信号OUTi。此外, 通过QB1处的高态电压,使晶体管NT6A导通并将节点QB2保持在低态,同时 使晶体管NT2A导通并将节点Q保持在低态。

在周期D,施加的是第一时钟信号CLK1的高态电压,第二时钟信号CLK2 的低态电压,和起始脉冲Vst的低态电压。第一和第三晶体管NT1和NT3分别 因起始脉冲Vst和下一级输出信号OUTi+l为低态电压而截止,因此,节点Q 保持先前的低态。通过起始脉冲Vst和节点Q的低态电压使所有晶体管NT5A 一NT5D截止,并通过保持导通(ON)状态的晶体管NT4A使节点QB1保持高态。因此,第一下拉晶体管NT8A导通,并施加第三驱动电压VSS作为输出信号 OUTi。此外,通过节点QB1处的高态电压,使晶体管NT6A导通,并将节点QB2 保持在低态,同时使晶体管NT2A导通,以将节点Q固定在低态。

在奇数帧的其余周期,重复进行上述C和D周期的操作,从而把当前级的 输出信号OUTi保持在低态。

接着,在偶数帧时段内,第一驱动电压VDD1成为低态而第二驱动电压VDD2 成为高态。因此,按二极管结构与第一驱动电压VDD1的馈送线相连接的晶体 管NT4A保持截止(OFF)状态,而按二极管结构与第二驱动电压VDD2相连接 的晶体管NT4B保持在导通(0N)状态。所以,在偶数帧内,节点QB2进行的 是与节点Q相反的工作,由此使第二下拉晶体管NT8B进行与上拉晶体管NT7 相反的工作。此外,节点QB1保持低态,因此使第一下拉晶体管NT8A保持截 止状态。

在偶数帧的周期A,施加的是第一时钟信号CLK1的低态电压,第二时钟 信号CLK2的高态电压,和起始脉冲Vst的高态电压。第一晶体管NT1因起始 脉冲Vst为高态电压而导通,从而将起始脉冲Vst的高态电压预充到节点Q。 上拉晶体管NT7因节点Q为高态电压而导通,因而施加第一时钟信号CLK1的 低态电压作为输出信号0UTi。晶体管NT4B在高态第二驱动电压VDD2的作用 下导通,同时晶体管NT5C和NT5D分别因起始脉冲Vst和节点Q为高态电压而 导通,因此节点QB2在第三驱动电压VSS的作用下进入低态。此外,晶体管 NT4A在低态第一驱动电压VDD1的作用下截止,而晶体管NT5A和NT5B则分别 因起始脉冲Vst和节点Q为高态电压而导通,因此,节点QB1在第三驱动电压 VSS的作用下进入低态。所以,第一和第二下拉晶体管NT8A和NT8B截止。

在周期B,施加的是第一时钟信号CLK1的高态电压,第二时钟信号CLK2 的低态电压和起始脉冲Vst的低态电压。第一晶体管NT1因起始脉冲Vst为低 态电压而截止,第三晶体管NT3因下一级输出信号0UTi+l为低态电压而截止, 由此,节点Q浮动到高态。浮动到高态的节点Q响应第一时钟信号CLK1的高 态电压产生自举,使上拉晶体管NT7必然导通,从而施加第一时钟信号CLK1 的高态电压作为输出信号0UTi。晶体管NT4B在高态第二驱动电压VDD2的作 用下导通,而晶体管NT5D因自举的节点Q为高态电压而导通,因此节点QB2 在第三驱动电压VSS的作用下成为低态。此外,晶体管NT5B因节点Q处为高态电压而导通,因此,节点QB1保持低态。所以,第一和第二下拉晶体管NT8A 和NT8B截止。

在周期C,施加的是第一时钟信号CLK1的低态电压,第二时钟信号CLK2 的高态电压和起始脉冲Vst的低态电压。第一晶体管NT1因起始脉冲Vst为低 态电压而截止,第三晶体管NT3通过下一级输出信号0UTi+l的高态电压而导 通从而将第三驱动电压VSS施加到节点Q,进而使上拉晶体管NT7截止。所有 晶体管NT5A—NT5D通过起始脉冲Vst和节点Q的低态电压而截止;和通过保 持在导通状态的晶体管NT4B将高态第二驱动电压VDD2充到节点QB2。因此, 使第二下拉晶体管NT8B导通,从而施加第三驱动电压VSS作为输出信号OUTi 。 此外,通过QB2处的高态电压,使晶体管NT6B导通并将节点QB1保持在低态, 同时使晶体管NT2B导通以将节点Q更确定地保持在低态。

在周期D,施加的是第一时钟信号CLK1的高态电压,第二时钟信号CLK2 的低态电压,和起始脉冲Vst的低态电压。第一和第三晶体管NT1和NT3分别 通过起始脉冲Vsf和下一级输出信号OUTi+l的低态电压而截止,因此,节点 Q保持先前的低态。通过起始脉冲Vst和节点Q的低态电压使所有晶体管NT5A 一NT5D截止,并通过保持导通(ON)状态的晶体管NT4B使节点QB2保持高态。 因此,第二下拉晶体管NT8B导通,并施加第三驱动电压VSS作为输出信号 0UTi。此外,通过节点QB2处的高态电压,使晶体管NT6B导通,以将节点QB1 保持在低态,同时使晶体管NT2B导通,以将节点Q固定在低态。

在偶数帧的其余周期,重复进行上述C和D周期的操作,从而把当前级的 输出信号OUTi保持在低态。

如上所述,本发明所述的移位寄存器能够在奇数帧和偶数帧交替地驱动双 下拉晶体管NT8A和NT8B,所以最大限度地减小了栅极偏压应力。而且可以在 奇数帧和偶数帧交替驱动使节点QB1放电的晶体管NT5A和NT5B以及对节点 QB1和节点QB2充电的晶体管NT4A和NT4B,所以能最大限度地减小栅极偏压 应力。此外,将晶体管NT4A和NT4B按二极管的形式连接到第一和第二驱动电 压VDD1和VDD2的相应馈送线上。如上所述,按二极管的结构连接晶体管NT4A 和NT4B,使得在工作帧内将高态电压加载到所有栅极、源极和漏极上,而在 空闲帧内将低态电压加载到所有栅极、源极和漏极上,从而可以減少退化。如 上所述,本发明提供了一种能最大限度减小偏压应力的结构从而能提高显示板的寿命。

如上所述,本发明所述的移位寄存器设置了用于使节点Q放电的晶体管

NT2A和NT2B,用于对节点QB1和节点QB2充电和使其放电的晶体管NT4A和 NT4B,以及上拉晶体管NT8A和NT8B,以便利用不同的晶体管来驱动奇数帧和 偶数帧,由此最大限度地减小栅极的偏压应力。

此外,本发明所述的移位寄存器按二极管的结构将晶体管NT4A和NT4B 连接到第一和第二驱动电压VDD1和VDD2的相应馈送线上,因此,在工作帧内 将高态电压加载到所有栅极、源极和漏极上,而在空闲帧内将低态电压加载到 所有栅极、源极和漏极上,因此可以减小退化。所以,最大限度地减小了偏压 应力从而提高了显示板的寿命。

所以,本发明所述的移位寄存器,在釆用非晶硅薄膜晶体管时可以防止因 栅极偏压应力而导致的电路误动作。

尽管以上通过附图中所示的实施例方式对本发明进行了说明,但是对于本 领域的普通技术人员来说,很显然,本发明并不限于这些实施方式,而是可以 在不脱离本发明构思的的情况下对本发明做出各种变型和改进。因此,本发明 的范围仅通过后附的权利要求及其等同物来确定。

Claims (18)

1.具有多级的移位寄存器,其中每一级包括: 第一、第二和第三驱动电压馈送线; 至少两条时钟信号馈送线; 输出缓冲器,其包括输出上拉晶体管以及第一和第二输出下拉晶体管; 第一控制器,其输入端与起始信号馈送线相连而输出端与第一节点相连;和 第二控制器,其输入端与第一及第二电压馈送线相连而输出端与第一和第二输出下拉晶体管的栅极相连, 其中高电压在每帧交替施加到所述第一和第二输出下拉晶体管的栅极; 其中所述第一和第二输出下拉晶体管分别连接到第二和第三节点;并且 其中提供给所述第一和第二驱动电压馈送线的第一和第二驱动电压在每帧具有彼此反向的交替电压。
2. 根据权利要求1所述的移位寄存器,其特征在于,所述第一控制器包括: 充电晶体管,其栅极与起始信号馈送线相连,而输出端与第一节点相连; 和多个放电晶体管,所述多个放电晶体管与第一节点以及第三驱动电压馈送 线相连。
3. 根据权利要求2所述的移位寄存器,其特征在于,所述第一节点与输出 上拉晶体管的栅极相连。
4. 根据权利要求2所述的移位寄存器,其特征在于,所述多个放电晶体管 包括:第一放电晶体管,其栅极与所述第二节点相连;和 第二放电晶体管,其栅极与所述第三节点相连。
5. 根据权利要求4所述的移位寄存器,其特征在于,所述第二控制器包括 奇数帧电压控制晶体管,所述奇数帧电压控制晶体管的栅极与所述第一驱 动电压馈送线相连,而其输出端与所述第二节点相连。
6. 根据权利要求4所述的移位寄存器,其特征在于,所述第二控制器包括 偶数帧电压控制晶体管,所述偶数帧电压控制晶体管的栅极与所述第三节点相连。
7. 根据权利要求4所述的移位寄存器,其特征在于,进一步包括第三放电 控制晶体管,所述第三放电控制晶体管的栅极与后一级的输出端相连。
8. 根据权利要求4所述的移位寄存器,其特征在于,所述第二节点与所述 第一输出下拉晶体管的栅极相连。
9. 根据权利要求4所述的移位寄存器,其特征在于,所述第三节点与所述 第二输出下拉晶体管的栅极相连。
10. 根据权利要求1所述的移位寄存器,其特征在于,所述输出上拉晶体 管和第一及第二输出下拉晶体管包括非晶硅。
11. 具有多级的移位寄存器,其中每一级包括: 输出缓冲器,所述输出缓冲器具有第一晶体管和第二及第三晶体管,所述 第二及第三晶体管具有相同的极性; 用于控制所述输出缓冲器的输出状态的第一控制器;和 用于对所述第二及第三晶体管之间的输出控制进行转换的第二控制器, 其中高电压在每帧交替施加到所述第二及第三晶体管的栅极; 其中所述第二及第三晶体管分别连接到第二和第三节点;并且 其中提供给第一和第二电压馈送线的第一和第二驱动电压在每帧具有彼此 反向的交替电压。
12. 根据权利要求ll所述的移位寄存器,其特征在于,进一步包括: 与所述第二控制器相连的第一和第二电压馈送线。
13. 根据权利要求ll所述的移位寄存器,其特征在于,进一步包括与所述 第一控制器相连的起始信号馈送线。
14. 根据权利要求ll所述的移位寄存器,其特征在于,所述第一控制器与 后一级的输出端相连。
15. 根据权利要求ll所述的移位寄存器,其特征在于,进一步包括与所述 输出缓冲器相连的时钟信号馈送线。
16. 根据权利要求ll所述的移位寄存器,其特征在于,所述第一到第三晶 体管包括非晶硅。
17. 根据权利要求1所述的移位寄存器,其特征在于,提供给所述第三驱 动电压馈送线的第三驱动电压具有低电压。
18.根据权利要求17所述的移位寄存器,其特征在于,所述第一和第二驱 动电压相对于所述第三驱动电压而改变。
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