KR20190104397A - Goa 회로 및 액정 디스플레이 - Google Patents

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Abstract

본 발명은 GOA 회로 및 액정 디스플레이를 개시한다. 상기 GOA 회로는 캐스케이드 연결된 복수개의 GOA 유닛과 복수개의 풀다운 유지 회로를 포함하고, 여기에서 캐스케이드 연결된 복수개의 GOA 유닛은 복수개의 클록 신호의 제어 하에 각각 제1 레벨 신호의 게이트 구동 신호를 출력해 디스플레이 영역 중 대응하는 수평 스캔 라인에 대해 충전을 진행하는 데 사용되고; 각각의 풀다운 유지 회로는 적어도 2개의 GOA 유닛에 대응하고, 각각의 풀다운 유지 회로는 대응하는 적어도 2개의 GOA 유닛이 작동하지 않는 동안 출력하는 게이트 구동 신호가 제2 레벨 신호를 유지하도록 하는 데 사용된다. 상기 방법을 통해 풀다운 유지 회로의 수량을 감소시키고, 나아가 GOA 회로 배선 영역의 폭을 줄여 액정 디스플레이의 좁은 베젤 디자인 수요를 충족시킬 수 있다.

Description

GOA 회로 및 액정 디스플레이
본 발명은 액정 분야에 관한 것으로서, 더욱 상세하게는 GOA 회로 및 액정 디스플레이에 관한 것이다.
종래의 GOA(Gate driver on array) 회로는 캐스케이드 연결된(cascade connected) GOA 유닛과 복수개의 풀다운(pull-down) 유지 회로를 포함하며, 여기에서 하나의 GOA 유닛은 풀다운을 유지하기 위한 한 개 또는 두 개의 풀다운 유지 회로가 필요하다. 실제 응용에서, 풀다운 유지 회로는 일반적으로 복수개의 트랜지스터로 구성되고, 트랜지스터의 수량이 비교적 많기 때문에, 풀다운 유지 회로는 종종 대량의 공간을 점유한다. 풀다운 유지 회로의 수량이 비교적 많을 경우, GOA 회로의 배선 영역의 폭이 넓어질 수 있고, 나아가 액정 디스플레이의 좁은 베젤 디자인 난이도가 높아진다.
본 발명이 해결하고자 하는 기술 과제는 GOA 회로의 배선 영역의 폭을 줄여 액정 디스플레이의 베젤을 좁게 디자인하는 난이도를 낮출 수 있는 GOA 회로 및 액정 디스플레이를 제공하는 것이다.
상기 기술 과제를 해결하기 위하여 본 발명에서 채택하는 기술방안은 액정 디스플레이용 GOA 회로를 제공하는 것이며, 상기 GOA 회로는 캐스케이드 연결된(cascade connected) 복수개의 GOA 유닛을 포함하고, 여기에서 캐스케이드 연결된 복수개의 GOA 유닛은 복수개의 클록 신호(clock signal)의 제어 하에서 각각 제1 레벨 신호의 게이트 구동 신호를 출력해 디스플레이 영역 중 대응하는 수평 스캔 라인에 대해 충전을 진행하는 데 사용되고; 상기 GOA 회로는 복수개의 풀다운(pull-down) 유지 회로를 더 포함하고, 여기에서 각각의 풀다운 유지 회로는 적어도 2개의 GOA 유닛에 대응하고, 각각의 풀다운 유지 회로는 대응하는 적어도 2개의 GOA 유닛이 작동하지 않는 동안 출력하는 게이트 구동 신호가 제2 레벨 신호를 유지하도록 하는 데 사용되고; 여기에서 복수개의 클록 신호의 수량이 N일 때, 각 하나 또는 두 개의 풀다운 유지 회로는 N/2개 GOA 유닛에 대응하고; 여기에서 GOA 유닛은 제11 트랜지스터, 제12 트랜지스터, 제13 트랜지스터, 제14 트랜지스터, 제15 트랜지스터 및 제2 커패시터를 포함하고, 여기에서 제11 트랜지스터의 게이트 전극은 소스 전극에 연결된 후 상위 레벨 가동 신호에 연결되고, 제11 트랜지스터의 드레인 전극은 각각 제12 트랜지스터의 소스 전극, 제13 트랜지스터의 게이트 전극, 제14 트랜지스터의 게이트 전극, 제2 커패시터의 일단 및 공통 신호점에 연결되고, 제12 트랜지스터의 게이트 전극은 제15 트랜지스터의 게이트 전극에 연결되고, 제13 트랜지스터의 소스 전극은 제14 트랜지스터의 소스 전극에 연결된 후 클록 신호에 연결되고, 제13 트랜지스터의 드레인 전극은 현재 레벨 가동 신호를 출력하고, 제14 트랜지스터의 드레인 전극은 각각 제2 커패시터의 타단, 제15 트랜지스터의 소스 전극과 게이트 구동 신호를 출력하고, 제12 트랜지스터, 제15 트랜지스터의 드레인 전극은 정전압 네거티브 전원에 연결된다.
여기에서 풀다운 유지 회로는 입력 모듈과 출력 모듈을 포함한다.
입력 모듈은 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터, 제9 트랜지스터, 제10 트랜지스터 및 제1 커패시터를 포함하고, 여기에서 제1 트랜지스터의 게이트 전극, 소스 전극은 제2 트랜지스터의 소스 전극과 연결된 후 제1 입력 신호에 연결되고, 제1 트랜지스터의 드레인 전극은 각각 제3 트랜지스터의 소스 전극, 제4 트랜지스터의 게이트 전극에 연결되고, 제2 트랜지스터 게이트 전극은 각각 제3 트랜지스터의 게이트 전극, 제5 트랜지스터의 소스 전극 및 게이트 전극에 연결되고, 제2 트랜지스터의 드레인 전극은 제4 트랜지스터의 소스 전극에 연결되고, 제5 트랜지스터의 드레인 전극은 각각 제6 트랜지스터의 드레인 전극, 제7 트랜지스터의 소스 전극, 제1 캐패시터의 일단, 제9 트랜지스터의 게이트 전극에 연결되고, 제6 트랜지스터의 게이트 전극은 소스 전극과 서로 연결된 후 제2 입력 신호에 연결되고, 제7 트랜지스터의 게이트 전극, 제10 트랜지스터의 게이트 전극은 리셋 신호에 연결되고, 제8 트랜지스터의 게이트 전극은 소스 전극과 연결된 후 제3 입력 신호에 연결되고, 제8 트랜지스터의 드레인 전극은 제9 트랜지스터의 소스 전극에 연결되고, 제9 트랜지스터의 드레인 전극은 각각 제1 커패시터의 타단 및 제10 트랜지스터의 소스 전극에 연결되고, 제3 트랜지스터, 제4 트랜지스터, 제7 트랜지스터, 제10 트랜지스터의 드레인 전극이 연결된 후 제4 입력 신호에 연결된다.
출력 모듈은 복수개의 트랜지스터를 포함하고, 복수개 트랜지스터의 수량은 복수개 클록 신호의 수량 N과 동일하고, 복수개 트랜지스터의 게이트 전극은 상호 연결된 후 입력 모듈 내 제9 트랜지스터의 드레인 전극에 연결되고, 복수개 트랜지스터의 드레인 전극은 상호 연결된 후 제4 입력 신호에 연결되고, 복수개 트랜지스터의 소스 전극은 각각 대응하는 N/2개 GOA 유닛의 공통 신호점 및 게이트 구동 신호에 연결된다.
상기 기술 과제를 해결하기 위하여 본 발명에서 채택하는 다른 기술방안은 액정 디스플레이용 GOA 회로를 제공하는 것이며, 상기 GOA 회로는 캐스케이드 연결된 복수개의 GOA 유닛을 포함하고, 여기에서 캐스케이드 연결된 복수개의 GOA 유닛은 복수개 클록 신호의 제어 하에서 각각 제1 레벨 신호의 게이트 구동 신호를 출력해 디스플레이 영역 중 대응하는 수평 스캔 라인에 대해 충전을 진행하는 데 사용되고; 상기 GOA 회로는 복수개의 풀다운 유지 회로를 더 포함하고, 여기에서 각각의 풀다운 유지 회로는 적어도 2개의 GOA 유닛에 대응하고, 각각의 풀다운 유지 회로는 대응하는 적어도 2개의 GOA 유닛이 작동하지 않는 동안 출력하는 게이트 구동 신호가 제2 레벨 신호를 유지하도록 하는 데 사용된다.
여기에서 복수개 클록 신호의 수량이 N인 경우, 각 하나 또는 두 개의 풀다운 유지 회로는 N/2개의 GOA 유닛에 대응한다.
여기에서 풀다운 유지 회로는 입력 모듈과 출력 모듈을 포함한다.
입력 모듈은 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터, 제9 트랜지스터, 제10 트랜지스터 및 제1 커패시터를 포함하고, 여기에서 제1 트랜지스터의 게이트 전극, 소스 전극은 제2 트랜지스터의 소스 전극과 연결된 후 제1 입력 신호에 연결되고, 제1 트랜지스터의 드레인 전극은 각각 제3 트랜지스터의 소스 전극, 제4 트랜지스터의 게이트 전극에 연결되고, 제2 트랜지스터 게이트 전극은 각각 제3 트랜지스터의 게이트 전극, 제5 트랜지스터의 소스 전극 및 게이트 전극에 연결되고, 제2 트랜지스터의 드레인 전극은 제4 트랜지스터의 소스 전극에 연결되고, 제5 트랜지스터의 드레인 전극은 각각 제6 트랜지스터의 드레인 전극, 제7 트랜지스터의 소스 전극, 제1 커패시터의 일단, 제9 트랜지스터의 게이트 전극에 연결되고, 제6 트랜지스터의 게이트 전극은 소스 전극과 서로 연결된 후 제2 입력 신호에 연결되고, 제7 트랜지스터의 게이트 전극, 제10 트랜지스터의 게이트 전극은 리셋 신호에 연결되고, 제8 트랜지스터의 게이트 전극은 소스 전극과 연결된 후 제3 입력 신호에 연결되고, 제8 트랜지스터의 드레인 전극은 제9 트랜지스터의 소스 전극에 연결되고, 제9 트랜지스터의 드레인 전극은 각각 제1 커패시터의 타단 및 제10 트랜지스터의 소스 전극에 연결되고, 제3 트랜지스터, 제4 트랜지스터, 제7 트랜지스터, 제10 트랜지스터의 드레인 전극이 연결된 후 제4 입력 신호에 연결된다.
출력 모듈은 복수개의 트랜지스터를 포함하고, 복수개 트랜지스터의 수량은 복수개 클록 신호의 수량 N과 동일하고, 복수개 트랜지스터의 게이트 전극은 상호 연결된 후 입력 모듈 내 제9 트랜지스터의 드레인 전극에 연결되고, 복수개 트랜지스터의 드레인 전극은 상호 연결된 후 제4 입력 신호에 연결되고, 복수개 트랜지스터의 소스 전극은 각각 대응하는 N/2개 GOA 유닛의 공통 신호점 및 게이트 구동 신호에 연결된다.
여기에서 복수개 클록 신호의 수량이 8개이고, 각 하나의 풀다운 유지 회로가 4개의 GOA 유닛에 대응하는 경우, 제M레벨 풀다운 유지 회로의 제1 입력 신호는 정전압 포지티브 전원이고, 제2 입력 신호는 제M-1레벨 레벨 전송 신호이고, 제4 입력 신호는 정전압 네거티브 전원이고; 여기에서 제M레벨 풀다운 유지 회로의 제9 트랜지스터의 드레인 전극은 제M레벨 레벨 전송 신호를 출력하고; 여기에서 제M레벨 풀다운 유지 회로와 제M+1레벨 풀다운 유지 회로의 제3 입력 신호는 위상이 반대이다.
여기에서 복수개의 클록 신호가 8개이고, 각 2개의 풀다운 유지 회로가 4개의 GOA 유닛에 대응하는 경우, 제M레벨 풀다운 유지 회로의 제1 입력 신호는 제1 저주파 신호이고, 제2 입력 신호는 제M-2레벨 레벨 전송 신호이고, 제4 입력 신호는 정전압 네거티브 전원이고; 제M+1레벨 풀다운 유지 회로의 제1 입력 신호는 제2 저주파 신호이고 제2 입력 신호는 제M-1레벨 레벨 전송 신호이고, 제3 입력 신호는 제2 제어 신호이고, 제4 입력 신호는 정전압 네거티브 전원이고; 여기에서 제M레벨 풀다운 유지 회로는 제M+1레벨 풀다운 유지 회로의 제3 입력 신호와 동일하고, 이는 인접하는 다른 2개의 풀다운 유지 회로의 제3 입력 신호와 위상이 반대이고; 여기에서 제M레벨 풀다운 유지 회로의 제9 트랜지스터의 드레인 전극은 제M레벨 레벨 전송 신호를 출력하고, 제M+1레벨 풀다운 유지 회로의 제9 트랜지스터의 드레인 전극은 제M+1레벨 레벨 전송 신호를 출력한다.
여기에서, 제1 저주파 신호와 제2 저주파 신호의 위상은 반대이다.
여기에서, 제1 저주파 신호와 제2 저주파 신호는 소정의 이미지 프레임마다 극성이 1회 스위칭되며, 여기에서 소정의 이미지 프레임 값의 범위는 1 내지 100프레임이다.
여기에서, 제M레벨 풀다운 유지 회로와 제M+1레벨 풀다운 유지 회로는 제1 저주파 신호와 제2 저주파 신호의 제어 하에서 교대로 작동한다.
여기에서, GOA 유닛은 제11 트랜지스터, 제12 트랜지스터, 제13 트랜지스터, 제14 트랜지스터, 제15 트랜지스터 및 제2 커패시터를 포함하고, 여기에서 제11 트랜지스터의 게이트 전극은 소스 전극에 연결된 후 상위 레벨 가동 신호에 연결되고, 제11 트랜지스터의 드레인 전극은 각각 제12 트랜지스터의 소스 전극, 제13 트랜지스터의 게이트 전극, 제14 트랜지스터의 게이트 전극, 제2 커패시터의 일단 및 공통 신호점에 연결되고, 제12 트랜지스터의 게이트 전극은 제15 트랜지스터의 게이트 전극에 연결되고, 제13 트랜지스터의 소스 전극은 제14 트랜지스터의 소스 전극에 연결된 후 클록 신호에 연결되고, 제13 트랜지스터의 드레인 전극은 현재 레벨 가동 신호를 출력하고, 제14 트랜지스터의 드레인 전극은 각각 제2 커패시터의 타단, 제15 트랜지스터의 소스 전극과 게이트 구동 신호를 출력하고, 제12 트랜지스터, 제15 트랜지스터의 드레인 전극은 정전압 네거티브 전원에 연결된다.
상기 기술 과제를 해결하기 위하여 본 발명에서 채택하는 또 다른 기술방안은 액정 디스플레이를 제공하는 것이며, 상기 액정 디스플레이는 GOA 회로를 포함하고, 상기 GOA 회로는 캐스케이드 연결된 복수개의 GOA 유닛을 포함하고, 여기에서 캐스케이드 연결된 복수개의 GOA 유닛은 복수개 클록 신호의 제어 하에서 각각 제1 레벨 신호의 게이트 구동 신호를 출력해 디스플레이 영역 중 대응하는 수평 스캔 라인에 대해 충전을 진행하는 데 사용되고; 상기 GOA 회로는 복수개의 풀다운 유지 회로를 더 포함하고, 여기에서 각각의 풀다운 유지 회로는 적어도 2개의 GOA 유닛에 대응하고, 각각의 풀다운 유지 회로는 대응하는 적어도 2개의 GOA 유닛이 작동하지 않는 동안 출력하는 게이트 구동 신호가 제2 레벨 신호를 유지하도록 하는 데 사용된다.
여기에서 복수개 클록 신호의 수량이 N인 경우, 각 하나 또는 두 개의 풀다운 유지 회로는 N/2개의 GOA 유닛에 대응한다.
여기에서 풀다운 유지 회로는 입력 모듈과 출력 모듈을 포함한다.
입력 모듈은 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터, 제9 트랜지스터, 제10 트랜지스터 및 제1 커패시터를 포함하고, 여기에서 제1 트랜지스터의 게이트 전극, 소스 전극은 제2 트랜지스터의 소스 전극과 연결된 후 제1 입력 신호에 연결되고, 제1 트랜지스터의 드레인 전극은 각각 제3 트랜지스터의 소스 전극, 제4 트랜지스터의 게이트 전극에 연결되고, 제2 트랜지스터 게이트 전극은 각각 제3 트랜지스터의 게이트 전극, 제5 트랜지스터의 소스 전극 및 게이트 전극에 연결되고, 제2 트랜지스터의 드레인 전극은 제4 트랜지스터의 소스 전극에 연결되고, 제5 트랜지스터의 드레인 전극은 각각 제6 트랜지스터의 드레인 전극, 제7 트랜지스터의 소스 전극, 제1 캐패시터의 일단, 제9 트랜지스터의 게이트 전극에 연결되고, 제6 트랜지스터의 게이트 전극은 소스 전극과 서로 연결된 후 제2 입력 신호에 연결되고, 제7 트랜지스터의 게이트 전극, 제10 트랜지스터의 게이트 전극은 리셋 신호에 연결되고, 제8 트랜지스터의 게이트 전극은 소스 전극과 연결된 후 제3 입력 신호에 연결되고, 제8 트랜지스터의 드레인 전극은 제9 트랜지스터의 소스 전극에 연결되고, 제9 트랜지스터의 드레인 전극은 각각 제1 커패시터의 타단 및 제10 트랜지스터의 소스 전극에 연결되고, 제3 트랜지스터, 제4 트랜지스터, 제7 트랜지스터, 제10 트랜지스터의 드레인 전극이 연결된 후 제4 입력 신호에 연결된다.
출력 모듈은 복수개의 트랜지스터를 포함하고, 복수개 트랜지스터의 수량은 복수개 클록 신호의 수량 N과 동일하고, 복수개 트랜지스터의 게이트 전극은 상호 연결된 후 입력 모듈 내 제9 트랜지스터의 드레인 전극에 연결되고, 복수개 트랜지스터의 드레인 전극은 상호 연결된 후 제4 입력 신호에 연결되고, 복수개 트랜지스터의 소스 전극은 각각 대응하는 N/2개 GOA 유닛의 공통 신호점 및 게이트 구동 신호에 연결된다.
여기에서 복수개 클록 신호의 수량이 8개이고, 각 하나의 풀다운 유지 회로가 4개의 GOA 유닛에 대응하는 경우, 제M레벨 풀다운 유지 회로의 제1 입력 신호는 정전압 포지티브 전원이고, 제2 입력 신호는 제M-1레벨 레벨 전송 신호이고, 제4 입력 신호는 정전압 네거티브 전원이고; 여기에서 제M레벨 풀다운 유지 회로의 제9 트랜지스터의 드레인 전극은 제M레벨 레벨 전송 신호를 출력하고; 여기에서 제M레벨 풀다운 유지 회로와 제M+1레벨 풀다운 유지 회로의 제3 입력 신호는 위상이 반대이다.
여기에서 복수개의 클록 신호가 8개이고, 각 2개의 풀다운 유지 회로가 4개의 GOA 유닛에 대응하는 경우, 제M레벨 풀다운 유지 회로의 제1 입력 신호는 제1 저주파 신호이고, 제2 입력 신호는 제M-2레벨 레벨 전송 신호이고, 제4 입력 신호는 정전압 네거티브 전원이고; 제M+1레벨 풀다운 유지 회로의 제1 입력 신호는 제2 저주파 신호이고 제2 입력 신호는 제M-1레벨 레벨 전송 신호이고, 제3 입력 신호는 제2 제어 신호이고, 제4 입력 신호는 정전압 네거티브 전원이고; 여기에서 제M레벨 풀다운 유지 회로는 제M+1레벨 풀다운 유지 회로의 제3 입력 신호와 동일하고, 이는 인접하는 다른 2개의 풀다운 유지 회로의 제3 입력 신호와 위상이 반대이고; 여기에서 제M레벨 풀다운 유지 회로의 제9 트랜지스터의 드레인 전극은 제M레벨 레벨 전송 신호를 출력하고, 제M+1레벨 풀다운 유지 회로의 제9 트랜지스터의 드레인 전극은 제M+1레벨 레벨 전송 신호를 출력한다.
여기에서, 제1 저주파 신호와 제2 저주파 신호의 위상은 반대이다.
여기에서, 제1 저주파 신호와 제2 저주파 신호는 소정의 이미지 프레임마다 극성이 1회 스위칭되며, 여기에서 소정의 이미지 프레임 값의 범위는 1 내지 100프레임이다.
여기에서, 제M레벨 풀다운 유지 회로와 제M+1레벨 풀다운 유지 회로는 제1 저주파 신호와 제2 저주파 신호의 제어 하에서 교대로 작동한다.
여기에서, GOA 유닛은 제11 트랜지스터, 제12 트랜지스터, 제13 트랜지스터, 제14 트랜지스터, 제15 트랜지스터 및 제2 커패시터를 포함하고, 여기에서 제11 트랜지스터의 게이트 전극은 소스 전극에 연결된 후 상위 레벨 가동 신호에 연결되고, 제11 트랜지스터의 드레인 전극은 각각 제12 트랜지스터의 소스 전극, 제13 트랜지스터의 게이트 전극, 제14 트랜지스터의 게이트 전극, 제2 커패시터의 일단 및 공통 신호점에 연결되고, 제12 트랜지스터의 게이트 전극은 제15 트랜지스터의 게이트 전극에 연결되고, 제13 트랜지스터의 소스 전극은 제14 트랜지스터의 소스 전극에 연결된 후 클록 신호에 연결되고, 제13 트랜지스터의 드레인 전극은 현재 레벨 가동 신호를 출력하고, 제14 트랜지스터의 드레인 전극은 각각 제2 커패시터의 타단, 제15 트랜지스터의 소스 전극과 게이트 구동 신호를 출력하고, 제12 트랜지스터, 제15 트랜지스터의 드레인 전극은 정전압 네거티브 전원에 연결된다.
본 발명의 유익한 효과는 다음과 같다. 즉, 본 발명의 GOA 회로 및 액정 디스플레이는 하나의 풀다운 유지 회로에 대응하는 적어도 2개의 GOA 유닛을 통해 작동하지 않는 동안에 제2 레벨 신호의 게이트 구동 신호를 출력함으로써, 풀다운 유지 회로의 수량을 감소시키고, 나아가 GOA 회로 배선 영역의 폭을 줄여 액정 디스플레이의 좁은 베젤 디자인 수요를 충족시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 GOA 회로의 구조도이다.
도 2는 본 발명의 제2 실시예에 따른 GOA 회로의 구조도이다.
도 3은 도 2에 도시된 GOA 유닛의 회로 원리도이다.
도 4는 도 2에 도시된 풀다운 유지 회로의 회로 원리도이다.
도 5는 도 4에 도시된 풀다운 유지 회로의 작업 순서도이다.
도 6은 본 발명의 제3 실시예에 따른 GOA 회로의 구조도이다.
도 7은 도 6에 도시된 4개의 GOA 유닛에 대응하는 2개의 풀다운 유지 회로의 회로 원리도이다.
도 8은 도 7에 도시된 제M레벨 풀다운 유지 회로의 작업 순서도이다.
도 9는 도 7에 도시된 제M+1레벨 풀다운 유지 회로의 작업 순서도이다.
도 10은 본 발명의 실시예에 따른 액정 디스플레이의 구조도이다.
명세서 및 청구범위에서 일부 어휘를 사용해 특정 구성요소를 지칭하였고, 본 발명이 속한 기술분야의 당업자는 제조업체가 동일한 구성요소를 다른 용어로 지칭할 수 있음을 이해할 수 있어야 한다. 본 명세서 및 청구범위는 구성요소를 구별하는 수단으로 명칭의 차이를 사용하는 것이 아니라 오히려 구성요소의 기능적 차이를 구별하기 위한 기준으로 삼는다. 이하에서는 첨부도면과 실시예를 통해 본 발명을 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 GOA 회로의 구조도이다. 도 1에 도시된 바와 같이, GOA 회로(10)는 캐스케이드 연결된(cascade connected) 복수개의 GOA 유닛(11)과 복수개의 풀다운(pull-down) 유지 회로(12)를 포함한다.
여기에서 캐스케이드 연결된 복수개의 GOA 유닛(11)은 복수개 클록 신호(clock signal)의 제어 하에서 각각 제1 레벨 신호의 게이트 구동 신호를 출력하여 디스플레이 영역에서 대응하는 수평 스캔 라인에 대해 충전을 진행하는 데에 사용된다. 여기에서, 제1 레벨 신호는 하이 레벨 신호이다. 여기에서 각 하나의 풀다운 유지 회로(12)는 적어도 2개의 GOA 유닛(11)에 대응하고, 각 하나의 풀다운 유지 회로는 대응하는 적어도 2개의 GOA 유닛(11)이 작동하지 않는 동안 출력하는 게이트 구동 신호가 제2 레벨 신호로 유지되도록 하는 데에 사용된다. 여기에서, 제2 레벨 신호는 로우 레벨 신호이다.
바람직하게는, 복수개 클록 신호의 수량이 N인 경우, 각 하나 또는 두 개의 풀다운 유지 회로(12)는 N/2개의 GOA 유닛(11)에 대응한다.
도 2는 본 발명의 제2 실시예에 따른 GOA 회로의 구조도이며, 본 발명은 8개 클록 신호의 GOA 회로를 기반으로 한다. 도 2에 도시된 바와 같이, GOA 회로(20)는 캐스케이드 연결된 복수개의 GOA 유닛(21)과 복수개의 풀다운 유지 회로(22)를 포함한다.
캐스케이드 연결된 복수개의 GOA 유닛(21)은 8개 클록 신호(CKn)(n=1, 2, ... 8)의 제어 하에서 각각 제1 레벨 신호의 게이트 구동 신호(G(n))(n=1, 2, ...N)를 출력해 디스플레이 영역의 대응하는 수평 스캔 라인에 대해 충전을 진행하는 데 사용된다. 여기에서, 제1 레벨 신호는 하이 레벨 신호이다.
여기에서, 캐스케이드 연결된 복수개의 GOA 유닛(21)과 8개 클록 신호(CKn)의 연결 관계는 다음과 같다. 즉, 제1레벨 GOA 유닛(21)은 클록 신호(CK1)에 연결되고, 제2레벨 GOA 유닛(21)은 클록 신호(CK2)에 연결되고, ......순서대로 유추하며, 제8레벨 GOA 유닛(21)은 클록 신호(CK8)에 연결된다. 그 후 다시 순환하는데, 즉 제9레벨 GOA 유닛(21)은 클록 신호(CK1)에 연결되고, 제10레벨 GOA 유닛(21)은 클록 신호(CK2)에 연결되고, ......순서대로 유추하며, 제16레벨 GOA 유닛(21)은 클록 신호(CK8)에 연결된다. 그 후 모든 GOA 유닛(21)이 대응하는 클록 신호에 연결될 때까지 상기 사이클이 계속된다. 본 실시예에서 8개의 클럭 신호(CKn)(n=1, 2, ... 8)는 순차적으로 시분할이 유효하다.
도 3과 함께 참고하며, 도 3은 도 2에 도시된 GOA 유닛의 회로 원리도이다. 도 3에 도시된 바와 같이, 제N레벨 GOA 유닛(21)은 제11 트랜지스터(T11), 제12 트랜지스터(T12), 제13 트랜지스터(T13), 제14 트랜지스터(T14), 제15 트랜지스터(T15) 및 제2 커패시터(C2)를 포함한다.
여기에서, 제11 트랜지스터(T11)의 게이트 전극은 소스 전극에 연결되어 상위 레벨 가동 신호에 연결되고, 본 실시예에서 상위 레벨 가동 신호는 제n-4레벨 가동 신호(ST)(n-4)이다. 제11 트랜지스터(T11)의 드레인 전극은 각각 제12 트랜지스터(T12)의 소스 전극, 제13 트랜지스터(T13)의 게이트 전극, 제14 트랜지스터(T14)의 게이트 전극, 제2 커패시터(C2)의 일단 및 공통 신호점에 연결되고, 본 실시예에서 공통 신호점은 제n레벨 공통 신호점(Q(n))이다. 제12 트랜지스터(T12)의 게이트 전극은 제15 트랜지스터(T15)의 게이트 전극에 연결되어 하위 레벨 가동 신호를 출력하고, 본 실시예에서 하위 레벨 가동 신호는 제n+4레벨 가동 신호(ST(n+4))이다. 제13 트랜지스터(T13)의 소스 전극은 제14 트랜지스터(T14)의 소스 전극에 연결된 후 클록 신호(CKn)에 연결되고, 제13 트랜지스터(T13)의 드레인 전극은 현재 레벨 가동 신호를 출력하고, 본 실시예에서 현재 레벨 가동 신호는 제n레벨 가동 신호(ST(n))이다. 제14 트랜지스터(T14)의 드레인 전극은 각각 제2 커패시터(C2)의 타단, 제15 트랜지스터(T15)의 소스 전극에 연결되어 게이트 구동 신호를 출력하고, 본 실시예에서 게이트 구동 신호는 제n레벨 게이트 구동 신호(G(n))이다. 제12 트랜지스터(T12), 제15 트랜지스터(T15)의 드레인 전극은 정전압 네거티브 전원(VSS)에 연결된다.
본 실시예에서 제11 트랜지스터(T11)는 제n-4레벨 가동 신호(ST(n-4))를 연결하여 제n레벨 GOA 유닛(21)을 연 후 제n레벨 공통 신호점(Q(n))의 전위를 높이는 데 사용되고, 제14 트랜지스터(T14)는 제n레벨 GOA 유닛(21)이 작동하는 동안 하이 레벨의 제n레벨 게이트 구동 신호(G(n))를 출력하여 대응하는 수평 스캔 라인에 대해 충전을 진행하는 데 사용되고, 제13 트랜지스터는 제n레벨 GOA 유닛이 작동하지 않는 동안 제n레벨 가동 신호(ST(n))을 출력하여 하위 레벨, 즉 제n+4레벨 GOA 회로를 여는 데에 사용되고, 제12 트랜지스터(T12)와 제15 트랜지스터(T15)는 제n레벨 GOA 유닛이 작동하지 않는 동안 제n레벨 공통 신호점(Q(n))과 제n레벨 게이트 구동 신호(G(n))의 신호를 낮추는 데에 사용된다.
계속해서 도 2를 참고하면, 본 실시예에서 각 하나의 풀다운 유지 회로(22)는 4개의 GOA 유닛(21)에 대응하고, 각 하나의 풀다운 유지 회로(22)는 대응하는 적어도 4개의 GOA 유닛(21)이 작동하지 않는 동안 출력하는 게이트 구동 신호가 제2 레벨 신호로 유지되도록 하는 데에 사용된다. 여기에서, 제2 레벨 신호는 로우 레벨 신호이다.
도 4와 함께 참고하며, 도 4는 도 2에 도시된 풀다운 유지 회로의 회로 원리도이다. 도 4에 도시된 바와 같이, 풀다운 유지 회로(22)는 입력 모듈(221)과 출력 모듈(222)을 포함한다.
입력 모듈(221)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제9 트랜지스터(T9), 제10 트랜지스터(T10) 및 제1 커패시터(C1)를 포함한다.
여기에서 제1 트랜지스터(T1)의 게이트 전극, 소스 전극은 제2 트랜지스터(T2)의 소스 전극에 연결된 후 제1 입력 신호에 연결되고, 제1 트랜지스터(T1)의 드레인 전극은 각각 제3 트랜지스터(T3)의 소스 전극, 제4 트랜지스터(T4)의 게이트 전극에 연결되고, 제2 트랜지스터(T2) 게이트 전극은 각각 제3 트랜지스터(T3)의 게이트 전극, 제5 트랜지스터(T5)의 소스 전극 및 게이트 전극에 연결되고, 제2 트랜지스터(T2)의 드레인 전극은 제4 트랜지스터(T4)의 소스 전극에 연결되고, 제5 트랜지스터(T5)의 드레인 전극은 각각 제6 트랜지스터(T6)의 드레인 전극, 제7 트랜지스터(T7)의 소스 전극, 제1 캐패시터(C1)의 일단, 제9 트랜지스터(T9)의 게이트 전극에 연결되고, 제6 트랜지스터(T6)의 게이트 전극은 소스 전극과 서로 연결된 후 제2 입력 신호에 연결되고, 제7 트랜지스터(T7)의 게이트 전극, 제10 트랜지스터(T10)의 게이트 전극은 리셋 신호(Reset)에 연결되고, 제8 트랜지스터(T8)의 게이트 전극은 소스 전극과 연결된 후 제3 입력 신호에 연결되고, 제8 트랜지스터(T8)의 드레인 전극은 제9 트랜지스터(T9)의 소스 전극에 연결되고, 제9 트랜지스터(T9)의 드레인 전극은 각각 제1 커패시터(C1)의 타단 및 제10 트랜지스터(T10)의 소스 전극에 연결되고, 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제7 트랜지스터(T7), 제10 트랜지스터(T10)의 드레인 전극이 연결된 후 제4 입력 신호에 연결된다.
출력 모듈(222)은 8개의 트랜지스터(TT1)를 포함하고, 트랜지스터(TT1)의 수량은 클록 신호의 수량과 동일하다.
본 실시예에서 8개 트랜지스터(TT1)의 게이트 전극은 상호 연결된 후 입력 모듈(221) 내 제9 트랜지스터(T9)의 드레인 전극에 연결되고, 8개 트랜지스터(TT1)의 드레인 전극은 상호 연결된 후 제4 입력 신호에 연결되고, 8개 트랜지스터(TT1)의 소스 전극은 각각 대응하는 4개 GOA 유닛의 공통 신호점 및 게이트 구동 신호에 연결된다.
본 실시예에서, 풀다운 유지 회로(22)가 제M레벨 풀다운 유지 회로인 경우를 예로 들면, 제M레벨 풀다운 유지 회로(22)의 제1 입력 신호는 정전압 포지티브 전원(VDD)이고, 제2 입력 신호는 제M-1레벨 레벨 전송 신호(P)(m-1)이고, 제3 입력 신호는 제1 제어 신호(CKP)이고, 제4 입력 신호는 정전압 네거티브 전원(VSS)이다.
여기에서 제M레벨 풀다운 유지 회로(22)의 제9 트랜지스터(T9)의 드레인 전극은 제M레벨 레벨 전송 신호P(m)를 출력한다.
또한, 본 실시예에서 제M레벨 풀다운 유지 회로(22)와 제M+1레벨 풀다운 유지 회로(22)의 제3 입력 신호는 위상이 반대인데, 즉 제M+1레벨 풀다운 유지 신호(22)의 제3 입력 신호는 역상 제1 제어 신호(XCKP)이다.
본 실시예에서 제M레벨 풀다운 유지 회로(22)의 8개 트랜지스터(TT1)의 소스 전극은 각각 제N레벨, 제N+1레벨, 제N+2레벨, 제N+3레벨 공통 신호점 Q(n), Q(n+1), Q(n+2), Q(n+3) 및 제N레벨, 제N+1레벨, 제N+2레벨, 제N+3레벨 게이트 구동 신호 G(n), G(n+1), G(n+2), G(n+3)에 연결된다.
도 5와 함께 참고하며, 도 5는 도 4에 도시된 풀다운 유지 회로의 작업 순서도이다. 도 5에 도시된 바와 같이, 제N레벨 내지 제N+3레벨 GOA 유닛(21)이 게이트 구동 신호를 출력할 때, 제M레벨 풀다운 유지 회로(22)의 제M레벨 레벨 전송 신호P(m)는 항상 저전위 상태가 되고, 이때 제N레벨 내지 제N+3레벨 GOA 유닛(21)이 정상적으로 제N레벨, 제N+1레벨, 제N+2레벨, 제N+3레벨 게이트 구동 신호 G(n), G(n+1), G(n+2), G(n+3)를 출력하도록 보장할 수 있다. 제N레벨 내지 제N+3레벨 GOA 유닛(21)의 게이트 구동 신호가 출력을 완료한 후, M레벨 레벨 전송 신호P(m)이 고전위로 스위칭되는데, 이는 동시에 8개 트랜지스터(TT1)를 제어하여 제N레벨 내지 제N+3레벨 GOA 유닛(21)의 제N레벨, 제N+1레벨, 제N+2레벨, 제N+3레벨 공통 신호점 Q(n), Q(n+1), Q(n+2), Q(n+3) 및 제N레벨, 제N+1레벨, 제N+2레벨, 제N+3레벨 게이트 구동 신호 G(n), G(n+1), G(n+2), G(n+3)를 모두 정전압 네거티브 전원(VSS)의 전위로 끌어 내릴 수 있다.
여기에서, 하나의 이미지 프레임을 디스플레이하는 과정에서 풀다운 유지 회로(22)의 M레벨 레벨 전송 신호P(m)가 고전위로 스위칭된 후 다음 이미지 프레임을 디스플레이하기 전까지 고전위 상태를 계속 유지하고 리셋 신호(Reset)에서 M레벨 레벨 전송 신호P(m)를 저전위로 풀다운시킨다.
도 6은 본 발명의 제3 실시예에 따른 GOA 회로의 구조도이며, 본 발명은 8개 클록 신호의 GOA 회로를 기반으로 한다. 도 6에 도시된 바와 같이, GOA 회로(30)는 캐스케이드 연결된 복수개의 GOA 유닛(31)과 복수개의 풀다운 유지 회로(32)를 포함한다.
도 6에 도시된 GOA 회로(30)와 도 2에 도시된 GOA 회로(20)의 차이는 각 2개의 풀다운 유지 회로(32)가 4개의 GOA 유닛(31)에 대응한다는 것이다.
여기에서, 본 실시예의 GOA 유닛(31)과 도 2에 도시된 제2 실시예의 GOA 유닛(21)은 동일하며, 간략한 설명을 위해 여기에서 더 이상 설명하지 않기로 한다.
도 7과 함께 참고하면, 도 7은 도 6에 도시된 4개의 GOA 유닛에 대응하는 2개의 풀다운 유지 회로의 회로 원리도이다. 도 7에 도시된 바와 같이, 2개의 풀다운 유지 회로(32)는 제M레벨 풀다운 유지 회로(32)와 제M+1레벨 풀다운 유지 회로(32)를 예로 들면, 본 실시예의 풀다운 유지 회로(32)와 도 2에 도시된 제2 실시예의 풀다운 유지 회로(22)의 차이점은 다음과 같다.
즉, 제M레벨 풀다운 유지 회로(32)의 제1 입력 신호는 제1 저주파 신호(PLC1)이고, 제2 입력 신호는 제M-2레벨 레벨 전송 신호(PP(m-2))이고, 제3 입력 신호는 제2 제어 신호(CKP2)이고, 제4 입력 신호는 정전압 네거티브 전원(VSS)이고; 제M+1레벨 풀다운 유지 회로(32)의 제1 입력 신호는 제2 저주파 신호(PLC2)이고, 제2 입력 신호는 제M-1레벨 레벨 전송 신호(PP(m-1))이고, 제3 입력 신호는 제2 제어 신호(CKP2)이고, 제4 입력 신호는 정전압 네거티브 전원(VSS)이다.
여기에서, 제M레벨 풀다운 유지 회로(32)의 제9 트랜지스터(T9)의 드레인 전극은 제M레벨 레벨 전송 신호(PP(m))를 출력하고, 제M+1레벨 풀다운 유지 회로(32)의 제9 트랜지스터(T9)의 드레인 전극은 제M+1레벨 레벨 전송 신호(PP(m+1))를 출력한다.
여기에서, 제M레벨 풀다운 유지 회로는 제M+1레벨 풀다운 유지 회로의 제3 입력 신호와 동일하고, 이는 인접하는 다른 2개의 풀다운 유지 회로의 제3 입력 신호와 위상이 반대이며, 즉 이웃하는 다른 2개의 풀다운 유지 회로의 제3 입력 신호는 역상 제2 제어 신호(XCKP2)이다.
여기에서, 제1 저주파 신호(PLC1)와 제2 저주파 신호(PLC2)의 위상은 반대이다.
여기에서, 제1 저주파 신호(PLC1)와 제2 저주파 신호(PLC2)는 소정의 이미지 프레임마다 극성이 1회 스위칭되며, 여기에서 소정의 이미지 프레임 값의 범위는 1 내지 100프레임이다.
여기에서, 제M레벨 풀다운 유지 회로(32)와 제M+1레벨 풀다운 유지 회로(32)는 제1 저주파 신호(PLC1)와 제2 저주파 신호(PLC2)의 제어 하에서 교대로 작동한다.
도 8 및 도 9를 함께 참조하면, 도 8은 도 7에 도시된 제M레벨 풀다운 유지 회로의 작업 순서도이고, 도 9는 도 7에 도시된 제M+1레벨 풀다운 유지 회로의 작업 순서도이다. 도 8 및 도 9에 도시된 바와 같이, 제1 저주파 신호(PLC1)가 하이 레벨, 예를 들어 30V이고, 제2 저주파 신호(PLC2)가 로우 레벨, 예를 들어 -8V일 때, 제M레벨 풀다운 유지 회로(32)는 정상적으로 작동한다. 제2 저주파 신호(PLC2)가 하이 레벨, 예를 들어 30V이고, 제1 저주파 신호(PLC1)가 로우 레벨, 예를 들어 -8V인 경우, 제M+1레벨 풀다운 유지 회로는 정상적으로 작동한다.
본 실시예에서 제1 저주파 신호(PLC1)와 제2 저주파 신호(PLC2)가 소정의 이미지 프레임마다 극성이 1회 스위칭되고, 2개의 풀다운 유지 회로는 제M레벨 풀다운 유지 회로와 제M+1레벨 풀다운 유지 회로가 교대로 작동하기 때문에, 도 2에 도시된 실시예에서 하나의 풀다운 유지 회로 만이 장시간 작동해 트랜지스터가 전압 스트레스(stress)를 받아 I-V 드리프트가 야기되는 문제를 방지할 수 있으며, 나아가 GOA 회로의 신뢰성을 향상시킬 수 있다.
도 10은 본 발명의 실시예에 따른 액정 디스플레이의 구조도이다. 도 10에 도시된 바와 같이, 액정 디스플레이(1)는 GOA 회로(2)를 포함하고, 여기에서 GOA 회로(2)는 상기 GOA 회로(10), GOA 회로(20) 또는 GOA 회로(30)이다.
본 발명의 유익한 효과는 다음과 같다. 즉, 본 발명의 GOA 회로 및 액정 디스플레이는 각 하나의 풀다운 유지 회로에 대응하는 적어도 2개의 GOA 유닛을 통해 작동하지 않는 동안에 제2 레벨 신호의 게이트 구동 신호를 출력함으로써, 풀다운 유지 회로의 수량을 감소시키고, 나아가 GOA 회로 배선 영역의 폭을 줄여 액정 디스플레이의 좁은 베젤 디자인 수요를 충족시킬 수 있다.
상기 내용은 본 발명의 실시예에 불과하며 본 발명의 특허범위를 제한하지 않는다. 본 발명의 명세서 및 첨부 도면의 내용을 이용해 동등한 수준의 구조 또는 동등한 수준의 프로세스 변경, 또는 직접 또는 간접적으로 기타 관련 기술분야에 응용한 경우, 이는 모두 본 발명의 특허보호범위 내에 포함된다.

Claims (20)

  1. 액정 디스플레이용 GOA 회로에 있어서, 상기 GOA 회로는 캐스케이드 연결된 복수개의 GOA 유닛을 포함하고, 여기에서 캐스케이드 연결된 복수개의 상기 GOA 유닛은 복수개의 클록 신호의 제어 하에서 각각 제1 레벨 신호의 게이트 구동 신호를 출력해 디스플레이 영역 중 대응하는 수평 스캔 라인에 대해 충전을 진행하는 데 사용되고;
    상기 GOA 회로는 복수개의 풀다운 유지 회로를 더 포함하고, 여기에서 각각의 상기 풀다운 유지 회로는 적어도 2개의 상기 GOA 유닛에 대응하고, 각각의 상기 풀다운 유지 회로는 대응하는 적어도 2개의 상기 GOA 유닛이 작동하지 않는 동안 출력하는 상기 게이트 구동 신호가 제2 레벨 신호를 유지하도록 하는 데 사용되고;
    여기에서 복수개의 클록 신호의 수량이 N일 때, 각 하나 또는 각 두 개의 풀다운 유지 회로는 N/2개 상기 GOA 유닛에 대응하고;
    여기에서 상기 GOA 유닛은 제11 트랜지스터, 제12 트렌지스터, 제13 트랜지스터, 제14 트랜지스터, 제15 트랜지스터 및 제2 커패시터를 포함하고, 여기에서 상기 제11 트랜지스터의 게이트 전극은 소스 전극에 연결된 후 상위 레벨 가동 신호에 연결되고, 상기 제11 트랜지스터의 드레인 전극은 각각 상기 제12 트랜지스터의 소스 전극, 상기 제13 트랜지스터의 게이트 전극, 상기 제14 트랜지스터의 게이트 전극, 상기 제2 커패시터의 일단 및 공통 신호점에 연결되고, 상기 제12 트랜지스터의 게이트 전극은 상기 제15 트랜지스터의 게이트 전극에 연결되고, 상기 제13 트랜지스터의 소스 전극은 상기 제14 트랜지스터의 소스 전극에 연결된 후 상기 클록 신호에 연결되고, 상기 제13 트랜지스터의 드레인 전극은 현재 레벨 가동 신호를 출력하고, 상기 제14 트랜지스터의 드레인 전극은 각각 제2 커패시터의 타단, 제15 트랜지스터의 소스 전극과 게이트 구동 신호를 출력하고, 상기 제12 트랜지스터, 상기 제15 트랜지스터의 드레인 전극은 정전압 네거티브 전원에 연결되는 것을 특징으로 하는 액정 디스플레이용 GOA 회로.
  2. 제1항에 있어서, 상기 풀다운 유지 회로는 입력 모듈과 출력 모듈을 포함하고;
    상기 입력 모듈은 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터, 제9 트랜지스터, 제10 트랜지스터 및 제1 커패시터를 포함하고, 여기에서 상기 제1 트랜지스터의 게이트 전극, 소스 전극은 상기 제2 트랜지스터의 소스 전극과 연결된 후 제1 입력 신호에 연결되고, 상기 제1 트랜지스터의 드레인 전극은 각각 상기 제3 트랜지스터의 소스 전극, 상기 제4 트랜지스터의 게이트 전극에 연결되고, 상기 제2 트랜지스터의 게이트 전극은 각각 상기 제3 트랜지스터의 게이트 전극, 상기 제5 트랜지스터의 소스 전극 및 게이트 전극에 연결되고, 상기 제2 트랜지스터의 드레인 전극은 상기 제4 트랜지스터의 소스 전극에 연결되고, 상기 제5 트랜지스터의 드레인 전극은 각각 상기 제6 트랜지스터의 드레인 전극, 상기 제7 트랜지스터의 소스 전극, 상기 제1 커패시터의 일단, 상기 제9 트랜지스터의 게이트 전극에 연결되고, 상기 제6 트랜지스터의 게이트 전극은 소스 전극과 서로 연결된 후 제2 입력 신호에 연결되고, 상기 제7 트랜지스터의 게이트 전극, 상기 제10 트랜지스터의 게이트 전극은 리셋 신호에 연결되고, 상기 제8 트랜지스터의 게이트 전극은 소스 전극과 연결된 후 제3 입력 신호에 연결되고, 상기 제8 트랜지스터의 드레인 전극은 상기 제9 트랜지스터의 소스 전극에 연결되고, 상기 제9 트랜지스터의 드레인 전극은 각각 제1 커패시터의 타단 및 상기 제10 트랜지스터의 소스 전극에 연결되고, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터, 상기 제10 트랜지스터의 드레인 전극이 연결된 후 제4 입력 신호에 연결되고;
    상기 출력 모듈은 복수개의 트랜지스터를 포함하고, 상기 복수개 트랜지스터의 수량은 상기 복수개 클록 신호의 수량 N과 동일하고, 상기 복수개 트랜지스터의 게이트 전극은 상호 연결된 후 상기 입력 모듈 내 상기 제9 트랜지스터의 드레인 전극에 연결되고, 상기 복수개 트랜지스터의 드레인 전극은 상호 연결된 후 상기 제4 입력 신호에 연결되고, 상기 복수개 트랜지스터의 소스 전극은 각각 대응하는 N/2개 상기 GOA 유닛의 공통 신호점 및 게이트 구동 신호에 연결되는 것을 특징으로 하는 액정 디스플레이용 GOA 회로.
  3. 액정 디스플레이용 GOA 회로에 있어서, 상기 GOA 회로는 캐스케이드 연결된 복수개의 GOA 유닛을 포함하고, 여기에서 캐스케이드 연결된 복수개의 상기 GOA 유닛은 복수개의 클록 신호의 제어 하에서 각각 제1 레벨 신호의 게이트 구동 신호를 출력해 디스플레이 영역 중 대응하는 수평 스캔 라인에 대해 충전을 진행하는 데 사용되고;
    상기 GOA 회로는 복수개의 풀다운 유지 회로를 더 포함하고, 여기에서 각각의 풀다운 유지 회로는 적어도 2개의 상기 GOA 유닛에 대응하고, 각각의 상기 풀다운 유지 회로는 대응하는 적어도 2개의 상기 GOA 회로가 작동하지 않는 동안 출력하는 상기 게이트 구동 신호가 제2 레벨 신호를 유지하도록 하는 데 사용되는 것을 특징으로 하는 액정 디스플레이용 GOA 회로.
  4. 제3항에 있어서, 복수개의 클록 신호의 수량이 N일 때, 각 하나 또는 각 두 개의 풀다운 유지 회로는 N/2개 상기 GOA 유닛에 대응하는 것을 특징으로 하는 액정 디스플레이용 GOA 회로.
  5. 제4항에 있어서, 상기 풀다운 유지 회로는 입력 모듈과 출력 모듈을 포함하고;
    상기 입력 모듈은 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터, 제9 트랜지스터, 제10 트랜지스터 및 제1 커패시터를 포함하고, 여기에서 상기 제1 트랜지스터의 게이트 전극, 소스 전극은 상기 제2 트랜지스터의 소스 전극과 연결된 후 제1 입력 신호에 연결되고, 상기 제1 트랜지스터의 드레인 전극은 각각 상기 제3 트랜지스터의 소스 전극, 상기 제4 트랜지스터의 게이트 전극에 연결되고, 상기 제2 트랜지스터의 게이트 전극은 각각 상기 제3 트랜지스터의 게이트 전극, 상기 제5 트랜지스터의 소스 전극 및 게이트 전극에 연결되고, 상기 제2 트랜지스터의 드레인 전극은 상기 제4 트랜지스터의 소스 전극에 연결되고, 상기 제5 트랜지스터의 드레인 전극은 각각 상기 제6 트랜지스터의 드레인 전극, 상기 제7 트랜지스터의 소스 전극, 상기 제1 캐패시터의 일단, 상기 제9 트랜지스터의 게이트 전극에 연결되고, 상기 제6 트랜지스터의 게이트 전극은 소스 전극과 서로 연결된 후 제2 입력 신호에 연결되고, 상기 제7 트랜지스터의 게이트 전극, 상기 제10 트랜지스터의 게이트 전극은 리셋 신호에 연결되고, 상기 제8 트랜지스터의 게이트 전극은 소스 전극과 연결된 후 제3 입력 신호에 연결되고, 상기 제8 트랜지스터의 드레인 전극은 상기 제9 트랜지스터의 소스 전극에 연결되고, 상기 제9 트랜지스터의 드레인 전극은 각각 상기 제1 커패시터의 타단 및 상기 제10 트랜지스터의 소스 전극에 연결되고, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터, 상기 제10 트랜지스터의 드레인 전극이 연결된 후 제4 입력 신호에 연결되고;
    상기 출력 모듈은 복수개의 트랜지스터를 포함하고, 상기 복수개 트랜지스터의 수량은 상기 복수개 클록 신호의 수량 N과 동일하고, 상기 복수개 트랜지스터의 게이트 전극은 상호 연결된 후 상기 입력 모듈 내 상기 제9 트랜지스터의 드레인 전극에 연결되고, 상기 복수개 트랜지스터의 드레인 전극은 상호 연결된 후 상기 제4 입력 신호에 연결되고, 상기 복수개 트랜지스터의 소스 전극은 각각 대응하는 N/2개 상기 GOA 유닛의 공통 신호점 및 게이트 구동 신호에 연결되는 것을 특징으로 하는 액정 디스플레이용 GOA 회로.
  6. 제5항에 있어서, 상기 복수개 클록 신호의 수량이 8개이고, 각 하나의 상기 풀다운 유지 회로가 4개의 상기 GOA 유닛에 대응하는 경우, 제M레벨 상기 풀다운 유지 회로의 상기 제1 입력 신호는 정전압 포지티브 전원이고, 상기 제2 입력 신호는 제M-1레벨 레벨 전송 신호이고, 상기 제4 입력 신호는 정전압 네거티브 전원이고;
    여기에서 제M레벨 상기 풀다운 유지 회로의 상기 제9 트랜지스터의 드레인 전극은 제M레벨 레벨 전송 신호를 출력하고;
    여기에서 제M레벨 상기 풀다운 유지 회로와 제M+1레벨 상기 풀다운 유지 회로의 상기 제3 입력 신호는 위상이 반대인 것을 특징으로 하는 액정 디스플레이용 GOA 회로.
  7. 제5항에 있어서, 상기 복수개의 클록 신호가 8개이고, 각 2개의 상기 풀다운 유지 회로가 4개의 상기 GOA 유닛에 대응하는 경우, 제M레벨 상기 풀다운 유지 회로의 상기 제1 입력 신호는 제1 저주파 신호이고, 상기 제2 입력 신호는 제M-2레벨 레벨 전송 신호이고, 상기 제4 입력 신호는 정전압 네거티브 전원이고; 제M+1레벨 상기 풀다운 유지 회로의 상기 제1 입력 신호는 제2 저주파 신호이고, 상기 제2 입력 신호는 제M-1레벨 레벨 전송 신호이고, 상기 제3 입력 신호는 제2 제어 신호이고, 상기 제4 입력 신호는 정전압 네거티브 전원이고;
    여기에서 제M레벨 상기 풀다운 유지 회로는 제M+1레벨 상기 풀다운 유지 회로의 상기 제3 입력 신호와 동일하고, 이는 인접하는 다른 2개의 상기 풀다운 유지 회로의 상기 제3 입력 신호와 위상이 반대이고;
    여기에서 제M레벨 상기 풀다운 유지 회로의 상기 제9 트랜지스터의 드레인 전극은 제M레벨 레벨 전송 신호를 출력하고, 제M+1레벨 상기 풀다운 유지 회로의 상기 제9 트랜지스터의 드레인 전극은 제M+1레벨 레벨 전송 신호를 출력하는 것을 특징으로 하는 액정 디스플레이용 GOA 회로.
  8. 제7항에 있어서, 상기 제1 저주파 신호와 상기 제2 저주파 신호의 위상은 반대인 것을 특징으로 하는 액정 디스플레이용 GOA 회로.
  9. 제7항에 있어서, 상기 제1 저주파 신호와 상기 제2 저주파 신호는 소정의 이미지 프레임마다 극성이 1회 스위칭되며, 여기에서 상기 소정의 이미지 프레임 값의 범위는 1 내지 100프레임인 것을 특징으로 하는 액정 디스플레이용 GOA 회로.
  10. 제7항에 있어서, 제M레벨 상기 풀다운 유지 회로와 제M+1레벨 상기 풀다운 유지 회로는 상기 제1 저주파 신호와 상기 제2 저주파 신호의 제어 하에서 교대로 작동하는 것을 특징으로 하는 액정 디스플레이용 GOA 회로.
  11. 제3항에 있어서, 상기 GOA 유닛은 제11 트랜지스터, 제12 트랜지스터, 제13 트랜지스터, 제14 트랜지스터, 제15 트랜지스터 및 제2 커패시터를 포함하고, 여기에서 상기 제11 트랜지스터의 게이트 전극은 소스 전극에 연결된 후 상위 레벨 가동 신호에 연결되고, 상기 제11 트랜지스터의 드레인 전극은 각각 상기 제12 트랜지스터의 소스 전극, 상기 제13 트랜지스터의 게이트 전극, 상기 제14 트랜지스터의 게이트 전극, 상기 제2 커패시터의 일단 및 공통 신호점에 연결되고, 상기 제12 트랜지스터의 게이트 전극은 상기 제15 트랜지스터의 게이트 전극에 연결되고, 상기 제13 트랜지스터의 소스 전극은 상기 제14 트랜지스터의 소스 전극에 연결된 후 상기 클록 신호에 연결되고, 상기 제13 트랜지스터의 드레인 전극은 현재 레벨 가동 신호를 출력하고, 상기 제14 트랜지스터의 드레인 전극은 각각 제2 커패시터의 타단, 제15 트랜지스터의 소스 전극과 게이트 구동 신호를 출력하고, 상기 제12 트랜지스터, 상기 제15 트랜지스터의 드레인 전극은 정전압 네거티브 전원에 연결되는 것을 특징으로 하는 액정 디스플레이용 GOA 회로.
  12. 액정 디스플레이에 있어서, 상기 액정 디스플레이는 GOA 회로를 포함하고, 상기 GOA 회로는 캐스케이드 연결된 복수개의 GOA 유닛을 포함하고, 여기에서 캐스케이드 연결된 복수개의 GOA 유닛은 복수개의 클록 신호의 제어 하에서 각각 제1 레벨 신호의 게이트 구동 신호를 출력해 디스플레이 영역 중 대응하는 수평 스캔 라인에 대해 충전을 진행하는 데 사용되고;
    상기 GOA 회로는 복수개의 풀다운 유지 회로를 더 포함하고, 여기에서 각각의 풀다운 유지 회로는 적어도 2개의 상기 GOA 유닛에 대응하고, 각각의 상기 풀다운 유지 회로는 대응하는 적어도 2개의 상기 GOA 회로가 작동하지 않는 동안 출력하는 상기 게이트 구동 신호가 제2 레벨 신호를 유지하도록 하는 데 사용되는 것을 특징으로 하는 액정 디스플레이.
  13. 제12항에 있어서, 복수개의 클록 신호의 수량이 N일 때, 각 하나 또는 각 두 개의 상기 풀다운 유지 회로는 N/2개 상기 GOA 유닛에 대응하는 것을 특징으로 하는 액정 디스플레이.
  14. 제13항에 있어서, 상기 풀다운 유지 회로는 입력 모듈과 출력 모듈을 포함하고;
    상기 입력 모듈은 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터, 제9 트랜지스터, 제10 트랜지스터 및 제1 커패시터를 포함하고, 여기에서 상기 제1 트랜지스터의 게이트 전극, 소스 전극은 상기 제2 트랜지스터의 소스 전극과 연결된 후 제1 입력 신호에 연결되고, 상기 제1 트랜지스터의 드레인 전극은 각각 상기 제3 트랜지스터의 소스 전극, 상기 제4 트랜지스터의 게이트 전극에 연결되고, 상기 제2 트랜지스터의 게이트 전극은 각각 상기 제3 트랜지스터의 게이트 전극, 상기 제5 트랜지스터의 소스 전극 및 게이트 전극에 연결되고, 상기 제2 트랜지스터의 드레인 전극은 상기 제4 트랜지스터의 소스 전극에 연결되고, 상기 제5 트랜지스터의 드레인 전극은 각각 상기 제6 트랜지스터의 드레인 전극, 상기 제7 트랜지스터의 소스 전극, 상기 제1 캐패시터의 일단, 상기 제9 트랜지스터의 게이트 전극에 연결되고, 상기 제6 트랜지스터의 게이트 전극은 소스 전극과 서로 연결된 후 제2 입력 신호에 연결되고, 상기 제7 트랜지스터의 게이트 전극, 상기 제10 트랜지스터의 게이트 전극은 리셋 신호에 연결되고, 상기 제8 트랜지스터의 게이트 전극은 소스 전극과 연결된 후 제3 입력 신호에 연결되고, 상기 제8 트랜지스터의 드레인 전극은 상기 제9 트랜지스터의 소스 전극에 연결되고, 상기 제9 트랜지스터의 드레인 전극은 각각 제1 커패시터의 타단 및 상기 제10 트랜지스터의 소스 전극에 연결되고, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터, 상기 제10 트랜지스터의 드레인 전극이 연결된 후 제4 입력 신호에 연결되고;
    상기 출력 모듈은 복수개의 트랜지스터를 포함하고, 상기 복수개 트랜지스터의 수량은 상기 복수개 클록 신호의 수량 N과 동일하고, 상기 복수개 트랜지스터의 게이트 전극은 상호 연결된 후 상기 입력 모듈 내 상기 제9 트랜지스터의 드레인 전극에 연결되고, 상기 복수개 트랜지스터의 드레인 전극은 상호 연결된 후 상기 제4 입력 신호에 연결되고, 상기 복수개 트랜지스터의 소스 전극은 각각 대응하는 N/2개 상기 GOA 유닛의 공통 신호점 및 게이트 구동 신호에 연결되는 것을 특징으로 하는 액정 디스플레이.
  15. 제14항에 있어서, 상기 복수개 클록 신호의 수량이 8개이고, 각 하나의 상기 풀다운 유지 회로가 4개의 상기 GOA 유닛에 대응하는 경우, 제M레벨 상기 풀다운 유지 회로의 상기 제1 입력 신호는 정전압 포지티브 전원이고, 상기 제2 입력 신호는 제M-1레벨 레벨 전송 신호이고, 상기 제4 입력 신호는 정전압 네거티브 전원이고;
    여기에서 제M레벨 상기 풀다운 유지 회로의 상기 제9 트랜지스터의 드레인 전극은 제M레벨 레벨 전송 신호를 출력하고;
    여기에서 제M레벨 상기 풀다운 유지 회로와 제M+1레벨 상기 풀다운 유지 회로의 상기 제3 입력 신호는 위상이 반대인 것을 특징으로 하는 액정 디스플레이.
  16. 제14항에 있어서, 상기 복수개의 클록 신호가 8개이고, 각 2개의 상기 풀다운 유지 회로가 4개의 상기 GOA 유닛에 대응하는 경우, 제M레벨 상기 풀다운 유지 회로의 상기 제1 입력 신호는 제1 저주파 신호이고, 상기 제2 입력 신호는 제M-2레벨 레벨 전송 신호이고, 상기 제4 입력 신호는 정전압 네거티브 전원이고; 제M+1레벨 상기 풀다운 유지 회로의 상기 제1 입력 신호는 제2 저주파 신호이고, 상기 제2 입력 신호는 제M-1레벨 레벨 전송 신호이고, 상기 제3 입력 신호는 제2 제어 신호이고, 상기 제4 입력 신호는 정전압 네거티브 전원이고;
    여기에서 제M레벨 상기 풀다운 유지 회로는 제M+1레벨 상기 풀다운 유지 회로의 상기 제3 입력 신호와 동일하고, 이는 인접하는 다른 2개의 상기 풀다운 유지 회로의 상기 제3 입력 신호와 위상이 반대이고;
    여기에서 제M레벨 상기 풀다운 유지 회로의 상기 제9 트랜지스터의 드레인 전극은 제M레벨 레벨 전송 신호를 출력하고, 제M+1레벨 상기 풀다운 유지 회로의 상기 제9 트랜지스터의 드레인 전극은 제M+1레벨 레벨 전송 신호를 출력하는 것을 특징으로 하는 액정 디스플레이.
  17. 제16항에 있어서, 상기 제1 저주파 신호와 상기 제2 저주파 신호의 위상은 반대인 것을 특징으로 하는 액정 디스플레이.
  18. 제16항에 있어서, 상기 제1 저주파 신호와 상기 제2 저주파 신호는 소정의 이미지 프레임마다 극성이 1회 스위칭되며, 여기에서 상기 소정의 이미지 프레임 값의 범위는 1 내지 100프레임인 것을 특징으로 하는 액정 디스플레이.
  19. 제16항에 있어서, 제M레벨 상기 풀다운 유지 회로와 제M+1레벨 상기 풀다운 유지 회로는 상기 제1 저주파 신호와 상기 제2 저주파 신호의 제어 하에서 교대로 작동하는 것을 특징으로 하는 액정 디스플레이.
  20. 제12항에 있어서, 상기 GOA 유닛은 제11 트랜지스터, 제12 트랜지스터, 제13 트랜지스터, 제14 트랜지스터, 제15 트랜지스터 및 제2 커패시터를 포함하고, 여기에서 상기 제11 트랜지스터의 게이트 전극은 소스 전극에 연결된 후 상위 레벨 가동 신호에 연결되고, 상기 제11 트랜지스터의 드레인 전극은 각각 상기 제12 트랜지스터의 소스 전극, 상기 제13 트랜지스터의 게이트 전극, 상기 제14 트랜지스터의 게이트 전극, 상기 제2 커패시터의 일단 및 공통 신호점에 연결되고, 상기 제12 트랜지스터의 게이트 전극은 상기 제15 트랜지스터의 게이트 전극에 연결되고, 상기 제13 트랜지스터의 소스 전극은 상기 제14 트랜지스터의 소스 전극에 연결된 후 상기 클록 신호에 연결되고, 상기 제13 트랜지스터의 드레인 전극은 현재 레벨 가동 신호를 출력하고, 상기 제14 트랜지스터의 드레인 전극은 각각 제2 커패시터의 타단, 제15 트랜지스터의 소스 전극과 게이트 구동 신호를 출력하고, 상기 제12 트랜지스터, 상기 제15 트랜지스터의 드레인 전극은 정전압 네거티브 전원에 연결되는 것을 특징으로 하는 액정 디스플레이.
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