JP2019532358A - Ｇｏａ駆動回路及び液晶表示装置 - Google Patents

Abstract

本発明は、複数のカスケード接続されたＧＯＡユニットを含み、第Ｎ段ＧＯＡユニットが表示領域の第Ｎ段水平走査線Ｇｎにゲート駆動信号を出力し、該第Ｎ段ＧＯＡユニットがプルアップモジュール、プルアップ制御モジュール、プルダウン維持モジュール、ダウンロードモジュール及びブートストラップコンデンサモジュールを含むＧＯＡ駆動回路及び液晶表示装置を提供する。

Description

本発明は、液晶表示の分野に関し、特にＧＯＡ駆動回路及び液晶表示装置に関する。

Ｇａｔｅ Ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙは、ＧＯＡと略称され、従来の薄膜トランジスタ液晶ディスプレイのアレイ作製プロセスを利用してゲート行走査駆動信号回路をアレイ基板上に作製することにより、画素構造を順次走査する駆動方式を実現する技術である。

技術の発展に伴い、狭額縁は必然的な傾向である。従来技術において、ＧＯＡ駆動回路で使用される薄膜トランジスタの数が多く、どのように機能に影響を与えることなく薄膜トランジスタの数を減少させるかということは技術的課題である。

したがって、従来技術に欠陥が存在し、その改善が求められている。

本発明は、改善されたＧＯＡ駆動回路及び液晶表示装置を提供することを目的とする。

上記問題を解決するために、本発明に係る技術的解決手段は、以下のとおりである。

本発明のＧＯＡ駆動回路は、複数のカスケード接続されたＧＯＡユニットを含み、第Ｎ段ＧＯＡユニットが表示領域の第Ｎ段水平走査線Ｇｎにゲート駆動信号を出力し、該第Ｎ段ＧＯＡユニットはプルアップモジュール、プルアップ制御モジュール、プルダウン維持モジュール、ダウンロードモジュール及びブートストラップコンデンサモジュールを含み、前記プルアップモジュール、プルダウン維持モジュール及びブートストラップコンデンサモジュールがいずれも、それぞれ第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎに電気的に接続され、前記プルアップ制御モジュール及びダウンロードモジュールが第Ｎ段ゲート信号点Ｑｎに接続され、
前記プルダウン維持モジュールは、第１の薄膜トランジスタ、第２の薄膜トランジスタ、第３の薄膜トランジスタ、第４の薄膜トランジスタ、第５の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ及び第１０の薄膜トランジスタを含み、前記第１の薄膜トランジスタのゲート及びドレインが第２の薄膜トランジスタのドレインに接続されると共に、第Ｎ段低周波クロック信号ＬＣｎが入力され、前記第１の薄膜トランジスタのソースと、第２の薄膜トランジスタのゲートと、第４の薄膜トランジスタのドレインとが接続され、前記第２の薄膜トランジスタのソース、第３の薄膜トランジスタのドレイン、第５の薄膜トランジスタのゲート及び第７の薄膜トランジスタのゲートが第Ｎ段共通点Ｐｎに接続され、前記第７の薄膜トランジスタのドレイン及び第８の薄膜トランジスタのドレインが第Ｎ段ゲート信号点Ｑｎに接続され、前記第５の薄膜トランジスタのドレイン及び前記第１０の薄膜トランジスタのドレインが前記第Ｎ段水平走査線に接続され、前記第３の薄膜トランジスタ、第４の薄膜トランジスタ、第５の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ及び第１０の薄膜トランジスタのソースが基準低電圧源に接続されて基準低電圧が入力され、
前記第８の薄膜トランジスタ及び第１０の薄膜トランジスタのゲートが接続されると共に、第Ｎ＋１段共通ノードＰｎ＋１に接続され、前記第Ｎ段ＧＯＡユニットに入力される第Ｎ段低周波クロック信号ＬＣｎと、第Ｎ＋１段ＧＯＡユニットに入力される第Ｎ＋１段低周波クロック信号ＬＣｎ＋１とは周波数が同じで、位相が逆になる。

好ましくは、前記プルダウン維持モジュールは、さらに第６の薄膜トランジスタ及び第９の薄膜トランジスタを含み、前記ダウンロードモジュールは、第１１の薄膜トランジスタを含み、前記第６の薄膜トランジスタ及び前記第９の薄膜トランジスタのドレインがそれぞれ前記第１１の薄膜トランジスタのソースに接続され、前記第６の薄膜トランジスタのゲートが前記第Ｎ段共通ノードＰｎに接続され、前記第９の薄膜トランジスタのゲートが第Ｎ＋１段共通ノードＰｎ＋１に接続され、前記第１１の薄膜トランジスタのドレインに第１の高周波クロック信号が入力され、前記第１１の薄膜トランジスタのゲートが第Ｎ段ゲート信号点Ｑｎに接続される。

好ましくは、前記プルアップ制御モジュールは、第１３の薄膜トランジスタ、第１４の薄膜トランジスタ及び第１５の薄膜トランジスタを含み、前記第１３の薄膜トランジスタのゲートが前記第１４の薄膜トランジスタのゲートに接続されると共に、第２の高周波クロック信号ＸＣＫが入力され、第１３の薄膜トランジスタのソースと、第１４の薄膜トランジスタのドレインと、第１５の薄膜トランジスタのドレインとが接続され、第１５の薄膜トランジスタのソースが前記第５の薄膜トランジスタのドレイン及び第９の薄膜トランジスタのドレインに接続され、第１４の薄膜トランジスタのソースが第Ｎ段ゲート信号点Ｑｎに接続される。

好ましくは、前記プルダウン維持モジュールは、さらに第１６の薄膜トランジスタを含み、前記第１６の薄膜トランジスタのドレインが前記第Ｎ段共通ノードＰｎに接続され、前記第１６の薄膜トランジスタのゲートが基準低電圧源に接続されて基準低電圧が入力され、前記第１６の薄膜トランジスタのゲートが第Ｎ＋１段ゲート信号点Ｑｎ＋１に接続される。

好ましくは、前記基準低電圧は、第１の基準低電圧ＶＳＳ１及び第２の基準低電圧ＶＳＳ２を含み、
前記第３の薄膜トランジスタのソース及び第１６の薄膜トランジスタのソースに前記第２の基準低電圧ＶＳＳ２が入力され、前記第７の薄膜トランジスタ、第６の薄膜トランジスタ、第５の薄膜トランジスタ、第８の薄膜トランジスタ、第９の薄膜トランジスタ及び第１０の薄膜トランジスタのソースに前記第１の基準低電圧が入力され、前記第２の基準低電圧の電圧値が前記第１の基準低電圧の電圧値より小さい。

好ましくは、前記プルアップモジュールは、第１２の薄膜トランジスタを含み、前記第１２の薄膜トランジスタのドレインに第１のハイレベル信号が入力され、前記第１２の薄膜トランジスタのソースが前記第Ｎ段水平走査線に接続され、前記第１２の薄膜トランジスタのゲートが前記第Ｎ段ゲート信号点に接続される。

好ましくは、前記第１の高周波クロック信号と前記第２の高周波クロック信号とは逆相である。

好ましくは、前記第１の高周波クロック信号及び第２の高周波クロック信号は、それぞれ第１の共通金属線及び第２の共通金属線を介して入力される。

好ましくは、前記ブートストラップコンデンサモジュールは、ブートストラップコンデンサを含み、前記ブートストラップコンデンサの一端が前記第Ｎ段ゲート信号点Ｑｎに接続され、前記ブートストラップコンデンサの他端が前記第Ｎ段水平走査線Ｇｎに接続される。

さらに、本発明のＧＯＡ駆動回路は、複数のカスケード接続されたＧＯＡユニットを含み、第Ｎ段ＧＯＡユニットが表示領域の第Ｎ段水平走査線Ｇｎにゲート駆動信号を出力し、該第Ｎ段ＧＯＡユニットは、プルアップモジュール、プルアップ制御モジュール、プルダウン維持モジュール、ダウンロードモジュール及びブートストラップコンデンサモジュールを含み、前記プルアップモジュール、プルダウン維持モジュール及びブートストラップコンデンサモジュールがいずれも、それぞれ第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎに電気的に接続され、前記プルアップ制御モジュール及びダウンロードモジュールが第Ｎ段ゲート信号点Ｑｎに接続され、
前記プルダウン維持モジュールは、第１の薄膜トランジスタ、第２の薄膜トランジスタ、第３の薄膜トランジスタ、第４の薄膜トランジスタ、第５の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ及び第１０の薄膜トランジスタを含み、前記第１の薄膜トランジスタのゲート及びドレインが第２の薄膜トランジスタのドレインに接続されると共に、第Ｎ段低周波クロック信号ＬＣｎが入力され、前記第１の薄膜トランジスタのソースと、第２の薄膜トランジスタのゲートと、第４の薄膜トランジスタのドレインとが接続され、前記第２の薄膜トランジスタのソース、第３の薄膜トランジスタのドレイン、第５の薄膜トランジスタのゲート及び第７の薄膜トランジスタのゲートが第Ｎ段共通点Ｐｎに接続され、前記第７の薄膜トランジスタのドレイン及び第８の薄膜トランジスタのドレインが第Ｎ段ゲート信号点Ｑｎに接続され、前記第５の薄膜トランジスタのドレイン及び前記第１０の薄膜トランジスタのドレインが前記第Ｎ段水平走査線に接続され、前記第３の薄膜トランジスタ、第４の薄膜トランジスタ、第５の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ及び第１０の薄膜トランジスタのソースが基準低電圧源に接続されて基準低電圧が入力され、
前記第８の薄膜トランジスタ及び第１０の薄膜トランジスタのゲートが接続されると共に、第Ｎ＋１段共通ノードＰｎ＋１に接続され、前記第Ｎ段ＧＯＡユニットに入力される第Ｎ段低周波クロック信号ＬＣｎと、第Ｎ＋１段ＧＯＡユニットに入力される第Ｎ＋１段低周波クロック信号ＬＣｎ＋１とは周波数が同じで、位相が逆になり、
前記プルダウン維持モジュールは、さらに第６の薄膜トランジスタ及び第９の薄膜トランジスタを含み、前記ダウンロードモジュールは、第１１の薄膜トランジスタを含み、前記第６の薄膜トランジスタ及び前記第９の薄膜トランジスタのドレインがそれぞれ前記第１１の薄膜トランジスタのソースに接続され、前記第６の薄膜トランジスタのゲートが前記第Ｎ段共通ノードＰｎに接続され、前記第９の薄膜トランジスタのゲートが第Ｎ＋１段共通ノードＰｎ＋１に接続され、前記第１１の薄膜トランジスタのドレインに第１の高周波クロック信号が入力され、前記第１１の薄膜トランジスタのゲートが第Ｎ段ゲート信号点Ｑｎに接続され、
前記プルアップ制御モジュールは、第１３の薄膜トランジスタ、第１４の薄膜トランジスタ及び第１５の薄膜トランジスタを含み、前記第１３の薄膜トランジスタのゲートが前記第１４の薄膜トランジスタのゲートに接続されると共に、第２の高周波クロック信号ＸＣＫが入力され、第１３の薄膜トランジスタのソースと、第１４の薄膜トランジスタのドレインと、第１５の薄膜トランジスタのドレインとが接続され、第１５の薄膜トランジスタのソースが前記第５の薄膜トランジスタのドレイン及び第９の薄膜トランジスタのドレインに接続され、第１４の薄膜トランジスタのソースが第Ｎ段ゲート信号点Ｑｎに接続され、
前記プルダウン維持モジュールは、さらに第１６の薄膜トランジスタを含み、前記第１６の薄膜トランジスタのドレインが前記第Ｎ段共通ノードＰｎに接続され、前記第１６の薄膜トランジスタのゲートが基準低電圧源に接続されて基準低電圧が入力され、前記第１６の薄膜トランジスタのゲートが第Ｎ＋１段ゲート信号点Ｑｎ＋１に接続され、
前記基準低電圧は、第１の基準低電圧ＶＳＳ１及び第２の基準低電圧ＶＳＳ２を含み、
前記第３の薄膜トランジスタのソース及び第１６の薄膜トランジスタのソースに前記第２の基準低電圧ＶＳＳ２が入力され、前記第７の薄膜トランジスタ、第６の薄膜トランジスタ、第５の薄膜トランジスタ、第８の薄膜トランジスタ、第９の薄膜トランジスタ及び第１０の薄膜トランジスタのソースに前記第１の基準低電圧が入力され、前記第２の基準低電圧の電圧値が前記第１の基準低電圧の電圧値より小さく、
前記プルアップモジュールは、第１２の薄膜トランジスタを含み、前記第１２の薄膜トランジスタのドレインに第１のハイレベル信号が入力され、前記第１２の薄膜トランジスタのソースが前記第Ｎ段水平走査線に接続され、前記第１２の薄膜トランジスタのゲートが前記第Ｎ段ゲート信号点に接続され、
前記第１の高周波クロック信号と前記第２の高周波クロック信号とは逆相であり、
前記第１の高周波クロック信号及び第２の高周波クロック信号がそれぞれ第１の共通金属線及び第２の共通金属線を介して入力され、
前記ブートストラップコンデンサモジュールは、ブートストラップコンデンサを含み、前記ブートストラップコンデンサの一端が前記第Ｎ段ゲート信号点Ｑｎに接続され、前記ブートストラップコンデンサの他端が前記第Ｎ段水平走査線Ｇｎに接続される。

さらに、本発明の液晶表示装置は、上記いずれか一項に記載のＧＯＡ駆動回路を含む。

本発明に係るＧＯＡ駆動回路は、第Ｎ段ＧＯＡユニットのプルダウン維持モジュールが第Ｎ＋１段ＧＯＡユニットのプルダウン維持モジュールの第Ｎ＋１段共通ノードＰｎ＋１を共有することにより、各プルダウン維持モジュールが１組合計４個の薄膜トランジスタのみで第５の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ、第１０の薄膜トランジスタの時分割使用を実現して、第５の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ及び第１０の薄膜トランジスタが絶え間なく使用されて薄膜トランジスタが動作不良になることを回避でき、薄膜トランジスタの数を減少させる有益な効果を有する。

本発明の好ましい実施例におけるＧＯＡ駆動回路の原理ブロック図である。 本発明の図１に示す実施例における第Ｎ段ＧＯＡユニットの回路原理図である。

以下の各実施例の説明は、図面を参照して、本発明の実施可能な特定の実施例を例示するものである。本発明で言及される方向用語、例えば「上」、「下」、「前」、「後」、「左」、「右」、「内」、「外」、「側面」等は、図面を参照する方向に過ぎない。したがって、使用される方向用語は本発明を説明して理解するためのものであり、本発明を限定するものではない。

図において、構造の類似するモジュールは同じ符号で表される。

図１に示すとおり、該ＧＯＡ駆動回路は、複数のカスケード接続されたＧＯＡユニットを含み、第Ｎ段ＧＯＡユニットが表示領域の第Ｎ段水平走査線Ｇｎにゲート駆動信号を出力し、該第Ｎ段ＧＯＡユニットは、プルアップ制御モジュール１０１、プルアップモジュール１０２、プルダウン維持モジュール１０３、ダウンロードモジュール１０５及びブートストラップコンデンサモジュール１０４を含む。プルアップモジュール１０２、プルダウン維持モジュール１０３及びブートストラップコンデンサモジュール１０４はいずれも、それぞれ第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎに電気的に接続され、前記プルアップ制御モジュール１０１及びダウンロードモジュール１０５は、第Ｎ段ゲート信号点Ｑｎに接続される。該プルダウン維持モジュール１０３は、さらに該ダウンロードモジュール１０５に接続される。

具体的には、図２に示すとおり、該プルアップモジュール１０２は、第１２の薄膜トランジスタＴ１２を含み、該第１２の薄膜トランジスタＴ１２のゲートが該第Ｎ段ゲート信号点Ｑｎに接続され、該第１２の薄膜トランジスタＴ１２のソースが該第Ｎ段水平走査線Ｇｎに接続される。該プルアップモジュール１０２は、第１の高周波クロック信号ＣＫをゲート走査信号として該第Ｎ段水平走査線Ｇｎに出力する。

該ダウンロードモジュール１０４は、第１１の薄膜トランジスタＴ１１を含み、該第１１の薄膜トランジスタＴ１１のゲートが該第Ｎ段ゲート信号点Ｑｎに接続され、該第１１の薄膜トランジスタＴ１１のドレインに第１の高周波クロック信号ＣＫが入力され、該第１１の薄膜トランジスタＴ１１のソースが第Ｎ段ダウンロード信号ＳＴｎを出力する。

該プルアップ制御モジュール１０１は、第１３の薄膜トランジスタＴ１３、第１４の薄膜トランジスタＴ１４及び第１５の薄膜トランジスタＴ１５を含む。第１３の薄膜トランジスタＴ１３のゲートは、第１４の薄膜トランジスタＴ１４のゲートに接続されると共に、第２の高周波クロック信号ＸＣＫが入力され、該第２の高周波クロック信号ＸＣＫと、該第１の高周波クロック信号ＣＫとは周波数が同じで、位相が逆になる。第１３の薄膜トランジスタＴ１３のソースと、第１４の薄膜トランジスタＴ１４のドレインと、第１５の薄膜トランジスタＴ１５のドレインとが接続され、第１５の薄膜トランジスタＴ１５のソースがプルダウン維持モジュール１０３に接続され、該第１４の薄膜トランジスタのソースが第Ｎ段ゲート信号点Ｑｎに接続される。該第Ｎ段ＧＯＡユニットが第１段ＧＯＡユニットである場合、該第１３の薄膜トランジスタＴ１３のドレインにオン信号ＳＴＶが入力され、該第Ｎ段ＧＯＡユニットが第１段ＧＯＡユニットではない場合、該第１３の薄膜トランジスタＴ１３のドレインには、第Ｎ−１段ＧＯＡユニットのダウンロードモジュール１０４から出力されたダウンロード信号が入力される。

該ブートストラップコンデンサモジュール１０５は、ブートストラップコンデンサＣｂを含み、該ブートストラップコンデンサＣｂの一端が該第Ｎ段ゲート信号点に接続され、該ブートストラップコンデンサＣｂの他端が第Ｎ段水平走査線Ｇｎに接続される。

該プルダウン維持モジュール１０３は、第１の薄膜トランジスタＴ１、第２の薄膜トランジスタＴ２、第３の薄膜トランジスタＴ３、第４の薄膜トランジスタＴ４、第５の薄膜トランジスタＴ５、第６の薄膜トランジスタＴ６、第７の薄膜トランジスタＴ７、第８の薄膜トランジスタＴ８、第９の薄膜トランジスタＴ９及び第１０の薄膜トランジスタＴ１０を含む。

該第１の薄膜トランジスタＴ１のゲート及びドレインが第２の薄膜トランジスタＴ２のドレインに接続されると共に、第Ｎ段低周波クロック信号ＬＣｎが入力される。第１の薄膜トランジスタＴ１のソースと、第２の薄膜トランジスタＴ２のゲートと、第４の薄膜トランジスタＴ４のドレインとが接続され、前記第２の薄膜トランジスタＴ２のソース、第３の薄膜トランジスタＴ３のドレイン、第５の薄膜トランジスタＴ５のゲート、第６の薄膜トランジスタＴ６のゲート及び第７の薄膜トランジスタＴ７のゲートが第Ｎ段共通点Ｐｎに接続される。

第７の薄膜トランジスタＴ７のドレイン及び第８の薄膜トランジスタＴ８のドレインは、第Ｎ段ゲート信号点Ｑｎに接続され、いずれも該行の走査が終了した後、該ゲート信号点Ｑｎの電圧をプルダウンする。

第５の薄膜トランジスタＴ５のドレイン及び第１０の薄膜トランジスタＴ１０のドレインは、第Ｎ段水平走査線Ｇｎに接続され、いずれも該行の走査が終了した後、該第Ｎ段水平走査線の電圧をプルダウンする。該第５の薄膜トランジスタＴ５のドレイン及び第１０の薄膜トランジスタＴ１０のドレインは、該第１５の薄膜トランジスタＴ１５のソースに接続されて、該第１５の薄膜トランジスタＴ１５のソースの電圧をプルダウンする。該プルアップ制御モジュール１０１が第Ｎ段ゲート信号点Ｑｎに漏電することを回避する。

該第６の薄膜トランジスタＴ６及び該第９の薄膜トランジスタＴ９のドレインは、いずれも該第１１の薄膜トランジスタＴ１１のソースに接続され、走査が終了した後にダウンロードモジュール１０５の出力電圧をプルダウンする。

第３の薄膜トランジスタＴ３、第４の薄膜トランジスタＴ４、第５の薄膜トランジスタＴ５、第６の薄膜トランジスタＴ６、第７の薄膜トランジスタＴ７、第８の薄膜トランジスタＴ８、第９の薄膜トランジスタＴ９及び第１０の薄膜トランジスタＴ１０のソースは、基準低電圧源に接続されて基準低電圧が入力される。具体的には、該基準低電圧は、第１の基準低電圧ＶＳＳ１及び第２の基準低電圧ＶＳＳ２を含む。第３の薄膜トランジスタＴ３のソース及び第１６の薄膜トランジスタＴ１６のソースに第２の基準低電圧ＶＳＳ２が入力される。第７の薄膜トランジスタＴ７、第６の薄膜トランジスタＴ６、第５の薄膜トランジスタＴ５、第８の薄膜トランジスタＴ８、第９の薄膜トランジスタＴ９及び第１０の薄膜トランジスタＴ１０のソースに前記第１の基準低電圧ＶＳＳ１が入力され、前記第２の基準低電圧ＶＳＳ２の電圧値は前記第１の基準低電圧ＶＳＳ１の電圧値より小さい。

該第１６の薄膜トランジスタＴ１６は、次の行を走査する場合に、該第Ｎ段共通ノードＰｎの電圧を強制的にプルダウンする。

第８の薄膜トランジスタＴ８、第９の薄膜トランジスタＴ９及び第１０の薄膜トランジスタＴ１０のゲートが接続されると共に、第Ｎ＋１段共通ノードＰｎ＋１に接続される。隣接した２つのＧＯＡユニットのプルダウン維持モジュールは、共通ノードＰの電位を共有して、薄膜トランジスタの数を減少させることができる。そして、第Ｎ段ＧＯＡユニットに入力される第Ｎ段低周波クロック信号ＬＣｎと、第Ｎ＋１段ＧＯＡユニットに入力される第Ｎ＋１段低周波クロック信号ＬＣｎ＋１とは、周波数が同じで、位相が逆になることにより、隣接した２つのＧＯＡユニットのプルダウン維持モジュール１０３の一部の薄膜トランジスタが交互に動作して、長時間の使用による動作不良を回避することができる。

本発明に係るＧＯＡ駆動回路は、第Ｎ段ＧＯＡユニットのプルダウン維持モジュールが第Ｎ＋１段ＧＯＡユニットのプルダウン維持モジュールの第Ｎ＋１段共通ノードＰｎ＋１を共有することにより、各プルダウン維持モジュールが１組合計４個の薄膜トランジスタのみで第５の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ、第１０の薄膜トランジスタの時分割使用を実現して、第５の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ及び第１０の薄膜トランジスタが絶え間なく使用されて薄膜トランジスタが動作不良になることを回避でき、薄膜トランジスタの数を減少させる有益な効果を有する。

以上をまとめると、本発明は、既に好ましい実施例で以上のように開示されているが、上記好ましい実施例は本発明を限定するためのものではなく、当業者であれば、本発明の主旨及び範囲から逸脱することなく、様々な変更及び改良を行うことができるため、本発明の保護範囲は、特許請求の範囲によって定められる範囲を基準とする。

１０１ プルアップ制御モジュール
１０２ プルアップモジュール
１０３ プルダウン維持モジュール
１０４ ブートストラップコンデンサモジュール
１０５ ダウンロードモジュール

Claims (12)

1. ＧＯＡ駆動回路であって、
   複数のカスケード接続されたＧＯＡユニットを含み、第Ｎ段ＧＯＡユニットが表示領域の第Ｎ段水平走査線Ｇｎにゲート駆動信号を出力し、前記第Ｎ段ＧＯＡユニットはプルアップモジュール、プルアップ制御モジュール、プルダウン維持モジュール、ダウンロードモジュール及びブートストラップコンデンサモジュールを含み、前記プルアップモジュール、プルダウン維持モジュール及びブートストラップコンデンサモジュールがいずれも、それぞれ第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎに電気的に接続され、前記プルアップ制御モジュール及びダウンロードモジュールが第Ｎ段ゲート信号点Ｑｎに接続され、
   前記プルダウン維持モジュールは、第１の薄膜トランジスタ、第２の薄膜トランジスタ、第３の薄膜トランジスタ、第４の薄膜トランジスタ、第５の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ及び第１０の薄膜トランジスタを含み、前記第１の薄膜トランジスタのゲート及びドレインが第２の薄膜トランジスタのドレインに接続されると共に、第Ｎ段低周波クロック信号ＬＣｎが入力され、前記第１の薄膜トランジスタのソースと、第２の薄膜トランジスタのゲートと、第４の薄膜トランジスタのドレインとが接続され、前記第２の薄膜トランジスタのソース、第３の薄膜トランジスタのドレイン、第５の薄膜トランジスタのゲート及び第７の薄膜トランジスタのゲートが第Ｎ段共通ノードＰｎに接続され、前記第７の薄膜トランジスタのドレイン及び第８の薄膜トランジスタのドレインが第Ｎ段ゲート信号点Ｑｎに接続され、前記第５の薄膜トランジスタのドレイン及び前記第１０の薄膜トランジスタのドレインが前記第Ｎ段水平走査線に接続され、前記第３の薄膜トランジスタ、第４の薄膜トランジスタ、第５の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ及び第１０の薄膜トランジスタのソースが基準低電圧源に接続されて基準低電圧が入力され、
   前記第８の薄膜トランジスタ及び第１０の薄膜トランジスタのゲートが接続されると共に、第Ｎ＋１段共通ノードＰｎ＋１に接続され、前記第Ｎ段ＧＯＡユニットに入力される第Ｎ段低周波クロック信号ＬＣｎと、第Ｎ＋１段ＧＯＡユニットに入力される第Ｎ＋１段低周波クロック信号ＬＣｎ＋１とは周波数が同じで、位相が逆になる、ＧＯＡ駆動回路。
2. 前記プルダウン維持モジュールは、さらに第６の薄膜トランジスタ及び第９の薄膜トランジスタを含み、前記ダウンロードモジュールは、第１１の薄膜トランジスタを含み、前記第６の薄膜トランジスタ及び前記第９の薄膜トランジスタのドレインがそれぞれ前記第１１の薄膜トランジスタのソースに接続され、前記第６の薄膜トランジスタのゲートが前記第Ｎ段共通ノードＰｎに接続され、前記第９の薄膜トランジスタのゲートが第Ｎ＋１段共通ノードＰｎ＋１に接続され、前記第１１の薄膜トランジスタのドレインに第１の高周波クロック信号が入力され、前記第１１の薄膜トランジスタのゲートが第Ｎ段ゲート信号点Ｑｎに接続される請求項１に記載のＧＯＡ駆動回路。
3. 前記プルアップ制御モジュールは、第１３の薄膜トランジスタ、第１４の薄膜トランジスタ及び第１５の薄膜トランジスタを含み、前記第１３の薄膜トランジスタのゲートが前記第１４の薄膜トランジスタのゲートに接続されると共に、第２の高周波クロック信号ＸＣＫが入力され、第１３の薄膜トランジスタのソースと、第１４の薄膜トランジスタのドレインと、第１５の薄膜トランジスタのドレインとが接続され、第１５の薄膜トランジスタのソースが前記第５の薄膜トランジスタのドレイン及び第９の薄膜トランジスタのドレインに接続され、第１４の薄膜トランジスタのソースが第Ｎ段ゲート信号点Ｑｎに接続される請求項２に記載のＧＯＡ駆動回路。
4. 前記プルダウン維持モジュールは、さらに第１６の薄膜トランジスタを含み、前記第１６の薄膜トランジスタのドレインが前記第Ｎ段共通ノードＰｎに接続され、前記第１６の薄膜トランジスタのゲートが基準低電圧源に接続されて基準低電圧が入力され、前記第１６の薄膜トランジスタのゲートが第Ｎ＋１段ゲート信号点Ｑｎ＋１に接続される請求項３に記載のＧＯＡ駆動回路。
5. 前記基準低電圧は、第１の基準低電圧ＶＳＳ１及び第２の基準低電圧ＶＳＳ２を含み、
   前記第３の薄膜トランジスタのソース及び第１６の薄膜トランジスタのソースに前記第２の基準低電圧ＶＳＳ２が入力され、前記第７の薄膜トランジスタ、第６の薄膜トランジスタ、第５の薄膜トランジスタ、第８の薄膜トランジスタ、第９の薄膜トランジスタ及び第１０の薄膜トランジスタのソースに前記第１の基準低電圧が入力され、前記第２の基準低電圧の電圧値が前記第１の基準低電圧の電圧値より小さい請求項４に記載のＧＯＡ駆動回路。
6. 前記プルアップモジュールは、第１２の薄膜トランジスタを含み、前記第１２の薄膜トランジスタのドレインに第１のハイレベル信号が入力され、前記第１２の薄膜トランジスタのソースが前記第Ｎ段水平走査線に接続され、前記第１２の薄膜トランジスタのゲートが前記第Ｎ段ゲート信号点に接続される請求項３に記載のＧＯＡ駆動回路。
7. 前記第１の高周波クロック信号と前記第２の高周波クロック信号とは逆相である請求項３に記載のＧＯＡ駆動回路。
8. 前記第１の高周波クロック信号及び第２の高周波クロック信号は、それぞれ第１の共通金属線及び第２の共通金属線を介して入力される請求項７に記載のＧＯＡ駆動回路。
9. 前記ブートストラップコンデンサモジュールは、ブートストラップコンデンサを含み、前記ブートストラップコンデンサの一端が前記第Ｎ段ゲート信号点Ｑｎに接続され、前記ブートストラップコンデンサの他端が前記第Ｎ段水平走査線Ｇｎに接続される、請求項１に記載のＧＯＡ駆動回路。
10. ＧＯＡ駆動回路であって、
    複数のカスケード接続されたＧＯＡユニットを含み、第Ｎ段ＧＯＡユニットが表示領域の第Ｎ段水平走査線Ｇｎにゲート駆動信号を出力し、該第Ｎ段ＧＯＡユニットはプルアップモジュール、プルアップ制御モジュール、プルダウン維持モジュール、ダウンロードモジュール及びブートストラップコンデンサモジュールを含み、前記プルアップモジュール、プルダウン維持モジュール及びブートストラップコンデンサモジュールがいずれも、それぞれ第Ｎ段ゲート信号点Ｑｎと第Ｎ段水平走査線Ｇｎに電気的に接続され、前記プルアップ制御モジュール及びダウンロードモジュールが第Ｎ段ゲート信号点Ｑｎに接続され、
    前記プルダウン維持モジュールは、第１の薄膜トランジスタ、第２の薄膜トランジスタ、第３の薄膜トランジスタ、第４の薄膜トランジスタ、第５の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ及び第１０の薄膜トランジスタを含み、前記第１の薄膜トランジスタのゲート及びドレインが第２の薄膜トランジスタのドレインに接続されると共に、第Ｎ段低周波クロック信号ＬＣｎが入力され、前記第１の薄膜トランジスタのソースと、第２の薄膜トランジスタのゲートと、第４の薄膜トランジスタのドレインとが接続され、前記第２の薄膜トランジスタのソース、第３の薄膜トランジスタのドレイン、第５の薄膜トランジスタのゲート及び第７の薄膜トランジスタのゲートが第Ｎ段共通ノードＰｎに接続され、前記第７の薄膜トランジスタのドレイン及び第８の薄膜トランジスタのドレインが第Ｎ段ゲート信号点Ｑｎに接続され、前記第５の薄膜トランジスタのドレイン及び前記第１０の薄膜トランジスタのドレインが前記第Ｎ段水平走査線に接続され、前記第３の薄膜トランジスタ、第４の薄膜トランジスタ、第５の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ及び第１０の薄膜トランジスタのソースが基準低電圧源に接続されて基準低電圧が入力され、
    前記第８の薄膜トランジスタ及び第１０の薄膜トランジスタのゲートが接続されると共に、第Ｎ＋１段共通ノードＰｎ＋１に接続され、前記第Ｎ段ＧＯＡユニットに入力される第Ｎ段低周波クロック信号ＬＣｎと、第Ｎ＋１段ＧＯＡユニットに入力される第Ｎ＋１段低周波クロック信号ＬＣｎ＋１とは周波数が同じで、位相が逆になり、
    前記プルダウン維持モジュールは、さらに第６の薄膜トランジスタ及び第９の薄膜トランジスタを含み、前記ダウンロードモジュールは、第１１の薄膜トランジスタを含み、前記第６の薄膜トランジスタ及び前記第９の薄膜トランジスタのドレインがそれぞれ前記第１１の薄膜トランジスタのソースに接続され、前記第６の薄膜トランジスタのゲートが前記第Ｎ段共通ノードＰｎに接続され、前記第９の薄膜トランジスタのゲートが第Ｎ＋１段共通ノードＰｎ＋１に接続され、前記第１１の薄膜トランジスタのドレインに第１の高周波クロック信号が入力され、前記第１１の薄膜トランジスタのゲートが第Ｎ段ゲート信号点Ｑｎに接続され、
    前記プルアップ制御モジュールは、第１３の薄膜トランジスタ、第１４の薄膜トランジスタ及び第１５の薄膜トランジスタを含み、前記第１３の薄膜トランジスタのゲートが前記第１４の薄膜トランジスタのゲートに接続されると共に、第２の高周波クロック信号ＸＣＫが入力され、第１３の薄膜トランジスタのソースと、第１４の薄膜トランジスタのドレインと、第１５の薄膜トランジスタのドレインとが接続され、第１５の薄膜トランジスタのソースが前記第５の薄膜トランジスタのドレイン及び第９の薄膜トランジスタのドレインに接続され、第１４の薄膜トランジスタのソースが第Ｎ段ゲート信号点Ｑｎに接続され、
    前記プルダウン維持モジュールは、さらに第１６の薄膜トランジスタを含み、前記第１６の薄膜トランジスタのドレインが前記第Ｎ段共通ノードＰｎに接続され、前記第１６の薄膜トランジスタのゲートが基準低電圧源に接続されて基準低電圧が入力され、前記第１６の薄膜トランジスタのゲートが第Ｎ＋１段ゲート信号点Ｑｎ＋１に接続され、
    前記基準低電圧は、第１の基準低電圧ＶＳＳ１及び第２の基準低電圧ＶＳＳ２を含み、
    前記第３の薄膜トランジスタのソース及び第１６の薄膜トランジスタのソースに前記第２の基準低電圧ＶＳＳ２が入力され、前記第７の薄膜トランジスタ、第６の薄膜トランジスタ、第５の薄膜トランジスタ、第８の薄膜トランジスタ、第９の薄膜トランジスタ及び第１０の薄膜トランジスタのソースに前記第１の基準低電圧が入力され、前記第２の基準低電圧の電圧値が前記第１の基準低電圧の電圧値より小さく、
    前記プルアップモジュールは、第１２の薄膜トランジスタを含み、前記第１２の薄膜トランジスタのドレインに第１のハイレベル信号が入力され、前記第１２の薄膜トランジスタのソースが前記第Ｎ段水平走査線に接続され、前記第１２の薄膜トランジスタのゲートが前記第Ｎ段ゲート信号点に接続され、
    前記第１の高周波クロック信号と前記第２の高周波クロック信号とは逆相であり、
    前記第１の高周波クロック信号及び前記第２の高周波クロック信号がそれぞれ第１の共通金属線及び第２の共通金属線を介して入力され、
    前記ブートストラップコンデンサモジュールは、ブートストラップコンデンサを含み、前記ブートストラップコンデンサの一端が前記第Ｎ段ゲート信号点Ｑｎに接続され、前記ブートストラップコンデンサの他端が前記第Ｎ段水平走査線Ｇｎに接続される、ＧＯＡ駆動回路。
11. 請求項１に記載のＧＯＡ駆動回路を含む液晶表示装置。
12. 請求項１０に記載のＧＯＡ駆動回路を含む液晶表示装置。

Images