CN105845098B - 移位寄存器单元及驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路及显示装置，涉及显示技术领域，能够大幅度的降低模型中薄膜晶体管元件的偏压作用时间，降低薄膜晶体管电学特性的变化，提高整个面板在高信赖性测试条件下的长期稳定性。移位寄存器单元，包括：第一输入单元、第二输入单元、第一复位单元、第二复位单元、第一输出单元、第二输出单元、第一上拉单元、第二上拉单元、第一下拉单元、第二下拉单元。本发明的实施例用于显示器制造。

Description

移位寄存器单元及驱动方法、栅极驱动电路及显示装置

技术领域

本发明的实施例涉及显示技术领域，尤其涉及一种移位寄存器单元及驱动方法、栅极驱动电路及显示装置。

背景技术

近些年来液晶显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(英文全称：Gate Driver on Array，中文：阵列基板行驱动)的技术量产化的实现。利用GOA技术将栅极开关电路集成在液晶显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路或栅极驱动电路等等。

其中，移位寄存器电路包括若干个移位寄存器单元，每一移位寄存器单元对应一条栅线，具体的每一移位寄存器单元的输出端连接一条栅线；且一移位寄存器单元的输出端连接下一移位寄存器单元的输入端。如图1所示，现有薄膜晶体管移位寄存器模型中，VGH为高电平，并且仅在一帧将近结束的位置跳变成低电平，下一帧开始后恢复高电平，VGH处于高电平的作用周期大于95％，这样导致模型中的M5，M9，M10，M11长时间处于高偏压作用中，从而导致这四个薄膜晶体管的电学特性发生变化，降低显示器的使用寿命，同时也很难满足高信赖性的测试条件。

发明内容

本发明的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路及显示装置，能够大幅度的降低模型中薄膜晶体管元件的偏压作用时间，降低薄膜晶体管电学特性的变化，提高整个面板在高信赖性测试条件下的长期稳定性。

第一方面，提供一种移位寄存器单元，包括：第一输入单元、第二输入单元、第一复位单元、第二复位单元、第一输出单元、第二输出单元、第一上拉单元、第二上拉单元、第一下拉单元、第二下拉单元；

其中所述第一输入单元连接第一输入端和第一节点，用于在第一输入端的第一输入信号的控制下将所述第一输入信号输出至所述第一节点；

所述第一复位单元连接第一复位端、第一节点和参考电平端，用于在所述第一复位端的控制下将所述参考电平端的电压输出至所述第一节点；

所述第一输出单元连接第一时钟信号端、所述第一节点、第一输出端，用于在所述第一节点的控制下将所述第一时钟信号端的第一时钟信号输出至所述第一输出端；

所述第一上拉单元连接第一电平端、第二节点和第三节点，用于在所述第一电平端的控制下将所述第一电平端的电压输出至所述第二节点和所述第三节点；

所述第一下拉单元连接第一节点、第二节点、第三节点、第四节点、第五节点、第六节点和所述参考电平端，用于在所述第六节点的控制下将所述参考电平端的电压输出至所述第一节点，在所述第四节点的控制下将所述参考电平端的电压输出至所述第二节点，在所述第一节点的控制下将所述参考电平端的电压输出至所述第二节点，在所述第四节点的控制下将所述参考电平端的电压输出至所述第三节点，在所述第一节点的控制下将所述参考电平端的电压输出至所述第三节点，用于在所述第三节点的控制下将所述参考电压端的电压输出至所述第一节点，在所述第三节点的控制下将所述参考电压端的电压输出至所述第一输出端，在所述第六节点的控制下将所述参考电平端的电压输出至所述第一输出端；

其中，所述第二输入单元连接第二输入端和第四节点，用于在第二输入端的第二输入信号的控制下将所述第二输入信号输出至所述第四节点；

所述第二复位单元连接第二复位端、第四节点和参考电平端，用于在所述第二复位端的控制下将所述参考电平端的电压输出至所述第四节点；

所述第二输出单元连接第二时钟信号端、所述第四节点、第二输出端，用于在所述第四节点的控制下将所述第二时钟信号端的第二时钟信号输出至所述第二输出端；

所述第二上拉单元连接第二电平端、第五节点和第六节点，用于在所述第二电平端的控制下将所述第二电平端的电压输出至所述第五节点和所述第六节点；

所述第二下拉单元连接第一节点、第二节点、第三节点、第四节点、第五节点、第六节点和所述参考电平端，用于在所述第六节点的控制下将所述参考电平端的电压输出至所述第四节点，在所述第四节点的控制下将所述参考电平端的电压输出至所述第五节点，在所述第一节点的控制下将所述参考电平端的电压输出至所述第五节点，在所述第四节点的控制下将所述参考电平端的电压输出至所述第六节点，在所述第一节点的控制下将所述参考电平端的电压输出至所述第六节点，用于在所述第三节点的控制下将所述参考电压端的电压输出至所述第四节点，在所述第三节点的控制下将所述参考电压端的电压输出至所述第二输出端，在所述第六节点的控制下将所述参考电平端的电压输出至所述第二输出端；

其中，所述第一电平端和第二电平端交替输出高电平。

可选的，所述第一输入单元包含第一晶体管，所述第一晶体管的栅极连接所述第一晶体管的源极以及所述第一输入端，所述第一晶体管的漏极连接所述第一节点。

可选的，第一复位单元包含第二晶体管，所述第二晶体管的栅极连接所述第一复位端，所述第二晶体管的源极连接所述第一节点，所述第二晶体管的漏极连接所述参考电平端。

可选的，所述第一输出端包括第一电容、第三晶体管；

所述第一电容的第一端连接所述第一节点，所述第一电容的第二端连接所述第一输出端；

所述第三晶体管的栅极连接所述第一节点，所述第三晶体管的源极连接所述第一时钟信号端，所述第三晶体管的漏极连接所述第一输出端。

可选的，所述第一上拉单元包括第五晶体管、第九晶体管；所述第五晶体管的栅极连接所述第九晶体管的漏极，所述第五晶体管的源极连接所述第一电平端，所述第五晶体管的漏极连接所述第三节点，所述第九晶体管的栅极连接所述第九晶体管的源极以及所述第一电平端，所述第九晶体管的漏极连接所述第二节点。

可选的，所述第一下拉单元包括：第四晶体管、第六晶体管、第七晶体管、第八晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管；

所述第四晶体管的栅极连接所述第六节点，所述第四晶体管的源极连接所述第一节点，所述第四晶体管的漏极连接所述参考电平端；

所述第六晶体管的栅极连接所述第四节点，所述第六晶体管的源极连接所述第二节点，所述第六晶体管的漏极连接所述参考电平端；

所述第七晶体管的栅极连接所述第一节点，所述第七晶体管的源极连接所述第二节点，所述第七晶体管的漏极连接所述参考电平端；

所述第八晶体管的栅极连接所述第四节点，所述第八晶体管的源极连接所述第三节点，所述第八晶体管的漏极连接所述参考电平端；

所述第十晶体管的栅极连接所述第一节点，所述第十晶体管的源极连接所述第三节点，所述第十晶体管的漏极连接所述参考电平端；

所述第十一晶体管的栅极连接所述第三节点，所述第十一晶体管的源极连接所述第一节点，所述第十一晶体管的漏极连接所述参考电平端；

所述第十二晶体管的栅极连接所述第三节点，所述第十二晶体管的源极连接所述第一输出端，所述第十二晶体管的漏极连接所述参考电平端；

所述第十三晶体管的栅极连接所述第六节点，所述第十三晶体管的源极连接所述第一输出端，所述第十三晶体管的漏极连接所述参考电平端。

可选的，所述第二输入单元包含第十四晶体管；所述第十四晶体管的栅极连接所述第十四晶体管的源极以及所述第二输入端，所述第十四晶体管的漏极连接所述第四节点。

可选的，第二复位单元包含第十五晶体管；

所述第十五晶体管的栅极连接所述第二复位端，所述第十五晶体管的源极连接所述第四节点，所述第十五晶体管的漏极连接所述参考电平端。

可选的，所述第二输出端包括第二电容、第十六晶体管；

所述第二电容的第一端连接所述第四节点，所述第二电容的第二端连接所述第二输出端；

所述第十六晶体管的栅极连接所述第四节点，所述第十六晶体管的源极连接所述第二时钟信号端，所述第十六晶体管的漏极连接所述第二输出端。

可选的，所述第二上拉单元包括第十八晶体管、第二十二晶体管；

所述第十八晶体管的栅极连接所述第二十二体管的漏极，所述第十八晶体管的源极连接所述第二电平端，所述第十八晶体管的漏极连接所述第六节点，所述第二十二晶体管的栅极连接所述第二十二晶体管的源极以及所述第二电平端，所述第二十二晶体管的漏极连接所述第五节点。

可选的，所述第二下拉单元包括：第十七晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十三晶体管、第二十四晶体管、第二十五晶体管、第二十六晶体管；

所述第十七晶体管的栅极连接所述第六节点，所述第十七晶体管的源极连接所述第四节点，所述第十七晶体管的漏极连接所述参考电平端；

所述第十九晶体管的栅极连接所述第四节点，所述第十九晶体管的源极连接所述第五节点，所述第十九晶体管的漏极连接所述参考电平端；

所述第二十晶体管的栅极连接所述第一节点，所述第二十晶体管的源极连接所述第五节点，所述第二十晶体管的漏极连接所述参考电平端；

所述第二十一晶体管的栅极连接所述第四节点，所述第二十一晶体管的源极连接所述第六节点，所述第二十一晶体管的漏极连接所述参考电平端；

所述第二十三晶体管的栅极连接所述第一节点，所述第二十三晶体管的源极连接所述第六节点，所述第二十三晶体管的漏极连接所述参考电平端；

所述第二十四晶体管的栅极连接所述第三节点，所述第二十四晶体管的源极连接所述第四节点，所述第二十四晶体管的漏极连接所述参考电平端；

所述第二十五晶体管的栅极连接所述第三节点，所述第二十五晶体管的源极连接所述第二输出端，所述第二十五晶体管的漏极连接所述参考电平端；

所述第二十六晶体管的栅极连接所述第六节点，所述第二十六晶体管的源极连接所述第二输出端，所述第二十六晶体管的漏极连接所述参考电平端。

可选的，所述第一时钟信号和所述第二时钟信号的相位差为180°。

第二方面，提供一种栅极驱动电路，包括级联的多个上述的任一移位寄存器单元。

第三方面，提供一种显示装置，包括上述的栅极驱动电路。

第四方面，提供一种上述任一移位寄存器单元的驱动方法，包括：

第一阶段，第一输入信号为高电平，第一时钟信号为低电平，第一电平端为高电平，第二输入信号为低电平，第二时钟信号为高电平，第二电平端低电平，第一复位信号端为低电平、第二复位信号端为低电平；

第一输入信号控制所述第一输入单元将所述第一输入信号输出至所述第一节点；所述第一电平端控制所述第一上拉单元将所述第一电平端的电压输出至所述第二节点和所述第三节点；所述第一下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第一输出单元存储所述第一节点的电压；

第二阶段，第一输入信号为低电平，第一时钟信号为高电平，第一电平端为高电平，第二输入信号为高电平，第二时钟信号为低电平，第二电平端低电平，第一复位信号端为低电平、第二复位信号端为低电平；

第一输出单元在所述第一节点的电压控制下将所述第一时钟信号输出至所述第一输出端；所述第二输入信号控制所述第二输入单元将所述第二输入信号输出至所述第四节点；所述第一电平端控制所述第一上拉单元将所述第一电平端的电压输出至所述第二节点和所述第三节点；所述第一下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第一下拉单元在所述第四节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第四节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第二输出单元存储所述第四节点的电压；

第三阶段，第一输入信号为低电平，第一时钟信号为低电平，第一电平端为高电平，第二输入信号为低电平，第二时钟信号为高电平，第二电平端低电平，第一复位信号端为高电平、第二复位信号端为低电平；

第二输出单元在所述第四节点的电压控制下将所述第二时钟信号输出至所述第二输出端，所述第一复位信号端控制所述第一复位单元将所述参考电平端的电压输出至所述第一节点；所述第一电平端控制所述第一上拉单元将所述第一电平端的电压输出至所述第二节点和所述第三节点；第三节点控制所述第一下拉单元将所述参考电平端的电压传输至所述第一节点和所述第一输出端；第三节点控制所述第二下拉单元将所述参考电平端的电压传输至所述第四节点和所述第二输出端；

第四阶段，第一输入信号为低电平，第一时钟信号为高电平，第一电平端为高电平，第二输入信号为低电平，第二时钟信号为低电平，第二电平端低电平，第一复位信号端为低电平、第二复位信号端为高电平；

所述第二复位信号端控制所述第二复位单元将所述参考电平端的电压输出至所述第四节点；所述第一电平端控制所述第一上拉单元将所述第一电平端的电压输出至所述第二节点和所述第三节点；所述第一下拉单元在所述第三节点的控制下将所述参考电平端的电压输出至所述第一节点和所述第一输出端；所述第二下拉单元在所述第三节点的控制下将所述参考电平端的电压输出至所述第四节点和所述第二输出端。

第五方面，提供一种上述任一移位寄存器单元的驱动方法，包括：

第一阶段，第一输入信号为高电平，第一时钟信号为低电平，第一电平端为低电平，第二输入信号为低电平，第二时钟信号为高电平，第二电平端高电平，第一复位信号端为低电平、第二复位信号端为低电平；

第一输入信号控制所述第一输入单元将所述第一输入信号输出至所述第一节点；所述第二电平端控制所述第二上拉单元将所述第二电平端的电压输出至所述第五节点和所述第六节点；所述第一下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第一输出单元存储所述第一节点的电压；

第二阶段，第一输入信号为低电平，第一时钟信号为高电平，第一电平端为低电平，第二输入信号为高电平，第二时钟信号为低电平，第二电平端高电平，第一复位信号端为低电平、第二复位信号端为低电平；

第一输出单元在所述第一节点的电压控制下将所述第一时钟信号输出至所述第一输出端；所述第二输入信号控制所述第二输入单元将所述第二输入信号输出至所述第四节点；所述第二电平端控制所述第二上拉单元将所述第二电平端的电压输出至所述第五节点和所述第六节点；所述第一下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第一下拉单元在所述第四节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第四节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第二输出单元存储所述第四节点的电压；

第三阶段，第一输入信号为低电平，第一时钟信号为低电平，第一电平端为低电平，第二输入信号为低电平，第二时钟信号为高电平，第二电平端高电平，第一复位信号端为高电平、第二复位信号端为低电平；

第二输出单元在所述第四节点的电压控制下将所述第二时钟信号输出至所述第二输出端，所述第一复位信号端控制所述第一复位单元将所述参考电平端的电压输出至所述第一节点；所述第二电平端控制所述第二上拉单元将所述第二电平端的电压输出至所述第五节点和所述第六节点；第六节点控制所述第一下拉单元将所述参考电平端的电压传输至所述第一节点和所述第一输出端；第六节点控制所述第二下拉单元将所述参考电平端的电压传输至所述第四节点和所述第二输出端；

第四阶段，第一输入信号为低电平，第一时钟信号为高电平，第一电平端为低电平，第二输入信号为低电平，第二时钟信号为低电平，第二电平端高电平，第一复位信号端为低电平、第二复位信号端为高电平；

所述第二复位信号端控制所述第二复位单元将所述参考电平端的电压输出至所述第四节点；所述第二电平端控制所述第二上拉单元将所述第二电平端的电压输出至所述第五节点和所述第六节点；所述第一下拉单元在所述第六节点的控制下将所述参考电平端的电压输出至所述第一节点和所述第一输出端；所述第二下拉单元在所述第六节点的控制下将所述参考电平端的电压输出至所述第四节点和所述第二输出端。

其中，在上述方案中，各个单元包含晶体管，由于第一电平端和第二电平端交替输出高电平，因此可以避免第一上拉单元、第二上拉单元、第一下拉单元、第二下拉单元中的晶体管长期工作在稳定的电压下，降低模型中晶体管元件的偏压作用时间，占空比降低到50％以内，这样可以明显的降低晶体管电学特性的变化，提高整个面板在高信赖性测试条件下的长期稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术的实施例提供的一种移位寄存器单元的示意性结构图；

图2为本发明的实施例提供的一种移位寄存器单元的示意性结构图；

图3为本发明的另一实施例提供的一种移位寄存器单元的示意性结构图；

图4为本发明的实施例提供的一种栅极驱动电路的示意性结构图；

图5为本发明实施例提供的移位寄存器单元的各个信号端的时序信号状态示意图；

图6为本发明另一实施例提供的移位寄存器单元的各个信号端的时序信号状态示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中源极称为第一端，漏极称为第二端。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

参照图2所示，本发明的实施例提供一种移位寄存器单元，包括：第一输入单元11、第二输入单元12、第一复位单元13、第二复位单元14、第一输出单元15、第二输出单元16、第一上拉单元17、第二上拉单元18、第一下拉单元19、第二下拉单元20；

所述第一输入单元11连接第一输入端Input1和第一节点PU1，用于在第一输入端Input1的第一输入信号的控制下将所述第一输入信号输出至所述第一节点PU1；

所述第一复位单元13连接第一复位端RESET1、第一节点PU1和参考电平端VGL，用于在所述第一复位端RESET1的控制下将所述参考电平端VGL的电压输出至所述第一节点PU1；

所述第一输出单元15连接第一时钟信号端CLK1、所述第一节点PU1、第一输出端OUT1，用于在所述第一节点PU1的控制下将所述第一时钟信号端CLK1的第一时钟信号输出至所述第一输出端OUT1；

所述第一上拉单元17连接第一电平端VGH1、第二节点PD_CN1和第三节点PD1，用于在所述第一电平端VGH1的控制下将所述第一电平端VGH1的电压输出至所述第二节点PD_CN1和所述第三节点PD1；

所述第一下拉单元19连接第一节点PU1、第二节点PD_CN1、第三节点PD1、第四节点PU2、第五节点PD_CN2、第六节点PD2和所述参考电平端VGL，用于在所述第六节点PD2的控制下将所述参考电平端VGL的电压输出至所述第一节点PU1，在所述第四节点PU2的控制下将所述参考电平端VGL的电压输出至所述第二节点PD_CN1，在所述第一节点PU1的控制下将所述参考电平端VGL的电压输出至所述第二节点PD_CN1，在所述第四节点PU2的控制下将所述参考电平端VGL的电压输出至所述第三节点PD1，在所述第一节点PU1的控制下将所述参考电平端VGL的电压输出至所述第三节点PD1，用于在所述第三节点PD1的控制下将所述参考电压端VGL的电压输出至所述第一节点PU1，在所述第三节点PD1的控制下将所述参考电压端VGL的电压输出至所述第一输出端OUT1，在所述第六节点PD2的控制下将所述参考电平端VGL的电压输出至所述第一输出端OUT1；

其中，所述第二输入单元12连接第二输入端Input2和第四节点PU2，用于在第二输入端Input2的第二输入信号的控制下将所述第二输入信号输出至所述第四节点PU2；

所述第二复位单元14连接第二复位端RESET2、第四节点PU2和参考电平端VGL，用于在所述第二复位端RESET2的控制下将所述参考电平端VGL的电压输出至所述第四节点PU2；

所述第二输出单元16连接第二时钟信号端CLK2、所述第四节点PU2、第二输出端OUT2，用于在所述第四节点PU2的控制下将所述第二时钟信号端CLK2的第二时钟信号输出至所述第二输出端OUT2；

所述第二上拉单元18连接第二电平端VGH2、第五节点PD_CN2和第六节点PD2，用于在所述第二电平端VGH2的控制下将所述第二电平端VGH2的电压输出至所述第五节点PD_CN2和所述第六节点PD2；

所述第二下拉单元20连接第一节点PU1、第二节点PD_CN1、第三节点PD1、第四节点PU2、第五节点PD_CN2、第六节点PD2和所述参考电平端VGL，用于在所述第六节点PD2的控制下将所述参考电平端VGL的电压输出至所述第四节点PU2，在所述第四节点PU2的控制下将所述参考电平端VGL的电压输出至所述第五节点PD_CN2，在所述第一节点PU1的控制下将所述参考电平端VGL的电压输出至所述第五节点PD_CN2，在所述第四节点PU2的控制下将所述参考电平端VGL的电压输出至所述第六节点PD2，在所述第一节点PU1的控制下将所述参考电平端VGL的电压输出至所述第六节点PD2，用于在所述第三节点PD1的控制下将所述参考电压端VGL的电压输出至所述第四节点PU2，在所述第三节点PD1的控制下将所述参考电压端VGL的电压输出至所述第二输出端OUT2，在所述第六节点PD2的控制下将所述参考电平端VGL的电压输出至所述第二输出端OUT2；

其中，所述第一电平端VGH1和第二电平端VGH2交替输出高电平。

其中，在上述方案中，各个单元包含晶体管，由于第一电平端和第二电平端交替输出高电平，因此可以避免第一上拉单元、第二上拉单元、第一下拉单元、第二下拉单元中的晶体管长期工作在稳定的电压下，降低模型中晶体管元件的偏压作用时间，占空比降低到50％以内，这样可以明显的降低晶体管电学特性的变化，提高整个面板在高信赖性测试条件下的长期稳定性。

具体的参照图3所示，本发明的实施例提供一种移位寄存器单元，供一种移位寄存器单元，包括：包括：第一输入单元11、第二输入单元12、第一复位单元13、第二复位单元14、第一输出单元15、第二输出单元16、第一上拉单元17、第二上拉单元18、第一下拉单元19、第二下拉单元20；

其中，所述第一输入单元11包含第一晶体管M1，所述第一晶体管M1的栅极连接所述第一晶体管M1的源极以及所述第一输入端Input1，所述第一晶体管M1的漏极连接所述第一节点PU1。

第一复位单元13包含第二晶体管M2，所述第二晶体管M2的栅极连接所述第一复位端RESET1，所述第二晶体管M2的源极连接所述第一节点PU1，所述第二晶体管M2的漏极连接所述参考电平端VGL。

所述第一输出端15包括第一电容C1、第三晶体管M3；

所述第一电容C1的第一端连接所述第一节点PU1，所述第一电容C1的第二端连接所述第一输出端OUT1；

所述第三晶体管M1的栅极连接所述第一节点PU1，所述第三晶体管M3的源极连接所述第一时钟信号端CLK1，所述第三晶体管M3的漏极连接所述第一输出端OUT1。

所述第一上拉单元17包括第五晶体管M5、第九晶体管M9；所述第五晶体管M5的栅极连接所述第九晶体管M9的漏极，所述第五晶体管M5的源极连接所述第一电平端VGH1，所述第五晶体管M5的漏极连接所述第三节点PD1，所述第九晶体管M9的栅极连接所述第九晶体管M9的源极以及所述第一电平端VGH1，所述第九晶体管M9的漏极连接所述第二节点PD_CN1。

所述第一下拉单元19包括：第四晶体管M4、第六晶体管M6、第七晶体管M7、第八晶体管M8、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13；

所述第四晶体管M4的栅极连接所述第六节点PD2，所述第四晶体管M4的源极连接所述第一节点PU1，所述第四晶体管M4的漏极连接所述参考电平端VGL；

所述第六晶体管M6的栅极连接所述第四节点PU2，所述第六晶体管M6的源极连接所述第二节点PD_CN1，所述第六晶体管M6的漏极连接所述参考电平端VGL；

所述第七晶体管M7的栅极连接所述第一节点PU1，所述第七晶体管M7的源极连接所述第二节点PD_CN1，所述第七晶体管M7的漏极连接所述参考电平端VGL；

所述第八晶体管M8的栅极连接所述第四节点PU2，所述第八晶体管M8的源极连接所述第三节点PD1，所述第八晶体管M8的漏极连接所述参考电平端VGL；

所述第十晶体管M10的栅极连接所述第一节点PU1，所述第十晶体管M10的源极连接所述第三节点PD1，所述第十晶体管M10的漏极连接所述参考电平端VGL；

所述第十一晶体管M11的栅极连接所述第三节点PD1，所述第十一晶体管M11的源极连接所述第一节点PU1，所述第十一晶体管M11的漏极连接所述参考电平端VGL；

所述第十二晶体管M12的栅极连接所述第三节点PD1，所述第十二晶体管M12的源极连接所述第一输出端OUT1，所述第十二晶体管M12的漏极连接所述参考电平端VGL；

所述第十三晶体管M13的栅极连接所述第六节点PD2，所述第十三晶体管M13的源极连接所述第一输出端OUT1，所述第十三晶体管M13的漏极连接所述参考电平端VGL。

所述第二输入单元12包含第十四晶体管M14；所述第十四晶体管M14的栅极连接所述第十四晶体管M14的源极以及所述第二输入端OUT2，所述第十四晶体管M14的漏极连接所述第四节点PU2。

第二复位单元14包含第十五晶体管M15；

所述第十五晶体管M15的栅极连接所述第二复位端RESET2，所述第十五晶体管M15的源极连接所述第四节点PU2，所述第十五晶体管M15的漏极连接所述参考电平端VGL。

所述第二输出端16包括第二电容C2、第十六晶体管M16；

所述第二电容C2的第一端连接所述第四节点PU2，所述第二电容C2的第二端连接所述第二输出端OUT2；

所述第十六晶体管M16的栅极连接所述第四节点PU2，所述第十六晶体管M16的源极连接所述第二时钟信号端CLK2，所述第十六晶体管M16的漏极连接所述第二输出端OUT2。

所述第二上拉单元18包括第十八晶体管M18、第二十二晶体管M22；

所述第十八晶体管M18的栅极连接所述第二十二体管M22的漏极，所述第十八晶体管M18的源极连接所述第二电平端VGH2，所述第十八晶体管M18的漏极连接所述第六节点PD2，所述第二十二晶体管M22的栅极连接所述第二十二晶体管M22的源极以及所述第二电平端VGH2，所述第二十二晶体管M22的漏极连接所述第五节点PD_CN2。

所述第二下拉单元20包括：第十七晶体管M17、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十三晶体管M23、第二十四晶体管M24、第二十五晶体管M25、第二十六晶体管M26；

所述第十七晶体管M17的栅极连接所述第六节点PD2，所述第十七晶体管M17的源极连接所述第四节点PU1，所述第十七晶体管M17的漏极连接所述参考电平端VGL；

所述第十九晶体管M19的栅极连接所述第四节点PU1，所述第十九晶体管M19的源极连接所述第五节点PD_CN2，所述第十九晶体管M19的漏极连接所述参考电平端VGL；

所述第二十晶体管M20的栅极连接所述第一节点PU1，所述第二十晶体管M20的源极连接所述第五节点PD_CN2，所述第二十晶体管M20的漏极连接所述参考电平端VGL；

所述第二十一晶体管M21的栅极连接所述第四节点PU2，所述第二十一晶体管M21的源极连接所述第六节点PD2，所述第二十一晶体管M21的漏极连接所述参考电平端VGL；

所述第二十三晶体管M23的栅极连接所述第一节点PU1，所述第二十三晶体管M23的源极连接所述第六节点PD2，所述第二十三晶体管M23的漏极连接所述参考电平端VGL；

所述第二十四晶体管M24的栅极连接所述第三节点PD1，所述第二十四晶体管M24的源极连接所述第四节点PU2，所述第二十四晶体M24管的漏极连接所述参考电平端VGL；

所述第二十五晶体管M25的栅极连接所述第三节点PD1，所述第二十五晶体管M25的源极连接所述第二输出端OUT2，所述第二十五晶体管M25的漏极连接所述参考电平端VGL；

所述第二十六晶体管M26的栅极连接所述第六节点PD2，所述第二十六晶体管M26的源极连接所述第二输出端OUT2，所述第二十六晶体管M26的漏极连接所述参考电平端VGL。

其中，所述第一时钟信号和所述第二时钟信号的相位差为180°。

一种上述的移位寄存器单元的驱动方法，包括如下步骤：

第一阶段，第一输入信号为高电平，第一时钟信号为低电平，第一电平端为高电平，第二输入信号为低电平，第二时钟信号为高电平，第二电平端低电平，第一复位信号端为低电平、第二复位信号端为低电平；

第一输入信号控制所述第一输入单元将所述第一输入信号输出至所述第一节点；所述第一电平端控制所述第一上拉单元将所述第一电平端的电压输出至所述第二节点和所述第三节点；所述第一下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第一输出单元存储所述第一节点的电压；

第二阶段，第一输入信号为低电平，第一时钟信号为高电平，第一电平端为高电平，第二输入信号为高电平，第二时钟信号为低电平，第二电平端低电平，第一复位信号端为低电平、第二复位信号端为低电平；

第一输出单元在所述第一节点的电压控制下将所述第一时钟信号输出至所述第一输出端；所述第二输入信号控制所述第二输入单元将所述第二输入信号输出至所述第四节点；所述第一电平端控制所述第一上拉单元将所述第一电平端的电压输出至所述第二节点和所述第三节点；所述第一下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第一下拉单元在所述第四节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第四节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第二输出单元存储所述第四节点的电压；

第三阶段，第一输入信号为低电平，第一时钟信号为低电平，第一电平端为高电平，第二输入信号为低电平，第二时钟信号为高电平，第二电平端低电平，第一复位信号端为高电平、第二复位信号端为低电平；

第二输出单元在所述第四节点的电压控制下将所述第二时钟信号输出至所述第二输出端，所述第一复位信号端控制所述第一复位单元将所述参考电平端的电压输出至所述第一节点；所述第一电平端控制所述第一上拉单元将所述第一电平端的电压输出至所述第二节点和所述第三节点；第三节点控制所述第一下拉单元将所述参考电平端的电压传输至所述第一节点和所述第一输出端；第三节点控制所述第二下拉单元将所述参考电平端的电压传输至所述第四节点和所述第二输出端；

第四阶段，第一输入信号为低电平，第一时钟信号为高电平，第一电平端为高电平，第二输入信号为低电平，第二时钟信号为低电平，第二电平端低电平，第一复位信号端为低电平、第二复位信号端为高电平；

所述第二复位信号端控制所述第二复位单元将所述参考电平端的电压输出至所述第四节点；所述第一电平端控制所述第一上拉单元将所述第一电平端的电压输出至所述第二节点和所述第三节点；所述第一下拉单元在所述第三节点的控制下将所述参考电平端的电压输出至所述第一节点和所述第一输出端；所述第二下拉单元在所述第三节点的控制下将所述参考电平端的电压输出至所述第四节点和所述第二输出端。

另一种上述的移位寄存器单元的驱动方法，包括如下步骤：

第一阶段，第一输入信号为高电平，第一时钟信号为低电平，第一电平端为低电平，第二输入信号为低电平，第二时钟信号为高电平，第二电平端高电平，第一复位信号端为低电平、第二复位信号端为低电平；

第一输入信号控制所述第一输入单元将所述第一输入信号输出至所述第一节点；所述第二电平端控制所述第二上拉单元将所述第二电平端的电压输出至所述第五节点和所述第六节点；所述第一下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第一输出单元存储所述第一节点的电压；

第二阶段，第一输入信号为低电平，第一时钟信号为高电平，第一电平端为低电平，第二输入信号为高电平，第二时钟信号为低电平，第二电平端高电平，第一复位信号端为低电平、第二复位信号端为低电平；

第一输出单元在所述第一节点的电压控制下将所述第一时钟信号输出至所述第一输出端；所述第二输入信号控制所述第二输入单元将所述第二输入信号输出至所述第四节点；所述第二电平端控制所述第二上拉单元将所述第二电平端的电压输出至所述第五节点和所述第六节点；所述第一下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第一下拉单元在所述第四节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第四节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第二输出单元存储所述第四节点的电压；

第三阶段，第一输入信号为低电平，第一时钟信号为低电平，第一电平端为低电平，第二输入信号为低电平，第二时钟信号为高电平，第二电平端高电平，第一复位信号端为高电平、第二复位信号端为低电平；

第二输出单元在所述第四节点的电压控制下将所述第二时钟信号输出至所述第二输出端，所述第一复位信号端控制所述第一复位单元将所述参考电平端的电压输出至所述第一节点；所述第二电平端控制所述第二上拉单元将所述第二电平端的电压输出至所述第五节点和所述第六节点；第六节点控制所述第一下拉单元将所述参考电平端的电压传输至所述第一节点和所述第一输出端；第六节点控制所述第二下拉单元将所述参考电平端的电压传输至所述第四节点和所述第二输出端；

第四阶段，第一输入信号为低电平，第一时钟信号为高电平，第一电平端为低电平，第二输入信号为低电平，第二时钟信号为低电平，第二电平端高电平，第一复位信号端为低电平、第二复位信号端为高电平；

所述第二复位信号端控制所述第二复位单元将所述参考电平端的电压输出至所述第四节点；所述第二电平端控制所述第二上拉单元将所述第二电平端的电压输出至所述第五节点和所述第六节点；所述第一下拉单元在所述第六节点的控制下将所述参考电平端的电压输出至所述第一节点和所述第一输出端；所述第二下拉单元在所述第六节点的控制下将所述参考电平端的电压输出至所述第四节点和所述第二输出端。

在上述的驱动方法中，各个单元包含晶体管，由于第一电平端和第二电平端能够实现交替输出高电平，因此可以避免第一上拉单元、第二上拉单元、第一下拉单元、第二下拉单元中的晶体管长期工作在稳定的电压下，降低模型中晶体管元件的偏压作用时间，占空比降低到50％以内，这样可以明显的降低晶体管电学特性的变化，提高整个面板在高信赖性测试条件下的长期稳定性。

参照图4所示，提供一种栅极驱动电路，包括：至少两级级联的移位寄存器单元，其中所述移位寄存器单元为上述任一移位寄存器单元。该栅极驱动电路用作提供显示装置的栅线驱动信号。

具体的，如图4所示栅极驱动电路，包括若干个移位寄存器单元，其中GOA单元N的第一输出端OUT1连接移位寄存器单元N的第二输入端Input2并连接一条栅线OG2N-1，GOA单元N的第二输出端OUT2连接移位寄存器单元N+1的第一输入端Input1并连接一条栅线OG2N；GOA单元N的第一复位端RESET1连接移位寄存器单元N的第二输出端OUT2；GOA单元N的第二复位端RESET2连接移位寄存器单元N+1的第一输出端OUT1；此外每个移位寄存器单元都有一个第一时钟信号端CLK1、一个第二时钟信号端CLK2、一个参考电平端Vss、一个第一电平端VGH1和一个第二电平端VGH2输入，其中CLK1、CLK2分别输入两个系统时钟信号，参考电平端Vss为低电平或接地。在本实施例中，第一个移位寄存器单元的Input1输入一个激活脉冲信号，可选的如帧起始信号STV。需要说明的是，系统时钟信号是两个或更多的移位寄存器单元的驱动时钟信号。

其中，参照图5所示的各个信号端的时序信号状态图，对本申请上述图3提供的移位寄存器单元的工作原理进行说明如下以：

如图5提供的各个信号端的时序信号状态，对一个移位寄存器单元的一个工作周期进行说明如下：

第一阶段：Input1＝1，CLK1＝0，VGH1＝1，Input2＝0，CLK2＝1，VGH2＝0，RESET1＝0，RESET2＝0；需要说明的是，以下实施例中，“0”表示低电平；“1”表示高电平。此时Input1＝1，M1导通将PU1转换为高电平，M7和M20、M10和M23导通，PD_CN1和PD1保持为低电平，VGH1＝1，M5、M9导通，M3导通将CLK1输出至OUT1；

第二阶段：Input1＝0，CLK1＝1，VGH1＝1，Input2＝1，CLK2＝0，VGH2＝0，RESET1＝0，RESET2＝0；此时Input2＝1，M14导通将PU2转换为高电平，M6和M19、M8和M21导通，PD_CN2和PD2保持为低电平，VGH1＝1，M5、M9导通，由于C1的存储和自举作用，PU1电平继续升高并保持高电平，M7和M20、M10和M23导通，PD_CN1和PD1保持为低电平，M3导通将CLK1输出至OUT1，OUT1输出高电平；M16导通将CLK2输出至OUT2。

第三阶段，Input1＝0，CLK1＝0，VGH1＝1，Input2＝0，CLK2＝1，VGH2＝0，RESET1＝1，RESET2＝0；由于C2的存储和自举作用，PU2电平继续升高并保持高电平，M6和M19、M8和M21导通，PD_CN1和PD1保持为低电平、PD_CN2和PD2保持为低电平，M16导通将CLK2输出至OUT2，OUT2输出高电平；RESET1＝1，将M2导通，PU1为低电平。

第四阶段，Input1＝0，CLK1＝1，VGH1＝1，Input2＝0，CLK2＝0，VGH2＝0，RESET1＝0，RESET2＝1；RESET2＝1，将M15导通，PU2为低电平；VGH1＝1，M5、M9导通，PD_CN1和PD1保持为高电平，M11、M12、M24、M25导通。

如图6提供的各个信号端的时序信号状态，对一个移位寄存器单元的一个工作周期进行说明如下：

第一阶段：Input1＝1，CLK1＝0，VGH1＝0，Input2＝0，CLK2＝1，VGH2＝1，RESET1＝0，RESET2＝0；此时Input1＝1，M1导通将PU1转换为高电平，M7和M20、M10和M23导通，PD_CN1和PD1保持为低电平，VGH2＝1，M22、M18导通，M3导通将CLK1输出至OUT1；

第二阶段：Input1＝0，CLK1＝1，VGH1＝0，Input2＝1，CLK2＝0，VGH2＝1，RESET1＝0，RESET2＝0；此时Input2＝1，M14导通将PU2转换为高电平，M6和M19、M8和M21导通，PD_CN2和PD2保持为低电平，VGH2＝1，M22、M18导通，由于C1的存储和自举作用，PU1电平继续升高并保持高电平，M7和M20、M10和M23导通，PD_CN1和PD1保持为低电平，M3导通将CLK1输出至OUT1，OUT1输出高电平；M16导通将CLK2输出至OUT2。

第三阶段，Input1＝0，CLK1＝0，VGH1＝0，Input2＝0，CLK2＝1，VGH2＝1，RESET1＝1，RESET2＝0；由于C2的存储和自举作用，PU2电平继续升高并保持高电平，M6和M19、M8和M21导通，PD_CN1和PD1保持为低电平、PD_CN2和PD2保持为低电平，M16导通将CLK2输出至OUT2，OUT2输出高电平；RESET1＝1，将M2导通，PU1为低电平。

第四阶段，Input1＝0，CLK1＝1，VGH1＝0，Input2＝0，CLK2＝0，VGH2＝1，RESET1＝0，RESET2＝1；RESET2＝1，将M15导通，PU2为低电平；VGH2＝1，M22、M18导通，PD_CN2和PD2保持为高电平，M4、M13、M17、M26导通。

如图5、6所示的时序状态图，可以得出VGH1和VGH2可以交替输出高电平信号并不影响电路的正常工作，并且当使VGH1和VGH2信号分时交替输出高电平时，可以大幅度的降低M4、M5、M9、M11、M12、M13、M17、M18、M22、M24、M25、M26的偏压作用时间，duty cycle降低到50％以内，有利于器件长期稳定工作。

本发明实施例提供一种显示装置，包括上述实施例中任一种栅极驱动电路。

另外，显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (15)

1.一种移位寄存器单元，其特征在于，包括：第一输入单元、第二输入单元、第一复位单元、第二复位单元、第一输出单元、第二输出单元、第一上拉单元、第二上拉单元、第一下拉单元、第二下拉单元；

其中所述第一输入单元连接第一输入端和第一节点，用于在第一输入端的第一输入信号的控制下将所述第一输入信号输出至所述第一节点；

所述第一复位单元连接第一复位端、第一节点和参考电平端，用于在所述第一复位端的控制下将所述参考电平端的电压输出至所述第一节点；

所述第一输出单元连接第一时钟信号端、所述第一节点、第一输出端，用于在所述第一节点的控制下将所述第一时钟信号端的第一时钟信号输出至所述第一输出端；

所述第一上拉单元连接第一电平端、第二节点和第三节点，用于在所述第一电平端的控制下将所述第一电平端的电压输出至所述第二节点和所述第三节点；

所述第一下拉单元连接第一节点、第二节点、第三节点、第四节点、第六节点和所述参考电平端，用于在所述第六节点的控制下将所述参考电平端的电压输出至所述第一节点，在所述第四节点的控制下将所述参考电平端的电压输出至所述第二节点，在所述第一节点的控制下将所述参考电平端的电压输出至所述第二节点，在所述第四节点的控制下将所述参考电平端的电压输出至所述第三节点，在所述第一节点的控制下将所述参考电平端的电压输出至所述第三节点，用于在所述第三节点的控制下将所述参考电平端的电压输出至所述第一节点，在所述第三节点的控制下将所述参考电平端的电压输出至所述第一输出端，在所述第六节点的控制下将所述参考电平端的电压输出至所述第一输出端；

其中，所述第二输入单元连接第二输入端和第四节点，用于在第二输入端的第二输入信号的控制下将所述第二输入信号输出至所述第四节点；

所述第二复位单元连接第二复位端、第四节点和参考电平端，用于在所述第二复位端的控制下将所述参考电平端的电压输出至所述第四节点；

所述第二输出单元连接第二时钟信号端、所述第四节点、第二输出端，用于在所述第四节点的控制下将所述第二时钟信号端的第二时钟信号输出至所述第二输出端；

所述第二上拉单元连接第二电平端、第五节点和第六节点，用于在所述第二电平端的控制下将所述第二电平端的电压输出至所述第五节点和所述第六节点；

所述第二下拉单元连接第一节点、第三节点、第四节点、第五节点、第六节点和所述参考电平端，用于在所述第六节点的控制下将所述参考电平端的电压输出至所述第四节点，在所述第四节点的控制下将所述参考电平端的电压输出至所述第五节点，在所述第一节点的控制下将所述参考电平端的电压输出至所述第五节点，在所述第四节点的控制下将所述参考电平端的电压输出至所述第六节点，在所述第一节点的控制下将所述参考电平端的电压输出至所述第六节点，用于在所述第三节点的控制下将所述参考电平端的电压输出至所述第四节点，在所述第三节点的控制下将所述参考电平端的电压输出至所述第二输出端，在所述第六节点的控制下将所述参考电平端的电压输出至所述第二输出端；

其中，所述第一电平端和第二电平端交替输出高电平；

所述第一下拉单元包括：第四晶体管、第六晶体管、第七晶体管、第八晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管；

所述第四晶体管的栅极连接所述第六节点，所述第四晶体管的源极连接所述第一节点，所述第四晶体管的漏极连接所述参考电平端；

所述第六晶体管的栅极连接所述第四节点，所述第六晶体管的源极连接所述第二节点，所述第六晶体管的漏极连接所述参考电平端；

所述第七晶体管的栅极连接所述第一节点，所述第七晶体管的源极连接所述第二节点，所述第七晶体管的漏极连接所述参考电平端；

所述第八晶体管的栅极连接所述第四节点，所述第八晶体管的源极连接所述第三节点，所述第八晶体管的漏极连接所述参考电平端；

所述第十晶体管的栅极连接所述第一节点，所述第十晶体管的源极连接所述第三节点，所述第十晶体管的漏极连接所述参考电平端；

所述第十一晶体管的栅极连接所述第三节点，所述第十一晶体管的源极连接所述第一节点，所述第十一晶体管的漏极连接所述参考电平端；

所述第十二晶体管的栅极连接所述第三节点，所述第十二晶体管的源极连接所述第一输出端，所述第十二晶体管的漏极连接所述参考电平端；

所述第十三晶体管的栅极连接所述第六节点，所述第十三晶体管的源极连接所述第一输出端，所述第十三晶体管的漏极连接所述参考电平端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入单元包含第一晶体管，所述第一晶体管的栅极连接所述第一晶体管的源极以及所述第一输入端，所述第一晶体管的漏极连接所述第一节点。

3.根据权利要求1所述的移位寄存器单元，其特征在于，第一复位单元包含第二晶体管，所述第二晶体管的栅极连接所述第一复位端，所述第二晶体管的源极连接所述第一节点，所述第二晶体管的漏极连接所述参考电平端。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出单元包括第一电容、第三晶体管；

所述第一电容的第一端连接所述第一节点，所述第一电容的第二端连接所述第一输出端；

所述第三晶体管的栅极连接所述第一节点，所述第三晶体管的源极连接所述第一时钟信号端，所述第三晶体管的漏极连接所述第一输出端。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉单元包括第五晶体管、第九晶体管；所述第五晶体管的栅极连接所述第九晶体管的漏极，所述第五晶体管的源极连接所述第一电平端，所述第五晶体管的漏极连接所述第三节点，所述第九晶体管的栅极连接所述第九晶体管的源极以及所述第一电平端，所述第九晶体管的漏极连接所述第二节点。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输入单元包含第十四晶体管；所述第十四晶体管的栅极连接所述第十四晶体管的源极以及所述第二输入端，所述第十四晶体管的漏极连接所述第四节点。

7.根据权利要求1所述的移位寄存器单元，其特征在于，第二复位单元包含第十五晶体管；

所述第十五晶体管的栅极连接所述第二复位端，所述第十五晶体管的源极连接所述第四节点，所述第十五晶体管的漏极连接所述参考电平端。

8.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输出单元包括第二电容、第十六晶体管；

所述第二电容的第一端连接所述第四节点，所述第二电容的第二端连接所述第二输出端；

所述第十六晶体管的栅极连接所述第四节点，所述第十六晶体管的源极连接所述第二时钟信号端，所述第十六晶体管的漏极连接所述第二输出端。

9.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二上拉单元包括第十八晶体管、第二十二晶体管；

所述第十八晶体管的栅极连接所述第二十二晶体管的漏极，所述第十八晶体管的源极连接所述第二电平端，所述第十八晶体管的漏极连接所述第六节点，所述第二十二晶体管的栅极连接所述第二十二晶体管的源极以及所述第二电平端，所述第二十二晶体管的漏极连接所述第五节点。

10.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二下拉单元包括：第十七晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十三晶体管、第二十四晶体管、第二十五晶体管、第二十六晶体管；

所述第十七晶体管的栅极连接所述第六节点，所述第十七晶体管的源极连接所述第四节点，所述第十七晶体管的漏极连接所述参考电平端；

所述第十九晶体管的栅极连接所述第四节点，所述第十九晶体管的源极连接所述第五节点，所述第十九晶体管的漏极连接所述参考电平端；

所述第二十晶体管的栅极连接所述第一节点，所述第二十晶体管的源极连接所述第五节点，所述第二十晶体管的漏极连接所述参考电平端；

所述第二十一晶体管的栅极连接所述第四节点，所述第二十一晶体管的源极连接所述第六节点，所述第二十一晶体管的漏极连接所述参考电平端；

所述第二十三晶体管的栅极连接所述第一节点，所述第二十三晶体管的源极连接所述第六节点，所述第二十三晶体管的漏极连接所述参考电平端；

所述第二十四晶体管的栅极连接所述第三节点，所述第二十四晶体管的源极连接所述第四节点，所述第二十四晶体管的漏极连接所述参考电平端；

所述第二十五晶体管的栅极连接所述第三节点，所述第二十五晶体管的源极连接所述第二输出端，所述第二十五晶体管的漏极连接所述参考电平端；

所述第二十六晶体管的栅极连接所述第六节点，所述第二十六晶体管的源极连接所述第二输出端，所述第二十六晶体管的漏极连接所述参考电平端。

11.根据权利要求1-10任一项所述的移位寄存器单元，其特征在于，所述第一时钟信号和所述第二时钟信号的相位差为180°。

12.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-11任一项所述的移位寄存器单元。

13.一种显示装置，其特征在于，包括如权利要求12所述的栅极驱动电路。

14.一种如权利要求1-11任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：

第一阶段，第一输入信号为高电平，第一时钟信号为低电平，第一电平端为高电平，第二输入信号为低电平，第二时钟信号为高电平，第二电平端低电平，第一复位信号端为低电平、第二复位信号端为低电平；

第一输入信号控制所述第一输入单元将所述第一输入信号输出至所述第一节点；所述第一电平端控制所述第一上拉单元将所述第一电平端的电压输出至所述第二节点和所述第三节点；所述第一下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第一输出单元存储所述第一节点的电压；

第二阶段，第一输入信号为低电平，第一时钟信号为高电平，第一电平端为高电平，第二输入信号为高电平，第二时钟信号为低电平，第二电平端低电平，第一复位信号端为低电平、第二复位信号端为低电平；

第一输出单元在所述第一节点的电压控制下将所述第一时钟信号输出至所述第一输出端；所述第二输入信号控制所述第二输入单元将所述第二输入信号输出至所述第四节点；所述第一电平端控制所述第一上拉单元将所述第一电平端的电压输出至所述第二节点和所述第三节点；所述第一下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第一下拉单元在所述第四节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第四节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第二输出单元存储所述第四节点的电压；

第三阶段，第一输入信号为低电平，第一时钟信号为低电平，第一电平端为高电平，第二输入信号为低电平，第二时钟信号为高电平，第二电平端低电平，第一复位信号端为高电平、第二复位信号端为低电平；

第二输出单元在所述第四节点的电压控制下将所述第二时钟信号输出至所述第二输出端，所述第一复位信号端控制所述第一复位单元将所述参考电平端的电压输出至所述第一节点；所述第一电平端控制所述第一上拉单元将所述第一电平端的电压输出至所述第二节点和所述第三节点；第三节点控制所述第一下拉单元将所述参考电平端的电压传输至所述第一节点和所述第一输出端；第三节点控制所述第二下拉单元将所述参考电平端的电压传输至所述第四节点和所述第二输出端；

第四阶段，第一输入信号为低电平，第一时钟信号为高电平，第一电平端为高电平，第二输入信号为低电平，第二时钟信号为低电平，第二电平端低电平，第一复位信号端为低电平、第二复位信号端为高电平；

所述第二复位信号端控制所述第二复位单元将所述参考电平端的电压输出至所述第四节点；所述第一电平端控制所述第一上拉单元将所述第一电平端的电压输出至所述第二节点和所述第三节点；所述第一下拉单元在所述第三节点的控制下将所述参考电平端的电压输出至所述第一节点和所述第一输出端；所述第二下拉单元在所述第三节点的控制下将所述参考电平端的电压输出至所述第四节点和所述第二输出端。

15.一种如权利要求1-11任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：

第一阶段，第一输入信号为高电平，第一时钟信号为低电平，第一电平端为低电平，第二输入信号为低电平，第二时钟信号为高电平，第二电平端高电平，第一复位信号端为低电平、第二复位信号端为低电平；

第一输入信号控制所述第一输入单元将所述第一输入信号输出至所述第一节点；所述第二电平端控制所述第二上拉单元将所述第二电平端的电压输出至所述第五节点和所述第六节点；所述第一下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第一输出单元存储所述第一节点的电压；

第二阶段，第一输入信号为低电平，第一时钟信号为高电平，第一电平端为低电平，第二输入信号为高电平，第二时钟信号为低电平，第二电平端高电平，第一复位信号端为低电平、第二复位信号端为低电平；

第一输出单元在所述第一节点的电压控制下将所述第一时钟信号输出至所述第一输出端；所述第二输入信号控制所述第二输入单元将所述第二输入信号输出至所述第四节点；所述第二电平端控制所述第二上拉单元将所述第二电平端的电压输出至所述第五节点和所述第六节点；所述第一下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第一节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第一下拉单元在所述第四节点的控制下将所述参考电压端的电压传输至所述第二节点、所述第三节点；所述第二下拉单元在所述第四节点的控制下将所述参考电压端的电压传输至所述第五节点、第六节点；所述第二输出单元存储所述第四节点的电压；

第三阶段，第一输入信号为低电平，第一时钟信号为低电平，第一电平端为低电平，第二输入信号为低电平，第二时钟信号为高电平，第二电平端高电平，第一复位信号端为高电平、第二复位信号端为低电平；

第二输出单元在所述第四节点的电压控制下将所述第二时钟信号输出至所述第二输出端，所述第一复位信号端控制所述第一复位单元将所述参考电平端的电压输出至所述第一节点；所述第二电平端控制所述第二上拉单元将所述第二电平端的电压输出至所述第五节点和所述第六节点；第六节点控制所述第一下拉单元将所述参考电平端的电压传输至所述第一节点和所述第一输出端；第六节点控制所述第二下拉单元将所述参考电平端的电压传输至所述第四节点和所述第二输出端；

第四阶段，第一输入信号为低电平，第一时钟信号为高电平，第一电平端为低电平，第二输入信号为低电平，第二时钟信号为低电平，第二电平端高电平，第一复位信号端为低电平、第二复位信号端为高电平；

所述第二复位信号端控制所述第二复位单元将所述参考电平端的电压输出至所述第四节点；所述第二电平端控制所述第二上拉单元将所述第二电平端的电压输出至所述第五节点和所述第六节点；所述第一下拉单元在所述第六节点的控制下将所述参考电平端的电压输出至所述第一节点和所述第一输出端；所述第二下拉单元在所述第六节点的控制下将所述参考电平端的电压输出至所述第四节点和所述第二输出端。