CN104332126A - 移位寄存器单元、栅极驱动电路和显示器 - Google Patents

Abstract

一种移位寄存器单元、栅极驱动电路和显示器，移位寄存器包括输入模块、驱动模块、下拉模块和低电平维持模块，低电平维持模块包括第一保持单元、第二保持单元和正负双向极性电位产生单元，正负双向极性电位产生单元用于在移位寄存器单元的非选通阶段产生正负双向极性电位并输出到低电平维持控制端。移位寄存器单元中所有晶体管都不会处于直流应力之下，关键晶体管在一段时间内会处于正、负双极性脉冲应力的偏置之下，从而抑制了关键晶体管的阈值电压漂移，延长了电路的寿命；且使用较少的晶体管和电容就实现了正、负双极性电压偏置，电路设计复杂度低、成品率高。显示器具有较高的可靠性、生产成本低。

Description

移位寄存器单元、栅极驱动电路和显示器

技术领域

本申请涉及一种显示器，尤其涉及一种显示器的移位寄存器单元和栅极驱动电路。

背景技术

有源平板显示已经成为现代显示领域的主流技术。对于有源平板显示器的驱动电路，传统的方法是以外围驱动集成电路的形式采用压封的办法连接到显示面板上的。近年来，集成显示驱动电路逐渐成为平板显示技术的研究热点。所谓集成显示驱动电路是指将栅极驱动电路和数据驱动电路等外围电路以薄膜晶体管（TFT）的形式与像素TFT一起制作于显示面板上。与传统的工艺相比，采用集成显示驱动的方法不仅可以减少外围驱动芯片的数量及其压封程序、降低成本，而且能使得显示器外围更加纤薄，使显示器模组更加紧凑，机械和电学可靠性得以增强。

移位寄存器单元是实现栅极驱动电路非常重要的单元电路，基于非晶硅TFT技术的移位寄存器单元得到了广泛的研究。由于非晶硅TFT技术要求的工艺温度低、器件均匀性良好、成本低廉等优势，已成为目前的主流TFT技术，并且非晶硅TFT的迁移率可以满足栅极驱动电路工作频率的要求。但是，非晶硅TFT的稳定性比较差，在长时间的电压应力偏置下容易发生严重的阈值电压漂移现象，导致器件特性退化，严重的影响电路的寿命。

在现有的集成移位寄存器单元的设计中，用于输出信号低电平保持的晶体管通常受到较长时间的电压应力，这些晶体管也成为影响移位寄存器单元寿命的关键晶体管。现有的设计通常采用降低电压应力的大小、脉冲电压偏置、减小电压的占空比等方式来减小这些晶体管的阈值电压漂移，从而延长电路的寿命，这些方式在一定程度上能够达到延长电路寿命的目的，一般可以满足小尺寸显示应用的要求。但是，在大、中尺寸面板显示应用中，驱动电路需要在更长时间下处于工作模式，客观上对电路的寿命提出了更为苛刻的要求。因此，如何有效的抑制电路中关键晶体管的阈值电压漂移，增加电路的寿命，是一个极具价值且亟待研究的问题。

发明内容

本申请提供一种结构精简、工作寿命长、可靠性高的移位寄存器单元、栅极驱动电路和显示器。

根据本申请的第一方面，本申请提供了一种移位寄存器单元，包括：

输入模块，其控制端和输入端用于耦合到第一脉冲信号端，输入第一脉冲信号，其输出端用于耦合到驱动控制端，所述输入模块响应第一脉冲信号的高电平对驱动控制端进行充电。

驱动模块，其控制端用于耦合到驱动控制端，其输入端用于耦合到第一控制信号端，输入第一控制信号，其输出端用于耦合到信号输出端，所述驱动模块响应驱动控制端的高电平信号将第一控制信号的高电平输出到信号输出端。

下拉模块，其控制端用于耦合到第二脉冲信号端，输入第二脉冲信号，所述下拉模块还分别耦合到驱动控制端、信号输出端和低电位端，用于响应第二脉冲信号的高电平将驱动控制端和信号输出端的电位下拉到低电位端的电位。

低电平维持模块，其包括第一保持单元、第二保持单元和正负双向极性电位产生单元。

第一保持单元的控制端用于耦合到第二控制信号端，输入第二控制信号，第一保持单元还分别耦合到信号输出端和低电位端，用于响应第二控制信号的高电平将信号输出端的电位保持在低电位端的电位。

第二保持单元的控制端用于耦合到低电平维持控制端，第二保持单元还分别耦合到信号输出端和低电位端，用于在第二控制信号为低电平时响应低电平维持控制端的高电平将信号输出端的电位保持在低电位端的电位。

正负双向极性电位产生单元包括低电平维持控制端，所述正负双向极性电位产生单元分别耦合到第一控制信号端、信号输出端和低电位端，用于在移位寄存器单元的非选通阶段产生正负双向极性电位并输出到低电平维持控制端。

所述第一控制信号和第二控制信号为周期相同的互补信号。

第二脉冲信号的高电平滞后于第一脉冲信号的高电平一个时钟周期。

根据本申请的第二方面，本申请提供了一种栅极驱动电路，包括N+1个级联的上述任一种移位寄存器单元，所述N为正整数。

还包括第一时钟线、第二时钟线、启动信号线和总公共地线，所述第一时钟线、第二时钟线、启动信号线和总公共地线分别用于输出第一时钟信号、第二时钟信号、启动信号和低电位；所述第一时钟信号和第二时钟信号为周期相同的互补时钟信号。

第一时钟线连接到奇数级移位寄存器单元的第一控制信号端，第二时钟线连接到第一级移位寄存器单元的第二控制信号端和偶数级移位寄存器单元的第一控制信号端，启动信号线连接到第一级移位寄存器单元的第一脉冲信号端和第N+1级移位寄存器单元的第二脉冲信号端，总公共地线连接到各级移位寄存器单元的低电位端。

第n级移位寄存器单元的低电平维持控制端连接到第n+1级移位寄存器单元的第二控制信号端，第n级移位寄存器单元的信号输出端连接到第n+1级移位寄存器单元的第一脉冲信号端，第n+1级移位寄存器单元的信号输出端连接到第n级移位寄存器单元的第二脉冲信号端，其中1≤n≤N。

根据本申请的第三方面，本申请提供了另一种栅极驱动电路，包括N+1个级联的上述任一种移位寄存器单元，所述N为正整数。

还包括第一时钟线、第二时钟线、启动信号线和总公共地线，所述第一时钟线、第二时钟线、启动信号线和总公共地线分别用于输出第一时钟信号、第二时钟信号、启动信号和低电位；所述第一时钟信号和第二时钟信号为周期相同的互补时钟信号。

第一时钟线连接到奇数级移位寄存器单元的第一控制信号端和偶数级移位寄存器单元的第二控制信号端，第二时钟线连接到偶数级移位寄存器单元的第一控制信号端和奇数级移位寄存器单元的第二控制信号端，启动信号线连接到第一级移位寄存器单元的第一脉冲信号端和第N+1级移位寄存器单元的第二脉冲信号端，总公共地线连接到各级移位寄存器单元的低电位端。

第n级移位寄存器单元的信号输出端连接到第n+1级移位寄存器单元的第一脉冲信号端，第n+1级移位寄存器单元的信号输出端连接到第n级移位寄存器单元的第二脉冲信号端，其中1≤n≤N。

根据本申请的第四方面，本申请提供了一种显示器，包括：

显示面板，其包括显示像素单元阵列和与显示像素单元阵列相连的第一方向的栅极扫描线和第二方向的数据线。

上述任一种栅极驱动电路，栅极驱动电路中移位寄存器单元的信号输出端耦合到与其对应的栅极扫描线，为像素单元提供栅极驱动信号。

数据驱动电路，其与相应的数据线连接，为像素单元提供数据信号。

本申请提供了一种移位寄存器单元、栅极驱动电路和显示器。一方面，移位寄存器单元中所有晶体管都不会处于直流应力之下，特别的，借助电容耦合效应并通过在低电平维持模块中引入反向充电阻止晶体管和反向充电延迟晶体管，使得移位寄存器单元的关键晶体管在一段时间内处于正、负双极性脉冲应力的偏置之下，从而抑制了关键晶体管的阈值电压漂移，延长了电路的寿命；另一方面，移位寄存器单元采用公共的低电位端，并且使用较少的晶体管和电容就实现了正、负双极性电压偏置，结构精简，因此降低了电路设计的复杂度，提高了电路的成品率。本申请提供的显示器通过采用栅极集成驱动电路，极大的减少了显示面板的外部引脚数目以及外围芯片数量，从而提高了显示器的可靠性、降低了生产成本。

附图说明

图1为本申请一种实施例中移位寄存器单元的结构图；

图2为本申请一种实施例中移位寄存器单元的工作时序图；

图3为本申请一种实施例中移位寄存器单元的低电平维持信号波形图；

图4为本申请另一种实施例中移位寄存器单元的结构图；

图5为本申请另一种实施例中移位寄存器单元的结构图；；

图6为本申请实施例二与实施例三中移位寄存器单元的低电平维持信号波形对比图；

图7为本申请一种实施例中栅极驱动电路的结构图；

图8为本申请一种实施例中栅极驱动电路的工作时序图；

图9为本申请一种实施例栅极驱动电路中移位寄存器单元的工作时序图；

图10为本申请另一种实施例中栅极驱动电路的结构图；

图11为本申请一种实施例中显示器的结构图。

具体实施方式

显示器一般包括液晶面板、栅极驱动电路和数据驱动电路，而移位寄存器单元是实现显示器栅极驱动电路非常重要的单元电路。移位寄存器单元中晶体管在长时间电应力下的阈值电压的漂移是影响电路寿命的重要因素，一般的，抑制晶体管阈值电压漂移的方式有：降低偏置电压的大小、采用脉冲偏置并减小脉冲信号的占空比等。但是如何更加有效的抑制移位寄存器单元电路中关键晶体管的阈值电压漂移，增加移位寄存器单元的使用寿命，是一个极具价值且亟待研究的问题。

为了解决上述问题，本申请提供了一种移位寄存器单元、栅极驱动电路和显示器。本申请的发明构思在于：在移位寄存器单元电路中，采用电容耦合的方式在低电平维持控制端实现负电位，并且通过延迟由低电位端向低电平维持控制端的反向充电结束时间，使得低电平维持控制端的负电位保持较长时间。因此，关键晶体管在一段时间内处于正、负双极型的脉冲应力偏置下，从而减小晶体管的阈值电压漂移、提高了电路的寿命。

下面通过具体实施方式结合附图对本申请作进一步详细说明。

需要说明的是，本申请中的晶体管可以为双极性晶体管或者场效应晶体管。当晶体管为双极型晶体管时，控制极指双极型晶体管的基极，第一极指双极晶体管的集电极或者发射极，对应的第二极为双极型晶体管的发射极或者集电极；当晶体管为场效应晶体管时，控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极。由于在显示器中使用的晶体管通常为薄膜晶体管（TFT），因此本申请以薄膜晶体管，控制极为栅极、第一极为漏极、第二极为源极为例进行说明。

实施例一

请参考图1，本申请提供了一种移位寄存器单元，包括输入模块21、驱动模块22、下拉模块23和低电平维持模块25。

输入模块21的控制端和输入端耦合到第一脉冲信号端V_I1，用于输入第一脉冲信号，其输出端耦合到驱动控制端Q，输入模块21响应第一脉冲信号的高电平对驱动控制端Q进行充电。

驱动模块22的控制端耦合到驱动控制端Q，其输入端耦合到第一控制信号端V_A，用于输入第一控制信号，其输出端耦合到信号输出端V_OUT，驱动模块22响应驱动控制端Q的高电平信号将第一控制信号的高电平输出到信号输出端V_OUT。

下拉模块23的控制端耦合到第二脉冲信号端V_I2，用于输入第二脉冲信号，下拉模块23还分别耦合到驱动控制端Q、信号输出端V_OUT和低电位端V_L，用于响应第二脉冲信号的高电平将驱动控制端Q和信号输出端V_OUT的电位下拉到低电位端V_L的电位。

低电平维持模块25包括第一保持单元251、第二保持单元252和正负双向极性电位产生单元253。

第一保持单元251的控制端耦合到第二控制信号端V_B，用于输入第二控制信号，第一保持单元251还分别耦合到信号输出端V_OUT和低电位端V_L，用于响应第二控制信号的高电平将信号输出端V_OUT的电位保持在低电位端V_L的电位。

第二保持单元252的控制端耦合到低电平维持控制端P，第二保持单元252还分别耦合到信号输出端V_OUT和低电位端V_L，用于在第二控制信号为低电平时响应低电平维持控制端P的高电平将信号输出端V_OUT的电位保持在低电位端V_L的电位。

正负双向极性电位产生单元253包括低电平维持控制端P，正负双向极性电位产生单元253分别耦合到第一控制信号端V_A、信号输出端V_OUT和低电位端V_L，用于在移位寄存器单元的非选通阶段产生正负双向极性电位并输出到低电平维持控制端P。移位寄存器单元的非选通阶段是指移位寄存器单元的信号输出端输出为低电平时的阶段。

其中，第一控制信号和第二控制信号为周期相同的互补信号，即第一控制信号为高电平时，第二控制信号为低电平，反之，第一控制信号为低电平时，第二控制信号为高电平。在具体实施例中，第一脉冲信号的高电平脉冲到来时，第一控制信号为低电平，第二脉冲信号滞后第一脉冲信号一个时钟周期，此处的时钟周期指第一控制信号和第二控制信号的周期。

具体的，本实施例中，输入模块21包括第一晶体管T1，其栅极和漏极短接后耦合到第一脉冲信号端V_I1，源极耦合到驱动控制端Q。

驱动模块22包括第二晶体管T2，其被栅极耦合到驱动控制端Q，漏极耦合到第一控制信号端V_A，源极耦合到信号输出端V_OUT。第二晶体管T2用于在驱动控制端Q的驱动电压的控制下，当第一控制信号端V_A为高电平时对信号输出端V_OUT进行充电。

下拉模块23包括第三晶体管T3和第四晶体管T4，第三晶体管T3的栅极耦合到第二脉冲信号端V_I2，漏极耦合到信号输出端V_OUT，源极耦合到低电位端V_L；第四晶体管T4的栅极耦合到第二脉冲信号端V_I2，漏极耦合到驱动控制端Q，源极耦合到低电位端V_L。当第二脉冲信号端V_I2输出高电平时，第三晶体管T3将信号输出端V_OUT的电位下拉至低电平，第四晶体管T4将驱动控制端Q的电位下拉至低电平。

第一保持单元251包括第六晶体管T6，其栅极耦合到第二控制信号端V_B，漏极耦合到信号输出端V_OUT，源极耦合到低电位端V_L。第一保持单元251用于在移位寄存器单元的非选通阶段当第二控制信号端V_B为高电平时，保持信号输出端V_OUT的电位为低电平。

第二保持单元252包括第七晶体管T7，其栅极耦合到低电平维持控制端P，漏极耦合到信号输出端V_OUT，源极耦合到低电位端V_L。第二保持单元252用于在移位寄存器的非选通阶段当第一控制信号端V_A为高电平时（即低电平维持控制端P为高电平时），保持信号输出端V_OUT的电位为低电平

本实施例中，正负双向极性电位产生单元253包括第二电容C2、第八晶体管T8、反向充电阻止晶体管T9和反向充电延迟晶体管T10。第八晶体管T8的栅极耦合到信号输出端V_OUT，其漏极耦合到低电平维持控制端P，其源极耦合到中间节点X，第二电容C2连接在第一控制信号端V_A和低电平维持控制端P之间。反向充电阻止晶体管T9的栅极与漏极短接，并耦合到中间节点X，其源极耦合到低电位端V_L，反向充电阻止晶体管T9用于当低电平维持控制端P处于负电位时，关断由低电位端V_L通过第八晶体管T8对低电平维持控制端P的反向充电电流。反向充电延迟晶体管T10的栅极与源极短接后耦合到低电位端V_L，其漏极耦合到中间节点X，反向充电延迟晶体管T10用于当低电平维持控制端P处于负电位时，延迟由低电位端V_L通过第八晶体管T8对低电平维持控制端P的反向充电结束时间。

优选的，移位寄存器单元还包括时钟馈通抑制模块24，时钟馈通抑制模块24包括第五晶体管T5，第五晶体管T5的栅极耦合到低电平维持控制端P，其漏极和源极分别耦合到驱动控制端Q和信号输出端V_OUT，第五晶体管T5用于在移位寄存器单元的非选通阶段，响应低电平维持控制端P的高电平，将驱动控制端Q的电荷释放至信号输出端V_OUT。

由于在长时间工作后，第五晶体管T5的阈值电压会增大，释放耦合电荷的能力会减弱，因此，本实施例还在时钟馈通抑制模块24中加入了第一电容C1，其两端分别耦合到驱动控制端Q和信号输出端V_OUT，用于加大驱动控制端的总负载电容的大小，从而减小时钟的耦合电压。在其它实施例中，也可以不包括第一电容C1。

请参考图2，为本实施例中移位寄存器单元的工作时序图，其工作过程可以分为下面四个阶段：（1）预充电阶段，（2）上拉阶段，（3）下拉阶段，（4）低电平维持阶段。下面对四个阶段的工作过程进行详细说明。

（1）预充电阶段：在第一控制信号端V_A的高电平到来之前，第一脉冲信号端V_I1通过以二极管方式连接的第一晶体管T1对驱动控制端Q进行充电的过程为预充电阶段。

在预充电阶段，第一控制信号端V_A和第二脉冲信号端V_I2均为低电平，第一脉冲信号端V_I1与第二控制信号端V_B为高电平。此时，第一晶体管T1导通，第一脉冲信号端V_I1通过导通的第一晶体管T1对驱动控制端Q充电，并将电荷存储在第一电容C1与第二晶体管T2的寄生电容C_GD2中。当驱动控制端Q电位上升到V_H-V_TH1时，第一晶体管T1关断，V_TH1为第一晶体管T1的阈值电压。

在这个过程中，第二晶体管T2、第六晶体管T6导通，信号输出端V_OUT放电到低电平。

（2）上拉阶段：此时，第一控制信号端V_A变为高电平，并通过导通的第二晶体管T2对信号输出端V_OUT进行充电，信号输出端V_OUT电位最终上升到V_DD的过程为上拉阶段。

第一脉冲信号端V_I1下降为低电平，第一控制信号端V_A由低电平上升为高电平，第二脉冲信号端V_I2和第二控制信号端V_B为低电平。此时，第一晶体管T1、第四晶体管T4关断使得驱动控制端Q浮空，第一控制信号端V_A通过导通的第二晶体管T2对信号输出端V_OUT充电，驱动控制端Q的电位也随着信号输出端V_OUT电位的上升而上升，这被称为自举。驱动控制端Q电位的上升，加快了信号输出端V_OUT的充电速度，使得信号输出端V_OUT的电位得以快速上升到高电平V_H。

应当注意的是，当信号输出端V_OUT的电压上升到大于第八晶体管T8与反向充电阻止晶体管T9的阈值电压之和V_TH8+V_TH9时，第八晶体管T8与反向充电阻止晶体管T9导通，将低电平维持控制端P的电位下拉至V_P0，V_P0由下式给出：

V_P0=V_L十V_TH9

其中V_L为低电位端V_L提供的低电平电压，V_TH9为反向充电阻止晶体管T9的阈值电压。随着信号输出端V_OUT电压的升高，第五晶体管T5的栅-源电压变为负值，第五晶体管T5关断，减小了第五晶体管T5的漏电对驱动控制端Q自举的影响，保证了信号输出端V_OUT的快速充电。应当理解，由于第七晶体管T7的栅-源电压不为0，因此第七晶体管T7并不会完全关断，但是由于第七晶体管T7的漏电较小，因此不会影响电路的正常功能。

（3）下拉阶段：此阶段，第一控制信号端V_A下降为低电平，第二脉冲信号端V_I2与第二控制信号端V_B上升为高电平，使第三晶体管T3、第四晶体管T4和第六晶体管T6导通，将信号输出端V_OUT以及驱动控制端Q的电位下拉至低电平。

在下拉阶段，在驱动控制端Q的电压下降到第二晶体管T2的阈值电压V_TH2之前，第二晶体管T2仍然导通，可以作为信号输出端V_OUT的一个辅助的放电通路。

（4）低电平维持阶段：在信号输出端V_OUT电位下拉至低电平V_L后，移位寄存器单元进入非选通状态，信号输出端V_OUT的电位必须维持在低电平，以避免与信号输出端V_OUT相连的显示器像素中的开关晶体管误导通，导致图像信息写入错误。

在下拉阶段结束后，第一脉冲信号端V_I1、第二脉冲信号端V_I2以及驱动控制端Q的电位为低电平，第一晶体管T1与第二晶体管T2关断，信号输出端V_OUT的电位理应保持为低电平。但是，由于在第二晶体管T2的栅极和漏极之间有较大的寄生电容C_GD2，当第一控制信号端V_A由低电平跳变到高电平时，驱动控制端Q的电位也会随之上升，这个现象称为时钟馈通效应。当驱动控制端Q的电位上升大于第二晶体管T2的阈值电压时，会导致第二晶体管T2开启，第一控制信号端V_A通过第二晶体管T2对信号输出端V_OUT充电，导致信号输出端V_OUT产生较大的噪声电压。此外，在实际的显示器中，显示面板上的信号线之间存在寄生电容耦合效应，也会使得移位寄存器单元的信号输出端V_OUT产生噪声电压。因此，在移位寄存器单元的非选通状态，必须采取一定的措施来保证输出信号为低电平。

本实施例中可以通过低电平维持模块25来消除噪声电压。

在第一控制信号端V_A为低电平、第二控制信号端V_B为高电平期间，第一保持单元251开始工作，第六晶体管T6导通，将信号输出端V_OUT的噪声电荷释放到低电位端V_L，从而保持了信号输出端V_OUT的电位为低电平。

当第一控制信号端V_A为高电平、第二控制信号端V_B为低电平时，第二保持单元252和正负双向极性电位产生单元253开始工作，具体的工作过程如下：

首先，在下拉阶段结束的t2时刻，由于第二电容C2的耦合作用，第一控制信号端V_A由高电平下降到低电平的瞬间会在低电平维持控制端P引起一个负的电压耦合量-ΔV_P，如图2所示。这个电压耦合量ΔV_P的大小可以表示为：

${\mathrm{\ΔV}}_P=\frac{C_2}{C_P}(V_H-V_L)$

其中C₂为第二电容C2的电容值，C_P为低电平维持控制端P的总的电容大小。所以，此时低电平维持控制端P的电压可以表示为：

$V_{P1}=V_{P0}-{\mathrm{\ΔV}}_P=V_L+V_{\mathrm{TH}9}-\frac{C_2}{C_P}(V_H-V_L)$

由于低电平维持控制端P的电位变为负电平（小于低电平V_L），而第八晶体管T8的栅极为低电平V_L，因此第八晶体管T8导通。通常来说，在传统的低电平维持结构中，低电位端V_L会通过导通的第八晶体管T8对低电平维持控制端P进行快速反向充电，而低电平维持控制端P的电位会被迅速恢复到与低电平V_L很接近的电位值V_L-V_TH8，其中V_TH8为第八晶体管T8的阈值电压。然而，在本实施例的低电平维持结构中，由于电荷再分配的原因，导通的第八晶体管T8将反向充电阻止晶体管T9的栅极与漏极，即中间节点X的电位下拉至负电平，且近似有：V_X≈V_P。此时，以二极管形式连接的反向充电阻止晶体管T9因为反偏而截止，以二极管形式连接的反向充电延迟晶体管T10因为正偏而导通。低电位端V_L通过导通的反向充电延迟晶体管T10对反向充电阻止晶体管T9的栅极和漏极进行反向充电，进而通过导通的第八晶体管T8对低电平维持控制端P进行充电。特别的，反向充电延迟晶体管T10采用小尺寸设计，即反向充电延迟晶体管T10采用沟道宽度和长度比（W10/L10）较小的设计，因此由低电位端V_L向低电平维持控制端P的反向充电电流很小，使得低电平维持控制端P的负电位得以较长时间的保持。

在t2～t3的过程中，第七晶体管T7的栅-源电压保持为负，第七晶体管T7处于负向偏置状态。在t3时刻，假设低电平维持控制端P的电压已由V_P1充电到了V_P2。t3时刻，当第一控制信号端V_A由低电平变为高电平时，由于第二电容C2的耦合作用，第一控制信号端V_A在低电平维持控制端P又引起了一个正的电压耦合量+ΔV_P。那么，在t3时刻低电平维持控制端P的电压可以表示为：

$V_{P3}=V_{P2}+{\mathrm{\ΔV}}_P=V_{P2}+\frac{C_2}{C_P}(V_H-V_L)$

V_P3小于高电平电压V_H的大小。此时，第八晶体管T8仍然导通，低电平维持控制端P通过导通的第八晶体管T8对中间节点X快速充电至V_L-V_TH8，之后第八晶体管T8被关断，低电平维持控制端P的高电平得以保持。同时，反向充电延迟晶体管T10进入弱导通状态，由低电位端V_L通过反向充电延迟晶体管T10、第八晶体管T8向低电平维持控制端P的反向充电过程被终止。

在第一控制信号端V_A为高电平期间，低电平维持控制端P的正电平使第七晶体管T7导通，将信号输出端V_OUT的噪声电荷释放到低电位端V_L，从而保持了信号输出端V_OUT的电位为低电平。在t4时刻，当第一控制信号端V_A再次由高电平变为低电平时，低电平维持控制端P的电压变为V_P4，由下式表示：

$V_{P4}=V_{P3}-{\mathrm{\ΔV}}_P=V_{P3}-\frac{C_2}{C_P}(V_H-V_L)$

反向充电阻止晶体管T9再次反向偏置、由低电位端V_L通过反向充电延迟晶体管T10、第八晶体管T8向低电平维持控制端P的反向充电过程被激活，低电平维持控制端P的电压被缓慢充电至V_P5。在t5时刻，当第一控制信号端V_A再次由低电平变为高电平时，低电平维持控制端P的电位又被耦合到高电平，在低电平维持阶段，这个过程不断的重复，而低电平维持控制端P的电压也能够在较长的时间内保持正、负双向极性。当低电平维持控制端P的负极性电压被充电到V_L-V_TH8或者V_L-V_TH10时，由于第八晶体管T8或反向充电延迟晶体管T10截止，由低电位端V_L通过反向充电延迟晶体管T10、第八晶体管T8向低电平维持控制端P的反向充电过程结束，低电平维持控制端P的正、负电压基本保持恒定。然而，由于单个第八晶体管T8或者反向充电延迟晶体管T10的阈值电压通常较小，导致低电平维持控制端P电压的负极性电压较小，加上晶体管漏电的存在，低电平维持控制端P的负电位最终会上升至低电位V_L，因此，在此之后低电平维持控制端P的电压近似为单极性。

在第二保持单元252和正负双向极性电位产生单元253中，低电位端V_L通过第八晶体管T8对低电平维持控制端P的快速反向充电通路被反偏的反向充电阻止晶体管T9所阻止，由反向充电延迟晶体管T10提供一个低速的充电通路。由于采用了反向充电阻止晶体管T9与反向充电延迟晶体管T10，使得在低电平维持阶段，第七晶体管T7的栅-源电压在较长时间内保持正、负向双极性。如图3所示为本实施例中移位寄存器单元的低电平维持信号波形图，即低电平维持控制端P的电平信号波形。由图3可以看出，在整个低电平维持阶段，低电平维持信号可以在较长时间内保持正、负双向极性。

在低电平维持阶段，本设计还采用时钟馈通抑制模块24来抑制时钟馈通效应。当第一控制信号端V_A从低电平变为高电平时，第五晶体管T5导通并将驱动控制端Q耦合到信号输出端V_OUT。此时，第一控制信号端V_A通过第二晶体管T2的寄生电容V_GD2耦合到驱动控制端Q的电压馈通量ΔV_Q的大小可以表示为：

${\mathrm{\ΔV}}_Q=\frac{C_{\mathrm{GD}2}}{C_{Q,\mathrm{total}}}(V_H-V_L)=\frac{C_{\mathrm{GD}2}}{C_{\mathrm{GD}2}+C_L+C_1}(V_H-V_L)$

其中，C_GD2为第二晶体管T2的栅-漏电压值，C_L为与信号输出端V_OUT的负载电容值，C₁为第一电容值，C_Q,total为驱动控制端Q处的总负载电容。一方面，第五晶体管T5与第一电容C1的作用相同，第五晶体管T5的导通使得与信号输出端V_OUT相连接的负载电容C_L连接到了驱动控制端Q，增大了驱动控制端Q的总的负载电容的大小，减小了电压馈通量ΔV_Q的大小。另一方面导通的第五晶体管T5使得驱动控制端Q的耦合电荷快速释放到了信号输出端V_OUT，并由低电平维持模块25释放到低电位端V_L，保证了驱动控制端Q的电位保持在低电平，抑制了时钟馈通效应的发生。

在本实施例中，移位寄存器单元的所有晶体管都不会被偏置在直流电压应力下，晶体管的阈值电压漂移较小。而特别的，对于晶第五体管T5和第七晶体管T7而言，在低电平维持阶段，第七晶体管T7和第五晶体管T5会在较长时间内保持正、负向双极性脉冲偏置；一方面双极性脉冲的正极性电压小于高电平电压V_H，可以减小晶体管的阈值电压漂移，另一方面负极性电压有助于晶体管的阈值电压的恢复。因此，和单一的正极性脉冲偏置相比，晶体管的净阈值电压漂移得到进一步抑制，从而延长了移位寄存器单元的工作寿命。

实施例二

请参考图4，本实施例提供了另一种移位寄存器单元，与实施例一相比，区别在于：正负双向极性电位产生单元253包括第二电容C2、第八晶体管T8、反向充电阻止晶体管T9和反向充电延迟晶体管T11，第八晶体管T8的栅极耦合到信号输出端V_OUT，其漏极耦合到低电平维持控制端P，其源极耦合到中间节点X，第二电容C2连接在第一控制信号端V_A和低电平维持控制端P之间；反向充电阻止晶体管T9的栅极与漏极短接，并耦合到中间节点X，其源极耦合到低电位端V_L，反向充电阻止晶体管T9用于当低电平维持控制端P处于负电位时，关断由低电位端V_L通过第八晶体管T8对低电平维持控制端P的反向充电电流；反向充电延迟晶体管T11的栅极与源极短接后耦合到低电位端V_L，其漏极耦合到低电平维持控制端P，反向充电延迟晶体管T11用于当低电平维持控制端P处于负电位时，延迟由低电位端V_L对低电平维持控制端P的反向充电结束时间。

本实施例提供的移位寄存器单元与实施例一相比，调整了低电平维持模块25中的正负双向极性电位产生单元253，反向充电延迟晶体管T11的栅极与源极耦合到低电位端V_L，漏极耦合到低电平维持信号控制端P，以在低电位端V_L和低电平维持控制端P之间提供一个低速的反向充电通路。

本实施例中移位寄存器单元的工作时序图与实施例一中图2的时序图一致，在本实施例中，移位寄存器单元的工作过程与实施例1基本相同。不同的是，在移位寄存器单元的低电平维持阶段，当第一控制信号端V_A为低电平时，反向充电延迟晶体管T11直接在低电位端V_L与低电平维持信号控制端P之间形成反向充电通路。低电平维持模块25的具体工作过程如下：

首先，在下拉阶段结束的t2时刻，由于第二电容C2的耦合作用，第一控制信号端V_A由高电平下降到低电平的瞬间会在低电平维持控制端P引起一个负的电压耦合量-ΔV_P,此时低电平维持控制端P的电压变为V_P1，大小等于V_P0-ΔV_P。由于低电平维持控制端P的电位变为负电平（小于低电平V_L），而第八晶体管T8的栅极为低电平V_L，因此第八晶体管T8导通。由于电荷再分配的原因，导通的第八晶体管T8将反向充电阻止晶体管T9的栅极与漏极，即中间节点X的电位下拉至负电平，且近似有：V_X≈V_P。此时，以二极管形式连接反向充电阻止晶体管T9因为反偏而截止，以二极管形式连接的反向充电延迟晶体管T11由于正偏而导通。低电位端V_L通过导通的反向充电延迟晶体管T11对低电平维持控制端P进行缓慢充电。特别的，晶体管T11采用小尺寸设计，即反向充电延迟晶体管T10采用沟道宽度和长度比较小的设计，因此由低电位端V_L向低电平维持控制端P的反向充电电流很小，使得低电平维持控制端P的负电位得以较长时间的保持。

在t2～t3的过程中，第七晶体管T7的栅-源电压保持为负，第七晶体管T7处于负向偏置状态。在t3时刻，假设低电平维持控制端P的电压已由V_P1充电到了V_P2。当第一控制信号端V_A由低电平变为高电平时，由于第二电容C2的耦合作用，第一控制信号端V_A在低电平维持控制端P又引起了一个正的电压耦合量+ΔV_P。T3时刻低电平维持控制端P的电压变为了V_P3，大小等于V_P2+ΔV_P。此时，第八晶体管T8仍然导通，低电平维持控制端P通过导通的第八晶体管T8对反向充电阻止晶体管T9的栅极与漏极，即中间节点X快速充电至V_L-V_TH8，之后第八晶体管T8被关断，低电平维持控制端P的高电平得以保持；与此同时，反向充电延迟晶体管T11由于反相偏置而截止，由低电位端V_L通过反向充电延迟晶体管T11向低电平维持控制端P的反向充电过程被终止。

在第一控制信号端V_A为高电平期间，低电平维持控制端P的正电平使第七晶体管T7导通，将信号输出端V_OUT的噪声电荷释放到低电位端V_L，从而保持了信号输出端V_OUT的电位为低电平。当第一控制信号端V_A再次由高电平变为低电平时，低电平维持控制端P的电压变为V_P4，大小等于V_P3-ΔV_P。反向充电阻止晶体管T9再次反向偏置、而反向充电延迟晶体管T11被正向偏置，由低电位端V_L通过反向充电延迟晶体管T11向低电平维持控制端P的反向充电过程被激活，低电平维持控制端P的电压被缓慢充电至V_P5；当第一控制信号端V_A再次由低电平变为高电平时，低电平维持控制端P的电位又被耦合到高电平，在低电平维持阶段，这个过程不断的重复，而低电平维持控制端P的电压也能够在较长的时间内保持正、负双向极性。当低电平维持控制端P的负极性电压被充电到V_L-V_TH11时，由于反向充电延迟晶体管T11截止，由低电位端V_L通过反向充电延迟晶体管T11、向低电平维持控制端P的反向充电过程结束，低电平维持控制端P的正、负电压基本保持恒定。由于反向充电延迟晶体管T11的阈值电压通常较小，因此，在此之后低电平维持控制端P的电压近似为单极性。

在第一控制信号端V_A为低电平期间，第二控制信号端V_B为高电平，第六晶体管T6导通，将信号输出端V_OUT的噪声电荷释放到低电位端V_L，从而保持了信号输出端V_OUT的电位为低电平。

本实施例中，在移位寄存器单元的低电平维持阶段，第五晶体管T5、第六晶体管T6与第七晶体管T7都可以在较长时间内保持正、负双向极性。双极性的脉冲偏置电压使得第五晶体管T5、第六晶体管T6与第七晶体管T7的阈值电压漂移得到抑制，从而提高了移位寄存器单元的寿命。

实施例三

请参考图5，本实施例提供了另一种移位寄存器单元，与实施例二相比，区别在于：正负双向极性电位产生单元253包括第二电容C2、第八晶体管T8、反向充电阻止晶体管T9和多个串联的反向充电延迟晶体管T11，第八晶体管T8的栅极耦合到信号输出端V_OUT，其漏极耦合到低电平维持控制端P，其源极耦合到中间节点X，第二电容C2连接在第一控制信号端V_A和低电平维持控制端P之间；反向充电阻止晶体管T9的栅极与漏极短接，并耦合到中间节点X，其源极耦合到低电位端V_L，反向充电阻止晶体管T9用于当低电平维持控制端P处于负电位时，关断由低电位端V_L通过第八晶体管T8对低电平维持控制端P的反向充电电流；反向充电延迟晶体管T11的栅极与源极短接，初级反向充电延迟晶体管T11的栅极与源极短接后耦合到低电位端V_L，末级反向充电延迟晶体管T11的漏极耦合到低电平维持控制端P，每一级反向充电延迟晶体管T11的栅极与源极短接后都耦合到其前一级反向充电延迟晶体管T11的漏极；反向充电延迟晶体管T11用于当低电平维持控制端P处于负电位时，延迟由低电位端V_L对低电平维持控制端P的反向充电结束时间。

在实施例中，具有多个串联的以二极管形式连接的反向充电延迟晶体管T11，从而进一步减小反向充电的速度。

在本实施例中，移位寄存器单元的工作过程与实施例二基本相同，在此不再赘述。不同的是，由于反向充电通路上串联了多个反向充电延迟晶体管T11，使得通路的等效电阻增大，由低电位端V_L向低电平维持控制端P的充电电流减小，低电平维持控制端P的负电位恢复时间被进一步延长。因此，在本实施例中，第五晶体管T5、第六晶体管T6和第七晶体管T7会在更长的时间内保持正、负向双极性脉冲偏置。如图5所示，为本实施例中移位寄存器单元与实施例二中移位寄存器单元的低电平维持信号的波形图，由图5可见，本实施例中低电平维持信号可以在更长时间内保持正、负双极性。

另一方面，通过多个串联的反相充电延迟晶体管T11，当低电平维持控制端P的负极性电压被充电到V_L-m*V_TH时，m为串联的反相充电延迟晶体管T11的个数，反相充电通路截止，由低电位端V_L向低电平维持控制端P的反向充电过程结束，低电平维持控制端P的正、负极性电压基本保持恒定。当m*V_TH的值较大时，低电平维持控制端P的电压仍然可以近似为正、负双向极性，对晶体管阈值电压的漂移仍然具有一定的抑制作用。

因此，通过串联多个反向充电延迟晶体管T11，不仅可以增加第五晶体管T5、第六晶体管T6和第七晶体管T7所受的正、负双极性脉冲偏置的时间，还可以降低低电平维持控制端P的负极性电压。可以进一步减小晶体管的阈值电压漂移，延长移位寄存器电路的寿命。

本实施例中，如图6所示，只表示出了三个串联的反向充电延迟晶体管T11，在其它实施例中，可以根据具体需要设置不同个数的反向充电延迟晶体管T11。

当然，在其它实施例中，对于实施例一提供的移位寄存器单元，也可以类似的串联多个反向充电延迟晶体管T10，即：正负双向极性电位产生单元253包括第二电容C2、第八晶体管T8、反向充电阻止晶体管T9和多个串联的反向充电延迟晶体管T10，第八晶体管T8的栅极耦合到信号输出端V_OUT，其漏极耦合到低电平维持控制端P，其源极耦合到中间节点X，第二电容C2连接在第一控制信号端V_A和低电平维持控制端P之间；反向充电阻止晶体管T9的栅极与漏极短接，并耦合到中间节点X，其源极耦合到低电位端V_L，反向充电阻止晶体管T9用于当低电平维持控制端P处于负电位时，关断由低电位端V_L通过第八晶体管T8对低电平维持控制端P的反向充电电流；反向充电延迟晶体管T10的栅极与源极短接，初级反向充电延迟晶体管T10的栅极与源极短接后耦合到低电位端V_L，末级反向充电延迟晶体管T10的漏极耦合到中间节点X，每一级反向充电延迟晶体管T10的栅极与源极短接后都耦合到其前一级反向充电延迟晶体管T10的漏极；反向充电延迟晶体管T10用于当低电平维持控制端P处于负电位时，延迟由低电位端V_L通过第八晶体管T8对低电平维持控制端P的反向充电结束时间。此时，移位寄存器单元的工作原理与实施例三上述移位寄存器单元相同，在此不再赘述。

实施例四

请参考图7，本实施例提供了一种栅极驱动电路，包括N+1个级联的移位寄存器单元，N为正整数，移位寄存单元采用上述实施一至实施三中任一种移位寄存器。需要说明的是，第N+1级移位寄存器单元通常作为附加级，不连接到栅极扫描线，如图7所示。

栅极驱动电路还包括第一时钟线CK1、第二时钟线CK2、启动信号线STV和总公共地线V_SS，第一时钟线CK1、第二时钟线CK2、启动信号线STV和总公共地线V_SS分别用于输出第一时钟信号、第二时钟信号、启动信号和低电位；第一时钟信号和第二时钟信号为周期相同的互补时钟信号。

第一时钟线CK1连接到奇数级移位寄存器单元的第一控制信号端V_A，第二时钟线CK2连接到第一级移位寄存器单元的第二控制信号端V_B和偶数级移位寄存器单元的第一控制信号端V_A，启动信号线STV连接到第一级移位寄存器单元的第一脉冲信号端V_I1和第N+1级移位寄存器单元的第二脉冲信号端V_I2，总公共地线V_SS连接到各级移位寄存器单元的低电位端V_L。

第n级移位寄存器单元的低电平维持控制端P连接到第n+1级移位寄存器单元的第二控制信号端V_B，第n级移位寄存器单元的信号输出端V_OUT连接到第n+1级移位寄存器单元的第一脉冲信号端V_I1，第n+1级移位寄存器单元的信号输出端V_OUT连接到第n级移位寄存器单元的第二脉冲信号端V_I2，其中1≤n≤N。

栅极驱动电路的各级移位寄存器单元的信号输出端V_OUT将信号输出到栅极驱动电路对应的行栅极扫描信号输出端V_G。请参考图8，为本实施例中栅极驱动电路的时序图，图8中示出了第一时钟信号线CK1、第二时钟信号线CK2中信号时序与第一到五级栅极驱动电路的栅极扫描信号输出端V_G1-V_G5的时序关系。

请参考图9，为本实施例中各级移位寄存器单元的工作时序图，其与图2的区别在于：由于移位寄存器单元的第二控制信号端V_B连接到其上一级移位寄存器单元的当低电平维持控制端P，因此，第二控制信号不再是如图2所示的严格的方波信号。

假设显示器中像素单元阵列的行数为N行，每一行像素的扫描时间为T，则启动信号线STV处于高电平时间为T。当N为偶数时候，STV的周期为(N+2k)*T，当N为奇数时，STV的周期为(N+2k+1)*T，其中k为正整数。一时钟线CK1与第二时钟线CK2所传输的互补时钟信号的周期为2T。在本实施例提供的栅极驱动电路中，第1到第N级移位寄存器单元的信号输出端V_OUT分别耦合至面板上的N条栅极扫描线，当第一时钟线CK1与第二时钟线CK2的高电平交替到来时，栅极驱动信号V_G1～V_G(N)顺次输出高电平脉冲。

栅极驱动电路可以与像素TFT一起集成于显示面板上。在具体实施例中，第一时钟线CK1与第二时钟线CK2上的互补时钟信号由时钟发生器产生；启动信号线STV与总公共地线V_SS上的信号由信号发生器产生，因此本实施例提供的栅极驱动电路仅需要4个外部引脚，从而减少了显示器的外部引线数目和外围芯片数量，降低了显示器的成本、提高了机械和电学可靠性。

实施例五

请参考图10，本实施例提供了另一种栅极驱动电路，包括N+1个级联的移位寄存器单元，N为正整数，移位寄存单元采用上述实施一至实施三中任一种移位寄存器。需要说明的是，第N+1级移位寄存器单元通常作为附加级，不连接到栅极扫描线，如图10所示。

移位寄存器还包括第一时钟线CK1、第二时钟线CK2、启动信号线STV和总公共地线V_SS，第一时钟线CK1、第二时钟线CK2、启动信号线STV和总公共地线V_SS分别用于输出第一时钟信号、第二时钟信号、启动信号和低电位；第一时钟信号和第二时钟信号为周期相同的互补时钟信号。

第一时钟线CK1连接到奇数级移位寄存器单元的第一控制信号端V_A和偶数级移位寄存器单元的第二控制信号端V_B，第二时钟线CK1连接到偶数级移位寄存器单元的第一控制信号端V_A和奇数级移位寄存器单元的第二控制信号端V_B，启动信号线STV连接到第一级移位寄存器单元的第一脉冲信号端V_I1和第N+1级移位寄存器单元的第二脉冲信号端V_I2，总公共地线V_SS连接到各级移位寄存器单元的低电位端V_L。

第n级移位寄存器单元的信号输出端V_OUT连接到第n+1级移位寄存器单元的第一脉冲信号端V_I1，第n+1级移位寄存器单元的信号输出端V_OUT连接到第n级移位寄存器单元的第二脉冲信号端V_I2，其中1≤n≤N。

本实施例中各级移位寄存器单元的工作时序图与图2一致，其工作原理上述与实施例四相同，此处不再赘述。

实施例六

请参考图11，本实施例提供了一种显示器，包括显示面板111、栅极驱动电路112和数据驱动电路113。

显示面板111包括显示像素单元阵列1111和与显示像素单元阵列1111相连的第一方向的栅极扫描线和第二方向的数据线，第一方向和第二方向可以分别为横向、纵向，或者分别为纵向、横向。栅极驱动电路112采用上述实施例四和实施例五提供的任意一种栅极驱动电路，栅极驱动电路112中移位寄存器单元的信号输出端耦合到与其对应的栅极扫描线，为像素单元提供栅极驱动信号。数据驱动电路113与相应的数据线连接，为像素单元提供数据信号。

本实施例提供的显示器具有如下优点：

1、电路工作寿命长。构成栅极驱动电路的移位寄存器单元中，所有晶体管都不会处于直流应力之下；特别的，借助电容耦合效应并通过在低电平维持模块中引入反向充电阻止晶体管和反向充电延迟晶体管，使得在低电平维持阶段，移位寄存器单元的关键晶体管在一段时间内处于正、负双极性脉冲应力的偏置之下，从而进一步抑制了关键晶体管的阈值电压漂移，延长了电路的寿命。

2、结构简单，设计复杂度低、成品率高。本申请实施例提供的栅极驱动电路不需要增加额外的低电位源，采用电容耦合的原理实现正、负双极性脉冲电压，因此结构简单、设计的复杂度低、电路成品率高。

3、可靠性高，成本低。栅极驱动电路可以由非晶硅TFT实现，并且与像素TFT一起制作于显示面板之上。通过采用集成栅极驱动电路，极大的减少了显示面板的外部引脚数目以及外围芯片数量，从而提高了显示器的可靠性、降低了生产成本。

以上内容是结合具体的实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请发明构思的前提下，还可以做出若干简单推演或替换。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：

输入模块（21），其控制端和输入端用于耦合到第一脉冲信号端（V_I1），输入第一脉冲信号，其输出端用于耦合到驱动控制端（Q），所述输入模块（21）响应第一脉冲信号的高电平对驱动控制端（Q）进行充电；

驱动模块（22），其控制端用于耦合到驱动控制端（Q），其输入端用于耦合到第一控制信号端（V_A），输入第一控制信号，其输出端用于耦合到信号输出端（V_OUT），所述驱动模块（22）响应驱动控制端（Q）的高电平信号将第一控制信号的高电平输出到信号输出端（V_OUT）；

下拉模块（23），其控制端用于耦合到第二脉冲信号端（V_I2），输入第二脉冲信号，所述下拉模块（23）还分别耦合到驱动控制端（Q）、信号输出端（V_OUT）和低电位端（V_L），用于响应第二脉冲信号的高电平将驱动控制端（Q）和信号输出端（V_OUT）的电位下拉到低电位端（V_L）的电位；

低电平维持模块（25），其包括第一保持单元（251）、第二保持单元（252）和正负双向极性电位产生单元（253）；

第一保持单元（251）的控制端用于耦合到第二控制信号端（V_B），输入第二控制信号，第一保持单元（251）还分别耦合到信号输出端（V_OUT）和低电位端（V_L），用于响应第二控制信号的高电平将信号输出端（V_OUT）的电位保持在低电位端（V_L）的电位；

第二保持单元（252）的控制端用于耦合到低电平维持控制端（P），第二保持单元（252）还分别耦合到信号输出端（V_OUT）和低电位端（V_L），用于在第二控制信号为低电平时响应低电平维持控制端（P）的高电平将信号输出端（V_OUT）的电位保持在低电位端（V_L）的电位；

正负双向极性电位产生单元（253）包括低电平维持控制端（P），所述正负双向极性电位产生单元（253）分别耦合到第一控制信号端（V_A）、信号输出端（V_OUT）和低电位端（V_L），用于在移位寄存器单元的非选通阶段产生正负双向极性电位并输出到低电平维持控制端（P）；

所述第一控制信号和第二控制信号为周期相同的互补信号；

第二脉冲信号的高电平滞后于第一脉冲信号的高电平一个时钟周期。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述正负双向极性电位产生单元（253）包括第二电容（C2）、第八晶体管（T8）、反向充电阻止晶体管（T9）和一个或多个串联的反向充电延迟晶体管（T10），第八晶体管（T8）的控制极耦合到信号输出端（V_OUT），其第一极耦合到低电平维持控制端（P），其第二极耦合到中间节点（X），第二电容（C2）连接在第一控制信号端（V_A）和低电平维持控制端（P）之间；

反向充电阻止晶体管（T9）的控制极与第一极短接，并耦合到中间节点（X），其第二极耦合到低电位端（V_L），所述反向充电阻止晶体管（T9）用于当低电平维持控制端（P）处于负电位时，关断由低电位端（V_L）通过第八晶体管（T8）对低电平维持控制端（P）的反向充电电流；

反向充电延迟晶体管（T10）的控制极与第二极短接，初级反向充电延迟晶体管（T10）的控制极与第二极短接后耦合到低电位端（V_L），末级反向充电延迟晶体管（T10）的第一极耦合到中间节点（X），每一级反向充电延迟晶体管（T10）的控制极与第二极短接后都耦合到其前一级反向充电延迟晶体管（T10）的第一极；所述反向充电延迟晶体管（T10）用于当低电平维持控制端（P）处于负电位时，延迟由低电位端（V_L）通过第八晶体管（T8）对低电平维持控制端（P）的反向充电结束时间。

3.如权利要求1所述的移位寄存器单元，其特征在于，所述正负双向极性电位产生单元（253）包括第二电容（C2）、第八晶体管（T8）、反向充电阻止晶体管（T9）和一个或多个串联的反向充电延迟晶体管（T11），第八晶体管（T8）的控制极耦合到信号输出端（V_OUT），其第一极耦合到低电平维持控制端（P），其第二极耦合到中间节点（X），第二电容（C2）连接在第一控制信号端（V_A）和低电平维持控制端（P）之间；

反向充电阻止晶体管（T9）的控制极与第一极短接，并耦合到中间节点（X），其第二极耦合到低电位端（V_L），所述反向充电阻止晶体管（T9）用于当低电平维持控制端（P）处于负电位时，关断由低电位端（V_L）通过第八晶体管（T8）对低电平维持控制端（P）的反向充电电流；

反向充电延迟晶体管（T11）的控制极与第二极短接，初级反向充电延迟晶体管（T11）的控制极与第二极短接后耦合到低电位端（V_L），末级反向充电延迟晶体管（T11）的第一极耦合到低电平维持控制端（P），每一级反向充电延迟晶体管（T11）的控制极与第二极短接后都耦合到其前一级反向充电延迟晶体管（T11）的第一极；所述反向充电延迟晶体管（T11）用于当低电平维持控制端（P）处于负电位时，延迟由低电位端（V_L）对低电平维持控制端（P）的反向充电结束时间。

4.如权利要求2或3所述的移位寄存器单元，其特征在于，还包括时钟馈通抑制模块（24），所述时钟馈通抑制模块（24）包括第五晶体管（T5），第五晶体管（T5）的控制极耦合到低电平维持控制端（P），其第一极和第二极分别耦合到驱动控制端（Q）和信号输出端（V_OUT），所述第五晶体管（T5）用于在移位寄存器单元的非选通阶段，响应低电平维持控制端（P）的高电平，将驱动控制端（Q）的电荷释放至信号输出端（V_OUT）。

5.如权利要求4所述的移位寄存器单元，其特征在于，所述时钟馈通抑制模块（24）还包括第一电容（C1），其两端分别耦合到驱动控制端（Q）和信号输出端（V_OUT）。

6.如权利要求5所述的移位寄存器单元，其特征在于，所述输入模块（21）包括第一晶体管（T1），其控制极和第一极短接后耦合到第一脉冲信号端（V_I1），第二极耦合到驱动控制端（Q）；

所述驱动模块（22）包括第二晶体管（T2），其被控制极耦合到驱动控制端（Q），第一极耦合到第一控制信号端（V_A），第二极耦合到信号输出端（V_OUT）；

所述下拉模块（23）包括第三晶体管（T3）和第四晶体管（T4），所述第三晶体管（T3）的控制极耦合到第二脉冲信号端（V_I2），第一极耦合到信号输出端（V_OUT），第二极耦合到低电位端（V_L）；所述第四晶体管（T4）的控制极耦合到第二脉冲信号端（V_I2），第一极耦合到驱动控制端（Q），第二极耦合到低电位端（V_L）；

所述第一保持单元（251）包括第六晶体管（T6），其控制极耦合到第二控制信号端（V_B），第一极耦合到信号输出端（V_OUT），第二极耦合到低电位端（V_L）；

所述第二保持单元（252）包括第七晶体管（T7），其控制极耦合到低电平维持控制端（P），第一极耦合到信号输出端（V_OUT），第二极耦合到低电位端（V_L）。

7.如权利要求2或3所述的移位寄存器单元，其特征在于，所述第一脉冲信号的高电平脉冲到来时，第一控制信号为低电平，所述第二脉冲信号滞后第一脉冲信号一个时钟周期。

8.一种栅极驱动电路，其特征在于，包括N+1个级联的如权利要求1-7任一项所述的移位寄存器单元，所述N为正整数；

还包括第一时钟线（CK1）、第二时钟线（CK2）、启动信号线（STV）和总公共地线（V_SS），所述第一时钟线（CK1）、第二时钟线（CK2）、启动信号线（STV）和总公共地线（V_SS）分别用于输出第一时钟信号、第二时钟信号、启动信号和低电位；所述第一时钟信号和第二时钟信号为周期相同的互补时钟信号；

第一时钟线（CK1）连接到奇数级移位寄存器单元的第一控制信号端（V_A），第二时钟线（CK2）连接到第一级移位寄存器单元的第二控制信号端（V_B）和偶数级移位寄存器单元的第一控制信号端（V_A），启动信号线（STV）连接到第一级移位寄存器单元的第一脉冲信号端（V_I1）和第N+1级移位寄存器单元的第二脉冲信号端（V_I2），总公共地线（V_SS）连接到各级移位寄存器单元的低电位端（V_L）；

第n级移位寄存器单元的低电平维持控制端（P）连接到第n+1级移位寄存器单元的第二控制信号端（V_B），第n级移位寄存器单元的信号输出端（V_OUT）连接到第n+1级移位寄存器单元的第一脉冲信号端（V_I1），第n+1级移位寄存器单元的信号输出端（V_OUT）连接到第n级移位寄存器单元的第二脉冲信号端（V_I2），其中1≤n≤N。

9.一种栅极驱动电路，其特征在于，包括N+1个级联的如权利要求1-7任一项所述的移位寄存器单元，所述N为正整数；

还包括第一时钟线（CK1）、第二时钟线（CK2）、启动信号线（STV）和总公共地线（V_SS），所述第一时钟线（CK1）、第二时钟线（CK2）、启动信号线（STV）和总公共地线（V_SS）分别用于输出第一时钟信号、第二时钟信号、启动信号和低电位；所述第一时钟信号和第二时钟信号为周期相同的互补时钟信号；

第一时钟线（CK1）连接到奇数级移位寄存器单元的第一控制信号端（V_A）和偶数级移位寄存器单元的第二控制信号端（V_B），第二时钟线（CK2）连接到偶数级移位寄存器单元的第一控制信号端（V_A）和奇数级移位寄存器单元的第二控制信号端（V_B），启动信号线（STV）连接到第一级移位寄存器单元的第一脉冲信号端（V_I1）和第N+1级移位寄存器单元的第二脉冲信号端（V_I2），总公共地线（V_SS）连接到各级移位寄存器单元的低电位端（V_L）；

第n级移位寄存器单元的信号输出端（V_OUT）连接到第n+1级移位寄存器单元的第一脉冲信号端（V_I1），第n+1级移位寄存器单元的信号输出端（V_OUT）连接到第n级移位寄存器单元的第二脉冲信号端（V_I2），其中1≤n≤N。

10.一种显示器，其特征在于，包括：

显示面板（111），其包括显示像素单元阵列（1111）和与显示像素单元阵列（1111）相连的第一方向的栅极扫描线和第二方向的数据线；

如权利要求8或9所述的栅极驱动电路（112），栅极驱动电路（112）中移位寄存器单元的信号输出端耦合到与其对应的栅极扫描线，为像素单元提供栅极驱动信号；

数据驱动电路（113），其与相应的数据线连接，为像素单元提供数据信号。