CN104809973B - 一种可适应负阈值电压的移位寄存器及其单元 - Google Patents

Abstract

本申请公开了一种可适应负阈值电压的移位寄存器及其单元。所述移位寄存器包括若干级级联的移位寄存器单元，所述移位寄存器单元包括：充电模块，驱动模块，放电模块，以及低电平维持模块。本申请公开的移位寄存器及其单元，通过抑制移位寄存器在工作过程的预充阶段、上拉阶段以及低电平维持阶段的晶体管漏电，使电路即使在当晶体管的阈值电压为负值时仍然可以正常工作，此外本申请还具有电路简单、低功耗、低成本的优点。

Description

一种可适应负阈值电压的移位寄存器及其单元

技术领域

本申请涉及平板显示领域，尤其涉及移位寄存器领域。

背景技术

近年来，集成显示驱动电路成为平板显示技术的研究热点。所谓集成显示驱动电路是指将栅极驱动电路和数据驱动电路等外围电路以薄膜晶体管(TFT)的形式与像素薄膜晶体管一起制作于显示面板上，从而可以减少外围驱动芯片的数量及其压封程序、降低成本，此外还能使得显示器外围更加纤薄，使显示器模组更加紧凑，机械和电学可靠性得以增强。

随着显示器向着高帧频、高分辨率、更窄边框的方向发展，对集成显示驱动电路的工作频率、电路面积也提出了更高的要求。传统的氢化非晶硅薄膜晶体管技术一方面受限于低迁移率而很难满足电路高频工作的需要，另一方面电路面积往往较大。低温多晶硅薄膜晶体管则由于器件成本较高，而且存在器件特性不均匀的特点，很难满足大尺寸显示的需求。近年来，以氧化铟镓锌薄膜晶体管(IGZO-TFT)为代表的氧化物薄膜晶体管技术由于具有迁移率高、器件特性均匀、成本较低等优势而备受关注。在基于氧化物薄膜晶体管的集成显示驱动电路中，移位寄存器作为非常重要的模块电路，得到了广泛的研究。

然而，由于氧化物薄膜晶体管制作工艺的原因，现有的氧化物薄膜晶体管的阈值电压往往偏负，这会导致移位寄存器中的一些晶体管无法正常关断而产生漏电。晶体管的漏电不仅增大了电路的功耗，严重时会还会导致电路的失效。为了使得移位寄存器电路能够适应负的阈值电压，现有的电路设计中通过增加低电位源、多套时钟信号、采用反馈结构和浮栅结构等方式来抑制电路漏电，但是仍然存在电路复杂、成本较高和功耗较大等问题。因此，如何在有效地抑制移位寄存器电路的漏电，使移位寄存器电路能够在晶体管为负阈值电压时正常工作的同时，还降低功耗、节约成本，成为一个极具研究价值的问题。

发明内容

为解决以上问题，本申请提供一种可适应负阈值电压的移位寄存器及其单元，此移位寄位存器及其单元在晶体管阈值电压为负时仍能正常工作，且具有电路结构简单、功耗低和成本低的优点。

根据本申请的第一方面，本申请提供一种移位寄存器单元，包括：

时钟信号输入端，用于输入时钟信号(V_CK)；

第一脉冲信号输入端，用于输入第一脉冲信号(V_I1)；

第二脉冲信号输入端，用于输入第二脉冲信号(V_I2)；

第三脉冲信号输入端，用于输入第三脉冲信号(V_I3)；

扫描信号输出端，用于输出扫描信号(V_G)；

高电平端(V_DD)，用于输入高电平(V_H)；

第一低电平端(V_SS1)，用于输入第一低电平(V_L1)；

第二低电平端(V_SS2)，用于输入第二低电平(V_L2)；

第三低电平端(V_SS3)，用于输入第三低电平(V_L3)；

驱动模块(12)，包括驱动控制端(Q)和第一驱动子模块(121)；所述第一驱动子模块(121)连接于所述驱动控制端(Q)、时钟信号输入端和扫描信号输出端之间，用于当驱动控制端(Q)为高电平时将时钟信号(V_CK)传输至扫描信号输出端；

充电模块(11)，连接于所述第一脉冲信号输入端、第二脉冲信号输入端和驱动控制端(Q)之间，用于当第一脉冲信号输入端(I1)和第二脉冲信号输入端(I2)为高电平时将驱动控制端(Q)充电至高电平；

放电模块(13)，连接于所述第二脉冲信号输入端、第三脉冲信号输入端和驱动控制端(Q)之间，用于当第二脉冲信号输入端为低电平且第三脉冲信号输入端为高电平时将驱动控制端(Q)放电至低电平；

低电平维持模块(14)，包括维持控制端(P)、维持控制子模块(141)和维持子模块(142)；维持控制子模块(141)连接于所述时钟信号输入端、高电平端(V_DD)、第二低电平端(V_SS2)和维持控制端(P)之间；所述维持子模块(142)连接于所述驱动控制端(Q)、第一低电平端(V_SS1)、第三低电平端(V_SS3)和维持控制端(P)之间；维持控制子模块(141)用于当驱动控制端(Q)为低电平时控制维持子模块(142)将扫描信号(V_G)维持至第一低电平(V_L1)；

所述时钟信号(V_CK)、第一脉冲信号(V_I1)、第二脉冲信号(V_I2)、第三脉冲信号(V_I3)、高电平(V_H)、第一低电平(V_L1)、第二低电平(V_L2)和第三低电平(V_L3)被配置为：

所述时钟信号一个周期内包括先到来的时钟信号的低电平(V_L0)和后到来的高电平(V_H)；所述时钟信号(V_CK)的低电平(V_L0)≥第一低电平(V_L1)＞第二低电平(V_L2)＞第三低电平(V_L3)，或者，时钟信号(V_CK)的低电平(V_L0)＞第一低电平(V_L1)＝第二低电平(V_L2)＞第三低电平(V_L3)；

所述第一脉冲信号(V_I1)的高电平位于时钟信号(V_CK)的第一时钟周期的低电平时段内；所述维持子模块(142)在时钟信号(V_CK)的第一时钟周期的低电平时段和高电平时段内分别接受一低电平(V_L0)和高电平(V_H)，以配合维持控制端(P)使驱动控制端(Q)不漏电；第二脉冲信号(V_I2)的高电平的上升沿超前于第一脉冲信号(V_I1)的高电平的下降沿，第二脉冲信号(V_I2)的高电平的下降沿滞后于第一脉冲信号(V_I1)的高电平的下降沿且超前于时钟信号(V_CK)第二时钟周期的高电平的上升沿，第三脉冲信号(V_L3)的上升沿也超前于时钟信号(V_CK)的第二时钟周期的高电平的上升沿。

进一步地，所述驱动模块(12)还包括第二驱动子模块(122)和用于输出第一传递信号(V_C1)的第一传递信号输出端；所述第二驱动子模块(122)连接于所述驱动控制端(Q)、时钟信号输入端和第一传递信号输出端之间，用于当驱动控制端(Q)为高电平时将时钟信号(V_CK)传输至第一传递信号输出端。

进一步地，所述驱动模块(12)还包括第三驱动子模块(123)，其中第三驱动子模块(123)有两种结构：

第一种结构中，驱动模块(12)还包括第四脉冲信号输入端和用于输出第二传递信号(V_C2)的第二传递信号输出端；所述第四脉冲信号输入端，用于输入第四脉冲信号(V_I4)，其中第四脉冲信号(V_I4)的高电平滞后于第一脉冲信号(V_I1)的高电平一个时钟周期；所述第二传递信号输出端，用于输出第二传递信号(V_C2)；所述第三驱动子模块(123)连接于第四脉冲信号输入端、第一传递信号输出端、第二传递信号输出端和高电平端(V_DD)之间，用于当第四脉冲信号(V_I4)或第一传递信号(V_C1)为高电平时将高电平端(V_DD)的电压传输至第二传递信号输出端；

第二种结构中，驱动模块(12)也包括用于输出第二传递信号(V_C2)的第二传递信号输出端；所述第三驱动子模块连接于所述驱动控制端(Q)、第二传递信号输出端和高电平端(V_DD)之间，用于当驱动控制端(Q)为高电平时将高电平端(V_DD)的电压传输至第二传递信号输出端。

进一步地，所述维持子模块(142)还与第一传递信号输出端、第二传递信号输出端相连；所述第一传递信号输出端还用于给维持子模块(142)在时钟信号(V_CK)的第一时钟周期的低电平时段和高电平时段内分别提供一低电平(V_L0)和高电平(V_H)，以配合维持控制端(P)使驱动控制端(Q)不漏电；

所述维持控制子模块(141)还用于当驱动控制端(Q)为低电平时控制维持子模块(142)将第一传递信号(V_C1)、第二传递信号(V_C2)分别维持至第三低电平(V_L3)、第一低电平(V_L1)。

根据本申请的第二方面，本申请提供一种移位寄存器，包括上面的移位寄存器单元，还包括第一时钟线(CK₁)、第二时钟线(CK₂)、第三时钟线(CK₃)、第四时钟线(CK₄)、第一公共低电平线(SS₁)、第二公共低电平线(SS₂)、第三公共低电平线(SS₃)和公共高电平线；

所述第一公共低电平线(SS₁)、第二公共低电平线(SS₂)、第三公共低电平线(SS₃)和公共高电平线分别连接于所有移位寄存器单元的第一低电平端(V_SS1)、第二低电平端(V_SS2)、第三低电平端(V_SS3)和高电平端(V_DD)；

第4i+1级移位寄存器单元的时钟信号输入端连接于第一时钟线(CK₁)；

第4i+2级移位寄存器单元的时钟信号输入端连接于第二时钟线(CK₂)，其中第二时钟线(CK₂)输出的时钟信号的高电平滞后于第一时钟线(CK₁)的四分之一个时钟周期；

第4i+3级移位寄存器单元的时钟信号输入端连接于第三时钟线(CK₃)，其中第三时钟线(CK₃)输出的时钟信号的高电平滞后于第二时钟线(CK₂)的四分之一个时钟周期；

第4i+4级移位寄存器单元的时钟信号输入端连接于第四时钟线(CK₄)，其中第四时钟线(CK₄)输出的时钟信号的高电平滞后于第三时钟线(CK₃)的四分之一个时钟周期；

第n级移位寄存器单元的第一脉冲信号输入端连接于第n-2级移位寄存器单元的第一传递信号输出端；

第n级移位寄存器单元的第二脉冲信号输入端连接于第n-2级移位寄存器单元的第二传递信号输出端；

第n级移位寄存器单元的第三脉冲信号输入端连接于第n+3级移位寄存器单元的第一传递信号输出端；

第n级移位寄存器单元的第四脉冲信号输入端连接于第n+2级移位寄存器单元的第一传递信号输出端；

其中，N为大于3的整数，n为大于0且小于或等于N的整数，i为非负整数。

本申请的有益效果：

通过对充电模块、放电模块和低电平维持模块的设计，使得本申请的移位寄位器其及单元在晶体管的阈值为负时，仍能工作工作，且漏电小、功耗较低。同时，由于移位寄位器单元只需要一个时钟信号输入端，因此不需要额外的时钟信号输入端，电路结构简单，成本较低。

附图说明

图1为本申请实施例一中的一种移位寄存器单元的电路结构图；

图2为本申请实施例一中的移位寄存器单元的一种工作时序图；

图3为本申请实施例二中的一种移位寄存器单元的电路结构图；

图4为本申请实施例二中的移位寄存器单元的一种工作时序图；

图5为本申请实施例三中的一种移位寄存器单元的电路结构图；

图6为本申请实施例三中的移位寄存器单元的一种工作时序图；

图7为本申请实施例四中的一种移位寄存器单元的电路结构图；

图8为本申请实施例四中的移位寄存器单元的一种工作时序图；

图9为本申请实施例五中的一种移位寄存器单元的电路结构图；

图10为本申请实施例五中的移位寄存器单元的一种工作时序图；

图11为本申请实施例六中的一种移位寄存器单元的电路结构图；

图12为本申请实施例六中的移位寄存器单元的一种工作时序图；

图13为本申请实施例七中的一种移位寄存器的电路结构图；

图14为本申请实施例七中的移位寄存器的一种工作时序图；

图15为本申请实施例七中的移位寄存器的一种仿真波形图；

图16为本申请实施例八中的一种移位寄存器的电路结构图；

图17为本申请实施例八中的移位寄存器的一种工作时序图；

图18为本申请实施例八中的移位寄存器的一种仿真波形图；

图19为本申请实施例九中的一种移位寄存器的电路结构图；

图20为本申请实施例十中的一种移位寄存器的电路结构图。

具体实施方式

下面通过具体实施方式结合附图对本申请作进一步详细说明。

首先对本申请中用到的术语进行解释。

本申请中的晶体管为三端子晶体管，其三个端子为控制极、第一极和第二极；当晶体管为双极型晶体管时，控制极是指双极型晶体管的基极，第一极是指双极型晶体管的集电极或发射极，对应的第二极就是指双极型晶体管的发射极或集电极；当晶体管为场效应晶体管时，控制极是指场效应晶体管的栅极，第一极是指场效应晶体管的漏极或源极，对应的第二极就是指场效应晶体管的源极或漏极。

显示器中的晶体管通常为场效应晶体管，下面不妨以晶体管为N沟道场效应晶体管为例对电路进行说明，相应地，此时晶体管的控制极指栅极，第一极指漏极，第二极指源极；当然，在其他实施例中晶体管也可以是其他类型的场效应晶体管或双极型晶体管。

实施例一：

请参考图1，本实施例为一种移位寄存器单元，包括

时钟信号输入端，用于输入时钟信号V_CK；

第一脉冲信号输入端，用于输入第一脉冲信号V_I1；

第二脉冲信号输入端，用于输入第二脉冲信号V_I2；

第三脉冲信号输入端，用于输入第三脉冲信号V_I3；

扫描信号输出端，用于输出扫描信号V_G；

高电平端V_DD，用于输入高电平V_H；

第一低电平端V_SS1，用于输入第一低电平V_L1；

第二低电平端V_SS2，用于输入第二低电平V_L2；

第三低电平端V_SS3，用于输入第三低电平V_L3。

驱动模块12，包括驱动控制端Q和第一驱动子模块121；第一驱动子模块121连接于所述驱动控制端Q、时钟信号输入端和扫描信号输出端之间，用于当驱动控制端Q为高电平时将时钟信号V_CK传输至扫描信号输出端。具体地，第一驱动子模块121包括第二十晶体管T20和第一电容C1；第二十晶体管T20的控制极连接于驱动控制端Q，第一极连接于时钟信号输入端，第二极连接于扫描信号输出端；第一电容C1连接于驱动控制端Q与扫描信号输出端之间。因此，当驱动控制端Q的电压为高电平时，第二十晶体管T20导通，将将时钟信号V_CK传输至扫描信号输出端。

充电模块11，连接于第一脉冲信号输入端、第二脉冲信号输入端和驱动控制端Q之间，用于当第一脉冲信号输入端和第二脉冲信号输入端同时为高电平时将驱动控制端Q充电至高电平。具体地，充电模块11包括第一晶体管T1；第一晶体管T1的控制极连接于第一脉冲信号输入端，第一极连接于第二脉冲信号输入端，第二极连接于驱动控制端Q。因此，当第一脉冲信号V_I1为高电平时，第一晶体管T1导通，若此时第二脉冲信号V_I2也为高电平，则驱动控制端Q被充电。

放电模块13，连接于第二脉冲信号输入端、第三脉冲信号输入端和驱动控制端Q之间，用于当第二脉冲信号输入端为低电平且第三脉冲信号输入端为高电平时将驱动控制端Q放电至低电平。具体地，放电模块13包括第三晶体管T3；第三晶体管T3的控制极连接于第三脉冲信号输入端，第一极连接于第二脉冲信号输入端，第二极连接于驱动控制端Q。因此，当第三脉冲信号V_I3为高电平时，第三晶体管T3导通，若此时第二脉冲信号V_I2为低电平，则驱动控制端Q被放电。

低电平维持模块14，用于在非选通时间维持扫描信号V_G为低电平，其包括维持控制端P、维持控制子模块141和维持子模块142。维持控制子模块141连接于时钟信号输入端、高电平端V_DD、第二低电平端V_SS2和维持控制端P之间；具体地，维持控制子模块141包括第四晶体管T4和第五晶体管T5；第四晶体管T4的控制极连接于所述时钟信号输入端，第一极连接于高电平端V_DD，第二极连接于维持控制端P；第五晶体管T5的控制极连接于驱动控制端Q，第一极连接于维持控制端P，第二极连接于第二低电平端V_SS2。维持子模块142连接于所述驱动控制端Q、第一低电平端V_SS1、第三低电平端V_SS3和维持控制端P之间；具体地，维持子模块142包括第六晶体管T6、第七晶体管T7和第八晶体管T8；第六晶体管T6、第七晶体管T7和第八晶体管T8的控制极共同连接于所述维持控制端P；第六晶体管T6的第一极连接于驱动控制端Q，第二极连接于第七晶体管T7的第一极；第七晶体管T7的第二极连接于第三低电平端V_SS3；第八晶体管T8的第一极连接于扫描信号输出端，第二极连接于第一低电平端V_SS1。维持控制子模块141用于当驱动控制端Q为低电平时控制维持子模块142将扫描信号V_G维持至第一低电平V_L1。

本实施例的移位寄存器单元，各输入信号的一种配置为：

时钟信号V_CK的一个时钟周期包括先到来的时钟信号V_CK的低电平V_L0和后到来的高电平V_H；时钟信号V_CK的低电平V_L0≥第一低电平V_L1＞第二低电平V_L2＞第三低电平V_L3，或者，时钟信号V_CK的低电平V_L0＞第一低电平V_L1＝第二低电平V_L2＞第三低电平V_L3；第一脉冲信号V_I1的高电平位于时钟信号V_CK的第一时钟周期的低电平时段内；维持子模块142在时钟信号V_CK的第一时钟周期的低电平时段和高电平时段内分别接受一低电平V_L0和高电平V_H，以配合维持控制端P使驱动控制端Q不漏电；第二脉冲信号V_I2的高电平的上升沿超前于第一脉冲信号V_I1的高电平的下降沿，第二脉冲信号V_I2的高电平的下降沿滞后于第一脉冲信号V_I1的高电平的下降沿且超前于时钟信号V_CK第二时钟周期的高电平的上升沿，第三脉冲信号V_L3的上升沿也超前于时钟信号V_CK的第二时钟周期的高电平的上升沿。这里时钟信号V_CK的第一时钟周期，可以是时钟信号V_CK的任一时钟周期，相应地，第二时钟周期就是第一时钟周期的下一时钟周期。

请参考图2，为本实施例中移位寄存器单元的一种工作时序图。

在此工作时序图中，时钟信号V_CK可为周期是T的方波信号且占空比为50％。时钟信号V_CK的低电平V_L0＞第一低电平V_L1＞第二低电平V_L2＞第三低电平V_L3。第一脉冲信号V_I1的高电平比时钟信号V_CK的一个高电平超前半个时钟周期；第六晶体管T6的第二极在时钟信号V_CK的此高电平时段内、此高电平之前的低电平时段内分别接受一高电平V_H和低电平V_L0，以配合维持控制端P使驱动控制端Q不漏电；第二脉冲信号V_I2的高电平持续时间是第一脉冲信号V_I1高电平的两倍，且第二脉冲信号V_I2的高电平的上升沿同步于第一脉冲信号V_I1的高电平的上升沿，下降沿滞后于第一脉冲信号V_I1的高电平的下降沿。第三脉冲信号V_L3的高电平滞后于第一脉冲信号V_I1的高电平四分之五个时钟周期。

本实施例中移位寄存器单元的工作过程分为四个阶段：预充阶段P1，上拉阶段P2，下拉阶段P3以及低电平维持阶段P4，下面结合图1和图2，详细介绍本实施例中移位寄存器单元的一种工作过程。

A.预充阶段P1

预充阶段P1是指本级移位寄存器单元处于选通阶段，驱动控制端Q被充电到高电平的过程。

在t1时刻，时钟信号V_CK为低电平V_L0，第一脉冲信号V_I1和第二脉冲信号V_I2同时上升为高电平。因此第一晶体管T1导通，驱动控制端Q被充电至高电平，高电平的大小为V_H-V_TH1和V_H中较小的值即Min(V_H-V_TH1，V_H)，其中V_TH1为第一晶体管T1的阈值电压。驱动控制端Q被充电至高电平，因此第二十晶体管T20导通，将扫描信号输出端的电压放电至时钟信号V_CK的低电平V_L0。

另一方面，时钟信号V_CK为低电平V_L0，因此第四晶体管T4被关断；驱动控制端Q为高电平，因此第五晶体管T5导通；第四晶体管T4被关断和第五晶体管T5导通，因此维持控制端P的电位下拉至第二低电平V_L2。

对于第六晶体管T6，其第二极在时钟信号V_CK的低电平时段内接收一低电平V_L0，因此V_GS＝V_L2-V_L0＜0，当第六晶体管T6的阈值电压V_TH6为正时，其被可靠地关断；当第六晶体管T6的阈值电压V_TH6为负时，只需V_GS＝V_L2-V_L0＜V_TH6，第六晶体管T6仍被可靠地关断。尽管此时第七晶体管T7的V_GS＝V_L2-V_L3>0，其处于弱导通状态，但由于第六晶体管T6被可靠地关断，驱动控制端Q不会通过晶体管T6和晶体管T7漏电。

综上所述，在预充阶段P1，驱动控制端Q被充电到高电平Min(V_H-V_TH1，V_H)，且驱动控制端Q的漏电可以得到抑制。

B.上拉阶段P2

上拉阶段P2是指本级移位寄存器单元处于选通阶段，扫描信号输出端被充电至高电平的过程。

在t2时刻，第一脉冲信号V_I1的电压下降为V_L0，第一晶体管T1被关断，但驱动控制端Q仍然为高电平，因此第二十晶体管T20仍然导通。在t2时刻，时钟信号V_CK的电压由V_L0上升为V_H，并通过导通的第二十晶体管T20对扫描信号输出端进行快速的充电。具体地，在此过程中，随着扫描信号V_G的电压上升，驱动控制端Q的电压也被抬高到更高的电压，而驱动控制端Q的电压被抬高又反过来增大了第二十晶体管T20的驱动能力，使得扫描信号V_G的电压得以快速的上升至高电平V_H。

上述驱动控制端Q的电压被抬升的过程被称为自举。一般来说，在驱动控制端Q自举的过程中，驱动控制端Q应当保持浮空状态，这样才能被自举到较高的电压，换言之，驱动控制端Q若漏电则会严重影响Q的自举电压的大小，从而削弱第二十晶体管T20的驱动能力，进而导致扫描信号V_G的上升时间延迟增大，甚至电路失效，尤其是在当电路中晶体管的阈值电压为负值时更容易出现这种情况。而在在本实施例中移位寄存器单元的上拉阶段P2即t2到t3时刻，驱动控制端Q不会通过第一晶体管T1和第三晶体管T3漏电：第二脉冲信号V_I2的电压仍保持为高电平且第一脉冲信号V_I1和第三脉冲信号V_I3为低电平，因此第一晶体管T1和第三晶体管T3被可靠地关断；驱动控制端Q也不会通过第七晶体管T7和第六晶体管T6漏电：虽然时钟信号V_CK的电压为高电平V_H，因此第四晶体管T4导通，但驱动控制端Q自举到更高的电平，从而第五晶体管T5导通且驱动力要远大于第四晶体管T4，所以维持控制端P的电位仍然为第二低电平V_L2——为了进一步保证第五晶体管T5的驱动力大于第四晶体管T4的驱动力，在设计过程中，第五晶体管T5的宽度可以设计为远大于第四晶体管T4的宽度。在时钟信号V_CK的此高电平时段内，第六晶体管T6的第二极接受一高电平V_H的输入，故对于第六晶体管T6，V_GS＝V_L2-V_H＜V_TH6，所以其被可靠地关断，驱动控制端Q不会通过晶体管T6和晶体管T7漏电。

综上所述，驱动控制端Q不会漏电，从而驱动控制端Q可以顺利自举，进而又保证了第二十晶体管T20保持较大的驱动能力。

需要注意的是，对于第八晶体管T8，V_GS＝V_L2-V_L1<0，当其阈值电压V_TH8为正时，第八晶体管T8被可靠地关断，扫描信号输出端不会通过第八晶体管T8漏电，当其阈值电压V_TH8为负时，第八晶体管T8有可能会处于弱导通状态，但由于第二十晶体管T20拥有较大的驱动能力，因此第八晶体管T8的微弱漏电不会显著的影响到扫描信号V_G的上升过程。当然，对于第八晶体管T8，如果V_GS＝V_L2-V_L1＜V_TH8，则第八晶体管T8可靠地被关断，电路的功耗会进一步降低，扫描信号V_G的上升延迟也可以进一步的减小。

C.下拉阶段P3

下拉阶段P3指的是驱动控制端Q和扫描信号V_G的电压被下拉至低电平的过程。

在t3时刻，时钟信号V_CK由高电平V_H下降为V_L0，此时驱动控制端Q的电压仍然为很高的电平，第二十晶体管T20仍然保持导通，因此扫描信号输出端通过第二十晶体管T20被快速的放电至V_L0。在此过程中，随着扫描信号输出端的电压不断下降，驱动控制端Q的电压也在不断地下降，当扫描信号V_G的电压为V_L0时，驱动控制端Q的电压也下降为t1时刻的预充电压Min(V_H-V_TH1，V_H)。

在t4时刻，第三脉冲信号V_I3上升为高电平V_H，因此第三晶体管T3导通，而此时第二脉冲信号V_I2已经下降为低电平V_L1，所以驱动控制端Q的电压下拉至第一低电平V_L1。

在t5时刻，时钟信号V_CK由低电平V_L0上升为高电平V_H。第四晶体管T4导通，高电平端V_DD通过导通的第四晶体管T4对维持控制端P进行充电，将维持控制端P的电压充电至高电平，高电平电压的大小为V_H-V_TH4与V_H中较小的值。V_TH4为第四晶体管的阈值电压，此时，第六晶体管T6、第七晶体管T7和第八晶体管T8导通。驱动控制端Q的电压被下拉至第三低电平V_L3，而扫描信号V_G的电压被下拉至第一低电平V_L1。

D.低电平维持阶段P4

低电平维持阶段P4指的是本级移位寄存器单元进入非选通状态，扫描信号输出端G输出的扫描信号V_G的电位必须维持在低电平，以避免与扫描信号输出端G相连的显示器像素中的开关晶体管误导通，导致图像信息写入错误。

在t5时刻以后，随着时钟信号V_G的高电平周期性地到来，第四晶体管T4被周期性的导通，高电平端V_DD通过第四晶体管T4不断地对维持控制端P进行充电，因此第六晶体管T6、第七晶体管T7和第八晶体管T8也时刻保持导通状态，从而维持扫描信号V_G为低电平。

值得注意的是，在低电平维持阶段P4，由于第二十晶体管T20的控制极和第一极之间存在寄生电容C_GD20，当时钟信号VCK由低电平V_L0跳变到高电平V_H时，会在驱动控制端Q产生一个耦合电压ΔV_Q，该现象称为时钟馈通效应。耦合电压ΔV_Q的大小可以表示为：ΔV_Q＝C_GD20*(V_H-V_L0)/C_Q；其中C_Q为驱动控制端Q的总电容。当ΔV_Q大于第二十晶体管T20的阈值电压V_TH20时，会导致第二十晶体管T20开启，时钟信号V_CK就会对扫描信号输出端G充电，从而导致扫描信号输出端G产生较大的噪声电压，并且增大了电路的功耗。对第二十晶体管T20而言，其控制极的电压为V_L3+ΔV_Q，其第二极电压为V_L1，当V_L3+ΔV_Q-V_L1＜V_TH20时，第二十晶体管T20可以被完全关断，不仅可以抑制时钟馈通效应减小扫描信号V_G的输出噪声，还可以抑制第二十晶体管T20的漏电，降低电路的功耗；对第五晶体管T5而言，其控制极的电压为V_L3+ΔV_Q，其第二极的电压为V_L2。当V_L3+ΔV_Q-V_L2＜V_TH5时，第五晶体管T5可以被可靠地关断。因此，维持控制端P通过第五晶体管T5的漏电得到了抑制，不仅可以减低电路的功耗，而且使得P端的电压可以稳定的维持在高电平，保证低电平维持模块正常的工作。

本实施例的移位寄存器单元通过抑制电路工作的预充阶段、上拉阶段、下拉阶段以及低电平维持阶段中的晶体管的漏电，不仅可以使得移位寄存器单元在晶体管的阈值电压为负值时正常的工作，而且能够降低电路的功耗。

实施例二

请参考图3，为本实施例二公开的另一种移位寄存器单元的电路结构图。与实施一不同的是，本实施例中的移位寄存器单元中的第一低电平端V_SS1与第二低电平端V_SS2为同一低电平端。

为便于叙述，第一低电平端V_SS1与第二低电平端V_SS2为同一低电平端，此低电平端为第一低电平端V_SS1，用于输入第一低电平V_L1。

请参考图4，为本实施例移位寄存器单元的一种工作时序图，其中时钟信号V_CK的低电平V_L0≥第一低电平V_L1＞第三低电平V_L3。本实施例中移位寄存器单元的工作过程与实施例一中的移位寄存器单元基本相同，在此不再赘述。

本实施例所示的移位寄存器单元同实话例一所示的移位寄存器单元相比，其优势在于：减少了一路低电平输入，电路结构得到进一步简化。

实施例三

请参考图5，在实施例二的基础上，本实施例中驱动模块12还包括第二驱动子模块122、第三驱动子模块123、第一传递信号输出端、第二传递信号输出端和第四脉冲信号输入端，其中其中第一传递信号输出端，用于输出第一传递信号V_C1；第二传递信号输出端，用于输出第二传递信号V_C2；第四脉冲信号输入端，用于输入第四脉冲信号V_I4。

第二驱动子模块122连接于驱动控制端Q、时钟信号输入端和第一传递信号输出端之间，用于当驱动控制端Q为高电平时将时钟信号V_CK传输至第一传递信号输出端。具体地，第二驱动子模块122包括第二十一晶体管T21；第二十一晶体管T21的控制极连接于驱动控制端Q，第一极连接于时钟信号输入端，第二极连接于第一传递信号输出端。

第三驱动子模块123连接于第四脉冲信号输入端、第一传递信号输出端、第二传递信号输出端和高电平端V_DD之间，用于当第四脉冲信号V_I4或第一传递信号V_C1为高电平时将高电平端V_DD的电压传输至第二传递信号输出端；具体地，第三驱动子模块123包括第二十二晶体管T22和第二十三晶体管T23；第二十二晶体管T22的控制极连接于第一传递信号输出端；第二十三晶体管T23的控制极连接于第四脉冲信号输入端；第二十二晶体管T22和第二十三晶体管T23的第一极都连接于高电平端V_DD，第二极都连接于第二传递信号输出端。

由于驱动模块12增加了第二驱动子模块122和第三驱动子模块123，相应地，在实施例一的基础上，低电平维持模块14中的维持子模块12还与第一传递信号输出端、第二传递信号输出端相连；第一传递信号输出端还用于给维持子模块142在时钟信号V_CK的第一时钟周期的低电平时段和高电平时段内分别提供一低电平V_L0和高电平V_H，以配合维持控制端P使驱动控制端Q不漏电；而维持控制子模块141还用于当驱动控制端Q为低电平时控制维持子模块142将第一传递信号V_C1、第二传递信号V_C2分别维持至第三低电平V_L3、第一低电平V_L1；具体地，维持子模块142包括第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9；第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9的控制极共同连接于所述维持控制端P；第六晶体管T6的第一极连接于驱动控制端Q，第二极连接于第七晶体管T7的第一极并共同连接于所述第一传递信号输出端；在这里第六晶体管T6的第二极和第七晶体管T7的第一极共同连接于第一传递信号输出端，一方面，此种结构使第一传递信号输出端在寄存器单元非选通时段被维持为低电平，另一方面，在寄存器单元选通阶段，第一传递信号输出端起到了给维持子模块142在时钟信号V_CK的第一时钟周期的低电平时段和高电平时段内分别提供一低电平V_L0和高电平V_H，以配合维持控制端P使驱动控制端Q不漏电的作用；第七晶体管T7的第二极连接于第二低电平端V_SS3；第八晶体管T8的第一极连接于扫描信号输出端G，第二极连接于第一低电平端V_SS1；第九晶体管T9的第一极连接于第二传递信号输出端，第二极连接于第一低电平端V_SS1。

请参考图6，为本实施例中移位寄存器单元的一种工作时序图。

在本实施例中，V_L0＞V_L1＞V_L3；第一脉冲信号V_I1的高电平比时钟信号V_CK的一个高电平超前半个时钟周期；第二脉冲信号V_I2的高电平持续时间是第一脉冲信号V_I1高电平的两倍，且第二脉冲信号V_I2的高电平的上升沿同步于第一脉冲信号V_I1的高电平的上升沿，下降沿滞后于第一脉冲信号V_I1的高电平的下降沿；第三脉冲信号V_L3的高电平滞后于第一脉冲信号V_I1的高电平四分之五个时钟周期；第四脉冲信号V_I4的高电平滞后于第一脉冲信号V_I1的高电平一个时钟周期。

下面详细介绍本实施例中移位寄存器单元的工作过程。

A.预充阶段P1

预充阶段P1是指本级移位寄存器单元处于选通阶段，驱动控制端Q被充电到高电平的过程。

在t1时刻，时钟信号V_CK为低电平V_L0，第一脉冲信号V_I1和第二脉冲信号V_I2同时上升为高电平。因此第一晶体管T1导通，驱动控制端Q被充电至高电平，高电平的大小为V_H-V_TH1和V_H中较小的值即Min(V_H-V_TH1，V_H)，其中V_TH1为第一晶体管T1的阈值电压。驱动控制端Q被充电至高电平，因此第二十晶体管T20和第二十一晶体管T21导通，将扫描信号输出端和第一传递信号输出端的电压放电至时钟信号V_CK的低电平V_L0。

另一方面，时钟信号V_CK为低电平V_L0，因此第四晶体管T4被关断；驱动控制端Q为高电平，因此第五晶体管T5导通；第四晶体管T4被关断和第五晶体管T5导通，因此维持控制端P的电位下拉至第一低电平V_L1。

对于第六晶体管T6，V_GS＝V_L1-V_L0＜0，当第六晶体管T6的阈值电压V_TH6为正时，其被可靠地关断；当第六晶体管T6的阈值电压V_TH6为负时，只需V_GS＝V_L1-V_L0＜V_TH6，第六晶体管T6仍被可靠地关断。尽管此时第七晶体管T7的V_GS＝V_L1-V_L3>0，其处于弱导通状态，但由于第六晶体管T6被可靠地关断，驱动控制端Q不会通过晶体管T6和晶体管T7漏电。

综上所述，在预充阶段P1，驱动控制端Q被充电到高电平Min(V_H-V_TH1，V_H)，且驱动控制端Q的漏电可以得到抑制。

B.上拉阶段P2

上拉阶段P2是指本级移位寄存器单元处于选通阶段，扫描信号输出端和第一传递信号输出端被充电至高电平的过程。

在t2时刻，第一脉冲信号V_I1的电压下降为V_L0，第一晶体管T1被关断，但驱动控制端Q仍然为高电平，因此第二十晶体管T20和第二十一晶体管T21仍然导通。在t2时刻，时钟信号V_CK的电压由V_L0上升为V_H，并通过导通的第二十晶体管T20对扫描信号输出端进行快速的充电，通过导通的第二十一晶体管T21对第一传递信号输出端进行快速的充电。具体地，在此过程中，随着扫描信号V_G的电压上升，驱动控制端Q的电压也被抬高到更高的电压，而驱动控制端Q的电压被抬高又反过来增大了第二十晶体管T20和第二十一晶体管T21的驱动能力，使得扫描信号V_G的电压得以快速的上升至高电平V_H。随着第一传递信号V_C1电压的上升，第二十二晶体管T22导通，高电平端V_DD通过导通的第二十二晶体管T22对第二传递信号输出端充电，第二传递信号V_C2的电压被充电至V_H-V_TH22和V_H的较小数值Min(V_H-V_TH22，V_H)，其中V_TH22为第二十二晶体管T22的阈值电压。

上述驱动控制端Q的电压被抬升的过程被称为自举。一般来说，在驱动控制端Q自举的过程中，驱动控制端Q应当保持浮空状态，这样才能被自举到较高的电压，换言之，驱动控制端Q若漏电则会严重影响Q的自举电压的大小，从而削弱第二十晶体管T20和第二十一晶体管T21的驱动能力，进而导致扫描信号V_G的上升时间延迟增大，甚至电路失效，尤其是在当电路中晶体管的阈值电压为负值时更容易出现这种情况。而在在本实施例中移位寄存器单元的上拉阶段P2即t2到t3时刻，驱动控制端Q不会通过第一晶体管T1和第三晶体管T3漏电：第二脉冲信号V_I2的电压仍保持为高电平且第一脉冲信号V_I1和第三脉冲信号V_I3为低电平，因此第一晶体管T1和第三晶体管T3被可靠地关断；驱动控制端Q也不会通过第七晶体管T7和第六晶体管T6漏电：虽然时钟信号V_CK的电压为高电平V_H，因此第四晶体管T4导通，但驱动控制端Q自举到更高的电平，从而第五晶体管T5导通且驱动力要远大于第四晶体管T4，所以维持控制端P的电位仍然为第一低电平V_L1，因此对于第六晶体管T6，V_GS＝V_L1-V_H，V_GS远小于零，所以其被可靠地关断，驱动控制端Q不会通过晶体管T6和晶体管T7漏电。

综上所述，驱动控制端Q不会漏电，从而驱动控制端Q可以顺利自举，进而又保证了第二十晶体管T20保持较大的驱动能力。

需要注意的是，当阈值电压为负时，第七晶体管T7、第八晶体管T8和第九晶体管T9会处于弱导通状态，但是由于第二十晶体管T20、第二十一晶体管T21和第二十二晶体管T22有较大的驱动能力，因此第七晶体管T7、第八晶体管T8和第九晶体管T9的微弱漏电不会显著地影响到扫描信号V_G、第一传递信号V_C1和每台二传递信号V_C2的上升过程。

C.下拉阶段P3

下拉阶段P3指的是驱动控制端Q、扫描信号V_G、第一传递信号V_C1的电压被下拉至低电平的过程。

在t3时刻，时钟信号V_CK由高电平V_H下降为V_L0，此时驱动控制端Q的电压仍然为很高的电平，第二十晶体管T20和第二十一晶体管T21仍然保持导通，因此扫描信号输出端和第一传递信号输出端分别通过第二十晶体管T20、第二十一晶体管T21被快速的放电至V_L0。在此过程中，随着扫描信号输出端的电压不断下降，驱动控制端Q的电压也在不断地下降，当扫描信号V_G的电压为V_L0时，驱动控制端Q的电压也下降为t1时刻的预充电压Min(V_H-V_TH1，V_H)。第一传递信号V_C1的电压被放电至V_L0，第二十二晶体管T22被关断，但是第四脉冲信号V_I4上升为高电平，因此第二十三晶体管T23导通，高电平端V_DD继续通过导通的晶体管T23对第二传递信号输出端充电，因此第二传递信号V_C2保持为高电平。

在t4时刻，第三脉冲信号V_I3上升为高电平V_H，因此第三晶体管T3导通，而此时第二脉冲信号V_I2已经下降为低电平V_L1，所以驱动控制端Q的电压下拉至第一低电平V_L1。

在t5时刻，时钟信号V_CK由低电平V_L0上升为高电平V_H。第四晶体管T4导通，高电平端V_DD通过导通的第四晶体管T4对维持控制端P进行充电，将维持控制端P的电压充电至高电平，高电平电压的大小为V_H-V_TH4与V_H中较小的值。V_TH4为第四晶体管的阈值电压，此时，第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9导通。驱动控制端Q和第一传递信号V_C1的电压被下拉至第三低电平V_L3，而扫描信号V_G和第二传递信号V_C2的电压被下拉至第一低电平V_L1。

D.低电平维持阶段P4

低电平维持阶段P4指的是本级移位寄存器单元进入非选通状态，扫描信号输出端G输出的扫描信号V_G的电位维持在低电平，以避免与扫描信号输出端G相连的显示器像素中的开关晶体管误导通，导致图像信息写入错误；第一传递信号V_C1和第二传递信号V_C2的电压维持在相应的低电平，以避免与本级移位寄存器单元相级联的前后级移位寄存器单元产生错误的输入。

在t5时刻以后，随着时钟信号V_G的高电平周期性地到来，第四晶体管T4被周期性的导通，高电平端V_DD通过第四晶体管T4不断地对维持控制端P进行充电，因此第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9也时刻保持导通状态，从而维持扫描信号V_G、第一传递信号V_C1和第二传递信号V_C2的电压为相应的低电平。

值得注意的是，在低电平维持阶段P4，由于第二十晶体管T20的控制极和第一极之间存在寄生电容C_GD20，当时钟信号VCK由低电平V_L0跳变到高电平V_H时，会在驱动控制端Q产生一个耦合电压ΔV_Q，该现象称为时钟馈通效应。耦合电压ΔV_Q的大小可以表示为：ΔV_Q＝C_GD20*(V_H-V_L0)/C_Q；其中C_Q为驱动控制端Q的总电容。当ΔV_Q大于第二十晶体管T20的阈值电压V_TH20时，会导致第二十晶体管T20开启，时钟信号V_CK就会对扫描信号输出端G充电，从而导致扫描信号输出端G产生较大的噪声电压，并且增大了电路的功耗。对第二十晶体管T20而言，其控制极的电压为V_L3+ΔV_Q，其第二极电压为V_L1，当V_L3+ΔV_Q-V_L1＜V_TH20时，第二十晶体管T20可以被完全关断，不仅可以抑制时钟馈通效应减小扫描信号V_G的输出噪声，还可以抑制第二十晶体管T20的漏电，降低电路的功耗；类似地，对于第二十一晶体管T21，当V_L3+ΔV_Q-V_L1＜VT_H21时，可以减小第一传递信号的输出噪声，并且抑制晶体管T21的漏电。

对于第二传递信号输出端而言，时钟馈通效应相对较小。对于第二十二晶体管T22和第二十三晶体管T23，其控制极电压为V_L3，其第二极电压为V_L1，当V_L3-V_L1＜V_TH22或者V_L3-V_L1＜V_TH23时，第二十二晶体管T22和第二十三晶体管T23可以被可靠地关断，其漏电得到抑制。

对第五晶体管T5而言，其控制极的电压为V_L3+ΔV_Q，其第二极的电压为V_L1。当V_L3+ΔV_Q-V_L1＜V_TH5时，第五晶体管T5可以被可靠地关断。因此，维持控制端P通过第五晶体管T5的漏电得到了抑制，不仅可以减低电路的功耗，而且使得P端的电压可以稳定的维持在高电平，保证低电平维持模块正常的工作。

本实施例的移位寄存器单元通过抑制电路工作的预充阶段、上拉阶段、下拉阶段以及低电平维持阶段中的晶体管的漏电，不仅可以使得移位寄存器单元在晶体管的阈值电压为负值时正常的工作，而且能够降低电路的功耗。

实施例四

请参考图7，为本实施四公开的一种移位寄存器单元的电路结构图，与实施例三不同的是：本实施例中，移位寄存器单元还包括第二低电平端V_SS2，用于输入第二低电平V_L2，其中V_L0≥V_L1＞V_L2＞V_L3。

具体地，与实施例三相比，第五晶体管T5不是连接到第一低电平端V_SS1而是连接到第二低电平端V_SS2。

请参考图8，为本实施例中移位寄存器单元的一种工作时序图，本实施例中移位寄存器单元的工作过程与实施例三中的移位寄存器基本相同，在此不再赘述。需要注意的是，当时钟信号V_CK的低电平V_L0与第一低电平V_L1相等时，本实施例的移位寄存器单元的扫描信号V_G只有一个固定的低电平。

与实施例三相经，本实施例的移位寄存器单元的功耗可以进一步降低，原因如下：在上拉阶段P2，维持控制端P的电压被下拉至第二低电平V_L2。对与第八晶体管T8和第九晶体管T9，其控制极的电压为V_L2，其第二极的电压为V_L1，当第八晶体管T8的V_GS＝V_L2-V_L1＜V_TH8且第九晶体管T9的V_GS＝V_L2-V_L1＜V_TH9时，第八晶体管T8和第九晶体管T9被可靠地关断。因此在上拉阶段P2，电路的功耗进一步降低，扫描信号V_G和第二传递信号V_C2的上升延迟可以进一步地减小。

因此，本实施例所示的移位寄存器单元与实施例三所示的移位寄存器单元相比，增加了一个低电平端V_SS2，但电路的功耗得到了进一步地降低，电路的输出延迟得到了优化。

实施例五

请参考图9，为本实施例五公开的一种移位寄存器单元的电路结构图，与实施例三不同的是：

本实施例中，第三驱动子模块123连接于驱动控制端Q、高电平端V_DD和第二传递信号输出端之间，用于当驱动控制端Q为高电平时将高电平端V_DD的电压传输至第二传递信号输出端；具体地，第三驱动子模块123包括第二十二晶体管T22；第二十二晶体管T22的控制极连接于驱动控制端Q，第一极连接于高电平端V_DD，第二极连接于第二传递信号输出端。

请参考图10，为本实施例的移位寄存器单元的一种工作时序图。本实施例中第二脉冲信号V_I2的脉冲宽度为第一脉冲信号V_I1的3倍，在第一脉冲信号V_I1的高电平上升沿到来之前，第二脉冲信号V_I2已经上升到高电平，而第二脉冲信号V_I2的下降沿仍然滞后于第一脉冲信号V_I1的下降沿。因此，在预充阶段P1之前，第二脉冲信号V_I2已经上升为高电平，这时第一晶体管T1和第三晶体管T3可能处于弱导通并对驱动控制端Q产生微弱的充电，但是由于此时第六晶体管T6和第七晶体管T7保持强导通，因此第一晶体管T1和第三晶体管T3的漏电不会显著地影响到驱动控制端Q的电压，也不会影响电路正常的四个工作阶段——预充阶段P1、上拉阶段P2、下拉阶段P3和低电平维持阶段P4。

对于第二传递信号V_C2，当驱动控制端Q的电压上升到高电平时，第二十二晶体管T22导通，高电平端V_DD通过导通的第二十二晶体管T22对第二传递信号输出端进行充电，从而使第二传递信号V_C2上升为高电平。

本实施例所示的移位寄存器单元与实施例三所示的移位寄存器单元相经，其优势在于：减少了一路脉冲信号，且电路结构得到进一步简化。

实施例六

请参照图11，为本实施例六公开的一种移位寄存器单元的电路结构图，与实施例五不同的是：本实施例中，移位寄存器单元还包括第二低电平端V_SS2，用于输入第二低电平V_L2，其中V_L0≥V_L1＞V_L2＞V_L3。具体地，与实施例五相比，第五晶体管T5不是连接到第一低电平端V_SS1而是连接到第二低电平端V_SS2。

请参考图12，为本实施例中移位寄存器单元的一种工作时序图，本实施例中移位寄存器单元的工作过程与实施例五中的移位寄存器基本相同，在此不再赘述。

因此，本实施例所示的移位寄存器单元与实施例五所示的移位寄存器单元相比，增加了一个低电平端V_SS2，但电路的功耗得到了进一步地降低，电路的输出延迟得到了优化。

实施例七

请参考图13，本实施例公开了一种移位寄存器，包括N级级联的上述实施例三所示的移位寄存器单元、第一时钟线CK₁、第二时钟线CK₂、第三时钟线CK₃、第四时钟线CK₄、第一公共低电平线SS₁、第三公共低电平线SS₃和公共高电平线。

第一公共低电平线SS₁、第三公共低电平线SS₃和公共高电平线分别连接于所有移位寄存器单元的第一低电平端V_SS1、第三低电平端V_SS3和高电平端V_DD。

第一时钟线CK₁、第二时钟线CK₂、第三时钟线CK₃和第四时钟线CK₄提供四相交叠时钟信号，相邻两根时钟线输出的时钟信号的高电平交叠时钟周期的四分之一，具体地：

第4i+1级移位寄存器单元的时钟信号输入端连接于第一时钟线CK₁；

第4i+2级移位寄存器单元的时钟信号输入端连接于第二时钟线CK₂，其中第二时钟线CK₂输出的时钟信号的高电平滞后于第一时钟线CK₁的四分之一个时钟周期；

第4i+3级移位寄存器单元的时钟信号输入端连接于第三时钟线CK₃，其中第三时钟线CK₃输出的时钟信号的高电平滞后于第二时钟线CK₂的四分之一个时钟周期；

第4i+4级移位寄存器单元的时钟信号输入端连接于第四时钟线CK₄，其中第四时钟线CK₄输出的时钟信号的高电平滞后于第三时钟线CK₃的四分之一个时钟周期。

级联的移位寄存器单元的连接方式如下：

第n级移位寄存器单元的第一脉冲信号输入端连接于第n-2级移位寄存器单元的第一传递信号输出端；

第n级移位寄存器单元的第二脉冲信号输入端连接于第n-2级移位寄存器单元的第二传递信号输出端；

第n级移位寄存器单元的第三脉冲信号输入端连接于第n+3级移位寄存器单元的第一传递信号输出端；

第n级移位寄存器单元的第四脉冲信号输入端连接于第n+2级移位寄存器单元的第一传递信号输出端；

其中，N为大于3的整数，n为大于0且小于或等于N的整数，i为非负整数。

请参照图14，为本实施例所示移位寄存器的一种工作时序图。图中V_G(n-2)、V_G(n-1)、V_G(n)和V_G(n+1)分别为第n-2、第n-1、第n和第n+1级移位寄存器单元输出的扫描信号V_G，可以看到，相领两级移位寄存器单元输出的扫描信号V_G互相交叠半个脉冲宽度。

请参照图15，为本实施例所示移位寄存器的一种仿真波形图，横坐标为时间，纵坐标为各级移位寄存器单元输出的扫描信号V_G的电压。其中，不妨令电路中所有晶体管的阈值电压V_TH为-4V，高电平V_H、时钟信号V_CK的低电平V_L0、第一低电平V_L1、第三低电平V_L3的值分别为：28V、-6V、-9V、-15V。由图15可以看出，在晶体管阈值电压为负值时，本实施例所示的移位寄存器仍然能够正常工作。

本移位寄存器，每一级的移位寄存器单元的扫描信号输出端可与显示面板的栅极扫描线相连，为显示面板的一行像素单元提供栅极扫描信号。

实施例八

请参考图16，为本实施例八公开的一种移位寄存器，与实施例七不同的是，本实施例包括N级级联的上述实施例四而非实施例三所示的移位寄存器单元。相应地，本实施例的移位寄存器，还包括第二公共低电平线SS₂，其连接于所有移位寄存器单元的第二低电平端V_SS2。

请参照图17，为本实施例所示移位寄存器的一种工作时序图。由于本移位寄存器中的移位寄存器单元包括三个低电平端且V_L0≥V_L1＞V_L2＞V_L3，因此当V_L0＝V_L1时，各级移位寄存器单元的扫描信号V_G只有一个低电平V_L0。

请参照图18，为本实施例所示的移位寄存器的一种仿真波形图，横坐标为时间，纵坐标为各级移位寄存器单元输出的扫描信号V_G的电压。其中，不妨令电路中所有晶体管的阈值电压V_TH为-4V，高电平V_H、时钟CK的低电平V_L0、第一低电平V_L1、第二低电平V_L2、第三低电平V_L3的值分别为：28V、-6V、-6V、-9V、-15V。由图18可以看出，在晶体管阈值电压为负值时，本实施例所示的移位寄存器仍然能够正常工作。需要注意的是，本实施例所示移位寄存器输出的各个扫描信号均具有唯一的低电平，其值为-6V。

实施例九

请参考图19，为本实施例九公开的一种移位寄存器，与实施例七不同的是，本实施例包括N级级联的上述实施例五而非实施例三所示的移位寄存器单元；相应地，本实施例中各级联的移位寄存器单元的连接方式如下：

第n级移位寄存器单元的第一脉冲信号输入端连接于第n-2级移位寄存器单元的第一传递信号输出端；

第n级移位寄存器单元的第二脉冲信号输入端连接于第n-2级移位寄存器单元的第二传递信号输出端；

第n级移位寄存器单元的第三脉冲信号输入端连接于第n+3级移位寄存器单元的第一传递信号输出端。

与实施例七不同的是，本实施例中各级联的移位寄存器单元不需要配置第四脉冲信号输入端的连接方式，因为本实施例中的移位寄存器单元没有第四脉冲信号输入端。

本实施所示的移位寄存器的一种工作时序图和一种仿真波形图与实施例七的移位寄存器的相同，具体请分别参见图14和图15，在此不再赘述。

实施例十

请参考图20，为本实施十公开的一种移位寄存器，与实施例九不同的是，本实施例包括N级级联的上述实施例六而非实施例五所示的移位寄存器单元；相应地，本实施例的移位寄存器，还包括第二公共低电平线SS₂，其连接于所有移位寄存器单元的第二低电平端V_SS2。

本实施所示的移位寄存器的一种工作时序图和一种仿真波形图与实施例八的移位寄存器的相同，具体请分别参见图17和图18，在此不再赘述。

以上内容是结合具体的实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请发明构思的前提下，还可以做出若干简单推演或替换。

Claims (14)

1.一种移位寄存器单元，其特征在于，包括：

时钟信号输入端，用于输入时钟信号(V_CK)；

第一脉冲信号输入端，用于输入第一脉冲信号(V_I1)；

第二脉冲信号输入端，用于输入第二脉冲信号(V_I2)；

第三脉冲信号输入端，用于输入第三脉冲信号(V_I3)；

扫描信号输出端，用于输出扫描信号(V_G)；

高电平端(V_DD)，用于输入高电平(V_H)；

第一低电平端(V_SS1)，用于输入第一低电平(V_L1)；

第二低电平端(V_SS2)，用于输入第二低电平(V_L2)；

第三低电平端(V_SS3)，用于输入第三低电平(V_L3)；

驱动模块(12)，包括驱动控制端(Q)和第一驱动子模块(121)；所述第一驱动子模块(121)连接于所述驱动控制端(Q)、时钟信号输入端和扫描信号输出端之间，用于当驱动控制端(Q)为高电平时将时钟信号(V_CK)传输至扫描信号输出端；

充电模块(11)，连接于所述第一脉冲信号输入端、第二脉冲信号输入端和驱动控制端(Q)之间，用于当第一脉冲信号输入端和第二脉冲信号输入端为高电平时将驱动控制端(Q)充电至高电平；

放电模块(13)，连接于所述第二脉冲信号输入端、第三脉冲信号输入端和驱动控制端(Q)之间，用于当第二脉冲信号输入端为低电平且第三脉冲信号输入端为高电平时将驱动控制端(Q)放电至低电平；

低电平维持模块(14)，包括维持控制端(P)、维持控制子模块(141)和维持子模块(142)；维持控制子模块(141)连接于所述时钟信号输入端、高电平端(V_DD)、第二低电平端(V_SS2)和维持控制端(P)之间；所述维持子模块(142)连接于所述驱动控制端(Q)、第一低电平端(V_SS1)、第三低电平端(V_SS3)和维持控制端(P)之间；维持控制子模块(141)用于当驱动控制端(Q)为低电平时控制维持子模块(142)将扫描信号(V_G)维持至第一低电平(V_L1)；

所述时钟信号(V_CK)、第一脉冲信号(V_I1)、第二脉冲信号(V_I2)、第三脉冲信号(V_I3)、高电平(V_H)、第一低电平(V_L1)、第二低电平(V_L2)和第三低电平(V_L3)被配置为：

所述时钟信号(V_CK)一个周期内包括先到来的时钟信号的低电平(V_L0)和后到来的高电平(V_H)；所述时钟信号(V_CK)的低电平(V_L0)≥第一低电平(V_L1)＞第二低电平(V_L2)＞第三低电平(V_L3)，或者，时钟信号(V_CK)的低电平(V_L0)＞第一低电平(V_L1)＝第二低电平(V_L2)＞第三低电平(V_L3)；

所述第一脉冲信号(V_I1)的高电平位于时钟信号(V_CK)的第一时钟周期的低电平时段内；所述维持子模块(142)在时钟信号(V_CK)的第一时钟周期的低电平时段和高电平时段内分别接受一低电平(V_L0)和高电平(V_H)，以配合维持控制端(P)使驱动控制端(Q)不漏电；第二脉冲信号(V_I2)的高电平的上升沿超前于第一脉冲信号(V_I1)的高电平的下降沿，第二脉冲信号(V_I2)的高电平的下降沿滞后于第一脉冲信号(V_I1)的高电平的下降沿且超前于时钟信号(V_CK)第二时钟周期的高电平的上升沿，第三脉冲信号(V_L3)的上升沿也超前于时钟信号(V_CK)的第二时钟周期的高电平的上升沿。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述驱动模块(12)还包括：

第二驱动子模块(122)和用于输出第一传递信号(V_C1)的第一传递信号输出端；所述第二驱动子模块(122)连接于所述驱动控制端(Q)、时钟信号输入端和第一传递信号输出端之间，用于当驱动控制端(Q)为高电平时将时钟信号(V_CK)传输至第一传递信号输出端。

3.如权利要求2所述的移位寄存器单元，其特征在于：所述第二驱动子模块(122)包括第二十一晶体管(T21)，其中所述第二十一晶体管(T21)的控制极连接于所述驱动控制端(Q)，第一极连接于时钟信号输入端，第二极连接于第一传递信号输出端。

4.如权利要求2所述的移位寄存器单元，其特征在于，所述驱动模块(12)还包括：

第三驱动子模块(123)、第四脉冲信号输入端和用于输出第二传递信号(V_C2)的第二传递信号输出端；所述第四脉冲信号输入端，用于输入第四脉冲信号(V_I4)，其中第四脉冲信号(V_I4)的高电平滞后于第一脉冲信号(V_I1)的高电平一个时钟周期；所述第二传递信号输出端，用于输出第二传递信号(V_C2)；所述第三驱动子模块(123)连接于第四脉冲信号输入端、第一传递信号输出端、第二传递信号输出端和高电平端(V_DD)之间，用于当第四脉冲信号(V_I4)或第一传递信号(V_C1)为高电平时将高电平端(V_DD)的电压传输至第二传递信号输出端。

5.如权利要求4所述的移位寄存器单元，其特征在于：所述第三驱动子模块(123)包括第二十二晶体管(T22)和第二十三晶体管(T23)；其中所述第二十二晶体管(T22)的控制极连接于所述第一传递信号输出端；所述第二十三晶体管(T23)的控制极连接于第四脉冲信号输入端；所述第二十二晶体管(T22)和第二十三晶体管(T23)的第一极都连接于高电平端(V_DD)，第二极都连接于第二传递信号输出端。

6.如权利要求2所述的移位寄存器单元，其特征在于，所述驱动模块(12)还包括：

第三驱动子模块(123)和用于输出第二传递信号(V_C2)的第二传递信号输出端；所述第三驱动子模块连接于所述驱动控制端(Q)、第二传递信号输出端和高电平端(V_DD)之间，用于当驱动控制端(Q)为高电平时将高电平端(V_DD)的电压传输至第二传递信号输出端。

7.如权利要求6所述的移位寄存器单元，其特征在于：所述第三驱动子模块(123)包括第二十二晶体管(T22)，其中所述第二十二晶体管(T22)的控制极连接于所述驱动控制端(Q)，第一极连接于高电平端(V_DD)，第二极连接于第二传递信号输出端。

8.如权利要求4至7中任一项所述的移位寄存器单元，其特征在于：

所述维持子模块(142)还与第一传递信号输出端、第二传递信号输出端相连；

所述第一传递信号输出端还用于给维持子模块(142)在时钟信号(V_CK)的第一时钟周期的低电平时段和高电平时段内分别提供一低电平(V_L0)和高电平(V_H)，以配合维持控制端(P)使驱动控制端(Q)不漏电；

所述维持控制子模块(141)还用于当驱动控制端(Q)为低电平时控制维持子模块(142)将第一传递信号(V_C1)、第二传递信号(V_C2)分别维持至第三低电平(V_L3)、第一低电平(V_L1)。

9.如权利要求8所述的移位寄存器单元，其特征在于：

所述维持控制子模块(141)包括第四晶体管(T4)和第五晶体管(T5)；所述第四晶体管(T4)的控制极连接于所述时钟信号输入端，第一极连接于高电平端(V_DD)，第二极连接于维持控制端(P)；所述第五晶体管(T5)的控制极连接于驱动控制端(Q)，第一极连接于维持控制端(P)，第二极连接于第二低电平端(V_SS2)；

所述维持子模块(142)包括第六晶体管(T6)、第七晶体管(T7)、第八晶体管(T8)和第九晶体管(T9)；所述第六晶体管(T6)、第七晶体管(T7)、第八晶体管(T8)和第九晶体管(T9)的控制极共同连接于所述维持控制端(P)；所述第六晶体管(T6)的第一极连接于驱动控制端(Q)，第二极连接于第七晶体管(T7)的第一极并共同连接于所述第一传递信号输出端；第七晶体管(T7)的第二极连接于第二低电平端(V_SS3)；所述第八晶体管(T8)的第一极连接于扫描信号输出端(G)，第二极连接于第一低电平端(V_SS1)；所述第九晶体管(T9)的第一极连接于第二传递信号输出端，第二极连接于第一低电平端(V_SS1)。

10.如权利要求1所述的移位寄存器单元，其特征在于：

所述充电模块(11)包括第一晶体管(T1)；所述第一晶体管(T1)的控制极连接于所述第一脉冲信号输入端，第一极连接于第二脉冲信号输入端，第二极连接于驱动控制端(Q)；

所述放电模块(13)包括第三晶体管(T3)；所述第三晶体管(T3)的控制极连接于所述第三脉冲信号输入端，第一极连接于第二脉冲信号输入端，第二极连接于驱动控制端(Q)；

所述第一驱动子模块(121)包括第二十晶体管(T20)和第一电容(C1)；所述第二十晶体管(T20)的控制极连接于所述驱动控制端(Q)，第一极连接于时钟信号输入端，第二极连接于扫描信号输出端(G)；所述第一电容(C1)连接于所述驱动控制端(Q)与扫描信号输出端之间。

11.如权利要求1所述的移位寄存器单元，其特征在于：

所述维持控制子模块(141)包括第四晶体管(T4)和第五晶体管(T5)；所述第四晶体管(T4)的控制极连接于所述时钟信号输入端，第一极连接于高电平端(V_DD)，第二极连接于维持控制端(P)；所述第五晶体管(T5)的控制极连接于驱动控制端(Q)，第一极连接于维持控制端(P)，第二极连接于第二低电平端(V_SS2)；

所述维持子模块(142)包括第六晶体管(T6)、第七晶体管(T7)和第八晶体管(T8)；所述第六晶体管(T6)、第七晶体管(T7)和第八晶体管(T8)的控制极共同连接于所述维持控制端(P)；第六晶体管(T6)的第一极连接于驱动控制端(Q)，第二极连接于第七晶体管(T7)的第一极，所述第六晶体管(T6)的第二极还在所述时钟信号(V_CK)的第一时钟周期的低电平时段和高电平时段内分别接受一低电平(V_L0)和高电平(V_H)，以配合维持控制端(P)使驱动控制端(Q)不漏电；第七晶体管(T7)的第二极连接于第三低电平端(V_SS3)；第八晶体管(T8)的第一极连接于扫描信号输出端，第二极连接于第一低电平端(V_SS1)。

12.如权利要求1、9或11所述的移位寄存器单元，其特征在于：所述第一低电平端(V_SS1)和第二低电平端(V_SS2)为同一低电平端。

13.一种移位寄存器，其特征在于，包括N级级联的如权利要求4或5所述的移位寄存器单元、第一时钟线(CK₁)、第二时钟线(CK₂)、第三时钟线(CK₃)、第四时钟线(CK₄)、第一公共低电平线(SS₁)、第二公共低电平线(SS₂)、第三公共低电平线(SS₃)和公共高电平线；

所述第一公共低电平线(SS₁)、第二公共低电平线(SS₂)、第三公共低电平线(SS₃)和公共高电平线分别连接于所有移位寄存器单元的第一低电平端(V_SS1)、第二低电平端(V_SS2)、第三低电平端(V_SS3)和高电平端(V_DD)；

第4i+1级移位寄存器单元的时钟信号输入端连接于第一时钟线(CK₁)；

第4i+2级移位寄存器单元的时钟信号输入端连接于第二时钟线(CK₂)，其中第二时钟线(CK₂)输出的时钟信号的高电平滞后于第一时钟线(CK₁)的四分之一个时钟周期；

第4i+3级移位寄存器单元的时钟信号输入端连接于第三时钟线(CK₃)，其中第三时钟线(CK₃)输出的时钟信号的高电平滞后于第二时钟线(CK₂)的四分之一个时钟周期；

第4i+4级移位寄存器单元的时钟信号输入端连接于第四时钟线(CK₄)，其中第四时钟线(CK₄)输出的时钟信号的高电平滞后于第三时钟线(CK₃)的四分之一个时钟周期；

第n级移位寄存器单元的第一脉冲信号输入端连接于第n-2级移位寄存器单元的第一传递信号输出端；

第n级移位寄存器单元的第二脉冲信号输入端连接于第n-2级移位寄存器单元的第二传递信号输出端；

第n级移位寄存器单元的第三脉冲信号输入端连接于第n+3级移位寄存器单元的第一传递信号输出端；

第n级移位寄存器单元的第四脉冲信号输入端连接于第n+2级移位寄存器单元的第一传递信号输出端；

其中，N为大于3的整数，n为大于0且小于或等于N的整数，i为非负整数。

14.一种移位寄存器，其特征在于，包括N级级联的如权利要求6或7所述的移位寄存器单元、第一时钟线(CK₁)、第二时钟线(CK₂)、第三时钟线(CK₃)、第四时钟线(CK₄)、第一公共低电平线(SS₁)、第二公共低电平线(SS₂)、第三公共低电平线(SS₃)和公共高电平线；

所述第一公共低电平线(SS₁)、第二公共低电平线(SS₂)、第三公共低电平线(SS₃)和公共高电平线分别连接于所有移位寄存器单元的第一低电平端(V_SS1)、第二低电平端(V_SS2)、第三低电平端(V_SS3)和高电平端(V_DD)；

第4i+1级移位寄存器单元的时钟信号输入端连接于第一时钟线(CK₁)；

第4i+2级移位寄存器单元的时钟信号输入端连接于第二时钟线(CK₂)，其中第二时钟线(CK₂)输出的时钟信号的高电平滞后于第一时钟线(CK₁)的四分之一个时钟周期；

第4i+3级移位寄存器单元的时钟信号输入端连接于第三时钟线(CK₃)，其中第三时钟线(CK₃)输出的时钟信号的高电平滞后于第二时钟线(CK₂)的四分之一个时钟周期；

第4i+4级移位寄存器单元的时钟信号输入端连接于第四时钟线(CK₄)，其中第四时钟线(CK₄)输出的时钟信号的高电平滞后于第三时钟线(CK₃)的四分之一个时钟周期；

第n级移位寄存器单元的第一脉冲信号输入端连接于第n-2级移位寄存器单元的第一传递信号输出端；

第n级移位寄存器单元的第二脉冲信号输入端连接于第n-2级移位寄存器单元的第二传递信号输出端；

第n级移位寄存器单元的第三脉冲信号输入端连接于第n+3级移位寄存器单元的第一传递信号输出端；

其中，N为大于3的整数，n为大于0且小于或等于N的整数，i为非负整数。