JP2018507433A - 液晶表示装置に用いられるｇｏａ回路 - Google Patents

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Abstract

本発明は、液晶表示装置に用いられるアレイ基板行駆動（Gate Driver On Array；GOA）回路を提供し、前記液晶表示装置は複数の走査線を含み、前記GOA回路は、カスケード接続された複数のGOAユニットを含む。第NステージGOAユニットは、ディスプレイ領域の第Nステージ走査線に対する充電を制御し、該第NステージGOAユニットは、正逆方向の走査制御回路と、プルアップ回路と、ブートストラップコンデンサと、プルアップ制御回路およびドロップダウン保持回路を含む。前記プルアップ回路と、前記ブートストラップコンデンサ、前記プルアップ制御回路および前記プルダウン保持回路は、ゲート信号点と接続されている。前記プルアップ回路、前記ブートストラップコンデンサおよびドロップダウン保持回路は、前記第Nステージ走査線と接続されている。前記正逆方向の走査制御回路は、第N-１級走査線および第N+１級走査線と接続されていることで、前記ゲート信号点の安定性を高め、トランジスタの使用を減少する。

Description

本発明は、液晶表示の技術分野に関し、特に、LTPS（Low-Temperature Poly-Si）に基づくPMOS（P-channel Metal Oxide Semiconductor）の液晶表示装置に用いられるGOA（Gate Driver On Array、アレイ基板行駆動）回路に関する。
GOAとは、従来の薄膜トランジスタ液晶表示器アレイ（Array）製造工程により、ゲート（Gate）行走査駆動信号回路をアレイ基板上に製造し、ゲートに対し行毎に走査する駆動方式の技術である。
半導体低温ポリシリコン（LTPS）トランジスタ（TFT）の発展に伴い、LTPS半導体自体が極めて高い荷電キャリアの移動度特性のため、パネルの周辺集成回路、いわばGOAが注目されている。また、多数の研究者はシステムオンパネル（System on Panel,SOP）の技術に力を入れているため、SOPが実現されてきている。LTPSはイオン配置技術によりTFTを調整できるため、NMOS、PMOS、CMOSの回路を選択できるが、CMOSとNMOSは、PMOSよりコストが大幅に高く、且つ、CMOSの回路構造が複雑すぎるため、狭額縁の設計が難しく、小サイズの表示装置の場合、これは非常に重要であり、PMOS回路は、コスト及び回路構造の面においてメリットがあるため、主に使用されてきた。また、回路の信号使用と消耗が、GOA回路における主要要素であると考えられ、LTPS回路を設計するときには、このような問題を考える必要がある。それに、小サイズの製品の走査特徴の観点から、正逆方向の走査及び正逆方向の制御が重要である前提で、LTPS のPMOSに基づいたGOA回路が、上記の問題を解決することができる。
本発明の目的は、LTPSのPMOSに基づく液晶表示装置に用いられるGOA回路を提供することである。
上記の目的を実現するために、本発明は、液晶表示装置に用いられるGOA回路を提供し、
前記液晶表示装置は、複数の走査線を含み、前記GOA回路は、カスケード接続された複数のGOAユニットを含む。第NステージのGOAユニットは、第Nステージの走査線に対する充電を制御する。前記第NステージのGOAユニットは、正逆方向の走査制御回路と、プルアップ回路と、ブートストラップコンデンサと、プルアップ制御回路およびプルダウン保持回路を含む。
プルダウン保持回路は、前記第Nステージの走査線に接続される。ブートストラップコンデンサは、前記プルダウン保持回路に接続される。プルアップ制御回路は、前記ブートストラップコンデンサに接続される。正逆方向の走査制御回路は、前記プルアップ制御回路に接続される。プルアップ回路は、前記ブートストラップコンデンサに接続される。
前記プルアップ回路と前記ブートストラップコンデンサと、前記プルアップ制御回路と、前記プルダウン保持回路と、が接続して信号点を構成する。
前記プルアップ回路と前記ブートストラップコンデンサと前記プルダウン保持回路は、第Nステージ走査線に接続される。
前記正逆方向の走査制御回路はそれぞれ第N-１ステージの走査線と第N+１ステージの走査線に接続される。
前記プルダウン保持回路は、第一トランジスタと、第二トランジスタと、第三トランジスタと、第四トランジスタと、前記第一コンデンサとを含み、
前記第一トランジスタにおいて、その制御端は、その入力端に接続され、第一クロック信号を受信し、その出力端は、前記第１回路点に接続され、
前記第二トランジスタにおいて、その制御端は、第二クロック信号を受信し、その入力端は、高定電圧源に接続され、その出力端は、前記第１回路点に接続され、
前記第三トランジスタにおいて、その制御端は、第一の回路点に接続し、その入力端は、前記高定電圧源に接続され、その出力端は、前記第Nステージの走査線に接続され、
前記第四トランジスタにおいて、その制御端は、前記第一クロック信号を受信し、その入力端は、前記ゲット信号点に接続され、その出力端は、第Nステージの走査線に接続される。
前記第一コンデンサにおいて、その両端は、前記高定電圧源および前記第一の回路点に接続される。
一実施例において、前記正逆方向の走査制御回路は、
第五トランジスタと、第六トランジスタとを含み、
前記第五トランジスタにおいて、その制御端は、ダウンストリーム制御信号を受信し、その入力端は、第N-１ステージの走査線に接続される、その出力端は、前記プルアップ制御回路を接続され、
前記第六トランジスタにおいて、その制御端は、アップストリーム制御信号を受信し、その入力端は、前記第N+１ステージの走査線に接続され、その出力端は、前記第五トランジスタの出力端および前記プルアップ回路に接続される。
一実施例において、前記プルアップ回路は、第七トランジスタを含み、
前記第七トランジスタにおいて、その制御端は、ゲート信号点に接続され、その入力端は、前記第二クロック信号を受信し、その出力端は、第Nステージの走査線に接続される。
一実施例において、前記ブートストラップコンデンサは、第二コンデンサを含み、
前記第二コンデンサにおいて、その両端は、前記ゲート信号点及び第Nステージの走査線に接続される。
一実施例において、前記プルアップ制御回路は、第八トランジスタを含み、
前記第八トランジスタにおいて、その制御端は、第二クロック信号を受信し、第一トランジスタの制御端に接続され、その入力端は、第五トランジスタの出力端及び前記第六トランジスタの出力端に接続され、その出力端は、前記ゲート信号点に接続される。
一実施例において、前記第一クロック信号と前記第二クロック信号は、お互いに逆方向の信号である。
一実施例において、前記第一トランジスタ〜第八トランジスタは、PMOSトランジスタである。
本発明の上記の手段により、以下の有利な技術効果が達成する。
１、 LTPSに基づくPMOS GOA回路の設計である。
２、 正逆方向の走査と正逆方向の制御機能を有し、表示装置の各種駆動形式を確保し、回路の長期間の操作の安定性を保証することができる。
３、 前記第一クロック信号と、前記第一コンデンサと、第二コンデンサの組み合わせにより、前記第Nステージ走査線の高電位を維持し、前記ゲート信号点のプルダウンとプルアップ維持する機能を実現する。前記第二クロック信号と、第一コンデンサと、第二コンデンサの完璧な組み合わせにより、前記ゲート信号点と第Nステージの走査線のプルダウン機能を実現する。このような組み合わせにより、回路中における信号線の使用とトランジスタの数を減少する。
４、 前記第四トランジスタを利用して前記ゲート信号点と前記第Nステージの走査線を接続し、前記第一クロック信号により制御を行い、前記ゲート信号点の安定性を高め、信号の駆動能力を増加する。
本発明のGOA回路を示す図である。 図１のGOA回路の実際操作時のキーノードの波形を示す図である。
以下、図面を参照しながら本発明の実施可能な特定実施例について説明する。本発明において方向を表す用語、例えば、「上」、「下」、「前」、「後」、「左」、「右」、「頂」、「底」、「水平」、「垂直」等は、図面における方向を示すだけである。よって、使用する方向用語は、本発明を説明及び理解するためのものであり、本発明を限定するものではない。
図１は本発明のGOAの回路模式図である。前記液晶表示装置は、複数の走査線を含み、前記GOA回路は、カスケード接続された複数のGOAユニットを含む。第NステージのGOAユニットは、正逆方向の走査制御回路（１００）と、プルアップ回路（２００）と、ブートストラップコンデンサ（３００）と、プルアップ制御回路（４００）及びプルダウン保持回路（５００）を含む。
プルダウン保持回路（５００）は、前記第Nステージの走査線（G（N））に接続される。ブートストラップコンデンサ（３００）は、前記プルダウン保持回路（５００）に接続される。プルアップ制御回路（４００）は、前記ブートストラップコンデンサ（３００）に接続される。正逆方向の走査制御回路（１００）は、前記プルアップ制御回路（４００）に接続される。プルアップ回路（２００）は、前記ブートストラップコンデンサ（３００）に接続される。
前記プルアップ回路（２００）と、前記ブートストラップコンデンサ（３００）と、前記プルアップ制御回路（４００）と、前記プルダウン保持回路（５００）が接続してゲット信号点（Q（N））を構成する。前記プルアップ回路（２００）と、前記ブートストラップコンデンサ（３００）及び前記プルダウン保持回路（５００）はそれぞれ前記第Nステージの走査線（G（N））に接続される。前記正逆方向の走査制御回路（１００）は、それぞれ第N-１ステージの走査線（G（N-１））及び第N+１ステージの走査線（G（N+１））に接続される。
前記プルダウン保持回路（５００）は、第一トランジスタ（T４）と、第二トランジスタ（T６）と、第三トランジスタ（T８）と、第四トランジスタ（T５）及び第一コンデンサコンデンサ（C２）を含み、前記第一トランジスタ（T４）において、その制御端は、入力端に接続されるとともに第一クロック信号（XCK）を受信し、その出力端は、第１回路点（P（N））端に接続される。前記第二トランジスタ（T６）において、その制御端は、第二クロック信号（CK）を受信し、その入力端は、高定電圧源(VGH)に接続し、その出力端は、前記第一回路点（P（N））に接続される。前記第三トランジスタ（T８）において、その制御端は、第一回路点（P（N））に接続され、その入力端は、前記高定電圧源(VGH)に接続され、その出力端は、前記第Nステージの走査線（G（N））に接続される。第四トランジスタ（T５）において、その制御端は、前記第二クロック信号（CK）を受信し、その入力端は、前記ゲット信号点（Q（N））に接続され、その出力端は、第Nステージの走査線に接続される。
前記正逆方向の走査制御回路（１００）は、第五トランジスタ（T１）及び第六トランジスタ（T２）を含む。前記第五トランジスタ（T１）の制御端において、その制御端は、前記ダウンストリーム制御信号（U２D）を受信し、その入力端は、第N-１ステージの走査線（G（N-１））に接続され、その出力端は、前記プルアップ制御回路（４００）に接続される。前記第六トランジスタ（T２）において、その制御端は、アップストリーム制御信号（D２U）を受信し、その入力端は、前記第N+１ステージの走査線（G（N+１））に接続され、その出力端は、前記第五トランジスタ（T１）の出力端及び前記プルアップ回路（４００）に接続される。前記正逆方向の走査制御回路（１００）により、回路の正方向の走査、プルアップ信号の制御、回路内部における回路のステージ同士間の転送を行う。
前記プルアップ回路（２００）は、第七トランジスタ（T７）を含み、前記第七トランジスタ（T７）の制御端は、前記ゲート信号点（Q（N））に接続され、前記第七トランジスタ（T７）の入力端は、第二クロック信号（CK）を受信し、前記第七トランジスタ（T７）の出力端は、前記第Nステージの走査線（G（N））に接続される。
前記ブートストラップコンデンサ（３００）は、第二コンデンサ（C１）を含み、前記第二コンデンサ（C１）の両端は、前記ゲート信号点（Q（N））及び前記第Nステージの走査線（G（N））に接続される。
前記プルアップ制御回路（４００）は、第八トランジスタ（T３）を含み、第八トランジスタ（T３）の制御端は、前記第二クロック信号（XCK）を受信するとともに、前記第一トランジスタ（T４）の制御端に接続され、第八トランジスタ（T３）の入力端は、第五トランジスタ（T１）の出力端及び第六トランジスタ（T２）の出力端に接続され、第八トランジスタ（T３）の出力端は、前記ゲート信号点（Q（N））に接続される。
前記第一トランジスタ〜前記第八トランジスタは、PMOSのTFTである。その制御端は、ゲートを意味しており、その入力端はソース、その出力端はドレインを意味している。
図２は図１のGOA回路の実際操作の時のキーノードの波形模式図である。前記プルアップ回路（２００）により、第二クロック信号（CK）を出力し、ゲート信号点（Q（N））を合理的に制御した後、必要な前記第Nステージの走査線（G（N））の駆動波形を有効に出力する。ここで、特殊の設計を採用し、第四トランジスタ（T５）を用いて前記ゲート信号点（Q（N））と前記第Nステージの走査線（G（N））を接続させ、前記第二クロック信号（CK）により制御する。前記第二クロック信号（CK）がローレベルである場合、回路をプルダウンする時に、前記第Nステージの走査線（G（N））とゲート信号点（Q（N））を接続させることで、前記ゲート信号点（Q（N））を安定させるとともに、出力の駆動能力を増加する。前記第二クロック信号（CK）が低い場合、第二トランジスタ（T６）がオンになり、第一コンデンサ（C２）の保存端が高められる。このとき、第三トランジスタ（T８）がオフになり、前記第Nステージの走査線（G（N）の）出力端が高定電圧源(VGH)の影響を受けない。
前記プルアップ制御回路（４００）により、回路の前記ゲート信号点（Q（N））の電位プルダウン及び上昇を行い、第二クロック信号（CK）のスムーズな出力を確保し、前記ゲート信号点（Q（N））の電位処理は、回路の肝心な点であり、回路の性能及びパネルの表示に直接にかかわる。
設計において、前記第Nステージの走査線（G（N））信号により、上下ステージの伝送を行う。
信号の設置において、前記高定電圧源(VGH)は定電圧の高電圧であり、前記第一クロック信号（XCK）と前記第二クロック信号（CK）は、お互いに逆のクロック信号である。
上記により、本発明は好ましい実施例により開示されたが、上記の好ましい実施例は本発明を限定するものでなく、本発明の趣旨及び範囲を脱出しない限り、当業者であれば、様々な変更及び修飾を加えることができるため、本発明の保護範囲は、特許請求の範囲に基づくものである。

Claims (16)

  1. 液晶表示に用いられるGOA回路であって、
    前記液晶表示装置は、複数の走査線を含み、前記GOA回路は、カスケード接続された複数のGOAユニットを含み、第NステージのGOAユニットは、第Nステージの走査線（G（N））に対する充電を制御し、
    前記第NステージのGOAユニットは、
    前記第Nステージの走査線（G（N））に接続されるプルダウン保持回路（５００）と、
    前記プルダウン保持回路（５００）に接続されるブートストラップコンデンサ回路（３００）と、
    前記ブートストラップコンデンサ（３００）に接続されるプルアップ制御回路（４００）と、
    正逆方向の走査前記プルアップ回路（４００）に接続される正逆方向の走査制御回路、及び、
    前記ブートストラップコンデンサ（３００）に接続されるプルアップ回路（２００）を含み、
    前記プルアップ回路（２００）と、前記ブートストラップコンデンサ回路（３００）と、前記プルアップ制御回路（４００）及び前記プルダウン保持回路（５００）が接続してゲット信号点（Q（N））を構成し、
    前記プルアップ回路（２００）、前記ブートストラップコンデンサ回路（３００）および前記プルダウン保持回路（５００）はそれぞれ前記第Nステージの走査線（G（N））に接続され、
    前記正逆方向の走査制御回路（１００）はそれぞれ第N-１ステージの走査線（G（N-１））及び第N+１ステージの走査線（G（N＋１））に接続され、
    前記プルダウン保持回路（５００）は、
    第一トランジスタ（T４）と、第二トランジスタ（T６）と、第三トランジスタ（T８）と、第四トランジスタ（T５）及び第一コンデンサコンデンサ（C２）を含み、
    前記第一トランジスタ（T４）において、その入力端に接続されるとともに第一クロック信号（XCK）を受信し、その出力端は、第１回路点（P（N））端に接続され、
    前記第二トランジスタ（T６）において、その制御端は、第二クロック信号（CK）を受信し、その入力端は、高定電圧源(VGH)に接続され、その出力端は、前記第一回路点（P（N））に接続され、
    前記第三トランジスタ（T８）において、その制御端は、第一回路点（P（N））に接続され、その入力端は、前記高定電圧源(VGH)に接続され、その出力端は、前記第Nステージの走査線（G（N））に接続され、
    前記第四トランジスタ（T５）において、その制御端は、前記第二クロック信号（CK）を受信し、その入力端は、前記ゲット信号点（Q（N））に接続され、その出力端は、第Nステージ走査線（G（N））に接続され、
    第一コンデンサコンデンサ（C２）において、その両端は、前記高定電圧源(VGH)および前記第一の回路点（P（N））に接続され、
    前記正逆方向の走査制御回路は、第五トランジスタ（T１）及び第六トランジスタ（T２）を含み、
    前記第五トランジスタ（T１）において、その制御端は、ダウンストリーム制御信号（U２D）を受信し、その入力端は、第N-１ステージの走査線（G（N-１））に接続され、その出力端は、前記プルアップ回路に接続され、
    第六トランジスタ（T２）において、その制御端は、アップストリーム制御信号（D２U）を受信し、その入力端は、前記第N+１ステージの走査線（G（N+１））に接続され、その出力端は、前記第五トランジスタ（T１）の出力端および前記プルアップ回路（４００）に接続され、前記第一クロック信号（XCK）と第二クロック信号（CK）は、お互いに逆方向の信号である、ことを特徴とする液晶表示装置に用いられるGOA回路。
  2. 前記プルアップ回路（２００）は、第七トランジスタ（T７）を含み、前記第七トランジスタ（T７）の制御端は、前記ゲート信号点（Q（N））に接続され、前記第七トランジスタ（T７）の入力端は、第二クロック信号（CK）を受信し、前記第七トランジスタ（T７）の出力端は、前記第Nステージの走査線（G（N））に接続される、ことを特徴とする請求項１に記載の液晶表示装置に用いられるGOA回路。
  3. 前記ブートストラップコンデンサ（３００）は、第二コンデンサ（C１）を含み、
    前記第二コンデンサ（C１）の両端は、前記ゲート信号点（Q（N））及び前記第Nステージの走査線（G（N））に接続される、ことを特徴とする請求項１に記載の液晶表示装置に用いられるGOA回路。
  4. 前記プルアップ制御回路（４００）は、第八トランジスタ（T３）を含み、
    前記第八トランジスタ（T３）の両端は、前記第一クロック信号（XCK）を受信するとともに前記第一トランジスタ（T４）の制御端に接続され、前記第八トランジスタ（T３）の入力端は、前記第五トランジスタ（T１）の出力端および前記第六トランジスタ（T２）の出力端に接続され、前記第八トランジスタ（T３）の出力端は、前記ゲート信号点（Q（N））に接続される、ことを特徴とする請求項１に記載の液晶表示装置に用いられるGOA回路。
  5. 液晶表示に用いられるGOA回路であって、
    前記液晶表示装置は、複数の走査線を含み、前記GOA回路は、複数のカスケード接続されたGOAユニットを含み、第NステージのGOAユニットは第Nステージの走査線（G（N））に対する充電を制御し、
    前記第NステージのGOAユニットは、
    前記第Nステージ走査線（G（N））に接続されるプルダウン保持回路（５００）と、
    前記プルダウン保持回路（５００）に接続されるブートストラップコンデンサ（３００）と、
    前記ブートストラップコンデンサ（３００）に接続されるプルアップ制御回路（４００）と、
    前記プルアップ回路に接続される正逆方向の走査制御回路（１００）、及び、
    前記ブートストラップコンデンサ（３００）に接続されるプルアップ回路（２００）を含み、
    前記プルアップ回路（２００）と、前記ブートストラップコンデンサ（３００）と、前記プルアップ制御回路（４００）及び前記プルダウン保持回路（５００）が接続してゲット信号点（Q（N））を構成し、
    前記プルアップ回路（２００）と、前記ブートストラップコンデンサ（３００）および前記プルダウン保持回路（５００）はそれぞれ前記第Nステージの走査線（G（N））に接続され、
    前記正逆方向の走査制御回路（１００）はそれぞれ第N-１ステージの走査線（G（N-１））及び第N+１ステージ走査線（G（N+１））に接続され、
    前記プルダウン保持回路（５００）は、前記第一トランジスタ（T４）と、第二トランジスタ（T６）と、第三トランジスタ（T８）と、第四トランジスタ（T５）と、第一コンデンサ（C２）を含み、
    前記第一トランジスタ（T４）において、その制御端は、その入力端に接続されるとともに第一クロック信号（XCK）を受信し、その出力端は、第１回路点（P（N））に接続され、
    前記第二トランジスタ（T６）において、その制御端は、第二クロック信号（CK）を受信し、その入力端は、高定電圧源(VGH)に接続され、その出力端は、前記第１回路点（P（N）に接続され、
    前記第三トランジスタ（T８）において、その制御端は、第一の回路点（P（N））に接続され、その入力端は、前記高定電圧源(VGH)に接続され、その出力端は、前記第Nステージの走査線に接続され、
    前記第四トランジスタ（T５）において、その制御端は、前記第二クロック信号（CK）を受信し、その入力端は、前記ゲット信号点（Q（N））に接続され、その出力端は、第Nステージの走査線に接続され、
    前記第一コンデンサ（C２）において、その両端は、前記高定電圧源(VGH)および前記第一の回路点（P（N））に接続され、
    前記正逆方向の走査制御回路（１００）は、第五トランジスタ（T１）及び第六トランジスタ（T２）を含み、
    前記第五トランジスタ（T１）において、その制御端は、ダウンストリーム制御信号（U２D）を受信し、その入力端は、第N-１ステージの走査線（G（N-１））に接続され、その出力端は、前記プルアップ制御回路（４００）に接続され、
    前記第六トランジスタ（T２）において、その制御端は、アップストリーム制御信号（D２U）を受信し、その入力端は、前記第N+１ステージの走査線（G（N+１））に接続され、その出力端は、前記第五トランジスタ（T１）の出力端および前記プルアップ回路（４００）に接続される、ことを特徴とする液晶表示装置に用いられるGOA回路。
  6. 前記プルアップ回路（２００）は、第七トランジスタ（T７）を含み、
    前記第七トランジスタ（T７）の制御端は、前記ゲート信号点（Q（N））に接続され、第七トランジスタ（T７）の入力端は、第二クロック信号（CK）を受信し、第七トランジスタ（T７）の出力端は、前記第Nステージの走査線（G（N））に接続される、ことを特徴とする請求項５に記載の液晶表示装置に用いられるGOA回路。
  7. 前記ブートストラップコンデンサ（３００）は、第二コンデンサ（C１）を含み、前記第二コンデンサ（C１）の両端は、前記ゲート信号点（Q（N））及び前記第Nステージの走査線（G（N））に接続される、ことを特徴とする請求項５に記載の液晶表示装置に用いられるGOA回路。
  8. 前記プルアップ制御回路（４００）は、第八トランジスタ（T３）を含み、前記第八トランジスタの制御端は、前記第一クロック信号（XCK）を受信するとともに第一トランジスタ（T４）の制御端に接続され、第八トランジスタの入力端は、前記第五トランジスタ（T１）の出力端および第六トランジスタ（T２）の出力端に接続され、第八トランジスタの出力端は、前記ゲート信号点（Q（N））に接続される、ことを特徴とする請求項５に記載の液晶表示装置に用いられるGOA回路。
  9. 前記第一クロック信号（XCK）と二クロック信号（CK）は、お互いに逆方向の信号である、ことを特徴とする請求項５に記載の液晶表示装置に用いられるGOA回路。
  10. 液晶表示装置に用いられるGOA回路であって、
    前記液晶表示装置は、複数の走査線を含み、前記GOA回路は、カスケード接続された複数のGOAユニットを含み、第NステージのGOAユニットは、第Nステージの走査線（G（N））に対する充電を制御し、
    第NステージのGOAユニットは、
    前記第Nステージの走査線（G（N））に接続されるプルダウン保持回路（５００）と、前記プルダウン保持回路（５００）に接続されるブートストラップコンデンサ（３００）と、
    前記ブートストラップコンデンサ（３００）に接続されるプルアップ制御回路（４００）と、
    前記プルアップ制御回路（４００）に接続される正逆方向の走査制御回路（１００）、及び、
    前記ブートストラップコンデンサ（３００）に接続されるプルアップ回路（２００）を含み、
    前記プルアップ回路（２００）と、前記ブートストラップコンデンサ（３００）と、前記プルアップ制御回路（４００）及び前記プルダウン保持回路（５００）が接続してゲット信号点（Q（N））を構成し、
    前記プルアップ回路（２００）と、前記ブートストラップコンデンサ（３００）および前記プルダウン保持回路（５００）はそれぞれ前記第Nステージの走査線（G（N））に接続され、
    前記正逆方向の走査制御回路（１００）はそれぞれ第N-１ステージの走査線（G（N-１））及び第N+１ステージの走査線（G（N+１））に接続され、
    前記プルダウン保持回路（５００）は、前記第一トランジスタ（T４）と、第二トランジスタ（T６）と、第三トランジスタ（T８）と、第四トランジスタ（T５）と、第一コンデンサ（C２）とを含み、
    前記第一トランジスタ（T４）において、その制御端は、その入力端に接続されるとともに、第一クロック信号（XCK）を受信し、その出力端は第１回路点（P（N））に接続され、
    前記第二トランジスタ（T６）において、その制御端は、第二クロック信号（CK）を受信し、その入力端は、高定電圧源(VGH)に接続され、その出力端は、前記第１回路点（P（N）に接続され、
    前記第三トランジスタ（T８）において、その制御端は、前記第一の回路点（P（N））に接続され、その入力端は、前記高定電圧源(VGH)に接続され、その出力端は前記第Nステージの走査線（G（H））に接続され、
    前記第四トランジスタ（T５）において、その制御端は、前記第二クロック信号（CK）を受信し、その入力端は、前記ゲット信号点（Q（N））に接続され、その出力端は、第Nステージの走査線（G（N））に接続され、
    前記第一コンデンサ（C２）において、その両端は、前記高定電圧源(VGH)および前記第一の回路点（P（N））に接続される、ことを特徴とする液晶表示装置に用いられるGOA回路。
  11. 前記正逆方向の走査制御回路（１００）は、第五トランジスタ（T１）と、第六トランジスタ（T２）とを含み、
    前記第五トランジスタ（T１）において、その制御端は、ダウンストリーム制御信号（U２D）を受信し、その入力端は、第N-１ステージの走査線（G（N-１））に接続され、その出力端は、前記プルアップ制御回路（４００）に接続され、
    前記第六トランジスタ（T２）において、その制御端は、アップストリーム制御信号（D２U）を受信し、その入力端は、前記第N+１ステージの走査線（G（N+１））に接続され、その出力端は、前記第五トランジスタ（T１）の出力端および前記プルアップ回路（４００）に接続される、ことを特徴とする請求項１０に記載の液晶表示装置に用いられるGOA回路。
  12. 前記プルアップ回路（２００）は、第七トランジスタ（T７）を含み、前記第七トランジスタ（T７）の制御端は、前記ゲート信号点（Q（N））に接続され、前記第七トランジスタ（T７）の入力端は、前記第二クロック信号（CK）を受信し、前記第七トランジスタ（T７）の出力端は、前記第Nステージの走査線（G（N））に接続される、ことを特徴とする請求項１０に記載の液晶表示装置に用いられるGOA回路。
  13. 前記ブートストラップコンデンサ（３００）は、第二コンデンサ（C１）を含み、
    前記第二コンデンサ（C１）の両端は、前記ゲート信号点（Q（N））及び前記第Nステージ走査線（G（N））に接続される、ことを特徴とする請求項１０に記載の液晶表示装置に用いられるGOA回路。
  14. 前記プルアップ制御回路（４００）は、第八トランジスタ（T３）を含み、
    前記第八トランジスタ（T３）の制御端は、前記第一クロック信号（XCK）を受信するとともに、前記第一トランジスタ（T４）の制御端に接続され、前記第八トランジスタ（T３）の入力端は、第五トランジスタ（T１）の出力端および、第六トランジスタ（T２）の出力端に接続され、前記第八トランジスタ（T３）の出力端は、前記ゲート信号点（Q（N））に接続されることを特徴とする請求項１０に記載の液晶表示装置に用いられるGOA回路。
  15. 前記第一クロック信号（XCK）と前記第二クロック信号（CK）は、お互いに逆方向の信号である、ことを特徴とする請求項１０に記載の液晶表示装置に用いられるGOA回路。
  16. 前記第一〜第八トランジスタは、PMOSトランジスタである、ことを特徴とする請求項１〜１５に記載の液晶表示装置に用いられるGOA回路。第一はPMOSトランジスタである。
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