CN202650488U - 移位寄存器、栅极驱动装置和显示装置 - Google Patents
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Abstract
本实用新型提供了一种移位寄存器、栅极驱动装置和显示装置。所述移位寄存器包括锁存器、第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管。所述栅极驱动装置包括多级所述移位寄存器；除第一级移位寄存器之外，其余每个移位寄存器的移位输入端均和上一级移位寄存器的移位反相输出端连接。本实用新型仅采用一个锁存器即实现了信号移位输出的功能，电路结构简单、信号布线少，级联形成的GOA电路占用面积少，可进一步减少对显示面板的显示面积的占用，从而实现显示器件的高解析度和窄边框化。
Description
技术领域
本实用新型涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动装置和显示装置。
背景技术
在TFT-LCD(薄膜场效应晶体管液晶显示器)中，实现一帧画面显示的基本原理是通过source(源极)驱动将每一行像素所需的信号依次从上往下输出，通过gate(栅极)驱动依次从上到下对每一像素行输入一定宽度的方波进行选通。
现今的制造方法是将gate(栅极)驱动IC(集成电路)和source(源极)驱动IC通过COG(Chip On Glass，将芯片固定于玻璃上)工艺黏结在玻璃面板上。小尺寸TFT-LCD，当分辨率较高时，栅极驱动和源极驱动输出较多，驱动IC的长度将增大，这将不利于模组驱动IC的bonding(绑定)工艺。同时IC连接时的线路设计也要占用一定面积，这种方式得到的面板集成度不高、占用面积较大，不利于显示设备实现高解析度和窄边框化。
于是出现了GOA(Gate Driver on Array，阵列基板行驱动，又称集成栅极驱动)技术，直接将TFT-LCD的栅极驱动电路(Gate driver ICs)集成制作在阵列基板上，由此来代替在面板外沿粘接的、由硅芯片制作的驱动芯片。由于该技术可以将驱动电路直接做在阵列基板上，面板周围无需再粘接IC和布线，减少了面板的制作程序，降低了产品成本，同时提高了TFT-LCD面板的集成度，使面板能更窄边框化和实现高的解析度。
现有技术中，传统的a-Si(amorphous Silicon，非晶硅)GOA电路一般利用预充电和升压(boost)电路机制实现，其典型移位寄存器电路(Thomason电路)如图1所示，该电路工作时，利用STV信号(起始信号)阶段进行预充电(图中P点)，从而实现移位输出的高电平方波。该电路中，包括4个晶体管T1-T4，两个电容C1、C2，在上一级信号作为输入Input(n-1)、两个时钟信号CLKl与CLK2、下一级的复位信号Reset(n+1)以及电压Voff的控制下形成本行的输出信号Row(n)。
传统LTPS GOA(基于低温多晶硅技术的阵列基板行驱动)电路中移位寄存器如图2所示，其使用两个锁存器和四个传输门结构，其中一个锁存器用于编程，另一个锁存器用于锁存输出信号，使用传输门控制锁存器的编程和信号输出。
由图1和图2的电路结构图可以看出，现有技术中的GOA电路结构较为复杂，图1所示的电路中需要两个电容，导致电路占用了较大的空间，不利于实现面板窄边化的实现，同时电路中存在floating(电位不确定的悬空状态)，使得输出电平中存在很多噪音；图2所示的传统的移位寄存电路中，需要4个传输门和两个锁存器，电路结构复杂，而且必须使用复杂的CMOS(互补金属氧化物半导体)工艺才能实现，工艺成本上需要很大的投入。
实用新型内容
本实用新型的主要目的在于提供一种移位寄存器、栅极驱动装置和显示装置，以减少信号线布线，使得结构简单。
为了达到上述目的，本实用新型提供了一种移位寄存器，包括移位输入端、锁存器、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、移位正相输出端和移位反相输出端，其中，
所述第一薄膜晶体管，栅极与时钟信号输入端连接，漏极与所述锁存器的输入端连接；
所述第二薄膜晶体管，栅极与所述锁存器的正相输出端连接，源极与所述第三薄膜晶体管的漏极连接，漏极与驱动电源的高电平输出端连接；
所述第三薄膜晶体管，栅极与所述锁存器的反相输出端连接，源极与驱动电源的低电平输出端连接；
所述第一薄膜晶体管的源极与所述移位输入端连接，所述第二薄膜晶体管的源极与所述移位正相输出端连接，所述第三薄膜晶体管的栅极与所述移位反相输出端连接；
所述第一薄膜晶体管、所述第二薄膜晶体管和所述第三薄膜晶体管是n型TFT。
实施时，所述第一薄膜晶体管的漏极分别与所述第三薄膜晶体管的栅极和所述锁存器的反相输出端连接。
实施时，所述锁存器包括第一反相器和第二反相器，其中，
所述第一反相器的输入端和所述第二反相器的输出端连接；
所述第一反相器的输出端与所述第二反相器的输入端连接；
所述第二反相器的输入端为所述锁存器的输入端；
所述第一反相器的输出端为所述锁存器的反相输出端；
所述第二反相器的输出端为所述锁存器的正相输出端。
实施时，所述第一反相器包括第四薄膜晶体管、第五薄膜晶体管和第六薄膜晶体管，所述第二反相器包括第七薄膜晶体管、第八薄膜晶体管和第九薄膜晶体管，其中，
所述第四薄膜晶体管，栅极和漏极与所述驱动电源的高电平输出端连接，源极与所述第五薄膜晶体管的栅极连接；
所述第五薄膜晶体管，漏极与所述驱动电源的高电平输出端连接，源极分别与所述第一薄膜晶体管的漏极、所述第三薄膜晶体管的栅极和所述第六薄膜晶体管的漏极连接；
所述第六薄膜晶体管，栅极与所述第二薄膜晶体管的栅极连接，源极与所述驱动电源的低电平输出端连接；
所述第七薄膜晶体管，栅极和漏极与所述驱动电源的高电平输出端连接，源极与所述第八薄膜晶体管的栅极连接；
所述第八薄膜晶体管，漏极分别与所述驱动电源的高电平输出端连接；
所述第九薄膜晶体管，源极与所述驱动电源的低电平输出端连接；
所述第五薄膜晶体管的源极与所述锁存器的反相输出端连接，所述第八薄膜晶体管的源极与所述锁存器的正相输出端连接，所述第九薄膜晶体管的栅极与所述锁存器的输入端连接；
所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体管和所述第九薄膜晶体管都是n型TFT。实施时，所述第五薄膜晶体管的源极与所述第九薄膜晶体管的栅极连接；
所述第六薄膜晶体管的栅极分别与所述第八薄膜晶体管的源极和所述第九薄膜晶体管的漏极连接。
本实用新型还提供了一种栅极驱动装置，包括多级上述的移位寄存器；
除第一级移位寄存器之外，其余每个移位寄存器的移位输入端均和上一级移位寄存器的移位反相输出端连接。
本实用新型还提供了一种显示装置，包括上述的栅极驱动装置。
本实用新型提供了一种移位寄存器，包括移位输入端、锁存器、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和移位输出端，其中，
所述第一薄膜晶体管，栅极与时钟信号输入端连接，源极与所述锁存器的输入端连接；
所述第二薄膜晶体管，栅极与所述锁存器的正相输出端连接，漏极与所述第三薄膜晶体管的源极连接，源极与驱动电源的高电平输出端连接；
所述第三薄膜晶体管，栅极与所述锁存器的反相输出端连接，漏极与所述驱动电源的低电平输出端连接；
所述第一薄膜晶体管的漏极与所述移位输入端连接，所述第二薄膜晶体管的漏极与所述移位输出端连接；
所述第一薄膜晶体管、所述第二薄膜晶体管和所述第三薄膜晶体管是p型TFT。
实施时，所述第一薄膜晶体管的源极分别与所述第三薄膜晶体管的栅极和所述锁存器的反相输出端连接。
实施时，所述锁存器包括第一反相器和第二反相器，其中，
所述第一反相器的输入端和所述第二反相器的输出端连接；
所述第一反相器的输出端与所述第二反相器的输入端连接；
所述第二反相器的输入端为所述锁存器的输入端；
所述第二反相器的输出端为所述锁存器的正相输出端；
所述第一反相器的输出端为所述锁存器的反相输出端。
实施时，所述第一反相器包括第四薄膜晶体管和第五薄膜晶体管，所述第二反相器包括第六薄膜晶体管和第七薄膜晶体管，其中，
所述第四薄膜晶体管，栅极和漏极分别与所述第一薄膜晶体管的源极、所述第五薄膜晶体管的源极和所述第三薄膜晶体管的栅极连接，源极与所述驱动电源的高电平输出端连接；
所述第五薄膜晶体管，栅极分别与所述第二薄膜晶体管的栅极连接，漏极与所述驱动电源的低电平输出端连接；所述第六薄膜晶体管，栅极和漏极与所述第二薄膜晶体管的栅极连接，源极与所述驱动电源的高电平输出端连接；
所述第七薄膜晶体管，栅极与所述第一薄膜晶体管的源极连接，源极与所述第二薄膜晶体管的栅极连接，漏极与所述驱动电源的低电平输出端连接；
所述第七薄膜晶体管的栅极与所述锁存器的输入端连接，所述第七薄膜晶体管的源极与所述锁存器的正相输出端连接，所述第五薄膜晶体管的源极与所述锁存器的反相输入端连接；
所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管和所述第七薄膜晶体管是p型TFT。
实施时，所述第四薄膜晶体管的栅极和漏极与所述第七薄膜晶体管的栅极连接。
本实用新型还提供了一种栅极驱动装置，包括多级上述的移位寄存器；
除第一级移位寄存器之外，其余每个移位寄存器的移位输入端均和上一级移位寄存器的输出端连接。
本实用新型还提供了一种显示装置，包括上述的栅极驱动装置。
与现有技术相比，本实用新型所述的移位寄存器、栅极驱动装置和显示装置，仅采用一个锁存器即实现了信号移位输出的功能，电路结构简单、信号布线少，级联形成的GOA电路占用面积少，可进一步减少对显示面板的显示面积的占用，从而实现显示器件的高解析度和窄边框化。
附图说明
图1是现有技术中a-Si GOA电路中移位寄存器的基本电路结构图；
图2是现有的技术中LTPS GOA电路中移位寄存器的基本电路的结构图；
图3是本实用新型第一实施例所述的移位寄存器的电路图；
图4是本实用新型第二实施例所述的移位寄存器的电路图；
图5是本实用新型第三实施例所述的移位寄存器的电路图；
图6是本实用新型一实施例所述的栅极驱动装置的电路图；
图7是本实用新型该实施例所述的栅极驱动装置在工作时的各信号的时序图；
图8是本实用新型第四实施例所述的移位寄存器的电路图；
图9是本实用新型第五实施例所述的移位寄存器的电路图；
图10是本实用新型第六实施例所述的移位寄存器的电路图；
图11本实用新型该实施例所述的栅极驱动装置在工作时的各信号的时序图；
图12是本实用新型另一实施例所述的栅极驱动装置的电路图。
具体实施方式
为使得本实用新型的目的、技术方案和优点表达得更加清楚明白，下面结合附图及具体实施例对本实用新型再做进一步详细的说明。
如图3所示，本实用新型第一实施例所述的移位寄存器，包括移位输入端Input、锁存器31、第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、移位正相输出端Output_Q和移位反相输出端Output_QB，其中，
所述第一薄膜晶体管T1，栅极与时钟信号输入端CK连接，漏极分别与所述第三薄膜晶体管T3的栅极、所述锁存器31的输入端和所述锁存器31的反相输出端连接；
所述第二薄膜晶体管T2，栅极与所述锁存器的正相输出端连接，源极与所述第三薄膜晶体管T3的漏极连接，漏极与驱动电源的高电平输出端连接；
所述第三薄膜晶体管T3，源极与驱动电源的低电平输出端连接；
所述第一薄膜晶体管T1的源极与所述移位输入端Input连接，所述第二薄膜晶体管T2的源极与所述移位正相输出端Output_Q连接，所述第三薄膜晶体管T3的栅极与所述移位反相输出端Output_QB连接；
T1工作为所述锁存器31的输入端编程，T2、T3工作为所述移位寄存器的输出端编程；
由所述时钟信号输入端CK输入时钟信号；
所述驱动电源的高电平输出端的输出电压为VDD，所述驱动电源的低电平输出端的输出电压为VSS；
P点为所述锁存器31的正相输出端，Q点为所述锁存器31的反相输出端；
所述第一薄膜晶体管T1、所述第二薄膜晶体管T2和所述第三薄膜晶体管T3是n型TFT。
图4是本实用新型第二实施例所述的移位寄存器的电路图。本实用新型第二实施例所述的移位寄存器基于本实用新型第一实施例所述的移位寄存器。
如图4所示，在本实用新型第二实施例所述的移位寄存器中，所述锁存器31包括第一反相器41和第二反相器42，其中，
所述第一反相器41的输入端和所述第二反相器42的输出端连接；
所述第一反相器41的输出端与所述第二反相器42的输入端连接；
所述第二反相器42的输入端为所述锁存器31的输入端；
所述第一反相器41的输出端为所述锁存器31的反相输出端；
所述第二反相器42的输出端为所述锁存器31的正相输出端。
如图5所示，本实用新型第三实施例所述的移位寄存器的电路图。本实用新型第三实施例所述的移位寄存器基于本实用新型第二实施例所述的移位寄存器。
在本实用新型第三实施例所述的移位寄存器中，所述第一反相器41包括第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6，所述第二反相器包括第七薄膜晶体管T7、第八薄膜晶体管T8和第九薄膜晶体管T9，其中，
所述第四薄膜晶体管T4，栅极和漏极与所述驱动电源的高电平输出端连接，源极与所述第五薄膜晶体管T5的栅极连接；
所述第五薄膜晶体管T5，漏极与所述驱动电源的高电平输出端连接，源极分别与所述第一薄膜晶体管T1的漏极、所述第三薄膜晶体管T3的栅极、第六薄膜晶体管T6的漏极和所述第九薄膜晶体管T9的栅极连接；
所述第六薄膜晶体管，栅极分别与所述第二薄膜晶体管T2的栅极、所述第八薄膜晶体管T8的源极和所述第九薄膜晶体管T9的漏极连接，源极与所述驱动电源的低电平输出端连接；
所述第七薄膜晶体管T7，栅极和漏极与所述驱动电源的高电平输出端连接，源极与所述第八薄膜晶体管T8的栅极连接；
所述第八薄膜晶体管T8，漏极分别与所述驱动电源的高电平输出端连接；
所述第九薄膜晶体管T9，源极与所述驱动电源的低电平输出端连接；
所述第五薄膜晶体管T5的源极与所述锁存器的反相输出端连接，所述第八薄膜晶体管T8的源极与所述锁存器的正相输出端连接，所述第九薄膜晶体管T9的栅极与所述锁存器的输入端连接；
其中，所述第四薄膜晶体管T4、所述第五薄膜晶体管T5、所述第六薄膜晶体管T6、所述第七薄膜晶体管T7、所述第八薄膜晶体管T8和所述第九薄膜晶体管T9都是n型TFT。
如图6所示，本实用新型一实施例所述的栅极驱动装置包括多级上述的移位寄存器；
除第一级移位寄存器之外，其余每个移位寄存器的移位输入端Input均和与该移位寄存器相邻的上一级移位寄存器的移位反相输出端Output_QB连接；第一级移位寄存器的移位输入端Input与起始信号输入端连接，该起始信号输入端输入起始信号STV；
奇数级移位寄存器的时钟信号输入端CK与第一时钟信号输出端CLK连接；
偶数级移位寄存器的时钟信号输入端CK与第二时钟信号输入端CLKB连接；
所述第一时钟信号输出端CLK输出的第一时钟信号和所述第二时钟信号输出端CLKB输出的第二时钟信号是相位相反的时钟信号；
其中，N为该栅极驱动装置包括的移位寄存器的级数，n为小于N的正整数。
如图7所示，本实用新型该实施例所述的栅极驱动装置在工作时，第(n-1)级移位寄存器的移位正相输出端Output_Q(n-1)输出的信号、第n级移位寄存器的移位输入端Input(n)输入的信号(即第(n-1)级移位寄存器的移位反相输出端Output_QB(n-1)输出的信号)、时钟信号CK、第n级移位寄存器的移位正相输出端Output_Q(n)输出的信号、第n级移位寄存器的移位反相输出端Output_QB(n)输出的信号，以及第(n+1)级移位寄存器的移位正相输出端Output_Q(n+1)输出的信号的时序图。
如图7所示，本实用新型该实施例所述的栅极驱动装置在工作时，
①阶段：第(n-1)级移位寄存器的移位正相输出端Output_Q(n-1)输出的信号为高电平，第n级移位寄存器的移位输入端Input(n)输入的信号为低电平，时钟信号CK为低电平，T1关闭，因而第n级移位寄存器包括的锁存器继续保持上一阶段的输出信号，该锁存器上一阶段的输出信号为低电平，因此本阶段第n级移位寄存器的移位正相输出端Output_Q(n)的输出信号仍为低电平，第n级反相输出端Output_QB(n)输出的信号仍为高电平；
②阶段：时钟信号CK为高电平，T1开启，而第n级移位寄存器的移位输入端Input(n)输入的信号仍为低电平，该低电平使得第n级移位寄存器包括的锁存器相对于先前保持的信号产生翻转，该锁存器正相输出高电平，反相输出低电平，因而T2开启，T3关闭，第n级移位寄存器的移位正相输出端Output_Q(n)的输出信号为高电平，第n级移位寄存器的移位反相输出端Output_QB(n)输出的信号为低电平；
③阶段：时钟信号CLK为低电平，T1关闭，第(n-1)级移位寄存器的移位反相输出端Output_QB(n-1)输出的信号(即第n级移位寄存器的移位输入端Input(n)输入的信号)跳变为高电平，由于T1的关闭，该高电平不能输入，因而第n级移位寄存器包括的锁存器继续保持上一阶段的信号，使第n级移位寄存器包括的移位寄存器正相输出端Output_Q(n)输出的信号仍为高电平，第n级移位寄存器包括的移位寄存器的移位反相输出端Output_QB(n)输出的信号为仍低电平，而此时CLKB为高电平，因而第n级移位寄存器包括的移位寄存器的移位反相输出端Output_QB(n)输出的低电平得以输入第(n+1)级移位寄存器，使第(n+1)级移位寄存器中的锁存器翻转，使得第(n+1)级移位寄存器的移位正相输出端Output_Q(n+1)输出的信号为高电平；
④阶段：CLK为高电平，CLKB为低电平，T1开启，由于第n级移位寄存器的移位反相输出端Output_QB(n)输出的信号(即第n级移位寄存器的移位输入端Input(n)输入的信号)为高电平，因此该高电平从第n级移位寄存器的移位输入端Input(n)输入第n级移位寄存器，使得第n级移位寄存器包括的锁存器相对于先前保持的信号产生翻转，该锁存器正相输出低电平，而锁存器的反相输出高电平，因而T2关闭，T3开启，第n级移位寄存器的移位正相输出端Output_Q(n)输出的信号为低电平，而第n级移位寄存器的移位反相输出端Output_QB(n)输出的信号为高电平，但CLKB为低电平，使得第n级移位寄存器的移位反相输出端Output_QB(n)输出的高电平无法进入到第(n+1)级移位寄存器，因此使得第(n+1)级移位寄存器包括的锁存器仍保持上一阶段的信号，第(n+1)级移位寄存器的移位正相输出端Output_Q(n+1)输出的信号为高电平；
⑤阶段：CLK为低电平，CLKB为高电平，T1关闭，第(n-1)级移位寄存器的移位反相输出端Output_QB(n-1)输出的信号(即第n级移位寄存器的移位输入端Input(n)输入的信号)为高电平，第n级移位寄存器继续保持上一阶段的信号，第n级移位寄存器的移位正相输出端Output_Q(n)输出的信号为低电平，第n级移位寄存器的移位反相输出端Output_QB(n)输出的信号为高电平，CLKB为高电平使得第n级移位寄存器的移位反相输出端Output_QB(n)输出的高电平得以进入第(n+1)级移位寄存器，使得第(n+1)级移位寄存器包括的锁存器相对于先前保持的信号产生翻转，因此第(n+1)级移位寄存器的移位正相输出端Output_Q(n+1)输出的信号变为低电平。
如图8所示，本实用新型第四实施例所述的移位寄存器，包括锁存器81、第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3，其中，
所述第一薄膜晶体管T1，栅极与时钟信号输入端CK连接，源极分别与所述第三薄膜晶体管T3的栅极、所述锁存器81的输入端和所述锁存器81的反相输出端连接；
所述第二薄膜晶体管T2，栅极与所述锁存器81的正相输出端连接，漏极与所述第三薄膜晶体管T3的源极连接，源极与驱动电源的高电平输出端连接；
所述第三薄膜晶体管T3，漏极与所述驱动电源的低电平输出端连接；
所述第一薄膜晶体管T1的漏极与所述移位寄存器的移位输入端Input连接，所述第二薄膜晶体管T2的漏极与所述移位寄存器的输出端Output连接；
由所述时钟信号输入端CK输入时钟信号；
所述驱动电源的高电平输出端的输出电压为VDD，所述驱动电源的低电平输出端的输出电压为VSS；
P点为所述锁存器81的正相输出端，Q点为所述锁存器81的反相输出端；
所述第一薄膜晶体管T1、所述第二薄膜晶体管T2和所述第三薄膜晶体管T3是p型TFT。
图9是本实用新型第五实施例所述的移位寄存器的电路图。本实用新型第五实施例所述的移位寄存器基于本实用新型第四实施例所述的移位寄存器。
如图9所示，所述锁存器包括第一反相器91和第二反相器92，其中，
所述第一反相器91的输入端和所述第二反相器92的输出端连接；
所述第一反相器91的输出端与所述第二反相器92的输入端连接；
所述第二反相器92的输入端为所述锁存器81的输入端；
所述第二反相器92的输出端为所述锁存器81的正相输出端；
所述第一反相器91的输出端为所述锁存器81的反相输出端。
图10是本实用新型第六实施例所述的移位寄存器的电路图。本实用新型第六实施例所述的移位寄存器基于本实用新型第五实施例所述的移位寄存器。
如图10所示，所述第一反相器91包括第四薄膜晶体管T4和第五薄膜晶体管T5，所述第二反相器92包括第六薄膜晶体管T6和第七薄膜晶体管T7，其中，
所述第四薄膜晶体管T4，栅极和漏极分别与所述第一薄膜晶体管T1的源极、所述第五薄膜晶体管T5的源极、所述第七薄膜晶体管T7的栅极和所述第三薄膜晶体管T3的栅极连接，源极与所述驱动电源的高电平输出端连接；
所述第五薄膜晶体管T5，栅极分别与所述第二薄膜晶体管T2的栅极连接，漏极与所述驱动电源的低电平输出端连接；
所述第六薄膜晶体管，栅极和漏极与所述第二薄膜晶体管T2的栅极连接，源极与所述驱动电源的高电平输出端连接；
所述第七薄膜晶体管，栅极与所述第一薄膜晶体管T1的源极连接，源极与所述第二薄膜晶体管T2的栅极连接，漏极与所述驱动电源的低电平输出端连接；
所述第七薄膜晶体管T7的栅极与所述锁存器81的输入端连接，所述第七薄膜晶体管T7的源极与所述锁存器81的正相输出端连接，所述第五薄膜晶体管T5的源极与所述锁存器81的反相输入端连接；
所述第四薄膜晶体管T4、所述第五薄膜晶体管T5、所述第六薄膜晶体管T6和所述第七薄膜晶体管T7是p型TFT。
如图12所示，本实用新型另一实施例所述的栅极驱动装置包括多级第四实施例、第五实施例或第六实施例所述的移位寄存器；
除第一级移位寄存器之外，其余每个移位寄存器的移位输入端Input均和与该移位寄存器相邻的上一级移位寄存器的输出端Output连接；第一级移位寄存器的移位输入端Input与起始信号输入端连接，该起始信号输入端输入起始信号STV；
奇数级移位寄存器的时钟信号输入端CK与第一时钟信号输出端CLK连接；
偶数级移位寄存器的时钟信号输入端CK与第二时钟信号输入端CLKB连接；
所述第一时钟信号输出端CLK输出的第一时钟信号和所述第二时钟信号输出端CLKB输出的第二时钟信号是相位相反的时钟信号；
其中，N为该栅极驱动装置包括的移位寄存器的级数，n为小于N的正整数。
本实用新型实施例中栅极驱动装置可以为LTPS(Low TemperaturePoly-silicon，低温多晶硅)或a-Si(非晶硅)的阵列基板行驱动电路(GOA)，也可以为OLED(Organic Light Emitting Diode，有机发光二极体显示面板)驱动电路。
最后，本实用新型实施例还提供了一种显示装置，其包括有上述栅极驱动装置。所述显示装置可以为：液晶面板、电子纸、OLED面板、液晶电视、液晶显示器、数码相框、手机、平板电脑等具有任何显示功能的产品或部件。
本实用新型所述的锁存器除了可以由全n型TFT构成或由全p型TFT构成外，还可以由p型TFT和n型TFT混合构成，当然现在一般提到反相器，最典型的结构就是由p型TFT和n型TFT混合构成的结构，因此本实用新型不仅适用于a-si工艺，还适用于PMOS(P沟道金属氧化物半导体)，NMOS(N沟道金属氧化物半导体)以及CMOS工艺。
以上说明对本实用新型而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本实用新型的保护范围内。
Claims (14)
1.一种移位寄存器，其特征在于，包括移位输入端、锁存器、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、移位正相输出端和移位反相输出端，其中，
所述第一薄膜晶体管，栅极与时钟信号输入端连接，漏极与所述锁存器的输入端连接；
所述第二薄膜晶体管，栅极与所述锁存器的正相输出端连接，源极与所述第三薄膜晶体管的漏极连接，漏极与驱动电源的高电平输出端连接；
所述第三薄膜晶体管，栅极与所述锁存器的反相输出端连接，源极与驱动电源的低电平输出端连接；
所述第一薄膜晶体管的源极与所述移位输入端连接，所述第二薄膜晶体管的源极与所述移位正相输出端连接，所述第三薄膜晶体管的栅极与所述移位反相输出端连接；
所述第一薄膜晶体管、所述第二薄膜晶体管和所述第三薄膜晶体管是n型TFT。
2.如权利要求1所述的移位寄存器，其特征在于，
所述第一薄膜晶体管的漏极分别与所述第三薄膜晶体管的栅极和所述锁存器的反相输出端连接。
3.如权利要求1或2所述的移位寄存器，其特征在于，所述锁存器包括第一反相器和第二反相器，其中，
所述第一反相器的输入端和所述第二反相器的输出端连接；
所述第一反相器的输出端与所述第二反相器的输入端连接；
所述第二反相器的输入端为所述锁存器的输入端；
所述第一反相器的输出端为所述锁存器的反相输出端；
所述第二反相器的输出端为所述锁存器的正相输出端。
4.如权利要求3所述的移位寄存器，其特征在于，所述第一反相器包括第四薄膜晶体管、第五薄膜晶体管和第六薄膜晶体管，所述第二反相器包括第七薄膜晶体管、第八薄膜晶体管和第九薄膜晶体管，其中，
所述第四薄膜晶体管，栅极和漏极与所述驱动电源的高电平输出端连接，源极与所述第五薄膜晶体管的栅极连接；
所述第五薄膜晶体管，漏极与所述驱动电源的高电平输出端连接，源极分别与所述第一薄膜晶体管的漏极、所述第三薄膜晶体管的栅极和所述第六薄膜晶体管的漏极连接；
所述第六薄膜晶体管，栅极与所述第二薄膜晶体管的栅极连接，源极与所述驱动电源的低电平输出端连接；
所述第七薄膜晶体管，栅极和漏极与所述驱动电源的高电平输出端连接，源极与所述第八薄膜晶体管的栅极连接；
所述第八薄膜晶体管，漏极分别与所述驱动电源的高电平输出端连接；
所述第九薄膜晶体管，源极与所述驱动电源的低电平输出端连接；
所述第五薄膜晶体管的源极与所述锁存器的反相输出端连接，所述第八薄膜晶体管的源极与所述锁存器的正相输出端连接，所述第九薄膜晶体管的栅极与所述锁存器的输入端连接；
所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体管和所述第九薄膜晶体管都是n型TFT。
5.如权利要求4所述的栅极驱动装置，其特征在于，
所述第五薄膜晶体管的源极与所述第九薄膜晶体管的栅极连接；
所述第六薄膜晶体管的栅极分别与所述第八薄膜晶体管的源极和所述第九薄膜晶体管的漏极连接。
6.一种栅极驱动装置，其特征在于，包括多级如权利要求1至5中任一权利要求所述的移位寄存器；
除第一级移位寄存器之外，其余每个移位寄存器的移位输入端均和上一级移位寄存器的移位反相输出端连接。
7.一种显示装置，其特征在于，包括如权利要求6所述的栅极驱动装置。
8.一种移位寄存器，其特征在于，包括移位输入端、锁存器、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和移位输出端，其中，
所述第一薄膜晶体管，栅极与时钟信号输入端连接，源极与所述锁存器的输入端连接；
所述第二薄膜晶体管，栅极与所述锁存器的正相输出端连接，漏极与所述第三薄膜晶体管的源极连接，源极与驱动电源的高电平输出端连接；
所述第三薄膜晶体管，栅极与所述锁存器的反相输出端连接，漏极与所述驱动电源的低电平输出端连接；
所述第一薄膜晶体管的漏极与所述移位输入端连接，所述第二薄膜晶体管的漏极与所述移位输出端连接；
所述第一薄膜晶体管、所述第二薄膜晶体管和所述第三薄膜晶体管是p型TFT。
9.如权利要求8所述的移位寄存器，其特征在于，所述第一薄膜晶体管的源极分别与所述第三薄膜晶体管的栅极和所述锁存器的反相输出端连接。
10.如权利要求8或9所述的移位寄存器，其特征在于，所述锁存器包括第一反相器和第二反相器，其中，
所述第一反相器的输入端和所述第二反相器的输出端连接；
所述第一反相器的输出端与所述第二反相器的输入端连接；
所述第二反相器的输入端为所述锁存器的输入端；
所述第二反相器的输出端为所述锁存器的正相输出端；
所述第一反相器的输出端为所述锁存器的反相输出端。
11.如权利要求10所述的移位寄存器，其特征在于，所述第一反相器包括第四薄膜晶体管和第五薄膜晶体管，所述第二反相器包括第六薄膜晶体管和第七薄膜晶体管，其中，
所述第四薄膜晶体管，栅极和漏极分别与所述第一薄膜晶体管的源极、所述第五薄膜晶体管的源极和所述第三薄膜晶体管的栅极连接，源极与所述驱动电源的高电平输出端连接；
所述第五薄膜晶体管，栅极分别与所述第二薄膜晶体管的栅极连接，漏极与所述驱动电源的低电平输出端连接；所述第六薄膜晶体管，栅极和漏极与所述第二薄膜晶体管的栅极连接，源极与所述驱动电源的高电平输出端连接；
所述第七薄膜晶体管，栅极与所述第一薄膜晶体管的源极连接，源极与所述第二薄膜晶体管的栅极连接，漏极与所述驱动电源的低电平输出端连接；
所述第七薄膜晶体管的栅极与所述锁存器的输入端连接，所述第七薄膜晶体管的源极与所述锁存器的正相输出端连接，所述第五薄膜晶体管的源极与所述锁存器的反相输入端连接；
所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管和所述第七薄膜晶体管是p型TFT。
12.如权利要求11所述的栅极驱动装置，其特征在于，所述第四薄膜晶体管的栅极和漏极与所述第七薄膜晶体管的栅极连接。
13.一种栅极驱动装置，其特征在于，包括多级如权利要求8至12中任一权利要求所述的移位寄存器；
除第一级移位寄存器之外，其余每个移位寄存器的移位输入端均和上一级移位寄存器的输出端连接。
14.一种显示装置，其特征在于，包括如权利要求13所述的栅极驱动装置。
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