CN103226927B - 移位暂存器、使用该移位暂存器的栅极驱动电路与显示装置 - Google Patents
移位暂存器、使用该移位暂存器的栅极驱动电路与显示装置 Download PDFInfo
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Abstract
本发明的移位暂存器包含有第一上拉信号产生器，用来接收一起始脉波(start？pulse,SP)、第一时脉信号以及一反相第一时脉信号。此移位暂存器同样包含有第一下拉信号产生器电连接于该第一上拉信号产生器，第一反相器电连接于该第一上拉信号产生器与该第一下拉信号产生器，第二反相器电连接于该第一反相器且产生一输出信号，第二上拉信号产生器系电连接于该第二反相器，且接收一第二时脉信号与一反相第二时脉信号以及产生扫描信号，以及第二下拉信号产生器电连接于该第二上拉信号产生器。
Description
【技术领域】
本发明系关于一种移位暂存器与使用此移位暂存器的显示装置，特别是一种借着调整移位暂存器的输入使得相邻移位暂存器的扫描信号输出得以存在时间延迟。
【背景技术】
移位暂存器被整合应用到栅极驱动电路时，具备有这些移位暂存器的栅极驱动电路将得以输出具有该延迟的扫描信号，让上述扫描信号可以在不同的时间点驱动对应的扫描线。
在现行的移位暂存器电路的实现方法中，为了让相邻的移位暂存器彼此间的输出有时间延迟，通常会需要额外的电路元件(譬如说，与非门(NANDgate))的设置(如美国专利号8022920所揭露)使得移位暂存器的输出以及外接信号通过与非门做额外的运算，或是利用小于百分之五十的工作周期(dutycycle)的时间脉波做为移位暂存器的输入(如美国专利公开号20110291712所示)，在20110291712公开案中三组小于百分之五十的工作周期的时间脉波被采用，藉以达到时间延迟的效果。不管是需要额外与非门的使用或是小于百分的五十的工作周期的时间脉波来实现移位暂存器的间的时间延迟，整体电路设计上的复杂度都有改善的空间。
【发明内容】
本发明揭露了一种移位暂存器。此移位暂存器包含有一第一上拉信号产生器，用来接收一起始脉波(startpulse,SP)、一第一时脉信号以及一反相第一时脉信号。此移位暂存器同样包含有一第一下拉信号产生器电连接于第一上拉信号产生器，一第一反相器电连接于第一上拉信号产生器与该第一下拉信号产生器，一第二反相器电连接于第一反相器且产生一输出信号，一第二上拉信号产生器电连接于第二反相器，且接收一第二时脉信号与一反相第二时脉信号以及产生一扫描信号，以及一第二下拉信号产生器电连接于第二上拉信号产生器。
本发明的另一实施例揭露了一栅极驱动电路。此栅极驱动电路包含了一第一移位暂存器与一第二移位暂存器。每一第一移位暂存器与第二移位暂存器均包含有一第一上拉信号产生器，用来接收一起始脉波(startpulse,SP)、一第一时脉信号以及一反相第一时脉信号。此第一移位暂存器与第二移位暂存器同样都包含有一第一下拉信号产生器电连接于第一上拉信号产生器，一第一反相器电连接于第一上拉信号产生器与第一下拉信号产生器，一第二反相器电连接于第一反相器且产生一输出信号，一第二上拉信号产生器电连接于第二反相器，且接收一第二时脉信号与一反相第二时脉信号以及产生一扫描信号，以及一第二下拉信号产生器电连接于第二上拉信号产生器。
本发明另外揭露了一显示装置包含了一栅极驱动电路，而此栅极驱动电路包含了一第一移位暂存器与一第二移位暂存器。上述的显示装置另外包含有一触控模组由栅极驱动电路所控制。此栅极驱动电路包含了一第一移位暂存器与一第二移位暂存器。每一第一移位暂存器与第二移位暂存器均包含有一第一上拉信号产生器，用来接收一起始脉波(startpulse,SP)、一第一时脉信号以及一反相第一时脉信号。此第一移位暂存器与第二移位暂存器同样都包含有一第一下拉信号产生器电连接于第一上拉信号产生器，一第一反相器电连接于该第一上拉信号产生器与第一下拉信号产生器，一第二反相器电连接于该第一反相器且产生一输出信号，一第二上拉信号产生器电连接于第二反相器，且接收一第二时脉信号与一反相第二时脉信号以及产生一扫描信号，以及一第二下拉信号产生器电连接于第二上拉信号产生器。
以上的关于本发明内容的说明及以下的实施方式的说明用以示范与解释本发明的精神与原理，并且提供本发明的专利申请范围更进一步的解释。
【附图说明】
图1为依据本发明的一实施例的一显示装置的电路方块图。
图2依据本发明一实施例的一移位暂存器的简单电路图。
图3为依据本发明一实施例的信号时脉图。
图4为依据本发明一实施例的串接的移位暂存器所电连接的信号的示意图。
【主要元件符号说明】
100显示装置
102画素阵列
106栅极驱动电路
114-126扫描线
128-136数据线
200移位暂存器
202第一上拉信号产生器
204起始脉波
206、302第一时脉信号
208、304反相第一时脉信号
212第一下拉信号产生器
214第一反相器
216第二反相器
218、314、318输出信号
222第二上拉信号产生器
224第二下拉信号产生器
226、306第二时脉信号
228、308反相第二时脉信号
232、316、322扫描信号
234第一电容
236第二电容
238第三电容
242第一上拉信号产生器输出
244第一晶体管
246第二晶体管
248第三晶体管
252第四晶体管
254第五晶体管
255第六晶体管
256第七晶体管
258第八晶体管
262第九晶体管
264第十晶体管
【具体实施方式】
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何熟习相关技艺者了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、申请专利范围及图式，任何熟习相关技艺者可轻易地理解本发明相关的目的及优点。以下的实施例进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。
请参阅图1，图1为依据本发明的一实施例的一显示装置100的电路方块图。显示装置100包含一画素阵列102以及一栅极驱动电路106。画素阵列102包含多条扫描线114-126与多条数据线128-136。上述的扫描线114-126与栅极驱动电路106电连接。栅极驱动电路106被设置来输出多个扫描信号，且每个扫描信号分别对应连接到扫描线114-126其中之一，用来以一预定顺序(predeterminedsequence)驱动扫描线114-126。当扫描线114-126被驱动时，位于数据线128-136的信号便可被读取。
图2为依据本发明一实施例的移位暂存器200的电路图。此移位暂存器200包含有一第一上拉信号产生器202，用来接收一起始脉波(startpulse,SP)204、一第一时脉信号(CK1)206以及一反相第一时脉信号(XCK1)208。此移位暂存器200另外包含有一第一下拉信号产生器212与一第一反相器214，此第一上拉信号产生器202、第一下拉信号产生器212以及第一反相器214彼此电连接。
移位暂存器200另外包含有一第二反相器216电连接于该第一反相器214且产生一输出信号(OUT)218。移位暂存器200另外包含有一第二上拉信号产生器222电连接于该第二反相器216以及一第二下拉信号产生器224电连接于该第二上拉信号产生器222。
第二上拉信号产生器222用来接收一第二时脉信号(CK2)226与一反相第二时脉信号(XCK2)228以及产生一扫描信号(SCAN)232。此扫描信号232用来输出到图1所示的扫描线114-126的其中之一。
另外，第一反相器214与第一下拉信号产生器212接收该第一时脉信号206而第二下拉信号产生器224则是接收第二时脉信号226。移位暂存器200另外包含有第一电容234、一第二电容236与一第三电容238。
请继续参阅图2。因为第一反相器214与第二反相器216的关系，第一上拉信号产生器202的一输出242的输出位准系与该输出信号218同一位准(譬如说，同样位于一高位准)。此外，当第一时脉信号206与起始脉波204均位于各自对应的一第一位准时，第一上拉信号产生器202的输出242可因此位于其对应的一第一位准。在一实施例中，第一时脉信号206与起始脉波204的第一位准为一高位准，而第一上拉信号产生器202的输出242的第一位准为其对应的低位准。
为了达到上述的结果，第一上拉信号产生器202包含有一第一晶体管244与一第二晶体管246，当第一时脉信号206(连接至第一晶体管244的栅极(gate))与起始脉波204(连接至第一晶体管244的漏极(drain))都在其高位准时，第一晶体管244会被开启(turnedon)，使得第二晶体管246同样被开启。由于第二晶体管246的漏极与此时为低位准的反相第一时脉信号208相连接，而此第二晶体管246的被开启，会让第一上拉信号产生器202的输出242的输出位准(也就是第二晶体管246的源极信号位准)位于对应的一第一位准(在本实施例中，该第一位准为一低位准)。而当第一上拉信号产生器202的输出242位于低位准时，输出信号218位于对应的一低位准。
反之，当第一时脉信号206与起始脉波204居位于其对应的一第二位准(在本实施例中，也就是所谓的低位准)时，第一晶体管244会被关闭，但第二晶体管246会因为连接于第一晶体管244的源极(source)与第二晶体管246的栅极的第一电容234而保持开启，使得第一上拉信号产生器202的输出242接收一反相第一时脉信号208而变成一高位准(或是对应的一第二位准)。而此高位准的输出242会让输出信号218同样位于对应的高位准。
第二上拉信号产生器222包含有一第三晶体管248与一第四晶体管252。第三晶体管248的栅极连接到第二时脉信号226而第四晶体管252的漏极则连接到反相第二时脉信号228。
第二时脉信号226为一周期小于第一时脉信号206的信号，且在第一时脉信号206的一周期内第二时脉信号226可能与第一时脉信号206一样被设定/保持在第一位准，或是两者分别位于不同的位准(一为高位准，而另一为低位准)。但第一时脉信号206与第二时脉信号226均为工作周期为50%的脉波。
如前所述，当第一时脉信号206位于一低位准时，输出信号218为于其对应的高位准，而当第二时脉信号226同样位于其对应的第一位准时(在这里是高位准，此为第二时脉信号226的一预定位准的实施例)，第三晶体管248会被开启，此高位准的输出信号218会被存到第三电容238中。而存到第三电容238的高位准输出信号218会在第二时脉信号226变成其对应的第二位准(在本实施例中是低位准)，使得第四晶体管252开启，使得扫描线232接收一反相第二时脉信号228而变成一高位准。
第一下拉信号产生器212则包含有一第五晶体管254，其栅极用来接收第一时脉信号206，而第二下拉信号产生器224则包含有第六晶体管255，其栅极来接收第二时脉信号226。
第一反相器214则包含有第七晶体管256与第八晶体管258，而第二反相器216则包含有第九晶体管262以及第十晶体管264。
此移位暂存器200的输出信号218会被输出到下一级的移位暂存器，做为该下一级移位暂存器的起始脉波。且下一级的移位暂存器的第一时脉信号为输入至移位暂存器200的反相第一时脉信号208，而下一级移位暂存器的反相第一时脉信号则来自于输入至移位暂存器200的第一时脉信号206。
请同时参阅图2，图3为依据本发明一实施例的信号时脉图。以图2的移位暂存器200为例，图3中信号302为图2的第一时脉信号206，而图3的信号304系为输入到第一上拉信号产生器202(或是第二晶体管246)的反相第一时脉信号208，而信号306与308则分别对应到第二时脉信号226与反相第二时脉信号228。信号312则是说明移位暂存器200的起始脉波208而信号314则是输出信号218的波形。同时，信号316代表移位暂存器200输出的扫描信号232。波形318与322则是分别代表下一级移位暂存器(或是串接在移位暂存器200后的移位暂存器)的输出信号与扫描信号。
某一级的输出信号(信号314)与下一级的输出信号(信号318)在图2的移位暂存器200的架构下都是当第一时脉信号(信号302)位于其对应的第二位准时产生。所以，当下一级移位暂存器的第一时脉信号等于其上一级移位暂存器的反相时脉信号时，当上一级移位暂存器的第一时脉信号上升至第一位准时，此输入到下一级的第一时脉信号(也就是上一级的反相第一时脉信号，且此时该变成第二位准时)，下一级移位暂存器的输出信号便可因此而产生，只是相对于上一级移位暂存器的输出信号，此下一级移位暂存器的输出信号晚了半个第一时脉信号的周期。
如前所述，某一级移位暂存器的扫描信号的产生在图2的电路架构下是基于同一级移位暂存器的输出信号与第二时脉信号的位准来决定。以图3为例，当输出信号位于其对应的高位准时(也就是当有输出信号产生时)且第二时脉信号变成低位准时，该移位暂存器的扫描信号便得以产生。
当第二时脉信号的输入不做任何改变时，且各相邻串接的移位暂存器的输出信号间存在有延迟时，此相邻串接移位暂存器输出信号的延迟会导致相邻移位暂存器间扫描信号的延迟。
由信号316与322可知两个连续串接的移位暂存器所输出的扫描信号存在一预定延迟，而此预定延迟在一实施例中系等于第二时脉信号(如信号306)的半个周期(或是第二时脉信号位于第一位准/第二位准的时间长度)。
延迟驱动每个相邻扫描线的扫描信号，可以帮助确保当第N条扫描线被驱动时，仅有对应于第N条扫描线的信号接收线的数据才会被接收，使得数据接收上彼此发生干扰的机率降低。
请参阅图4，图4为依据本发明一实施例的串接的移位暂存器所电连接的信号的示意图。假设串接的移位暂存器的数目为N(或者说，假设需要被驱动的扫描线的数目为N)，且图4中的移位暂存器的电路乃如同图2所示。
这些移位暂存器(S/R(1)-S/R(N))被设置于如图1的栅极驱动电路112内。栅极驱动电路112系根据这些移位暂存器的扫描信号来驱动扫描线114-126。S/R(1)的输出信号(OUT)(或是移位暂存器200的输出信号218)系做为下一级移位暂存器(S/R(2))的起始脉波(SP)，而S/R(2)的输出信号(OUT)则是做为下一级(S/R(3))的起始脉波。
除此之外，为了达到各级移位暂存器间的扫描信号存在延迟的效果，输入至某一移位暂存器的第一时脉信号(CK1)与反相第一时脉信号(XCK1)系分别连接到上一级移位暂存器的反相第一时脉信号与第一时脉信号。譬如说，移位暂存器S/R(1)所接收的第一时脉信号(CK1)系被输入到移位暂存器S/R(2)本来用来接收反相第一时脉信号的位置(举例来说，就是移位暂存器200的信号208)，而移位暂存器S/R(2)所接收的反相第一时脉信号(XCK1)则被设定输入到移位暂存器S/R(3)用来接收第一时脉信号的位置(如移位暂存器200的信号206)。然而对这些串列移位暂存器S/R(1)-S/R(N)而言，关于第二时脉信号与反相第二时脉信号的输入在各移位暂存器间并没有改变。
所以本发明不需要额外与非门的使用，同时也只运用了两组具有50%工作周期的时脉信号(及其反相)，就能达到延迟相邻移位暂存器输出的结果，整个电路设计的实施相对简单。
虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。在不脱离本发明的精神和范围内，所为的更动与润饰，均属本发明的专利保护范围。关于本发明所界定的保护范围请参考所附的申请专利范围。
Claims (29)
1.一种移位暂存器，包含有:
一第一上拉信号产生器，用来接收一起始脉波(startpulse,SP)、一第一时脉信号以及一反相第一时脉信号；
一第一下拉信号产生器电连接于该第一上拉信号产生器；
一第一反相器电连接于该第一上拉信号产生器与该第一下拉信号产生器；
一第二反相器电连接于该第一反相器且产生一输出信号；
一第二上拉信号产生器电连接于该第二反相器，且接收一第二时脉信号与一反相第二时脉信号以及产生一扫描信号；以及
一第二下拉信号产生器电连接于该第二上拉信号产生器；
其中，该第一时脉信号的一周期大于该第二时脉信号的一周期，且该输出信号做为下一级的该移位暂存器的该起始脉波。
2.根据权利要求1所述的移位暂存器，其特征在于，该第一上拉信号产生器的一输出位准与该输出信号同一位准，该第一上拉信号产生器包含有一第一晶体管，该第一晶体管的一栅极(gate)用来接收该第一时脉信号，该第一晶体管的一漏极(drain)用来接收该起始脉波，该第一上拉信号产生器另外包含有一第二晶体管，该第二晶体管的一栅极与该第一晶体管的一源极(source)电连接，且该第二晶体管的一漏极用来接收该反相第一时脉信号。
3.根据权利要求2所述的移位暂存器，其特征在于，当该第一时脉信号与该起始脉波均位于各自的一第一位准时，该第一上拉信号产生器的该输出位准位于其对应的一第一位准，其中该输出位准指该第一上拉信号产生器的该第二晶体管的一源极的一信号位准。
4.根据权利要求3所述的移位暂存器，其特征在于，该第一上拉信号产生器另外包含有一电容分别连接于该第一晶体管的该源极与该第二晶体管的该源极用来保持当该第一时脉信号与该起始脉波均位于其各自的该第一位准时所产生的一第一位准信号。
5.根据权利要求1所述的移位暂存器，其特征在于，当该第二时脉信号位于一预定位准时，该扫描信号与该输出信号位于同一位准。
6.根据权利要求1所述的移位暂存器，其特征在于，该第二上拉信号产生器另外包含有一电容，该第二上拉信号产生器包含有一第三晶体管与一第四晶体管，该第三晶体管的一栅极用来接收该第二时脉信号，该第四晶体管的一漏极用来接收该反相第二时脉信号，该电容分别连接于该第三晶体管的一源极、该第四晶体管的一栅极以及该第四晶体管的一源极，且该电容用来保持当该输出信号与该第二时脉信号均位于其各自的一第一位准时所产生的另一第一位准信号。
7.根据权利要求1所述的移位暂存器，其特征在于，该第一下拉信号产生器包含有一第五晶体管，该第五晶体管的一栅极接收该第一时脉信号，该第五晶体管的一漏极连接于该第一上拉信号产生器，该第二下拉信号产生器包含有一第六晶体管，该第六晶体管的一栅极用来接收该第二时脉信号，且该第六晶体管的一漏极连接于该第二上拉信号产生器。
8.根据权利要求1所述的移位暂存器，其特征在于，该第一反相器包含有一第七晶体管与一第八晶体管，该第七晶体管的一栅极接收该第一时脉信号，该第八晶体管的一栅极连接到该第一上拉信号产生器，且该第七晶体管的一源极连接到该第八晶体管的一漏极。
9.根据权利要求1所述的移位暂存器，其特征在于，该第二反相器包含有一第九晶体管与一第十晶体管，该第九晶体管的一栅极与该第十晶体管的一栅极与该第一反相器连接，该第九晶体管的一源极连接到该第十晶体管的一漏极，且该输出信号位于该第九晶体管的该源极与该第十晶体管的该漏极的一信号。
10.一种栅极驱动电路，包含有:
一第一移位暂存器；以及
一第二移位暂存器；
其中该第一移位暂存器与该第二移位暂存器均包含有一第一上拉信号产生器，用来接收一起始脉波(startpulse,SP)、一第一时脉信号以及一反相第一时脉信号，一第一下拉信号产生器，一第一反相器电连接于该第一上拉信号产生器与该第一下拉信号产生器，一第二反相器电连接于该第一反相器且产生一输出信号，一第二上拉信号产生器电连接于该第二反相器来接收一第二时脉信号与一反相第二时脉信号以及产生一扫描信号，以及一第二下拉信号产生器电连接于该第二上拉信号产生器；
其中该第二移位暂存器的该起始脉波为该第一移位暂存器中的第二反相器的该输出信号，该第一时脉信号的一周期大于该第二时脉信号的一周期，且该第一移位暂存器输出的该扫描信号与该第二移位暂存器输出的该扫描信号存在一延迟。
11.根据权利要求10所述的栅极驱动电路，其特征在于，该延迟为该第二时脉信号的一第一位准时间长度。
12.根据权利要求10所述的栅极驱动电路，其特征在于，该第一上拉信号产生器的一输出与该输出信号同一准位，该第一上拉信号产生器包含有一第一晶体管，该第一晶体管的一栅极(gate)用来接收该第一时脉信号，该第一晶体管的一漏极(drain)用来接收该起始脉波，该第一上拉信号产生器另外包含有一第二晶体管，该第二晶体管的一栅极与该第一晶体管的一源极(source)电连接，且该第二晶体管的一漏极用来接收该反相第一时脉信号。
13.根据权利要求12所述的栅极驱动电路，其特征在于，当该第一时脉信号与该起始脉波均位于各自的一第一位准时，该第一上拉信号产生器的该输出位于其对应的一第一位准，其中该输出位准指该第一上拉信号产生器的该第二晶体管的一源极的一信号位准。
14.根据权利要求13所述的栅极驱动电路，其特征在于，该第一上拉信号产生器另外包含有一电容分别连接于该第一晶体管的该源极与该第二晶体管的该栅极，用来保持当该第一时脉信号与该起始脉波均位于其各自的该第一位准时所产生的一第一位准信号。
15.根据权利要求10所述的栅极驱动电路，其特征在于，当该第二时脉信号位于一预定位准时，该扫描信号与该输出信号位于同一位准。
16.根据权利要求10所述的栅极驱动电路，其特征在于，该第二上拉信号产生器另外包含有一电容，该第二上拉信号产生器包含有一第三晶体管与一第四晶体管，该第三晶体管的一栅极用来接收该第二时脉信号，该第四晶体管的一漏极用来接收该反相第二时脉信号，该电容分别连接于该第三晶体管的一源极、该第四晶体管的一栅极以及该第四晶体管的一源极，且该电容用来保持当该输出信号与该第二时脉信号均位于其各自的一第一位准时所产生的另一第一位准信号。
17.根据权利要求10所述的栅极驱动电路，其特征在于，该第一下拉信号产生器包含有一第五晶体管，该第五晶体管的一栅极接收该第一时脉信号，该第五晶体管的一漏极连接于该第一上拉信号产生器，该第二下拉信号产生器包含有一第六晶体管，该第六晶体管的一栅极用来接收该第二时脉信号，且该第六晶体管的一漏极连接于该第二上拉信号产生器。
18.根据权利要求10所述的栅极驱动电路，其特征在于，该第一反相器包含有一第七晶体管与一第八晶体管，该第七晶体管的一栅极接收该第一时脉信号，该第八晶体管的一栅极连接到该第一上拉信号产生器，且该第七晶体管的一源极连接到该第八晶体管的一漏极。
19.根据权利要求10所述的栅极驱动电路，其特征在于，该第二反相器包含有一第九晶体管与一第十晶体管，该第九晶体管的一栅极与该第十晶体管的一栅极与该第一反相器连接，该第九晶体管的一源极连接到该第十晶体管的一漏极，且该输出信号位于该第九晶体管的该源极与该第十晶体管的该漏极的一信号。
20.一种显示装置，包含有:
一显示模组；以及
一栅极驱动电路耦接于该显示模组；
其中该栅极驱动电路包含有第一移位暂存器以及一第二移位暂存器；
其中该第一移位暂存器与该第二移位暂存器均包含有一第一上拉信号产生器，用来接收一起始脉波(startpulse,SP)、一第一时脉信号以及一反相第一时脉信号，一第一下拉信号产生器，一第一反相器电连接于该第一上拉信号产生器与该第一下拉信号产生器，一第二反相器电连接于该第一反相器且产生一输出信号，一第二上拉信号产生器电连接于该第二反相器来接收一第二时脉信号与一反相第二时脉信号以及产生一扫描信号，以及一第二下拉信号产生器电连接于该第二上拉信号产生器；
其中该第二移位暂存器的该起始脉波为该第一移位暂存器中的第二反相器的该输出信号，该第一时脉信号的一周期大于该第二时脉信号的一周期，且该第一移位暂存器的该扫描信号与该第二移位暂存器的该扫描信号存在一延迟。
21.根据权利要求20所述的显示装置，其特征在于，该延迟为该第二时脉信号的一第一位准时间长度。
22.根据权利要求20所述的显示装置，其特征在于，该第一上拉信号产生器的一输出与该输出信号同一准位，该第一上拉信号产生器包含有一第一晶体管，该第一晶体管的一栅极(gate)用来接收该第一时脉信号，该第一晶体管的一漏极(drain)用来接收该起始脉波，该第一上拉信号产生器另外包含有一第二晶体管，该第二晶体管的一栅极与该第一晶体管的一源极(source)电连接，且该第二晶体管的一漏极用来接收该反相第一时脉信号。
23.根据权利要求22所述的显示装置，其特征在于，当该第一时脉信号与该起始脉波均位于各自的一第一位准时，该第一上拉信号产生器的该输出位于其对应的一第一位准，其中该输出位准指该第一上拉信号产生器的该第二晶体管的一源极的一信号位准。
24.根据权利要求23所述的显示装置，其特征在于，该第一上拉信号产生器另外包含有一电容分别连接于该第一晶体管的该源极与该第二晶体管的该栅极，用来保持当该第一时脉信号与该起始脉波均位于其各自的该第一位准时所产生的一第一位准信号。
25.根据权利要求20所述的显示装置，其特征在于，当该第二时脉信号位于一预定位准时，该扫描信号与该输出信号位于同一位准。
26.根据权利要求20所述的显示装置，其特征在于，该第二上拉信号产生器另外包含有一电容，该第二上拉信号产生器包含有一第三晶体管与一第四晶体管，该第三晶体管的一栅极用来接收该第二时脉信号，该第四晶体管的一漏极用来接收该反相第二时脉信号，该电容分别连接于该第三晶体管的一源极、该第四晶体管的一栅极以及该第四晶体管的一源极，且该电容用来保持当该输出信号与该第二时脉信号均位于其各自的一第一位准时所产生的另一第一位准信号。
27.根据权利要求20所述的显示装置，其特征在于，该第一下拉信号产生器包含有一第五晶体管，该第五晶体管的一栅极接收该第一时脉信号，该第五晶体管的一漏极连接于该第一上拉信号产生器，该第二下拉信号产生器包含有一第六晶体管，该第六晶体管的一栅极用来接收该第二时脉信号，且该第六晶体管的一漏极连接于该第二上拉信号产生器。
28.根据权利要求20所述的显示装置，其特征在于，该第一反相器包含有一第七晶体管与一第八晶体管，该第七晶体管的一栅极接收该第一时脉信号，该第八晶体管的一栅极连接到该第一上拉信号产生器，且该第七晶体管的一源极连接到该第八晶体管的一漏极。
29.根据权利要求20所述的显示装置，其特征在于，该第二反相器包含有一第九晶体管与一第十晶体管，该第九晶体管的一栅极与该第十晶体管的一栅极与该第一反相器连接，该第九晶体管的一源极连接到该第十晶体管的一漏极，且该输出信号位于该第九晶体管的该源极与该第十晶体管的该漏极的一信号。
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