CN104575354B - 一种栅极驱动电路及其驱动方法 - Google Patents

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Abstract

本发明描述了一种栅极驱动电路及其驱动方法，该栅极驱动电路包括：M级串联的移位寄存器；时钟控制器，以产生两个反相的时钟信号；高电平控制器和低电平控制器，分别产生高电平信号和低电平信号，并且在起始阶段，高电平控制器或低电平控制器产生起始脉冲信号；启动单元，所述启动单元与所述M级移位寄存器串联，并向所述移位寄存器提供启动信号。采用该结构的栅极驱动电路，通过高电平控制器或者低电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸。

Description

一种栅极驱动电路及其驱动方法
技术领域
本发明涉及显示技术领域，特别是涉及一种栅极驱动电路及其驱动方法。
背景技术
液晶显示装置(LCD,Liquid Crystal Display)、有机发光显示装置(OLED，Organic Light Emitting Diode Display)等显示装置的TFT阵列基板通常包括栅极驱动电路，栅极驱动电路提供TFT阵列基板的栅极驱动信号。栅极驱动电路包括多级移位寄存器，在栅极驱动器外具有向多级移位寄存器提供驱动信号的信号线。该栅极驱动电路以及多条信号线通常位于TFT阵列基板的边框区域，随着工艺进步以及技术成熟，栅极驱动器所占面积逐步收缩，信号线在边框区域所占的宽度比例逐渐增大，如何减小信号线所占面积成为关注目标。
发明内容
有鉴于此，本发明提供一种栅极驱动电路，包括：
M级串联的移位寄存器；
时钟控制器，以产生两个反相的时钟信号；
高电平控制器和低电平控制器，分别产生高电平信号和低电平信号，并且在起始阶段，高电平控制器或低电平控制器产生起始脉冲信号；
启动单元，所述启动单元与所述M级移位寄存器串联，并向所述移位寄存器提供启动信号，
其中M为大于0的自然数。
本发明还提供一种用于驱动上述栅极驱动电路的驱动方法，包括：
起始阶段和输出阶段，其中，
当处于起始阶段时，向所述启动单元输入所述起始脉冲信号与两个反相的时钟信号；
当处于输出阶段时，向所述启动单元输入所述高/低电平信号与两个反相的时钟信号，所述第一输出端输出所述启动信号。
与现有技术相比，本发明至少具有如下突出的优点之一：
本发明的实施例提供的栅极驱动电路及栅极驱动方法，通过高电平控制器或者低电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。
附图说明
图1是现有技术中一种栅极驱动电路级联图；
图2是本发明实施例提供的一种栅极驱动电路级联图；
图3a为图2中提供的栅极驱动电路的启动单元的电路图；
图3b为图2中提供的栅极驱动电路的第m级移位寄存器的电路图；
图4为图2中提供的栅极驱动电路信号时序图；
图5a为本发明实施例提供的另一种栅极驱动电路的启动单元的电路图；
图5b为本发明实施例提供的另一种栅极驱动电路的第m级移位寄存器的电路图；
图6a为本发明实施例提供的另一种栅极驱动电路的启动单元的电路图；
图6b为本发明实施例提供的另一种栅极驱动电路的第m级移位寄存器的电路图；
图7a为本发明实施例提供的另一种栅极驱动电路的启动单元的电路图；
图7b为本发明实施例提供的另一种栅极驱动电路的第m级移位寄存器的 电路图；
图8a为本发明实施例提供的另一种栅极驱动电路的启动单元的电路图；
图8b为本发明实施例提供的另一种栅极驱动电路的第m级移位寄存器的电路图；
图9是本发明实施例提供的另一种栅极驱动电路级联图；
图10a为图9中提供的栅极驱动该电路的启动单元的电路图；
图10b为图9中提供的栅极驱动电路的第m级移位寄存器的电路图；
图11a为本发明实施例提供的另一种栅极驱动电路的启动电源的电路图；
图11b为本发明实施例提供的另一种栅极驱动电路的第m级移位寄存器的电路图。
具体实施方式
请参考图1，图1是现有技术中一种栅极驱动电路级联图，图中用SR1～SRN表示级联的移位寄存器，SRn表示第n级移位寄存器，n为大于1小于N的自然数，N为大于1的自然数。即现有技术中通过级联的移位寄存器构成栅极驱动电路。如图1中所示，在现有技术中，每一级移位寄存器SR均包括第一输入端1、第二输入端2、第三输入端3、第四输入端4、第五输入端5、第六输入端6以及第一输出端7。该栅极驱动电路中，第一级移位寄存器SR1的第一输入端1连接启动控制器，接入一个启动信号STV，除了第一级移位寄存器SR1之外，第n级移位寄存器SRn的第一输入端均连接第SRn-1级移位寄存器的第一输出端7，以上一级移位寄存器的输出信号作为下一级移位寄存器的启动信号。并且除最后一级移位寄存器SRN外，第n级移位寄存器SRn的第二输入端连接下一级移位寄存器SRn+1的第一输出端7，以下一级移位寄存器SRn+1的输出信号作为第n级移位寄存器SRn的复位信号，而最后一级移位寄存器SRN的第二输入端2连接启动单元，接入启动信 号STV作为最后一级移位寄存器SRN的复位信号。各级移位寄存器的第一输出端7输出信号OUTPUT作为阵列基板各行扫描线的扫描信号G(n)。
请继续参考图1，现有技术的栅极驱动电路中，第n级移位寄存器的第三输入端3和第三输入端4分别连接两个反相的时钟信号CK和CKB。并且，对于其中每个移位寄存器单元：第三输入端3和第四输入端接入的时钟信号不同；第三输入端3与相邻级的移位寄存器单元的第三输入端3接入的时钟信号不同；第四输入端4与相邻级的移位寄存器单元的第四输入端4接入的时钟信号不同。第五输入端5和第六输入端6分别与高电平控制器和低电平控制器连接，分别接入高电平信号VGH和低电平信号VGL。
采用如图1中所示的栅极驱动电路，可以通过各级移位寄存器的扫描输入，分别实现对阵列基板中各扫描线的扫描打开，从而实现阵列基板的显示功能。然而如图1中所示的现有技术的栅极驱动电路，其包含的信号线如启动信号线、高电平信号线、低电平信号线、时钟信号线等，由于数量较多，占据了较大的边框宽度。
基于上述原因，本发明实施例提供了一种栅极驱动电路以及驱动该栅极驱动电路的方法，可以通过高电平控制器或者低电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的 具体实施方式的限制。
请参考图2，图2是本发明实施例提供的一种栅极驱动电路级联图。如图2中所示，本发明实施例提供的一种栅极驱动电路包括：M级串联的移位寄存器；时钟控制器，以产生两个反相的时钟信号CK与CKB；高电平控制器和低电平控制器，分别产生高电平信号VGH和低电平信号VGL，并且在起始阶段，高电平控制器或低电平控制器产生起始脉冲信号；启动单元START，所述启动单元START与所述M级移位寄存器串联，并向所述移位寄存器提供启动信号STV，其中M为大于0的自然数。
请继续参考图2，在本实施例中，启动单元START包括第一输入端111和第二输入端112，其中第一输入端111和高电平控制器连接，以输入高电平信号VGH和起始脉冲信号，起始脉冲信号由高电平控制器在起始阶段提供，并且起始脉冲信号与该信号线上的非起始阶段信号反相，由于在非起始阶段，该与第一输入端连接的是高电平控制器，即接入第一输入端的信号为高电平信号VGH，即起始脉冲信号为低电平脉冲信号；第二输入端112与低电平控制器连接，以输入低电平信号VGL。启动单元START还包括第三输入端113、第一时钟端121和第二时钟端122。其中第一时钟端121和第二时钟端122与时钟控制器连接，以分别接入两个反相的时钟信号CK与CKB，其中第一时钟端121接入第一时钟信号CK，用来作为该启动单元START的驱动电平，第二时钟端122接入第二时钟信号CKB，其中第二时钟信号CKB与第一时钟信号CK反相，即当第一时钟信号CK为高电平时第二时钟信号CKB为低电平，而当第一时钟信号CK为低电平时第二时钟信号CKB为低电平。该启动单元START还包括第一输出端131，该第一输出端131用于输出经由启动单元START工作产生的启动信号STV。
请继续参考图2，以第m级移位寄存器为例，本实施例中，第m级移位 寄存器SRm均包括第a输入端211，该第a输入端211与启动单元START中的第一输入端111接入相同的信号，即第a输入端211也连接高电平控制器，以输入高电平信号VGH，第b输入端212，该第b输入端212与启动单元START中的第二输入端112接入相同的信号，即第b输入端212也连接低电平控制器，以输入低电平信号VGL。第m级移位寄存器SRm还包括第c输入端213、第d输入端214、第a时钟端221和第b时钟端222。其中第一级移位寄存器SR1的第d输入端214与启动单元START的第一输出端131连接，以向第一级移位寄存器SR1输入启动信号STV，以作为第一级移位寄存器SR1运行的启动信号。第a时钟端221和第b时钟端222与时钟控制器连接，以分别接入两个反相的时钟信号CK与CKB，其中第a时钟端221接入第一时钟信号CK，用来作为该移位寄存器SRm的驱动电平，第b时钟端222接入第二时钟信号CKB，其中第二时钟信号CKB与第一时钟信号CK反相，即当第一时钟信号CK为高电平时第二时钟信号CKB为低电平，而当第一时钟信号CK为低电平时第二时钟信号CKB为低电平。需要说明的是，对于第m级移位寄存器SRm，其第a时钟端和第b时钟端接入的时钟信号与和第m级移位寄存器SRm相邻的一级移位寄存器，即第m-1级移位寄存器SRm-1或第m+1级移位寄存器SRm+1的第a时钟端和第b时钟端接入的时钟信号相反，即当SRm的第a时钟端接入第一时钟信号CK作为该级移位寄存器的驱动电平时，SRm-1和SRm+1的第a时钟端接入第二时钟信号CKB作为该级移位寄存器的驱动电平。第m级移位寄存器还包括第a输出端231，该第a输出端231用于输出经由该级移位寄存器工作产生的栅极驱动信号G(m)。
更具体地，从图2中可以看出，第一级移位寄存器SR1的第a输出端231与启动单元START的第三输入端113连接，以向启动单元START输入第一级移位寄存器SR1的输出信号G(1)，作为启动单元START的复位信号；除了第一级移位寄存器SR1之外，每一级移位寄存器的第a输出端231与上一 级移位寄存器的的第c输入端213连接，即第m级移位寄存器SRm的第a输出端231连接第m-1级移位寄存器SRm-1的第c输入端213，以向第m-1级移位寄存器SRm-1输入第m级移位寄存器的输出信号G(m)作为复位信号。并且每一级移位寄存器的第a输出端231连接下一级移位寄存器的第d输入端214，即第m级移位寄存器SRm的第a输出端231连接第m+1级移位积存的的第d输入端214，以向下一级移位寄存器输入第m级移位寄存器SRm的输出信号G(m)作为启动信号。
更具体地，请参考图3a与图3b，图3a为图2中提供的栅极驱动电路的启动单元的电路图，图3b为图2中提供的栅极驱动电路的第m级移位寄存器的电路图。
结合参考图2与图3a，本实施例提供的栅极驱动电路的启动单元START中，包括：第一晶体管M1、第二晶体管M2和第一电容C1。其中第一晶体管M1的栅极连接第一输入端111，第一晶体管M1的漏极连接第二输入端112；第二晶体管M2的栅极连接第一晶体管M1的源极，第二晶体管M2的源极连接第一时钟端121；第一电容C1连接于第一晶体管M1的源极与第一时钟端121之间。
更具体地，请继续参考图3a，本实施例提供的栅极驱动电路的启动单元START还包括：第三晶体管M3、第四晶体管M4、第五晶体管M5和第二电容C2。其中，第三晶体管M3的栅极连接第三输入端113，第三晶体管M3的源极连接第二晶体管M2的漏极，其连接点为启动单元的上拉节点P1，第三晶体管M3的漏极连接第二输入端112；第四晶体管M4的栅极连接第二晶体管M2的漏极，即上拉节点P1，第四晶体管M4的源极连接第二时钟端122，第四晶体管M4的漏极连接第一输出端131；第五晶体M5的栅极连接第一时钟端121，第五晶体管M5的源极连接第一输出端131，第五晶体管M5的漏极连接第二输入端112；第二电容C2连接于第二晶体管的漏极即上拉节点P1 和第一输出端131之间。
请参考图3b，本实施例提供的栅极驱动电路的移位寄存器SR包括：第b晶体管、第c晶体管、第d晶体管、第e晶体管和第b电容。其中第b晶体管Mb的栅极连接第d输入端214，第b晶体管Mb的源极连接第a输入端211；第c晶体管Mc的栅极连接第c输入端213，第c晶体管Mc的源极连接第b晶体管Mb的漏极，其连接点为移位寄存器的上拉节点Pa，第c晶体管Mc的漏极连接第b输入端212；第d晶体管Md的栅极连接第b晶体管Mb的漏极，即上拉节点Pa，第d晶体管Md的源极连接第b时钟端222，第d晶体管Md的漏极连接第a输出端231；第e晶体Me的栅极连接第a时钟端221，第e晶体管Me的源极连接第a输出端231，第e晶体管Me的漏极连接第b输入端212；第b电容Cb连接于第b晶体管的漏极即上拉节点Pa和第a输出端231之间。
需要说明的是，本实施例提供的栅极驱动电路中的晶体管源极均为NMOS型晶体管，NMOS型晶体管具有低电压截止高电压导通的特性。然而在本发明的其他实施例中，也可以采用PMOS型晶体管作为驱动电路的元件。PMOS型晶体管具有低电压导通高电压截止的特征，因此，当采用PMOS型晶体管作为驱动电路元件时，电路连接将少有改变。以图2及图3a、图3b中所示的栅极驱动电路为例进行说明，当采用PMOS型晶体管作为电路元件时，启动单元包括第一输入端111和第二输入端112，其中第一输入端111与低电平控制器连接，以输入低电平信号VGL和起始脉冲信号，此时，由于晶体管特性改变，起始脉冲信号为高电平脉冲信号；第二输入端与高电平控制器连接，以输入高电平信号VGH。相应的，在移位寄存器中，第a输入端211与低电平控制器连接，以输入低电平信号VGL，第b输入端212与高电平控制器连接，以输入高电平信号VGH。并且在启动单元START和移位寄存器SR中，时钟信号的连接也与本实施例中的连接相反，即在启动单元START中， 第一时钟端211连接第二时钟信号CKB，第二时钟端212连接第一时钟信号CK，移位寄存器SR中时钟信号也相应改变，在此不再赘述。本实施例仅是对本发明的举例说明，不应当以本实施例所示的具体电子元件结构作为对本发明的限定。
本发明实施例还提供驱动如图2中所示栅极驱动电路的驱动方法。请参考图4，图4为图2中提供的栅极驱动电路信号时序图，G(m)表示第m级移位寄存器SRm的输出信号OUTPUT，STV表示启动单元START的输出信号OUTPUT。本实施例提供的驱动方法包括：启动单元启动阶段和启动单元输出阶段，其中，当启动单元处于启动阶段时，向所述启动单元START输入所述起始脉冲信号与两个反相的时钟信号CK和CKB；当启动单元处于输出阶段时，向所述启动单元START输入所述高/低电平信号与两个反相的时钟信号，所述第一输出端131输出所述启动信号STV。其中，启动单元启动阶段和启动单元输出阶段为启动单元的扫描阶段。
具体地，请结合参考图2、图3a、图3b与图4，在第一时间段1，即启动单元启动阶段，第一时钟信号CK为高电平，第二时钟信号CKB与第一时钟信号CK反相，为低电平，并且在启动阶段，高电平信号VGH跳变，产生起始脉冲信号，该起始脉冲信号为低电平脉冲信号。此时第一晶体管M1的栅极与第一输入端111连接，输入低电平脉冲信号，第一晶体管M1截止，第一晶体管M1的源漏极不导通，与第一晶体管M1连接的第二输入端112输入的低电平信号VGL无法传输至第一晶体管M1的源极。并且在启动阶段，第一时钟端121输入第一时钟信号CK的高电平信号，由于第一电容C1的作用，第一晶体管M1的源极电压被抬高，即第二晶体管M2的栅极处为高电压，第二晶体管M2导通，第一时钟信号CK的高电平传输至P1点，P1点为高电平，及完成P1点的预充电。即在第一时间段1，起始脉冲信号为低电平信号，第一时钟端121接入信号为高电平，与该起始脉冲信号反相，第二时钟端122 接入信号与该起始脉冲信号同相。
在第二时间段2，即启动单元输出阶段，第二时钟信号CKB为高电平，第一时钟信号CK变为低电平，高电平信号VGH跳变为高电平，此时第一晶体管M1导通，低电平信号VGL传输至第一晶体管M1的源极，第二晶体管M2截止，第一时钟信号CK的低电平信号无法传输至P1点，P1点保持高电位，第四晶体管M4导通，第二时钟信号CKB的高电平信号传输至第四晶体管M4的漏极，通过第二电容C2，第四晶体管M4的栅极即P1点电位被继续抬高，即第四晶体管M4栅极电压被继续抬高，第一输出端131输出启动信号STV。
对于第一级移位寄存器SR1，由于第一级移位寄存器SR1与启动单元START相邻，因此第一级移位寄存器SR1的第a时钟端221连接第二时钟信号CKB，第b时钟端222连接第一时钟信号CK。在第二时间段2，STV信号为高电平，第一级移位寄存器SR1的第d输入端214连接启动单元START的第一输出端131，STV信号输入第一级移位寄存器SR1的第d输入端，第一级移位寄存器SR1的第b晶体管Mb导通，高电平信号VGH通过第a输入端211输入至Pa点，即第二时间段Pa点保持高电位，完成Pa点的预充电，即第二时间段2为第一级移位寄存器SR1的预充电阶段。此时第b时钟端222连接第一时钟信号CK，在第二时间段为低电平，因此第d晶体管Md无信号输出。在第三时间段3，Pa点电位为高，第d晶体管导通，第一时钟信号CK为高电平，通过第d晶体管Md传输至第d晶体管Md的漏极，由于第b电容的作用，Pa点电位被继续抬高，即第d晶体管Md的栅极电压被继续抬高，第一时钟信号CK被传输至第a输出端231，第a输出端231输出信号G(1)，即第三时间段3为第一级移位寄存器SR1的输出阶段。其中，第一级移位寄存器SR1的预充电阶段和输出阶段为第一级移位寄存器SR1的扫描阶段。
对于起始单元START，在第三时间段3，G(1)信号通过第三输入端113 输入，第三晶体管M3导通，低电平信号VGL通过第三晶体管M3传输至P1点，此时第四晶体管M4截止，第二时钟信号CKB无法通过第四晶体管传输，即对起始单元START进行了复位，即第三时间段3同时为起始单元START的复位阶段。在接下来的时间段，由于P1点被拉低，第四晶体管M4截止，第一输出端131的输入保持低电平，不会随着第二时钟信号的改变而改变。
对于第二级移位寄存器SR2，与第一级移位寄存器SR1相似的，在第三时间段3，完成对第二级移位寄存器SR2的Pa点的预充电，并且在第四时间段4，第二级移位寄存器SR2完成输出信号G(2)，并通过该输出信号G(2)完成第一级移位寄存器SR1的复位。对于级联的移位寄存器，重复第一级移位寄存器的扫描和复位动作，依次进行预充电、信号输出并完成复位，由此完成栅极驱动器的逐级扫描，在此不再赘述。
本实施例提供的栅极驱动电路及其驱动方法，通过高电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。
请参考图5a，图5a为本发明实施例提供的另一种栅极驱动电路的启动单元的电路图。本实施例提供的栅极驱动电路的级联图与图2中所示栅极驱动电路的级联图相同，具体请参考图2及相关描述，在此不再赘述。重点描述其电路结构不同部分。
本实施例提供的另一种启动单元中，包括：第一晶体管M1、第二晶体管M2、第一电容C1、第三晶体管M3、第四晶体管M4、第五晶体管M5和第二电容C2。其中第一晶体管M1的栅极连接第一输入端111，第一晶体管M1的漏极连接第二输入端112；第二晶体管M2的栅极连接第一晶体管M1的源 极，第二晶体管M2的源极连接第一时钟端121；第一电容C1连接于第一晶体管M1的源极与第一时钟端121之间；第三晶体管M3的栅极连接第三输入端113，第三晶体管M3的源极连接第二晶体管M2的漏极，其连接点为启动单元的上拉节点P1，第三晶体管M3的漏极连接第二输入端112；第四晶体管M4的栅极连接第二晶体管M2的漏极，即上拉节点P1，第四晶体管M4的源极连接第二时钟端122，第四晶体管M4的漏极连接第一输出端131；第五晶体M5的栅极连接第一时钟端121，第五晶体管M5的源极连接第一输出端131，第五晶体管M5的漏极连接第二输入端112；第二电容C2连接于第二晶体管的漏极即上拉节点P1和第一输出端131之间。
本实施例提供的启动单元还包括：第六晶体管M6，该第六晶体管M6的栅极和源极相连，且其栅极连接至第一时钟端121，其漏极连接至第五晶体管M5的栅极。
本实施例提供的启动单元，相比图3a中提供的启动单元，增加了第六晶体管M6，在启动单元复位阶段及复位阶段后，即启动单元非扫描阶段，当第一时钟端121输入信号为高电平时，第六晶体管M6导通，高电平输入至第五晶体管M5的栅极，第五晶体管M5导通，低电平信号VGL输出至第一输出端131；当第一时钟端121输入信号为低电平时，第六晶体管M6截止，低电平无法输入至第五晶体管M5的栅极，第五晶体管M5的栅极仍旧维持上一时间段的高电平，第五晶体管M5保持导通，低电平信号VGL持续输出至第一输出端131。采用该结构的启动单元，可以启动单元输出阶段后，保持第一输出端位于低电位，提高了第一输出端131在非输出阶段的稳定性。
本实施例提供的栅极驱动电路，通过高电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效 果。并且本实施例提供的栅极驱动电路，可以提高启动单元的非扫描阶段稳定性，提高显示效果。
请参考图5b，图5b为本发明实施例提供的另一种栅极驱动电路的第m级移位寄存器的电路图。本实施例提供的栅极驱动电路的级联图与图2中所示栅极驱动电路的级联图相同，具体请参考图2及相关描述，在此不再赘述。重点描述其电路结构不同部分。
本实施例提供的栅极驱动电路的移位寄存器包括：第b晶体管、第c晶体管、第d晶体管、第e晶体管和第b电容。其中第b晶体管Mb的栅极连接第d输入端214，第b晶体管Mb的源极连接第a输入端211；第c晶体管Mc的栅极连接第c输入端213，第c晶体管Mc的源极连接第b晶体管Mb的漏极，其连接点为移位寄存器的上拉节点Pa，第c晶体管Mc的漏极连接第b输入端212；第d晶体管Md的栅极连接第b晶体管Mb的漏极，即上拉节点Pa，第d晶体管Md的源极连接第b时钟端222，第d晶体管Md的漏极连接第a输出端231；第e晶体Me的栅极连接第a时钟端221，第e晶体管Me的源极连接第a输出端231，第e晶体管Me的漏极连接第b输入端212；第b电容Cb连接于第b晶体管的漏极即上拉节点Pa和第a输出端231之间。
本实施例提供的栅极驱动电路的移位寄存器还包括：第f晶体管Mf，其栅极和源极相连，且其栅极连接至第a时钟端221，其漏极连接至第e晶体管的栅极Me。
同样的，相比图3b中的提供的移位寄存器，增加了第f晶体管Mf，该级移位寄存器输出信号后，及当该级移位寄存器处于非扫描阶段时，当第a时钟端221输入信号为高电平时，第f晶体管Mf导通，高电平输入至第e晶体管Me的栅极，第e晶体管Me导通，低电平信号VGL输出至第a输出端231；当第a时钟端221输入信号为低电平时，第f晶体管Mf截止，低电平无法输 入至第e晶体管Me的栅极，第e晶体管Mf的栅极仍旧维持上一时间段的高电平，第e晶体管Me保持导通，低电平信号VGL持续输出至第a输出端231。采用该结构的移位寄存器，可以在该级移位寄存器在扫描阶段即输出信号后，保持第a输出端输出低电位，提高了第a输出端231在非扫描阶段的稳定性。
需要说明的是本实施例中对应的启动单元及移位寄存器的电路结构仅是示意性说明，在实际实施过程中，并不具体限定对应的启动单元结构与移位寄存器结构，例如当采用如图5a中所示的启动单元结构时，可以采用如图5b中所示的移位寄存器结构，也可以不采用如图5b中所示的移位寄存器结构，比如可以采用如图3b中所示的移位寄存器结构。不应当以本实施例提供的具体对应作为对本发明的限定。
本实施例提供的栅极驱动电路，通过高电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。并且本实施例提供的栅极驱动电路，可以提高移位寄存器的非扫描阶段稳定性，提高显示效果。
请参考图6a，图6a为本发明实施例提供的另一种栅极驱动电路的启动单元的电路图。本实施例提供的栅极驱动电路的级联图与图2中所示栅极驱动电路的级联图相同，具体请参考图2及相关描述，在此不再赘述。重点描述其电路结构不同部分。
本实施例提供的另一种启动单元中，包括：第一晶体管M1、第二晶体管M2、第一电容C1、第三晶体管M3、第四晶体管M4、第五晶体管M5和第二电容C2。其中第一晶体管M1的栅极连接第一输入端111，第一晶体管M1的漏极连接第二输入端112；第二晶体管M2的栅极连接第一晶体管M1的源 极，第二晶体管M2的源极连接第一时钟端121；第一电容C1连接于第一晶体管M1的源极与第一时钟端121之间；第三晶体管M3的栅极连接第三输入端113，第三晶体管M3的源极连接第二晶体管M2的漏极，其连接点为启动单元的上拉节点P1，第三晶体管M3的漏极连接第二输入端112；第四晶体管M4的栅极连接第二晶体管M2的漏极，即上拉节点P1，第四晶体管M4的源极连接第二时钟端122，第四晶体管M4的漏极连接第一输出端131；第五晶体M5的栅极连接第一时钟端121，第五晶体管M5的源极连接第一输出端131，第五晶体管M5的漏极连接第二输入端112；第二电容C2连接于第二晶体管的漏极即上拉节点P1和第一输出端131之间。
本实施例提供的启动单元还包括：第七晶体管M7，其栅极连接至所述第二晶体管M2的漏极，其源极连接至第五晶体管M5的栅极，其漏极连接至第二输入端112。
本实施例提供的启动单元，在启动单元启动阶段及启动单元输出阶段，即当P1点电位为高时，此时第七晶体管M7导通，VGL输入至P2点，P2点为低电位，第五晶体管M5截止，此时不会对第一输出端131放电，保持STV输出的稳定性。
本实施例提供的栅极驱动电路，通过高电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。并且本实施例提供的栅极驱动电路，可以提高启动单元在扫描阶段的输出稳定性，提高显示效果。
请参考图6b，图6b为本发明实施例提供的另一种栅极驱动电路的第m级移位寄存器的电路图。本实施例提供的栅极驱动电路的级联图与图2中所 示栅极驱动电路的级联图相同，具体请参考图2及相关描述，在此不再赘述。重点描述其电路结构不同部分。
本实施例提供的栅极驱动电路的移位寄存器包括：第b晶体管、第c晶体管、第d晶体管、第e晶体管和第b电容。其中第b晶体管Mb的栅极连接第d输入端214，第b晶体管Mb的源极连接第a输入端211；第c晶体管Mc的栅极连接第c输入端213，第c晶体管Mc的源极连接第b晶体管Mb的漏极，其连接点为移位寄存器的上拉节点Pa，第c晶体管Mc的漏极连接第b输入端212；第d晶体管Md的栅极连接第b晶体管Mb的漏极，即上拉节点Pa，第d晶体管Md的源极连接第b时钟端222，第d晶体管Md的漏极连接第a输出端231；第e晶体Me的栅极连接第a时钟端221，第e晶体管Me的源极连接第a输出端231，第e晶体管Me的漏极连接第b输入端212；第b电容Cb连接于第b晶体管的漏极即上拉节点Pa和第a输出端231之间。
本实施例提供的栅极驱动电路的移位寄存器还包括：第g晶体管，其栅极连接至所述第b晶体管Mb的漏极，其源极连接至e晶体管Me的栅极，其漏极连接至第b输入端212。
本实施例提供的移位寄存器，在本级移位寄存器预充电及本级移位寄存器扫描时，即当Pa点电位为高时，此时第g晶体管Mg导通，VGL输入至Pb点，Pb点为低电位，第e晶体管Me截止，此时不会对第a输出端231放电，保持G(m)输出的稳定性。
本实施例提供的栅极驱动电路，通过高电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。并且本实施例提供的栅极驱动电路，可以提高移位寄存器的扫描阶段的输出稳定性，提高显示效果。
请参考图7a，图7a为本发明实施例提供的另一种栅极驱动电路的启动单元的电路图。本实施例提供的栅极驱动电路的级联图与图2中所示栅极驱动电路的级联图相同，具体请参考图2及相关描述，在此不再赘述。重点描述其电路结构不同部分。
本实施例提供的另一种启动单元中，包括：第一晶体管M1、第二晶体管M2、第一电容C1、第三晶体管M3、第四晶体管M4、第五晶体管M5和第二电容C2。其中第一晶体管M1的栅极连接第一输入端111，第一晶体管M1的漏极连接第二输入端112；第二晶体管M2的栅极连接第一晶体管M1的源极，第二晶体管M2的源极连接第一时钟端121；第一电容C1连接于第一晶体管M1的源极与第一时钟端121之间；第三晶体管M3的栅极连接第三输入端113，第三晶体管M3的源极连接第二晶体管M2的漏极，其连接点为启动单元的上拉节点P1，第三晶体管M3的漏极连接第二输入端112；第四晶体管M4的栅极连接第二晶体管M2的漏极，即上拉节点P1，第四晶体管M4的源极连接第二时钟端122，第四晶体管M4的漏极连接第一输出端131；第五晶体M5的栅极连接第一时钟端121，第五晶体管M5的源极连接第一输出端131，第五晶体管M5的漏极连接第二输入端112；第二电容C2连接于第二晶体管的漏极即上拉节点P1和第一输出端131之间。
本实施例提供的启动单元还包括：第八晶体管M8，其栅极连接于所述第五晶体管M5的栅极，其源极连接于所述第二晶体管M2的漏极，其漏极连接于所述第二输入端112。
本实施例提供的启动单元，在非扫描阶段，当第一时钟端121接入高电平时，第八晶体管M8被打开，第二输入端112接入的低电平信号VGL被输入到P1点，P1点电位在非输出阶段随着第一时钟端121的变化被多次拉低，提高启动单元电路的稳定性。
本实施例提供的栅极驱动电路，通过高电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。并且本实施例提供的栅极驱动电路，可以提高启动单元的电路稳定性，提高显示效果。
请参考图7b，图7b为本发明实施例提供的另一种栅极驱动电路的第m级移位寄存器的电路图。本实施例提供的栅极驱动电路的级联图与图2中所示栅极驱动电路的级联图相同，具体请参考图2及相关描述，在此不再赘述。重点描述其电路结构不同部分。
本实施例提供的栅极驱动电路的移位寄存器包括：第b晶体管、第c晶体管、第d晶体管、第e晶体管和第b电容。其中第b晶体管Mb的栅极连接第d输入端214，第b晶体管Mb的源极连接第a输入端211；第c晶体管Mc的栅极连接第c输入端213，第c晶体管Mc的源极连接第b晶体管Mb的漏极，其连接点为移位寄存器的上拉节点Pa，第c晶体管Mc的漏极连接第b输入端212；第d晶体管Md的栅极连接第b晶体管Mb的漏极，即上拉节点Pa，第d晶体管Md的源极连接第b时钟端222，第d晶体管Md的漏极连接第a输出端231；第e晶体Me的栅极连接第a时钟端221，第e晶体管Me的源极连接第a输出端231，第e晶体管Me的漏极连接第b输入端212；第b电容Cb连接于第b晶体管的漏极即上拉节点Pa和第a输出端231之间。
本实施例提供的栅极驱动电路的移位寄存器还包括：第h晶体管Mh，其栅极连接于所述第e晶体管的栅极Me，其源极连接于所述第b晶体管Mb的漏极，其漏极连接于所述第b输入端212。
本实施例提供的移位寄存器，在非扫描阶段，当第a时钟端221接入高 电平时，第h晶体管Mh被打开，第b输入端212接入的低电平信号VGL被输入到Pa点，Pa点电位在非输出阶段随着第a时钟端221的变化被多次拉低，提高移位寄存器电路的稳定性。
本实施例提供的栅极驱动电路，通过高电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。并且本实施例提供的栅极驱动电路，可以提高移位寄存器的电路稳定性，提高显示效果。
需要说明的是，图5a、图6a以及图7a所示的启动单元，图5b、图6b以及图7b所示的移位寄存器，均是在图3a和图3b所示的启动单元和移位寄存器的基础上，进行的改进，分别在图3a和图3b所示的启动单元和移位寄存器的基础上增加了一个晶体管，然而在实际实施过程中，这些增加的晶体管可以进行组合，即可以在图3a和图3b所示的启动单元和移位寄存器的基础上同时增加多个晶体管，不应以这些实施例中所示的具体结构作为对本发明的限定。
请参考图8a，图8a为本发明实施例提供的另一种栅极驱动电路的启动单元的电路图。本实施例提供的栅极驱动电路的级联图与图2中所示栅极驱动电路的级联图相同，具体请参考图2及相关描述，在此不再赘述。重点描述其电路结构不同部分。
本实施例提供的另一种启动单元中，包括：第一晶体管M1、第二晶体管M2、第一电容C1、第三晶体管M3、第四晶体管M4、第五晶体管M5和第二电容C2。其中第一晶体管M1的栅极连接第一输入端111，第一晶体管M1的漏极连接第二输入端112；第二晶体管M2的栅极连接第一晶体管M1的源 极，第二晶体管M2的源极连接第一时钟端121；第一电容C1连接于第一晶体管M1的源极与第一时钟端121之间；第三晶体管M3的栅极连接第三输入端113，第三晶体管M3的源极连接第二晶体管M2的漏极，其连接点为启动单元的上拉节点P1，第三晶体管M3的漏极连接第二输入端112；第四晶体管M4的栅极连接第二晶体管M2的漏极，即上拉节点P1，第四晶体管M4的源极连接第二时钟端122，第四晶体管M4的漏极连接第一输出端131；第五晶体M5的栅极连接第一时钟端121，第五晶体管M5的源极连接第一输出端131，第五晶体管M5的漏极连接第二输入端112；第二电容C2连接于第二晶体管的漏极即上拉节点P1和第一输出端131之间。
本实施例提供的启动单元还包括：第九晶体管M9，第三电容C3、第十晶体管M10以及第11晶体管M11。其中，第九晶体管M9的栅极连接于所述第二晶体管M2的漏极即P1点，其漏极连接于所述第二输入端112；第三电容C3连接于所述第九晶体管M9的源极与所述第二时钟端122之间；第三电容C3与第九薄膜晶体管M9的源极的连接点为下拉节点P2；第三电容C3连接于第十晶体管M10的栅极与第二时钟端122之间，第三电容C3与第十薄膜晶体管M10的栅极的连接点为下拉节点P2，第十晶体管M10的源极连接于所述第二晶体管M2的漏极即P1点，其漏极连接于所述第二输入端112；第三电容C3连接于第十一晶体管M11的栅极与第二时钟端122之间，第三电容C3与第十一薄膜晶体管M11的栅极的连接点为下拉节点P2，第十一晶体管M11的源极连接于所述第一输出端131，其漏极连接于所述第二输入端112。
本实施例提供的启动单元中，当启动单元处于启动阶段及输出阶段时，即当P1点为高电位时，第九晶体管M9的栅极连接于P1点，此时第九晶体管M9导通，第二输入端112连接的低电平信号VGL被传输至P2点，P2点为低电位，栅极连接于P2点的第十晶体管M10和第十一晶体管M11被截止。 此时，对于P1点，由于第十晶体管M10截止，低电平信号VGL无法通过第十晶体管M10传输至P1点，即P1点的电位不会被低电平信号VGL影响，提高了P1点电位的稳定性，提高了启动单元的输出稳定性。而对于第一输出端131，由于第十一晶体管M11截止，低电平信号VGL无法通过第十一晶体管M11传输至第一输出端131，即在启动单元预充电和输出阶段，低电平信号VGL不会影响第一输出端131的输出信号，提高了启动单元的输出稳定性。
而当启动单元处于非扫描阶段时，即当启动单元处于复位阶段和复位阶段后，P1点电位回复到低电位，此时第九晶体管M9由于栅极连接P1的低电位，处于截止状态，第二输入端112的低电平信号VGL无法通过第九晶体管M9传输至P2点，此时P2点的电位与第二时钟端122的第二时钟信号CKB保持一致。当第二时钟信号CKB处于高电平时，第十晶体管M10和第十一晶体管M11被导通。对于P1点，由于第十晶体管M10导通，低电平信号VGL通过第十晶体管M10传输至P1点，即随着第二时钟信号CKB的改变，P1点电位被多次拉低，使得P1点在启动单元处于非扫描阶段时，持续保持低电位，保证了第四晶体管M4处于截止状态，保持电路稳定性。而对于第一输出端131，当第二时钟信号CKB处于高电平时，由于第十一晶体管M11导通，低电平信号VGL通过第十一晶体管M11被传输至第一输出端131，使得第一输出端131在非扫描阶段持续处于低电位而不输出信号，保证了电路非扫描阶段稳定性。
需要说明的是，本实施例提供的启动单元相对于图3a中提供的启动单元，增加了第九晶体管M9、第十晶体管M10、第十一晶体管M11和第三电容C3，通过这些电子元件的设置提高了电路的稳定性，然而本实施例仅是示意性说明，在实际实施过程中，可以是仅添加该几个电子元件中的某几个。例如，本发明的其他实施例提供的启动单元，可以在图3a中提供的启动单元的基础上，增加第九晶体管M9、第十晶体管M10和第三电容C3，还可以是在图3a中提供的启动单元的基础上，增加第九晶体管M9、第十一晶体管M11和第三电容C3，同样可以达到增加电路稳定性的效果。所以，不应当以本实施例中所示的电路结构作为对本发明的限定。
本实施例提供的栅极驱动电路，通过高电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。并且本实施例提供的启动单元，可以提高启动单元的电路稳定性，提高显示效果。
请参考图8b，图8b为本发明实施例提供的另一种栅极驱动电路的第m级移位寄存器的电路图。本实施例提供的栅极驱动电路的级联图与图2中所示栅极驱动电路的级联图相同，具体请参考图2及相关描述，在此不再赘述。重点描述其电路结构不同部分。
本实施例提供的栅极驱动电路的移位寄存器包括：第b晶体管、第c晶体管、第d晶体管、第e晶体管和第b电容。其中第b晶体管Mb的栅极连接第d输入端214，第b晶体管Mb的源极连接第a输入端211；第c晶体管Mc的栅极连接第c输入端213，第c晶体管Mc的源极连接第b晶体管Mb的漏极，其连接点为移位寄存器的上拉节点Pa，第c晶体管Mc的漏极连接第b输入端212；第d晶体管Md的栅极连接第b晶体管Mb的漏极，即上拉节点Pa，第d晶体管Md的源极连接第b时钟端222，第d晶体管Md的漏极连接第a输出端231；第e晶体Me的栅极连接第a时钟端221，第e晶体管Me的源极连接第a输出端231，第e晶体管Me的漏极连接第b输入端212；第b电容Cb连接于第b晶体管的漏极即上拉节点Pa和第a输出端231之间。
本实施例提供的移位寄存器还包括：第i晶体管Mi，第c电容Cc、第j 晶体管Mj以及第k晶体管Mk。其中，第i晶体管Mi的栅极连接于所述第b晶体管Mb的漏极即Pa点，其漏极连接于所述第b输入端212；第c电容Cc连接于所述第i晶体管Mi的源极与所述第b时钟端222之间；第c电容Cc与第i薄膜晶体管Mi的源极的连接点为下拉节点Pb。第c电容Cc连接于第j晶体管Mj的栅极与第b时钟端222之间，第c电容Cc与第j晶体管Mj的栅极的连接点为下拉节点Pb。第j晶体管Mj的源极连接于所述第b晶体管Mb的漏极即Pa点，其漏极连接于所述第b输入端212；第c电容Cc连接于第k晶体管Mk的栅极与第b时钟端222之间，第c电容Cc与第k晶体管Mk的栅极的连接点为下拉节点Pb。第k晶体管Mk的源极连接于所述第a输出端231，其漏极连接于所述第b输入端212。
本实施例提供的移位寄存器中，当移位寄存器处于预充电阶段及输出阶段时，即当Pa点为高电位时，第i晶体管Mi的栅极连接于Pa点，此时第i晶体管Mi导通，第b输入端212连接的低电平信号VGL被传输至Pb点，Pb点为低电位，栅极连接于Pb点的第j晶体管Mj和第k晶体管Mk被截止。此时，对于Pa点，由于第j晶体管Mj截止，低电平信号VGL无法通过第j晶体管Mj传输至Pa点，即Pa点的电位不会被低电平信号VGL影响，提高了Pa点电位的稳定性，提高了移位寄存器的输出稳定性。而对于第a输出端231，由于第k晶体管Mk截止，低电平信号VGL无法通过第k晶体管Mk传输至第a输出端231，即在移位寄存器预充电和输出阶段，低电平信号VGL不会影响第a输出端231的输出信号，提高了移位寄存器的输出稳定性。
而当移位寄存器处于非扫描阶段时，即当移位寄存器处于复位阶段和复位阶段后，Pa点电位回复到低电位，此时第i晶体管Mi由于栅极连接Pa的低电位，处于截止状态，第b输入端212的低电平信号VGL无法通过第i晶体管Mi传输至Pb点，此时Pb点的电位与第b时钟端222的第二时钟信号CKB保持一致。当第二时钟信号CKB处于高电平时，第j晶体管Mj和第k 晶体管Mk被导通。对于Pa点，由于第j晶体管Mj导通，低电平信号VGL通过第j晶体管Mj传输至Pa点，即随着第二时钟信号CKB的改变，Pa点电位被多次拉低，使得Pa点在移位寄存器处于非扫描阶段时，持续保持低电位，保证了第d晶体管Md处于截止状态，保持电路稳定性。而对于第a输出端231，当第二时钟信号CKB处于高电平时，由于第k晶体管Mk导通，低电平信号VGL通过第k晶体管Mk被传输至第a输出端231，使得第a输出端231在非扫描阶段持续处于低电位而不输出信号，保证了电路非扫描阶段稳定性。
需要说明的是，本实施例提供的移位寄存器相对于图3b中提供的移位寄存器，增加了第i晶体管Mi、第j晶体管Mj、第k晶体管Mk和第c电容Cc，通过这些电子元件的设置提高了电路的稳定性，然而本实施例仅是示意性说明，在实际实施过程中，可以是仅添加该几个电子元件中的某几个。例如，本发明的其他实施例提供的移位寄存器，可以在图3b中提供的移位寄存器的基础上，增加第i晶体管Mi、第j晶体管Mj和第c电容Cc，还可以是在图3b中提供的移位寄存器的基础上，增加第i晶体管Mi、第k晶体管Mk和第c电容Cc，同样可以达到增加电路稳定性的效果。所以，不应当以本实施例中所示的电路结构作为对本发明的限定。
本实施例提供的栅极驱动电路，通过高电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。并且本实施例提供的移位寄存器，可以提高移位寄存器的电路稳定性，提高显示效果。
请参考图9，图9是本发明实施例提供的另一种栅极驱动电路级联图。对 比图9与图2可知，本实施例提供的栅极驱动电路与图2中所示的栅极驱动电路相似，其结构相同部分在此不再赘述，重点描述其电路结构不同部分。
请参考图9，本实施例提供的栅极驱动电路还包括：复位控制器，以产生复位信号RST。在本实施例提供的栅极驱动电路的启动单元中，还包括：第一复位输入端141，与该复位控制器连接，以输入该复位信号RST，用以启动单元在输出阶段后的复位。同样的，在本实施例提供的移位寄存器中，还包括：第a复位输入端241，与该复位控制器连接，以输入该复位信号RST，用于各级移位寄存器在信号输出后的复位。
更具体地，请参考图10a与图10b，图10a为图9中提供的栅极驱动该电路的启动单元的电路图，图10b为图9中提供的栅极驱动电路的第m级移位寄存器的电路图。
结合参考图9与图10a，本实施例提供的另一种栅极驱动电路的启动单元中，包括：第一晶体管M1、第二晶体管M2、第一电容C1、第三晶体管M3、第四晶体管M4、第五晶体管M5和第二电容C2。其中第一晶体管M1的栅极连接第一输入端111，第一晶体管M1的漏极连接第二输入端112；第二晶体管M2的栅极连接第一晶体管M1的源极，第二晶体管M2的源极连接第一时钟端121；第一电容C1连接于第一晶体管M1的源极与第一时钟端121之间；第三晶体管M3的栅极连接第三输入端113，第三晶体管M3的源极连接第二晶体管M2的漏极，其连接点为启动单元的上拉节点P1，第三晶体管M3的漏极连接第二输入端112；第四晶体管M4的栅极连接第二晶体管M2的漏极，即上拉节点P1，第四晶体管M4的源极连接第二时钟端122，第四晶体管M4的漏极连接第一输出端131；第五晶体M5的栅极连接第一时钟端121，第五晶体管M5的源极连接第一输出端131，第五晶体管M5的漏极连接第二输入端112；第二电容C2连接于第二晶体管的漏极即上拉节点P1和第一输出端131之间。
本实施例提供的栅极驱动电路的启动单元还包括：第十二晶体管M12和第十三晶体管M13。其中，第十二晶体管M12的栅极连接于第一复位输入端141，源极连接于第二晶体管M2的漏极，即P1点，漏极连接于第二输入端112；第十三晶体管M13的栅极连接于第一复位输入端141，源极连接于第一输出端131，漏极连接于第二输入端112。
本实施例提供的启动单元，其复位控制器在每一帧扫描开始前，即启动单元启动阶段前，产生一复位信号RST，并通过第一复位输入端141输入到启动单元。该复位信号RST为高电平信号，当该复位信号RST输入时，第十二晶体管M12和第十三晶体管M13导通。此时对于P1点，由于第十二晶体管M12导通，低电平信号VGL通过第十二晶体管M12传输至P1点，P1完成扫描前的复位。即当每帧扫描开始前，P1点可能存在残留电荷，启动单元的复位阶段仅能对时钟信号输入到P1点的电位进行复位，而原先的残留电荷会一直存在，导致显示面板花屏等不良。当对启动单元进行帧前复位，即通过第十二晶体管M12将低电平信号VGL传输至P1点，可以将这些残留电荷去除，改善不良。类似地，对于第一输出端131，当复位信号RST输入后，第十三晶体管M13导通，低电平信号VGL传输至第一输出端131，使得第一输出端131完成帧前复位，改善花屏等不良。
需要说明的是，本实施例提供的启动单元，相对于图3a中的启动单元，增加第十二晶体管M12和第十三晶体管M13，通过这些电子元件的提高了电路稳定性，改善了显示不良，然而本实施例仅是示意性说明，在实际实施过程中，可以是仅添加其中一个晶体管，即本发明的其他实施例提供的启动单元，可以在图3a提供的启动单元的基础上，仅增加第十二晶体管M12，或者仅增加第十三晶体管M13，也可以达到增加电路稳定性、改善显示不良的结果。所以，不应当以本实施例所示的电路结构作为对本发明的限定。
结合参考图9与图10b，本实施例提供的另一种栅极驱动电路的移位寄存 器中，包括：第b晶体管、第c晶体管、第d晶体管、第e晶体管和第b电容。其中第b晶体管Mb的栅极连接第d输入端214，第b晶体管Mb的源极连接第a输入端211；第c晶体管Mc的栅极连接第c输入端213，第c晶体管Mc的源极连接第b晶体管Mb的漏极，其连接点为移位寄存器的上拉节点Pa，第c晶体管Mc的漏极连接第b输入端212；第d晶体管Md的栅极连接第b晶体管Mb的漏极，即上拉节点Pa，第d晶体管Md的源极连接第b时钟端222，第d晶体管Md的漏极连接第a输出端231；第e晶体Me的栅极连接第a时钟端221，第e晶体管Me的源极连接第a输出端231，第e晶体管Me的漏极连接第b输入端212；第b电容Cb连接于第b晶体管的漏极即上拉节点Pa和第a输出端231之间。
本实施例提供的移位寄存器还包括：第l晶体管Ml和第m晶体管Mm。其中，第l晶体管Ml的栅极连接于第a复位输入端241，源极连接于第b晶体管Mb的漏极，即Pa点，漏极连接于第b输入端212；第m晶体管Mm的栅极连接于第a复位输入端241，源极连接于第a输出端231，漏极连接于第b输入端212。
本实施例提供的移位寄存器，其复位控制器在每一帧扫描开始前，即启动单元启动阶段前，产生一复位信号RST，并通过第a复位输入端241输入到各级移位寄存器。该复位信号RST为高电平信号，当该复位信号RST输入时，第l晶体管Ml和第m晶体管Mm导通。此时对于Pa点，由于第l晶体管Ml导通，低电平信号VGL通过第l晶体管Ml传输至Pa点，Pa完成扫描前的复位。当每帧扫描开始前，Pa点可能存在残留电荷，各级移位寄存器的复位阶段仅能对时钟信号输入到Pa点的电位进行复位，而原先的残留电荷会一直存在，导致显示面板花屏等不良。当对移位寄存器进行帧前复位，即通过第l晶体管Ml将低电平信号VGL传输至Pa点，可以将这些残留电荷去除，改善不良。类似地，对于第a输出端231，当复位信号RST输入后，第m晶 体管Mm导通，低电平信号VGL传输至第a输出端231，使得第a输出端231完成帧前复位，改善花屏等不良。
需要说明的是，本实施例提供的移位寄存器，相对于图3b中的移位寄存器，增加第l晶体管Ml和第m晶体管Mm，通过这些电子元件的提高了电路稳定性，改善了显示不良，然而本实施例仅是示意性说明，在实际实施过程中，可以是仅添加其中一个晶体管，即本发明的其他实施例提供的移位寄存器，可以在图3b提供的移位寄存器的基础上，仅增加第l晶体管Ml，或者仅增加第m晶体管Mm，也可以达到增加电路稳定性、改善显示不良的结果。所以，不应当以本实施例所示的电路结构作为对本发明的限定。
并且，需要说明的是，本发明的另外一些实施例提供的栅极驱动电路，其包含的启动单元和移位寄存器，可以不限定在如图10a和图10b的对应关系。例如，在本发明的另外一些实施例提供的栅极驱动电路中，其包含的启动单元可以在图3a提供的启动单元基础上增加第十二晶体管M12，其包含的移位寄存器可以在图3b提供的移位寄存器的基础上增加第m晶体管Mm。即在本发明提供的另外一些实施例中，其包含的启动单元和移位寄存器可以在本发明提供的图2的栅极驱动电路的基础上，不对应地增加电子元件。
本实施例提供的栅极驱动电路，通过高电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。并且本实施例提供的启动电路及移位寄存器，可以提高移位电路稳定性，改善显示不良。
请参考图11a，图11a为本发明实施例提供的另一种栅极驱动电路的启动电源的电路图。本实施例提供的栅极驱动电路的级联图与图9中所示栅极驱 动电路的级联图相同，具体请参考图9及相关描述，在此不再赘述。重点描述其电路结构不同部分。
结合参考图8a、图10a和图11a，可以看出，图11a中提供的启动电路为基于图8a、图10a提供的启动单元的改进。本实施例提供的启动电路包括：第一晶体管M1、第二晶体管M2、第一电容C1、第三晶体管M3、第四晶体管M4、第五晶体管M5和第二电容C2。其中第一晶体管M1的栅极连接第一输入端111，第一晶体管M1的漏极连接第二输入端112；第二晶体管M2的栅极连接第一晶体管M1的源极，第二晶体管M2的源极连接第一时钟端121；第一电容C1连接于第一晶体管M1的源极与第一时钟端121之间；第三晶体管M3的栅极连接第三输入端113，第三晶体管M3的源极连接第二晶体管M2的漏极，其连接点为启动单元的上拉节点P1，第三晶体管M3的漏极连接第二输入端112；第四晶体管M4的栅极连接第二晶体管M2的漏极，即上拉节点P1，第四晶体管M4的源极连接第二时钟端122，第四晶体管M4的漏极连接第一输出端131；第五晶体M5的栅极连接第一时钟端121，第五晶体管M5的源极连接第一输出端131，第五晶体管M5的漏极连接第二输入端112；第二电容C2连接于第二晶体管的漏极即上拉节点P1和第一输出端131之间。
本实施例提供的启动单元还包括：第九晶体管M9，第三电容C3、第十晶体管M10以及第11晶体管M11。其中，第九晶体管M9的栅极连接于所述第二晶体管M2的漏极即P1点，其源极连接于所述第二时钟端122，其连接点为下拉节点P2，其漏极连接于所述第二输入端112；第三电容C2连接于所述第九晶体管M9的源极与所述第二时钟端122之间；第十晶体管M10的栅极连接于所述第二时钟端122即P2点，第十晶体管M10的源极连接于所述第二晶体管M2的漏极即P1点，其漏极连接于所述第二输入端112；第十一晶体管M11的栅极连接于所述第二时钟端122，即P2点，其源极连接于所述第一输出端131，其漏极连接于所述第二输入端112。
本实施例提供的栅极驱动电路的启动单元还包括：第十二晶体管M12和第十三晶体管M13。其中，第十二晶体管M12的栅极连接于第一复位输入端141，源极连接于第二晶体管M2的漏极，即P1点，漏极连接于第二输入端112；第十三晶体管M13的栅极连接于第一复位输入端141，源极连接于第一输出端131，漏极连接于第二输入端112。
本实施例提供的启动单元，其相对图3a中提供的启动单元增加的电子元件的功能与相应图8a与图10a中相应的电子元件的功能相同，在此不再赘述。需要说明的是，本实施例提供的启动单元与本实施其他实施例中提供的启动单元类似，其相对于图3a中提供的启动单元增加的电子元件可以部分增加，也可以全部增加，不应以此作为对本发明的限定。
本实施例提供的栅极驱动电路，通过高电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。并且本实施例提供的启动单元，可以提高启动单元的电路稳定性，提高显示效果，改善显示不良。
请参考图11b，图11b为本发明实施例提供的另一种栅极驱动电路的第m级移位寄存器的电路图。本实施例提供的栅极驱动电路的级联图与图9中所示栅极驱动电路的级联图相同，具体请参考图9及相关描述，在此不再赘述。重点描述其电路结构不同部分。
结合参考图8b、图10b和图11b，可以看出，图11b中提供的移位寄存器为基于图8a、图10a提供的移位寄存器的改进。本实施例提供的栅极驱动电路的移位寄存器包括：第b晶体管、第c晶体管、第d晶体管、第e晶体管和第b电容。其中第b晶体管Mb的栅极连接第d输入端214，第b晶体管 Mb的源极连接第a输入端211；第c晶体管Mc的栅极连接第c输入端213，第c晶体管Mc的源极连接第b晶体管Mb的漏极，其连接点为移位寄存器的上拉节点Pa，第c晶体管Mc的漏极连接第b输入端212；第d晶体管Md的栅极连接第b晶体管Mb的漏极，即上拉节点Pa，第d晶体管Md的源极连接第b时钟端222，第d晶体管Md的漏极连接第a输出端231；第e晶体Me的栅极连接第a时钟端221，第e晶体管Me的源极连接第a输出端231，第e晶体管Me的漏极连接第b输入端212；第b电容Cb连接于第b晶体管的漏极即上拉节点Pa和第a输出端231之间。
本实施例提供的移位寄存器还包括：第i晶体管Mi，第c电容Cc、第j晶体管Mj以及第k晶体管Mk。其中，第i晶体管Mi的栅极连接于所述第b晶体管Mb的漏极即Pa点，其源极连接于所述第b时钟端222，其连接点为下拉节点Pb，其漏极连接于所述第b输入端212；第c电容Cc连接于所述第i晶体管Mi的源极与所述第b时钟端222之间；第j晶体管Mj的栅极连接于所述第b时钟端222即P2点，第j晶体管Mj的源极连接于所述第b晶体管Mb的漏极即Pa点，其漏极连接于所述第b输入端212；第k晶体管Mk的栅极连接于所述第b时钟端222，即Pb点，其源极连接于所述第a输出端231，其漏极连接于所述第b输入端212。
本实施例提供的移位寄存器还包括：第l晶体管Ml和第m晶体管Mm。其中，第l晶体管Ml的栅极连接于第a复位输入端241，源极连接于第b晶体管Mb的漏极，即Pa点，漏极连接于第b输入端212；第m晶体管Mm的栅极连接于第a复位输入端241，源极连接于第a输出端231，漏极连接于第b输入端212。
本实施例提供的移位寄存器，其相对图3b中提供的移位寄存器增加的电子元件的功能与相应图8b与图10b中相应的电子元件的功能相同，在此不再赘述。需要说明的是，本实施例提供的移位寄存器与本实施其他实施例中提 供的移位寄存器类似，其相对于图3b中提供的移位寄存器增加的电子元件可以部分增加，也可以全部增加，不应以此作为对本发明的限定。
本实施例提供的栅极驱动电路，通过高电平控制器跳变产生的起始脉冲信号输入启动单元，由启动单元产生启动信号并向移位寄存器输入该启动信号，无须单独设置启动信号线，减少了边框区域信号线数量，降低了在阵列基板边框区信号线所占宽度比例，降低了产品边框尺寸，提高了产品显示效果。并且本实施例提供的移位寄存器，可以提高移位寄存器的电路稳定性，提高显示效果，改善显示不良。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (23)

1.一种栅极驱动电路，包括：
M级串联的移位寄存器；
时钟控制器，以产生两个反相的时钟信号；
高电平控制器和低电平控制器，分别产生高电平信号和低电平信号，并且在起始阶段，高电平控制器或低电平控制器产生起始脉冲信号；
启动单元，所述启动单元与所述M级移位寄存器串联，并向所述移位寄存器提供启动信号，
其中M为大于0的自然数。
2.如权利要求1所述的栅极驱动电路，其特征在于，
所述启动单元包括第一输入端和第二输入端，
其中，所述第一输入端与所述高电平控制器连接，以输入所述高电平信号和所述起始脉冲信号，所述起始脉冲信号为低电平脉冲信号；所述第二输入端与所述低电平控制器连接，以输入所述低电平信号；或者，
所述第一输入端与所述低电平控制器连接，以输入所述低电平信号和所述起始脉冲信号，所述起始脉冲信号为高电平脉冲信号；所述第二输入端与所述高电平控制器连接，以输入所述高电平信号；
所述启动单元还包括：
第三输入端；
第一时钟端和第二时钟端，所述第一时钟端和第二时钟端与所述时钟控制器连接，以分别输入所述两个反向的时钟信号；
第一输出端；
所述移位寄存器包括：
第a输入端，所述第a输入端与所述第一输入端连接相同的高电平控制器或低电平控制器；
第b输入端，所述第b输入端与所述第二输入端连接相同的高电平控制器或低电平控制器；
第c输入端；
第d输入端，第一级所述移位寄存器的第d输入端与所述第一输出端连接，以输入所述启动信号；
第a时钟端和第b时钟端，所述第a时钟端和第b时钟端与所述时钟控制器连接，以分别输入所述两个反向的时钟信号；
第a输出端，第一级所述移位寄存器的第a输出端与所述第三输入端连接，除了第一级所述移位寄存器之外，每个所述移位寄存器的第a输出端与上一级所述移位寄存器的第c输入端连接；并且，每一级所述移位寄存器的第a输出端连接下一级所述移位寄存器的第d输入端。
3.如权利要求2所述的栅极驱动电路，其特征在于，
所述启动单元包括：
第一晶体管，所述第一晶体管的栅极连接所述第一输入端，所述第一晶体管的漏极连接所述第二输入端；
第二晶体管，所述第二晶体管的栅极连接所述第一晶体管的源极，所述第二晶体管的源极连接所述第一时钟端；
第一电容，所述第一电容连接于所述第一晶体管的源极与所述第一时钟端之间。
4.如权利要求3所述的栅极驱动电路，其特征在于，
所述启动单元包括：
第三晶体管，其栅极连接第三输入端，其源极连接所述第二晶体管的漏极，其漏极连接所述第二输入端；
第四晶体管，其栅极连接所述第二晶体管的漏极，其源极连接所述第二时钟端，其漏极连接所述第一输出端；
第五晶体管，其栅极连接所述第一时钟端，其源极连接所述第一输出端，其漏极连接所述第二输入端；
第二电容，其连接于所述第二晶体管的漏极与所述第一输出端之间；
所述移位寄存器包括：
第b晶体管，所述第b晶体管的栅极连接所述第d输入端，其源极连接所述第a输入端；
第c晶体管，其栅极连接第c输入端，其源极连接所述第b晶体管的漏极，其漏极连接所述第b输入端；
第d晶体管，其栅极连接所述第b晶体管的漏极，其源极连接所述第b时钟端，其漏极连接所述第a输出端；
第e晶体管，其栅极连接所述第a时钟端，其源极连接所述第a输出端，其漏极连接所述第b输入端；
第b电容，其连接于所述第b晶体管的漏极与所述第a输出端之间。
5.如权利要求4所述的栅极驱动电路，其特征在于，所述启动单元还包括：第六晶体管，其栅极和源极相连，且其栅极连接至第一时钟端，其漏极连接至第五晶体管的栅极。
6.如权利要求4所述的栅极驱动电路，其特征在于，所述移位寄存器还包括：第f晶体管，其栅极和源极相连，且其栅极连接至第a时钟端，其漏极连接至第e晶体管的栅极。
7.如权利要求4所述的栅极驱动电路，其特征在于，所述启动单元还包括：第七晶体管，其栅极连接至所述第二晶体管的漏极，其源极连接至第五晶体管的栅极，其漏极连接至第二输入端。
8.如权利要求4所述的栅极驱动电路，其特征在于，所述移位寄存器还包括：第g晶体管，其栅极连接至所述第b晶体管的漏极，其源极连接至e晶体管的栅极，其漏极连接至第b输入端。
9.如权利要求4所述的栅极驱动电路，其特征在于，所述启动单元还包括：第八晶体管，其栅极连接于所述第五晶体管的栅极，其源极连接于所述第二晶体管的漏极，其漏极连接于所述第二输入端。
10.如权利要求4所述的栅极驱动电路，其特征在于，所述移位寄存器还包括：第h晶体管，其栅极连接于所述第e晶体管的栅极，其源极连接于所述第b晶体管的漏极，其漏极连接于所述第b输入端。
11.如权利要求4所述的栅极驱动电路，其特征在于，所述启动单元还包括：第九晶体管，其栅极连接于所述第二晶体管的漏极，其漏极连接于所述第二输入端；第三电容，其连接于所述第九晶体管的源极与所述第二时钟端之间。
12.如权利要求4所述的栅极驱动电路，其特征在于，所述移位寄存器还包括：第i晶体管，其栅极连接于所述第b晶体管的漏极，其漏极连接于所述第b输入端；第c电容，其连接于所述第i晶体管的源极与所述第b时钟端之间。
13.如权利要求11所述的栅极驱动电路，其特征在于，所述启动单元还包括：第十晶体管，其源极连接于所述第二晶体管的漏极，其漏极连接于所述第二输入端，所述第三电容连接于所述第十晶体管的栅极与所述第二时钟端之间。
14.如权利要求12所述的栅极驱动电路，其特征在于，所述移位寄存器还包括：第j晶体管，其源极连接于所述第b晶体管的漏极，其漏极连接于所述第b输入端，所述第c电容连接于所述第j晶体管的栅极与所述第b时钟端之间。
15.如权利要求11所述的栅极驱动电路，其特征在于，所述启动单元还包括：第十一晶体管，其源极连接于所述第一输出端，其漏极连接于所述第二输入端，所述第三电容连接于所述第十一晶体管的栅极与所述第二时钟端之间。
16.如权利要求12所述的栅极驱动电路，其特征在于，所述移位寄存器还包括：第k晶体管，其源极连接于所述第a输出端，其漏极连接于所述第b输入端，所述第c电容连接于所述第k晶体管的栅极与所述第b时钟端之间。
17.如权利要求4所述的栅极驱动电路，其特征在于，还包括，复位控制器，以产生复位信号；
所述启动单元还包括：第一复位输入端，与所述复位控制器连接，以输入所述复位信号；
所述移位寄存器还包括：第a复位输入端，与所述复位控制器连接，以输入所述复位信号。
18.如权利要求17所述的栅极驱动电路，其特征在于，所述启动单元还包括：第十二晶体管，其栅极连接于所述第一复位输入端，其源极连接于所述第二晶体管的漏极，其漏极连接于所述第二输入端。
19.如权利要求17所述的栅极驱动电路，其特征在于，所述移位寄存器还包括：第l晶体管，其栅极连接于所述第a复位输入端，其源极连接于所述第b晶体管的漏极，其漏极连接于所述第b输入端。
20.如权利要求17所述的栅极驱动电路，其特征在于，所述启动单元还包括：第十三晶体管，其栅极连接于所述第一复位输入端，其源极连接于所述第一输出端，其漏极连接于所述第二输入端。
21.如权利要求17所述的栅极驱动电路，其特征在于，所述移位寄存器还包括：第m晶体管，其栅极连接于所述第a复位输入端，其源极连接于所述第a输出端，其漏极连接于所述第b输入端。
22.一种驱动如权利要求1所述栅极驱动电路的驱动方法，其特征在于，包括启动单元启动阶段和启动单元输出阶段，其中，
当启动单元处于启动阶段时，向所述启动单元输入所述起始脉冲信号与两个反相的时钟信号；
当启动单元处于输出阶段时，向所述启动单元输入所述高/低电平信号与两个反相的时钟信号，所述启动单元产生启动信号。
23.如权利要求22所述的驱动方法，其特征在于，所述启动单元包括第一时钟端与第二时钟端，在所述启动阶段，所述第一时钟端接入信号与所述起始脉冲信号反相，所述第二时钟端接入信号与所述起始脉冲信号同相。
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