CN100578580C - 移位寄存器、具备其的栅极驱动电路和显示板及其方法 - Google Patents

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Abstract

移位寄存器包括多级，其中每一级依次生成输出信号，并且包括缓冲部分、驱动部分、第一充电部分、以及充电控制部分。缓冲部分接收扫描开始信号以及前一级的输出信号之一，从而使驱动部分生成本级的输出信号。第一充电部分包括电连接到驱动部分的第一接线端以及电连接到第一源电压的第二接线端。充电控制部分将下一级的输出信号施加于第一充电部分。因此，减小了TFT的逐步失效。

Description

移位寄存器、具备其的栅极驱动电路和显示板及其方法
技术领域
本发明涉及一种移位寄存器、包括这种移位寄存器的栅极驱动电路、包括这种移位寄存器的显示板、及其方法。更具体地说，本发明涉及一种能够减小薄膜晶体管(“TFT”)的逐步失效的移位寄存器、包括这种移位寄存器的栅极驱动电路、包括这种移位寄存器的显示板、以及最小化移位寄存器中晶体管失效的方法。
背景技术
近来，为了减小显示设备的制造成本并减小其框架厚度(其中框架是显示设备的显示区域周围的边框)，在显示板上直接形成数据驱动集成电路(“IC”)或栅极驱动IC。为了在显示板上形成栅极驱动IC，需要简化包括非晶硅a-Si薄膜晶体管(“TFT”)在内的栅极驱动IC的结构。
根据具有a-Si TFT的传统移位寄存器，通过向a-Si TFT的栅极施加相对高的正电压，使特定节点的电压维持在低电平。当栅极和源极之间相对高的正电压Vgs长时间被施加到a-Si TFT的栅极上时，a-Si TFT的阈值电压Vth偏移为大约1V至15V，由此引起故障或误操作。
发明内容
本发明提供了一种能够防止故障或误操作出现的移位寄存器。
本发明还提供了一种具有上述移位寄存器的栅极驱动电路。
本发明还提供了一种具有上述移位寄存器的显示板。
在根据本发明的移位寄存器的示例性实施例中，移位寄存器包括多级。每一级依次生成输出信号。每一级包括缓冲部分、驱动部分、第一充电部分、以及充电控制部分。缓冲部分接收扫描开始信号以及前一级的输出信号之一。在缓冲部分接收到扫描开始信号以及前一级的输出信号之一时，驱动部分生成本级的输出信号。第一充电部分包括电连接到驱动部分的第一接线端以及电连接到第一源电压的第二接线端。充电控制部分将下一级的输出信号施加于第一充电部分。
在根据本发明的栅极驱动电路的示例性实施例中，栅极驱动电路包括多级。每一级依次向栅极线施加输出信号。每一级包括缓冲部分、驱动部分、第一充电部分、以及充电控制部分。缓冲部分接收扫描开始信号以及前一级的输出信号之一。在缓冲部分接收到扫描开始信号以及前一级的输出信号之一时，驱动部分生成本级的输出信号。第一充电部分包括电连接到驱动部分的第一接线端以及电连接到第一源电压的第二接线端。充电控制部分将下一级的输出信号施加于第一充电部分。
在根据本发明的显示板的示例性实施例中，显示板包括单元阵列电路以及栅极驱动电路。单元阵列电路形成在基板上。单元阵列电路包括多条数据线以及多条栅极线。栅极驱动电路形成在基板上。栅极驱动电路包括多级。每一级依次向栅极线施加输出信号。每一级包括缓冲部分、驱动部分、第一充电部分、以及充电控制部分。缓冲部分接收扫描开始信号以及前一级的输出信号之一。在缓冲部分接收到扫描开始信号以及前一级的输出信号之一时，驱动部分生成本级的输出信号。第一充电部分包括电连接到驱动部分的第一接线端以及电连接到第一源电压的第二接线端。充电控制部分将下一级的输出信号施加于第一充电部分。
在最小化移位寄存器的单元级中的放电部分中的第一晶体管以及驱动部分中的第二晶体管的逐步失效的方法的示例性实施例中，该方法包括：将第一和第二晶体管的栅极连接到一个节点；提供具有多个彼此串连连接的子晶体管的充电控制部分；将充电控制部分内的多个子晶体管中最后一个子晶体管的源极连接到所述节点；提供具有多个彼此串连连接的子晶体管的放电控制部分；以及将放电控制部分内的多个子晶体管中第一个子晶体管的漏极连接到所述节点。
因此，减小了TFT的逐步失效。
附图说明
通过参考附图详细描述本发明的示例性实施例，本发明的上述以及其他特征和优点将变得更加清楚，附图中：
图1是图示了根据本发明的移位寄存器的示例性实施例的电路图；
图2A至2I是图示了图1中的信号的时序图；
图3A和3B是图示了从图1中的移位寄存器输出的仿真结果的曲线图；
图4是图示了遭受逐步失效的晶体管的栅极电压和漏极电流之间的关系的曲线图；
图5是示了根据本发明的移位寄存器的另一示例性实施例的电路图；
图6是示了根据本发明的移位寄存器的另一示例性实施例的电路图；
图7是示了根据本发明的移位寄存器的另一示例性实施例的电路图；
图8是图示了根据本发明的栅极驱动电路的示例性实施例的方框图；
图9是图示了根据本发明的栅极驱动电路的另一示例性实施例的方框图；
图10是图示了根据本发明的栅极驱动电路的另一示例性实施例的方框图；
图11是图示了根据本发明的液晶板的示例性实施例的方框图。
具体实施方式
应该理解，可以按照许多方式来改变及修改下面所述的本发明的示例性实施例，而不会脱离这里所公开的创造性原理，因此本发明的范围并不受限于下面这些具体实施例。相反，提供这些实施例是为了使本公开变得透彻和完整，并且通过示例而非限制的方式来向本领域的技术人员充分传达本发明的概念。
后文中将参考附图详细描述本发明的实施例。在全文中，相似的标号表示相似的元件。
图1是图示了根据本发明的移位寄存器的示例性实施例的电路图，并且图2A至2I是图示了图1中信号的时序图。
参考图1，移位寄存器的单元级100包括缓冲部分110、输出充电部分120、源极充电部分130、驱动部分140、放电部分150、放电控制部分160、以及充电控制部分170。单元级100基于扫描开始信号STV或在缓冲部分110中接收到的前一级的输出信号Gn-1来输出栅极信号(或扫描信号)。在图1中，前一级的输出信号由“Gn-1”表示。应该理解，移位寄存器可以包括多个级100。
缓冲部分110包括第一晶体管TR1。第一晶体管TR1包括漏极、电连接到漏极的栅极、以及电连接到第一节点N1的源极。第一晶体管TR1通过漏极来接收扫描开始信号STV或前一级的输出信号Gn-1。
输出充电部分120包括输出电容器Cb。输出电容器Cb包括电连接到第一节点N1的第一电极以及电连接到本级输出端的第二电极，其中本级输出端电连接到第n条栅极线Gn。在图1中，本级的输出信号也由“Gn”表示。可以使用寄生电容器作为输出电容器Cb。
源极充电部分130包括帧电容器(frame capacitor)Ccharge。帧电容器Ccharge包括电连接到第一源电压VOFF的第一电极以及电连接到第二节点N2的第二电极。帧电容器Ccharge具有用于存储一帧的电荷的电容。帧电容器Ccharge例如具有大约1皮法(pF)的电容。
驱动部分140包括第二晶体管TR2和第三晶体管TR3。第二晶体管TR2包括电连接到第一节点N1的栅极、电连接到本级输出端(其电连接到第n条栅极线Gn)的源极、以及电连接到时钟端CK的漏极。第三晶体管TR3包括电连接到本级输出端(其电连接到第n条栅极线Gn)的漏极、电连接到第二节点N2的栅极、以及电连接到第一源电压VOFF的源极。
放电部分150包括第四晶体管TR4。第四晶体管TR4包括电连接到第一节点N1的漏极、电连接到第二节点N2的栅极、以及电连接到第一源电压VOFF的源极。
放电部分160包括第一晶体管组TG1。第一晶体管组TG1包括多个串连连接的晶体管。尽管第一晶体管组TG1可以包括多于两个的子晶体管，但是如图所示，第一晶体管组TG1包括第一子晶体管和第二子晶体管。第一晶体管组TG1的第一子晶体管的漏极电连接到第二节点N2。第一子晶体管的源极电连接到第二子晶体管的漏极。第二子晶体管的源极电连接到第一源电压VOFF。第一晶体管组TG1的第一和第二子晶体管的栅极彼此电连接在一起并且电连接到第一节点N1。
充电控制部分170包括第二晶体管组TG2。第二晶体管组TG2包括多个串连连接的晶体管。尽管第二晶体管组TG2可以包括多于两个的子晶体管，但是如图所示，第二晶体管组TG2包括第一子晶体管和第二子晶体管。第一子晶体管的漏极电连接到下一级的输出信号Gn+1。第一子晶体管的源极电连接到第二子晶体管的漏极。第二子晶体管的源极电连接到第二节点N2。第二晶体管组TG2的第一和第二子晶体管的栅极彼此电连接在一起并且电连接到第一子晶体管的漏极，从而向第一子晶体管的漏极所施加的下一级的输出信号Gn+1也被施加到第二晶体管组TG2的第一和第二子晶体管的栅极。
充电控制部分170使下一级的输出信号Gn+1降低第二晶体管组TG2的各个子晶体管的阈值电压Vth之和这么大，以将降低了的下一级输出信号Gn+1施加于第二节点N2。例如，当第二晶体管组TG2包括n个子晶体管时，电压降的量变为n×Vth。
放电控制部分160和充电控制部分170使相应的栅极线GLn放电，并且使栅极线GLn维持在截止电平。
当扫描开始信号STV或前一级的输出信号Gn-1处于高电平时，输出电容器Cb被充电，并且当第二节点N2处于高电平时，输出电容器Cb被放电，以执行S-R锁存操作。
当由于扫描开始信号STV或前一级的输出信号Gn-1处于高电平而使输出电容器Cb充电时，向时钟端CK所施加的第一时钟信号CKV或第二时钟信号CKVB通过第二晶体管TR2(该晶体管例如被节点N1的电压导通)被施加于显示板的栅极线，并且当第三晶体管TR3被第二节点N2的电压导通时，栅极线的电压被下拉到第一源电压VOFF。
当扫描开始信号STV或前一级的输出信号Gn-1被施加于第一晶体管TR1时，第一晶体管组TG1被导通，因此第一源电压通过第一晶体管组TG1中最后一个子晶体管(例如，图中的第二子晶体管)的源极以及第一晶体管组TG1中第一子晶体管的漏极来将第二节点N2的电压下拉到第一源电压VOFF，从而由于第三和第四晶体管TR3和TR4的栅极电连接到第二节点N2，所以第三和第四晶体管TR3和TR4被导通。因此，第一节点N1处于与前一级的输出信号Gn-1相对应的高电平。
当第二电极N2处于低电平时，第四晶体管TR4截止，以将第一节点N1维持在低电平。因此，来自时钟端CK的时钟信号被施加于栅极线。同样，当第二电极N2处于低电平时，第三晶体管TR3截止，从而栅极线传送时钟信号CK，而不是第一源电压Voff。
施加于栅极线的本级输出信号Gn被用作下一级Gn+1的开始信号，从而第二晶体管组TG2导通，以上拉第二节点N2。因此，帧电容器Ccharge被充电。第二晶体管组TG2充当二极管，因而即使栅极线Gn+1变低，第二节点N2也维持在高电平。
当第二节点N2处于高电平时，第三和第四晶体管TR3和TR4导通，从而第一节点N1和输出信号Gn被降低，因为第三和第四晶体管TR3和TR4将第一源电压Voff施加于栅极线Gn和第一节点N1。第二节点N2维持在高电平，直至前一级的栅极线Gn-1被施加于第一晶体管TR1的栅极。
当栅极信号Gn+1是高时，Von-(n×Vth)的电压被施加于第二节点N2，其中Vth表示第二晶体管组TG2中子晶体管的阈值电压，并且“n”表示第二晶体管组TG2中子晶体管的数目。例如，当第二晶体管组TG2包括两个子晶体管时，“n”等于2，当第二晶体管组TG2包括三个子晶体管时，“n”等于3，依此类推。
参考图2A至2I，当栅极信号Gn+1变低时，第一和第二晶体管组TG1和TG2中的第一子晶体管工作于这样的条件下：第一和第二晶体管组TG1和TG2中的第一子晶体管的栅极和源极之间的电压Vgs实质上为0V，并且第一和第二晶体管组TG1和TG2中的其他子晶体管(或第二子晶体管)工作于这样的条件下：第一和第二晶体管组TG1和TG2中的其他子晶体管(或图示的第二子晶体管)的栅极和源极之间的电压Vgs实质上为-Vth。
例如，当第二晶体管组TG2包括三个子晶体管时，第一子晶体管工作于这样的条件下：第一子晶体管的栅极和源极之间的电压Vgs为0V，并且第二和第三子晶体管工作于这样的条件下：第二和第三子晶体管的栅极和源极之间的电压Vgs为-Vth。
当第一和第二晶体管组TG1和TG2包括工作于负的Vgs条件下的子晶体管时，第二节点N2处所存储的电荷被最小化，以降低流经第一和第二晶体管组TG1和TG2的漏电流，从而第二节点N2的电压变得稳定。
这样，如图2A、2F和2I所示，顺序传送栅极线Gn-1、Gn和Gn+1的栅极信号，如图所示，栅极信号Gn-1在sync1处施加且结束于sync2，栅极信号Gn在sync2处施加且结束于sync3，并且栅极信号Gn+1在sync3处施加，并且在与栅极信号Gn-1和Gn的跨度相同的时间内结束。如图2B和2C所示，第一和第二时钟信号CK和CKB被示为彼此具有相反的相位，其中，在与施加栅极信号相同的时间段内施加各个相位的每个高电平和低电平。如图2D和2E所示，第n级的节点N1和N2被示为在长度两倍于高电平栅极信号或时钟信号持续长度的时间段内具有相反的高、低电平。类似地，图2G和2H图示了第(n+1)级的节点N1和N2，它们的持续时间长度是高电平栅极信号或时钟信号持续时间长度的两倍，并且它们在第n级的节点N1和N2的高电平或低电平的中间开始其高或低电平。
图3A至3B是图示了从图1的移位区域输出的仿真结果的曲线图。具体地说，图3A图示了在施加于显示设备内单元像素(该单元像素结合了单元级)的公共电压Vcom与时钟信号相对应时本级的栅极信号Gn以及下一级的栅极信号Gn+1，并且图3B示出了在施加于单元像素的公共电压Vcom与DC电压相对应时本级的栅极信号Gn以及下一级的栅极信号Gn+1。
参考图3A，当时钟信号被用作公共电压Vcom时，在栅极信号前后生成冲击脉冲。
参考图3B，当DC电压被用作公共电压Vcom时，减小了冲击脉冲。
因此，采用DC电压作为公共电压Vcom是优选的。
当第一和第二晶体管组TG1和TG2每一个都采用两个子晶体管并且降低施加于第二节点N2的DC电压时，防止了第三和第四晶体管TR3和TR4的逐步失效。
图4是图示了遭受逐步失效的晶体管的栅极电压Vg与漏极电流id之间的关系的曲线图。在图4中，第一曲线“1”是从栅极被长时间(例如，大约1小时)施加大约20V电压的TFT得到的，第二曲线“2”是从栅极被长时间(例如，大约1小时)施加大约10V电压的TFT得到的，并且第三曲线“3”是从栅极被长时间(例如，大约1小时)施加大约5V电压的TFT得到的。第四曲线“4”是从没有向栅极施加任何DC电压的TFT得到的。
参考图4，当大约5V的DC电压被施加于栅极时，漏极电流id大约为3.55×10-4A，如曲线“3”所示。另一方面，当大约20V的DC电压被施加于栅极时，漏极电流id大约为5.22×10-5A，如曲线“1”所示。因此，与5V的DC电压相对应的漏极电流id大约是与20V相对应的漏极电流id的6.8倍。
该结果表明，当放电控制部分160和充电控制部分170每一个都包括多个彼此串连的子晶体管时，减少了第三和第四晶体管TR3和TR4的逐步失效。
图5是图示了根据本发明的移位寄存器的另一示例性实施例的电路图。
参考图5，移位寄存器的单元级200包括缓冲部分210、输出充电部分120、源极充电部分130、驱动部分140、放电部分150、放电控制部分260、以及充电控制部分170。单元级200基于扫描开始信号STV或前一级的输出信号Gn-1来输出栅极信号(或扫描信号)。本实施例的单元级200除了缓冲部分210和放电控制部分260之外基本与图1所示的示例性实施例相同。这样，相同的标号被用来表示与图1所示的实施例中相同或相似的部件，并且省略对它们的进一步解释。
缓冲部分210包括第一晶体管TR1，第一晶体管TR1包括电连接到第三节点N3的栅极、电连接到栅极的漏极、以及电连接到第一节点N1的源极。扫描开始信号或前一级的栅极信号(前一级的输出信号)Gn-1被施加于第一晶体管TR1的栅极和漏极。
放电控制部分260包括第一晶体管组TG1，第一晶体管组TG1包括多个串连连接的子晶体管。尽管第一晶体管组TG1内可以具有多于两个的子晶体管，但是如图所示，第一晶体管组TG1例如包括第一子晶体管和第二子晶体管。第一晶体管组TG1的第一子晶体管的漏极电连接到第二节点N2。第一晶体管组TG1的第一子晶体管的源极电连接到第二子晶体管的漏极。第二子晶体管的源极电连接到第一源电压VOFF。第一和第二子晶体管的栅极电连接到第三节点N3，并且还可以如图所示彼此电连接在一起。这样，该实施例与前一实施例的区别在于第一和第二子晶体管的栅极连接到第三节点N3而不是像单元级100中那样连接到第一节点N1。
图6是图示了根据本发明的移位寄存器的另一示例性实施例的电路图。
参考图6，移位寄存器的单元级300包括缓冲部分310、输出充电部分120、源极充电部分130、驱动部分140、放电部分150、放电控制部分360、以及充电控制部分370。单元级300基于扫描开始信号STV或前一级的输出信号Gn-1来输出栅极信号(或扫描信号)。本实施例的单元级300除了缓冲部分310、放电控制部分360、以及充电控制部分370之外基本与图5所示的示例性实施例相同。这样，相同的标号被用来表示与图5所示的单元级200中相同或相似的部件，并且省略对它们的进一步解释。
缓冲部分310包括第一晶体管TR1。第一晶体管TR1包括漏极、电连接到漏极的栅极、以及电连接到第一节点N1的源极，这与单元级100的缓冲部分110类似。前一级的输出信号Gn-1被施加于第一晶体管TR1的漏极和栅极。
放电控制部分360包括第一晶体管组TG1。第一晶体管组TG1包括多个串连连接的子晶体管。尽管第一晶体管组TG1中可以采用多于两个的子晶体管，但是如图所示，第一晶体管组TG1例如包括第一子晶体管和第二子晶体管。第一晶体管组TG1的第一子晶体管的漏极电连接到第二节点N2。第一子晶体管的源极电连接到第一晶体管组TG1内第二子晶体管的漏极。第二子晶体管的源极电连接到第一源电压VOFF。第一晶体管组TG1的第一和第二子晶体管的栅极电连接到第三节点N3，并且还可以如图所示彼此电连接在一起。
充电控制部分370包括第二晶体管组TG2。第二晶体管组TG2包括多个串连连接的晶体管。尽管第二晶体管组TG2可以包括多于两个的子晶体管，但是如图所示，第二晶体管组TG2包括第一子晶体管和第二子晶体管。第一子晶体管的漏极电连接到第二源电压Von。第一子晶体管的源极电连接到第二子晶体管的漏极。第二子晶体管的源极电连接到第二节点N2。第二晶体管组TG2的第一和第二子晶体管的栅极彼此电连接在一起，并且下一级的输出信号Gn+1被施加于第一和第二子晶体管的栅极。这样，如果第二晶体管组TG2的第一和第二子晶体管由于在各自的栅极处接收到下一级的输出信号Gn+1的高电平而被导通，则第二晶体管组TG2向第二节点N2施加第二源电压Von。
图7是图示了根据本发明的移位寄存器的另一示例性实施例的电路图。
参考图7，移位寄存器的单元级400包括缓冲部分410、输出充电部分120、源极充电部分130、驱动部分140、放电部分150、放电控制部分460、以及充电控制部分470。单元级400基于扫描开始信号STV或前一级的输出信号Gn-1来输出栅极信号(或扫描信号)。本实施例的单元级400除了缓冲部分410、放电控制部分460、以及充电控制部分470之外基本与图1所示的示例性实施例相同。这样，相同的标号被用来表示与图1所示的示例性实施例中相同或相似的部件，并且省略对它们的进一步解释。
缓冲部分410包括第一晶体管TR1，第一晶体管TR1包括电连接到第三节点N3的栅极、电连接到栅极的漏极、以及电连接到第一节点N1的源极。扫描开始信号或前一级的栅极信号(前一级的输出信号)Gn-1被施加于第一晶体管TR1的栅极和漏极。
放电控制部分460包括第一晶体管组TG1，第一晶体管组TG1包括多个串连连接的子晶体管。尽管第一晶体管组TG1可以包括多于两个的子晶体管，但是如图所示，第一晶体管组TG1例如包括第一子晶体管和第二子晶体管。第一晶体管组TG1的第一子晶体管的漏极电连接到第二节点N2。第一晶体管组TG1的第一子晶体管的源极电连接到第二子晶体管的漏极。第二子晶体管的源极电连接到第一源电压VOFF。第一和第二子晶体管的栅极电连接到第三节点N3，并且还可以如图所示彼此电连接在一起。
充电控制部分470包括第二晶体管组TG2。第二晶体管组TG2包括多个串连连接的晶体管。尽管第二晶体管组TG2可以包括多于两个的子晶体管，但是如图所示，第二晶体管组TG2包括第一子晶体管和第二子晶体管。第一子晶体管的漏极电连接到第二源电压Von。第一子晶体管的源极电连接到第二子晶体管的漏极。第二子晶体管的源极电连接到第二节点N2。第二晶体管组TG2的第一和第二子晶体管的栅极彼此电连接在一起，并且下一级的输出信号Gn+1被施加于第一和第二子晶体管的栅极。这样，如果第二晶体管组TG2的第一和第二子晶体管由于在各自的栅极处接收到下一级的输出信号Gn+1的高电平而被导通，则第二晶体管组TG2向第二节点N2施加第二源电压Von。
图8是图示了根据本发明的栅极驱动电路的示例性实施例的框图。该栅极驱动电路可以应用于液晶显示(“LCD”)装置。
参考图8，栅极驱动电路包括移位寄存器。移位寄存器包括多个级SRC11、SRC12、……、SRC1N以及SRC1D。各级SRC11、SRC12、……、SRC1N对应于栅极线G1、G2、……、GN。级SRC1D对应于虚设级(dummystage)。每一级包括第一输入端IN1、第二输入端IN2、输出端OUT、时钟端CK、以及第一电压源输入端VOFF。第m级SRC1m的输出端OUT电连接到第(m+1)级SRC1m+1的第一输入端IN1，并且连接到第(m-1)级SRC1m-1的第二输入端IN2。
扫描开始信号STV被施加于第一级SRC11的第一输入端IN1。扫描开始信号STV是从与垂直同步信号Vsync同步的外部图形控制器输出的。
各级SRC11、SRC11、…、SRC1N分别向在阵列基板上形成的栅极线G1、G2、…、GN施加输出信号。第一时钟信号CKV被施加于奇数编号的级SRC11、SRC13、…、SRC1N-1以及虚设端SRC1D的时钟端CK。第二时钟信号CKVB被施加于偶数编号的级SRC12、SRC14、……、SRC1N的时钟端CK。第一和第二时钟信号CKV和CKVB彼此相位相反，如图2B和2C所示。第一和第二时钟CKV和CKVB的占空时间可以是大约16.6/N[ms]。
第m级SRC1m的输出信号(对应于控制信号)被施加于第(m-1)级SRC1m-1的第二输入端IN2。
因此，每一级SRC11、SRC12、…、SRC1N按顺序将输出信号施加于栅极线。
最后一级SRC1N需要在其第二输入端IN2上施加控制信号，因此移位寄存器包括虚设级SRC1D，以便向最后一级SRC1N的第二输入端IN2施加控制信号。
如前所述，第一和第二时钟信号CKV和CKVB的相位彼此相反。或者，第一和第二时钟信号CKV和CKVB可以具有90度、270度等的相位差。另外，移位寄存器的各级被分为两组，包括奇数编号的级(向其施加第一时钟信号CKV)以及偶数编号的级(向其施加第二时钟信号CKVB)。或者，各级可以被分为多于两组。
如上所述，根据本发明，使栅极线放电或维持在稳定电压的节点电连接到电路中另一节点，从而该节点维持相对低的电压。
当高电压被施加于晶体管时，阈值电压Vth在大约1V到大约15V的范围内变化，从而晶体管逐步失效。因此，当相对低的电压被施加于电连接到晶体管的节点时，防止了晶体管的逐步失效。
图9是图示了根据本发明的栅极驱动电路的另一示例性实施例的框图。该栅极驱动电路可以应用于LCD装置。
参考图9，栅极驱动电路包括移位寄存器。移位寄存器包括多个级SRC21、SRC22、…、SRC2N、SRC2D。各级SRC21、SRC22、…、SRC2N对应于栅极线G1、G2、…、GN。级SRC2D对应于虚设级。每一级SRC21、SRC22、…、SRC2N包括第一输入端IN1、第二输入端IN2、输出端OUT、第一时钟端CK1、第二时钟端CK2、以及第一电压源输入端VOFF。第m级SRC2m的输出端OUT电连接到第(m+1)级SRC2m+1的第一输入端IN1，并且连接到第(m-1)级SRC2m-1的第二输入端IN2。
将扫描开始信号STV施加于第一级SRC21的第一输入端IN1。扫描开始信号STV是从与垂直同步信号Vsync同步的外部图形控制器输出的。
各级SRC21、SRC21、…、SRC2N分别向在阵列基板上形成的栅极线G1、G2、…、GN施加输出信号。第一时钟信号CKV和第二时钟信号CKVB被分别施加于奇数编号的级SRC21、SRC23、……、SRC2N-1、SRC2D的第一和第二时钟端CK1和CK2。第一时钟信号CKV和第二时钟信号CKVB被分别施加于偶数编号的级SRC22、SRC24、…、SRC2N的第二和第一时钟端CK2和CK1。第一和第二时钟信号CKV和CKVB彼此相位相反，如图2B和2C所示。第一和第二时钟CKV和CKVB的占空时间可以是大约16.6/N[ms]。
第m级SRC2m的输出信号(对应于控制信号)被施加于第(m-1)级SRC2m-1的第二输入端IN2。
因此，每一级SRC21、SRC22、…、SRC2N按顺序将输出信号施加于栅极线。
最后一级SRC2N需要在其第二输入端IN2上施加控制信号，因此移位寄存器包括额外的虚设级SRC2D，以便向最后一级SRC2N的第二输入端IN2施加控制信号。
如前所述，第一和第二时钟信号CKV和CKVB的相位彼此相反。或者，第一和第二时钟信号CKV和CKVB可以具有例如90度、270度等的相位差。
图10是图示了根据本发明的栅极驱动电路的另一示例性实施例的框图。该栅极驱动电路可以被应用于LCD装置。
参考图10，栅极驱动电路包括移位寄存器。移位寄存器包括电路部分CS和线路部分LS。电路部分CS包括多个级SRC1、SRC2、…、SRCn、SRCn+1，其中n是偶数。各级SRC1、SRC2、…、SRCn对应于栅极线GL1、GL2、…、GLn。级SRCn+1对应于虚设级。线路部分LS包括多条线，它们可以实质上垂直于栅极线GL1、GL2、…、GLn延伸。
每一级SRC1、SRC2、…、SRCn、SRCn+1包括第一输入端IN1、第二输入端IN2、输出端OUT、第一时钟端CK1、第二时钟端CK2、地电压端V1、以及复位端RE。
将第一时钟信号CKV和第二时钟信号CKVB分别施加于奇数编号的级SRC1、SRC3、…、SRCn+1的第一和第二时钟端CK1和CK2。将第一时钟信号CKV和第二时钟信号CKVB分别施加于偶数编号的级SRC2、SRC4、…、SRCn的第二和第一时钟端CK2和CK1。例如，第一和第二时钟信号CKV和CKVB彼此相位相反，如图2B和2C所示。
将扫描开始信号STV施加于第一级SRC1的第一输入端IN1。扫描开始信号STV是从与垂直同步信号Vsync同步的外部图形控制器输出的。
第m级SRCm的输出端OUT电连接到第(m+1)级SRCm+1的第一输入端IN1，并且连接到第(m-1)级SRCm-1的第二输入端IN2。
最后一级SRCn需要在其第二输入端IN2上施加控制信号，因此移位寄存器包括额外的虚设级SRCn+1，以便向最后一级SRCn的第二输入端IN2施加控制信号。另外，地电压VSS被施加于各级SRC1、SRC2、…、SRCn、SRCn+1的地电压端V1，并且虚设级SRCn+1的输出信号被施加于各级SRC1、SRC2、…、SRCn的复位端RE。
第一时钟信号CKV通过奇数编号的级SRC1、SRC3、…、SRCn+1的输出端OUT输出，而第二时钟信号CKVB通过偶数编号的级SRC2、SRC4、…、SRCn的输出端OUT输出。
各级SRC1、SRC2、…、SRCn按顺序分别将输出信号施加于在阵列基板上形成的栅极线G1、G2、…、Gn。
线路部分LS与电路部分CS相邻。线路部分LS包括开始信号线SL1、第一时钟线SL2、第二时钟线SL3、地电压线SL4、以及复位线SL5。开始信号线SL1、第一时钟线SL2、第二时钟线SL3、地电压线SL4、以及复位线SL5彼此实质上平行。
复位线SL5与电路部分CS最接近。地电压线SL4邻近复位线SL5，并且位于复位线SL5与第二时钟线SL3之间。第二时钟线SL3邻近地电压线SL4，并且位于地电压线SL4与第一时钟线SL2之间。第一时钟线SL2邻近第二时钟线SL3，并且位于第二时钟线SL3与开始信号线SL1之间。开始信号线SL1邻近第一时钟线SL2。
扫描开始信号STV通过开始信号线SL1被施加于第一级SRC1的第一输入端IN1以及最后一级SRCn+1的第二输入端IN2。
第一时钟信号CKV通过第一信号线SL2被施加于奇数编号的级SRC1、SRC3、…、SRCn+1的第一时钟端CK1、以及偶数编号的级SRC2、SRC4、…、SRCn的第二时钟端CK2。
第二时钟信号CKVB通过第二时钟线SL3被施加于奇数编号的级SRC1、SRC3、…、SRCn+1的第二时钟端CK2、以及偶数编号的级SRC2、SRC4、…、SRCn的第一时钟端CK1。
地电压VSS通过地电压线SL4被施加于各级SRC1、SRC2、…、SRCn、SRCn+1的地电压端V1。
将从最后一级SRCn+1输出的复位信号通过复位信号线SL5施加于各级SRC1、SRC2、……、SRCn、SRCn+1的复位端RE。
后文中，将描述包括具有a-Si TFT的栅极驱动电路(或移位寄存器)的液晶显示(“LCD”)板。
图11是图示了根据本发明的LCD板的示例性实施例的框图。具体地说，图11图示了a-Si TFT LCD板的阵列基板。
参考图11，阵列基板500包括单元阵列电路510、数据驱动电路520、第一数据端组522、第二数据端组524、栅极驱动电路530、以及栅极端532。数据驱动电路520、第一数据端组522、第二数据端组524、栅极驱动电路530、以及栅极端532可以通过制造单元阵列电路510的TFT的工艺来形成。栅极驱动电路530对应于图8、9和10中所示的任一种示例性移位寄存器。移位寄存器可以采用图1、5、6和7中所示的任一种示例性单元级。
在柔性印刷电路(“FPC”)516上形成数据驱动芯片518。数据驱动芯片518通过FPC 516电连接到阵列基板500的电路。FPC 516向阵列基板500的数据驱动电路520和栅极驱动电路530施加数据驱动信号、数据定时信号、栅极定时信号以及栅极信号。
单元阵列电路510包括m条数据线DL1、DL2、…、DLm和n条栅极线GL1、GL2、…、GLn。每条数据线DL1、DL2、…、DLm和每条栅极线GL1、GL2、…、GLn实质上彼此垂直。
单元阵列电路510包括以矩阵形状排列的多个TFT。每个TFT包括电连接到栅极线GL1、GL2、…、GLn之一的栅极、电连接到数据现DL1、DL2、…、DLm之一的源极、以及电连接到像素电极PE的漏极。在滤色器基板的像素电极PE和公共电极CE之间设置液晶(“LC”)层。
当数据电压被施加于像素电极PE时，在像素电极PE和公共电极CE之间生成电场，以改变LC层内液晶分子的排列。结果，改变了光透射率，以显示图像。
数据驱动电路520包括移位寄存器426、以及n个开关晶体管SWT。这n个开关晶体管SWT被分组为八个数据线块BL1、BL2、…、BL8。因此，每个数据线块BL1、BL2、…、BL8包括n/8个开关晶体管SWT。
同样，每个数据线块BL1、BL2、…、BL8包括分别电连接到第二数据端组524(包括n/8个接线端)的n/8个数据输入端、以及每一个都分别电连接到数据线组(包括n/8条数据线)的n/8个数据输出端。
每个开关晶体管SWT包括多个a-Si TFT，TFT的源极电连接到数据线DL1、DL2、…、DLm之一，漏极电连接到数据输入端之一，并且栅极电连接到栅极块选择端之一。
因此，n条数据线DL1、DL2、…、DLm被分为八块，并且移位寄存器426依次选择这些块。
移位寄存器426通过第一数据端组522接收第一时钟信号CKV、第二时钟信号CKVB、以及扫描开始信号STV。移位寄存器426的输出端电连接到栅极块选择端。
这样，如上所述，仅仅为了示例目的，LCD板采用栅极驱动电路。或者，栅极电路可以由其他显示板采用，这些板包括但不限于有机发光二极管(“OLED”)显示器。
根据本发明，一级中对栅极节点进行放电或者稳定地将栅极节点维持在栅极截止电压的节点与该级中的节点电连接，从而维持相对低的电压，以防止TFT的逐步失效。
已经描述了本发明的示例性实施例及其优点，应该注意到，可以在其中做出各种改变、替换以及变更，而不脱离由所附权利要求所限定的本发明的精神和范围。此外，术语第一、第二等的使用不是表示任何顺序或重要性，而是用来将元件彼此进行区分。另外，术语“一”、“一个”等的使用并不表示数量的限制，而是表示存在至少一个所提及的项目。

Claims (29)

1.一种包括多级的移位寄存器，每一级依次生成输出信号，每一级包括：
缓冲部分，接收扫描开始信号以及前一级的输出信号之一；
驱动部分，在所述缓冲部分接收到所述扫描开始信号以及所述前一级的输出信号之一时，生成本级的输出信号；
第一充电部分，包括电连接到所述驱动部分的第一接线端以及电连接到第一源电压的第二接线端；
充电控制部分，将下一级的输出信号施加于所述第一充电部分，所述充电控制部分包括串联连接的多个晶体管；
第二充电部分，在所述前一级的输出信号和扫描开始信号之一被施加于所述缓冲部分时，所述第二充电部分被所述前一级的输出信号和扫描开始信号之一充电；
放电部分，其对所述第二充电部分进行放电；以及
放电控制部分，其基于所述扫描开始信号和所述前一级的输出信号之一，来控制所述放电部分，所述放电控制部分包括多个串连连接的晶体管。
2.如权利要求1所述的移位寄存器，其特征在于所述第一充电部分包括具有所述第一和第二接线端的帧电容器。
3.如权利要求1所述的移位寄存器，其特征在于所述第一源电压是截止电压。
4.如权利要求1所述的移位寄存器，其特征在于所述第二充电部分包括输出电容器。
5.如权利要求4所述的移位寄存器，其特征在于所述输出电容器是寄生电容器。
6.如权利要求1所述的移位寄存器，其特征在于所述第二充电部分包括通过第一节点电连接到所述缓冲部分以便由所述扫描开始信号以及所述前一级的输出信号之一来充电的第一接线端、以及电连接到本级输出端的第二接线端。
7.如权利要求1所述的移位寄存器，其特征在于当所述扫描开始信号以及所述前一级的输出信号之一被施加于所述放电控制部分时所述放电控制部分被导通，并且当所述放电控制部分被导通时，所述放电控制部分降低所述第一充电部分的电压。
8.如权利要求1所述的移位寄存器，其特征在于所述放电控制部分的晶体管的栅极连接到所述第二充电部分，所述放电控制部分内的第一晶体管的漏极电连接到所述第一充电部分，并且所述放电控制部分内的最后一个晶体管的源极电连接到所述第一源电压。
9.如权利要求1所述的移位寄存器，其特征在于所述前一级的输出信号被施加于所述放电控制部分的晶体管的栅极，所述放电控制部分的第一晶体管的漏极电连接到所述第一充电部分，并且所述放电控制部分的最后一个晶体管的源极电连接到所述第一源电压。
10.如权利要求1所述的移位寄存器，其特征在于当所述下一级的输出信号被施加于所述充电控制部分时，所述充电控制部分被导通，并且将所述第一充电部分充电至高电平。
11.如权利要求10所述的移位寄存器，其特征在于所述充电控制部分保持在高电平，直至所述前一级的输出信号被施加于所述缓冲部分。
12.如权利要求10所述的移位寄存器，其特征在于所述充电控制部分包括多个串连连接的晶体管。
13.如权利要求12所述的移位寄存器，其特征在于所述充电控制部分的晶体管的栅极连接到所述充电控制部分内的第一晶体管的漏极并接收所述下一级的输出信号，并且所述充电控制部分内的最后一个晶体管的源极电连接到所述第一充电部分。
14.如权利要求12所述的移位寄存器，其特征在于由所述充电控制部分接收到的所述下一级的输出信号被施加于所述充电控制部分的晶体管的栅极，所述充电控制部分的第一晶体管的漏极电连接到第二源电压，并且所述充电控制部分的最后一个晶体管的源极电连接到所述第一充电部分。
15.如权利要求1所述的移位寄存器，其特征在于每一级还包括第二充电部分，所述第二充电部分通过要由所述扫描开始信号以及所述前一级的输出信号之一充电的第一节点电连接到所述缓冲部分，所述第一充电部分通过第二节点电连接到所述驱动部分以及所述充电控制部分，并且所述充电控制部分在所述第一节点处于高电平时将所述第二节点维持在低电平。
16.如权利要求1所述的移位寄存器，其特征在于所述第一充电部分通过节点电连接到所述驱动部分以及所述充电控制部分，并且所述充电控制部分将所述节点的电压降低所述串连连接的晶体管的阈值电压之和，以使用所述节点的电压作为偏置信号。
17.如权利要求1所述的移位寄存器，其特征在于当所述扫描开始信号与所述前一级的输出信号之一被施加于所述缓冲部分时，所述驱动部分基于第一时钟信号以及第二时钟信号之一来生成输出信号。
18.如权利要求17所述的移位寄存器，其特征在于所述多个级包括偶数编号的级和奇数编号的级，所述偶数编号的级基于所述第二时钟信号生成所述输出信号，并且所述奇数编号的级基于所述第一时钟信号生成所述输出信号。
19.一种包括多级的栅极驱动电路，其中每一级依次向栅极线施加输出信号，每一级包括：
缓冲部分，接收扫描开始信号以及前一级的输出信号之一；
驱动部分，在所述缓冲部分接收到所述扫描开始信号以及所述前一级的输出信号之一时，生成本级的输出信号；
第一充电部分，包括电连接到所述驱动部分的第一接线端以及电连接到第一源电压的第二接线端；
充电控制部分，将下一级的输出信号施加于所述第一充电部分，所述充电控制部分包括串联连接的多个晶体管；
第二充电部分，在所述前一级的输出信号和扫描开始信号之一被施加于所述缓冲部分时，所述第二充电部分被所述前一级的输出信号和扫描开始信号之一充电；
放电部分，其对所述第二充电部分进行放电；以及
放电控制部分，其基于所述扫描开始信号、所述前一级的输出信号、以及第二充电部分中储存的电荷之一来控制所述放电部分，所述放电控制部分包括多个串联连接的晶体管。
20.如权利要求19所述的栅极驱动电路，
其中，所述放电控制部分所包括的多个串连连接的晶体管的栅极连接到所述第二充电部分，所述放电控制部分内的第一晶体管的漏极电连接到所述第一充电部分，并且所述放电控制部分内的最后一个晶体管的源极电连接到所述第一源电压。
21.如权利要求19所述的栅极驱动电路，
其中，所述前一级的输出信号被施加于所述放电控制部分所包括的多个串连连接的晶体管的栅极，所述放电控制部分内的第一晶体管的漏极电连接到所述第一充电部分，并且所述放电控制部分内的最后一个晶体管的源极电连接到所述第一源电压。
22.如权利要求19所述的栅极驱动电路，
其中，所述放电控制部分所包括的多个串连连接的晶体管的栅极电连接到所述充电控制部分内的第一晶体管的漏极并且接收所述下一级的输出信号，并且所述充电控制部分内的最后一个晶体管的源极电连接到所述第一充电部分。
23.如权利要求19所述的栅极驱动电路，
其中，所述前一级的输出信号被施加于所述放电控制部分所包括的多个串连连接的晶体管的栅极，所述放电控制部分内的第一晶体管的漏极电连接到第二源电压，并且所述放电控制部分内的最后一个晶体管的源极电连接到所述第一充电部分。
24.一种显示板，包括：
形成在基板上的单元阵列电路，所述单元阵列电路包括多条数据线以及多条栅极线；和
形成在所述基板上的栅极驱动电路，所述栅极驱动电路包括多级，其中每一级依次向所述栅极线施加输出信号，每一级包括：
缓冲部分，接收扫描开始信号以及前一级的输出信号之一；
驱动部分，在所述缓冲部分接收到所述扫描开始信号以及所述前一级的输出信号之一时，生成本级的输出信号；
第一充电部分，包括电连接到所述驱动部分的第一接线端以及电连接到第一源电压的第二接线端；
充电控制部分，将下一级的输出信号施加于所述第一充电部分，所述充电控制部分包括串联连接的多个晶体管；
第二充电部分，在所述前一级的输出信号和扫描开始信号之一被施加于所述缓冲部分时，所述第二充电部分被所述前一级的输出信号和扫描开始信号之一充电；
放电部分，其对所述第二充电部分进行放电；以及
放电控制部分，其基于所述扫描开始信号和所述前一级的输出信号之一，来控制所述放电部分，所述放电控制部分包括多个串连连接的晶体管。
25.如权利要求24所述的显示板，其特征在于所述单元阵列电路包括：
电连接到所述数据线之一以及所述栅极线之一的开关器件；和
液晶电容器，包括电连接到所述开关器件的像素电极、以及被施加了DC电压的公共电极。
26.一种最小化移位寄存器的单元级中的放电部分中的第一晶体管以及驱动部分中的第二晶体管的逐步失效的方法，所述方法包括：
将所述第一和第二晶体管的栅极连接到一个节点；
提供具有多个彼此串连连接的子晶体管的充电控制部分；
将所述充电控制部分内的所述多个子晶体管中最后一个子晶体管的源极连接到所述节点；
提供具有多个彼此串连连接的子晶体管的放电控制部分；以及
将所述放电控制部分内的所述多个子晶体管中第一个子晶体管的漏极连接到所述节点。
27.如权利要求26所述的方法，其特征在于还包括在所述节点与第一源电压之间电连接充电部分。
28.如权利要求26所述的方法，其特征在于还包括将来自所述充电控制部分的输出信号降低所述充电控制部分内的所述子晶体管的阈值电压之和，并且将降低后的输出信号施加于所述节点。
29.如权利要求26所述的方法，其特征在于还包括将扫描开始信号与前一级的输出信号之一施加于所述放电控制部分，导通所述放电控制部分内的所述子晶体管，并且将所述节点的电压下拉到第一源电压。
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