CN105448269A - 移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明提供了一种移位寄存器单元、栅极驱动电路及显示装置，属于显示技术领域。其中，移位寄存器单元，包括输入模块、输出模块、下拉控制模块和下拉模块，所述输入模块分别与所述输出模块和所述下拉控制模块连接，所述下拉模块分别与所述下拉控制模块和所述输出模块连接，所述输入模块、所述输出模块和所述下拉控制模块交汇形成第一节点PU，所述下拉模块的控制端为第二节点PD。本发明的技术方案能够利用较少的薄膜晶体管来组成移位寄存器单元，结构简单，能够节省栅极驱动电路占用的面积、降低栅极驱动电路的功耗。

Description

移位寄存器单元、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。

背景技术

液晶显示器现已广泛应用于各个显示领域，如家庭、公共场所、办公场所以及个人电子相关产品等。液晶显示面板主要包括：由阵列基板和彩膜基板对盒形成的液晶盒、偏光片以及背光模组等。阵列基板上分布有大量由栅极线和数据线交叠形成的薄膜晶体管(TFT)，栅极线控制着TFT的开关，在TFT开启时，像素电极通过数据线进行充电或者放电，控制着施加在液晶分子上的电压的大小，从而使得透过液晶分子的光能够显示不同的灰阶。对于栅极进行驱动的电路叫栅极驱动电路，栅极驱动电路顺序输出扫描信号给栅极线，而扫描信号的产生通常由移位寄存器来产生。由于需求的不断发展，有时需要液晶屏能够逆向显示，这就需要作为栅极驱动的移位寄存器具有双向扫描功能。

如图1所示为现有技术中常见的栅极驱动电路的结构示意图，栅极驱动电路由多个移位寄存器单元级联组成，每个移位寄存器单元的电路相同，如图2所示，每个移位寄存器单元由9个薄膜晶体管(M1、M2、M3、M4、M5、M6、M7、M8和M9)和1个电容(C1)构成，即9T1C结构；如图3所示为该栅极驱动电路的时序示意图，工作过程为：第一阶段，输入信号端IN1和复位信号IN2均为低电平，使得M1、M2、M4关断，此时PU为低电位，使得M3关断，OUT输出为低电位使得M6、M8关断；时钟信号CK为高电平时，使得M5、M9导通，这时PD的电位为高电平使得M10导通，将OUT的电位拉低。第二阶段，当输入信号端IN1为高电平，使得M1导通，上拉节点PU为高电位，电容C1进行预充电，M3导通，此时CK信号为低电平。第三阶段，输入信号端IN2为低电平，时钟输入端CK为高电平时电平，M1关断，PU点的电位保持高电平，M3导通，CLK1为高电平时，OUT输出高电平，此时M8、M6导通，M5关断，使得此时PD电位为低电平，M10关断，保证信号可以稳定输出。第四阶段，输入信号端IN1和CK均为低电平，IN2为高电平，此时M2、M4导通，对电容C1和输出端OUT进行放电，使得PU点的电位和OUT均为低电平。在下一帧到来之前，该栅极驱动电路一直重复第四阶段与第一阶段。

上述栅极驱动电路，当PU点和CK同时为高时，需要通过M5、M6、M8、M9四个薄膜晶体管来设置PD点为低电位，电路连接复杂，整个栅极驱动电路占用的面积较大，所以占用基板的面积也大，不利于实现显示面板的窄边框；并且栅极驱动电路包括较多的薄膜晶体管，也会导致栅极驱动电路功耗的增加。

发明内容

本发明要解决的技术问题是提供一种移位寄存器单元、栅极驱动电路和显示装置，能够利用较少的薄膜晶体管来组成移位寄存器单元，结构简单，能够节省栅极驱动电路占用的面积、降低栅极驱动电路的功耗。

为解决上述技术问题，本发明的实施例提供技术方案如下：

一方面，提供一种移位寄存器单元，包括输入模块、输出模块、下拉控制模块和下拉模块，所述输入模块分别与所述输出模块和所述下拉控制模块连接，所述下拉模块分别与所述下拉控制模块和所述输出模块连接，所述输入模块、所述输出模块和所述下拉控制模块交汇形成第一节点PU，所述下拉模块的控制端为第二节点PD；

所述输入模块，用于接收输入信号和第二时钟信号，在输入阶段控制第一节点PU为高电平，使所述输出模块和所述下拉控制模块导通；在输出阶段，保持第一节点PU的高电平，使所述输出模块输出栅极驱动信号；在复位阶段，控制第一节点PU为低电平，关断所述输出模块；

所述输出模块，用于接收所述输入模块的输出信号和第一时钟信号，在输入阶段输出低电平信号；在输出阶段输出栅极驱动信号；在复位阶段关断；

所述下拉控制模块，用于接收所述第二时钟信号和所述输入模块的输出信号，在输入阶段控制第二节点PD为高电平；在输出阶段控制第二节点PD为底电平；在复位阶段向所述下拉模块输出下拉控制信号；

所述下拉模块，用于接收所述下拉控制模块输出的下拉控制信号，在复位阶段，拉低所述输出模块输出的所述栅极驱动信号。

进一步地，所述输入模块包括第一薄膜晶体管和第一电容，所述第一薄膜晶体管的栅极接收所述第二时钟信号，所述第一薄膜晶体管的源极接收所述输入信号，所述第一薄膜晶体管的漏极连接至第一节点PU；所述第一电容的一端与第一节点PU连接，另一端与所述输出模块的输出端连接。

进一步地，所述输出模块包括第二薄膜晶体管，所述第二薄膜晶体管的栅极连接至第一节点PU，所述第二薄膜晶体管的源极接收所述第一时钟信号，所述第二薄膜晶体管的漏极输出所述栅极驱动信号。

进一步地，所述下拉模块包括第三薄膜晶体管，所述第三薄膜晶体管的栅极连接至第二节点PD，所述第三薄膜晶体管的源极与所述输出模块的输出端连接，所述第三薄膜晶体管的漏极连接至高电平信号输出端。

进一步地，所述下拉控制模块包括第四薄膜晶体管、第五薄膜晶体管和第二电容，所述第四薄膜晶体管的栅极和源极接收所述第二时钟信号，所述第四薄膜晶体管的漏极连接至第二节点PD；所述第五薄膜晶体管的栅极连接至第一节点PU，所述第五薄膜晶体管的源极接收所述第二时钟信号，所述第五薄膜晶体管的漏极连接至第二节点PD；所述第二电容的一端连接至第二节点PD，所述第二电容的另一端连接至高电平信号输出端。

进一步地，所述第一时钟信号和所述第二时钟信号的脉宽相等，且占空比为50％，所述第二时钟信号比所述第一时钟信号超前1/2周期。

本发明实施例还提供了一种栅极驱动电路，包括如上所述的多个移位寄存器单元，所述多个移位寄存器单元依次级联连接。

进一步地，第一级移位寄存器单元的输入信号为数据进位信号；

第N+1级移位寄存器单元的输入信号为第N级移位寄存器单元输出的栅极驱动信号，N为自然数。

本发明实施例还提供了一种显示装置，包括如上所述的栅极驱动电路。

本发明的实施例具有以下有益效果：

上述方案中，每一个移位寄存器单元不需要使用下一移位寄存器单元的复位信号，而是通过自身电路结构实现自复位，能够简化移位寄存器单元的电路结构和布局布线，利用较少的薄膜晶体管来组成移位寄存器单元，结构简单，能够节省栅极驱动电路占用的面积，有利于实现显示装置的窄边框，另外，还可以降低栅极驱动电路的功耗。

附图说明

图1为现有栅极驱动电路的级连图；

图2为现有移位寄存器单元的电路示意图；

图3为现有栅极驱动电路的时序图；

图4为本发明实施例移位寄存器单元的结构示意图；

图5为本发明实施例移位寄存器单元的电路示意图；

图6为本发明实施例栅极驱动电路的级连图；

图7为本发明实施例栅极驱动电路的时序图。

具体实施方式

为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本发明的实施例针对现有技术中栅极驱动电路占用的面积较大、功耗较大的问题，提供一种移位寄存器单元、栅极驱动电路和显示装置，能够利用较少的薄膜晶体管来组成移位寄存器单元，结构简单，能够节省栅极驱动电路占用的面积、降低栅极驱动电路的功耗。

实施例一

本实施例提供一种移位寄存器单元，如图4所示，本实施例的移位寄存器单元包括输入模块10、输出模块11、下拉控制模块12和下拉模块13，输入模块10分别与输出模块11和下拉控制模块12连接，下拉模块13分别与下拉控制模块12和输出模块11连接，其中，输入模块10、输出模块11和下拉控制模块12交汇形成第一节点PU，下拉模块13的控制端为第二节点PD；

输入模块10，用于接收输入信号和第二时钟信号，在输入阶段控制第一节点PU为高电平，使输出模块11和下拉控制模块12导通；在输出阶段，保持第一节点PU的高电平，使输出模块11输出栅极驱动信号；在复位阶段，控制第一节点PU为低电平，关断输出模块11；

输出模块11，用于接收输入模块10的输出信号和第一时钟信号，在输入阶段输出低电平信号；在输出阶段输出栅极驱动信号；在复位阶段关断；

下拉控制模块12，用于接收第二时钟信号和输入模块10的输出信号，在输入阶段控制第二节点PD为高电平；在输出阶段控制第二节点PD为底电平；在复位阶段向下拉模块13输出下拉控制信号；

下拉模块13，用于接收下拉控制模块12输出的下拉控制信号，在复位阶段，拉低输出模块11输出的栅极驱动信号。

本实施例中，每一个移位寄存器单元不需要使用下一移位寄存器单元的复位信号，而是通过自身电路结构实现自复位，能够简化移位寄存器单元的电路结构和布局布线，利用较少的薄膜晶体管来组成移位寄存器单元，结构简单，能够节省栅极驱动电路占用的面积，有利于实现显示装置的窄边框，另外，还可以降低栅极驱动电路的功耗。

具体实施例中，输入模块可以通过第一薄膜晶体管和第一电容来实现，输入模块10包括第一薄膜晶体管和第一电容，第一薄膜晶体管的栅极接收第二时钟信号，第一薄膜晶体管的源极接收输入信号，第一薄膜晶体管的漏极连接至第一节点PU，可以为输出模块和下拉控制模块提供高电平信号；第一电容的一端与第一节点PU连接，另一端与输出模块的输出端连接，可以保持第一节点PU的高电位。

进一步地，输出模块11可以包括第二薄膜晶体管，第二薄膜晶体管的栅极连接至第一节点PU，第二薄膜晶体管的源极接收第一时钟信号，第二薄膜晶体管的漏极输出栅极驱动信号。

进一步地，下拉模块13包括第三薄膜晶体管，第三薄膜晶体管的栅极连接至第二节点PD，第三薄膜晶体管的源极与输出模块的输出端连接，第三薄膜晶体管的漏极连接至高电平信号输出端，通过第三薄膜晶体管，下拉模块可以拉低输出模块输出的栅极驱动信号，使输出模块输出的栅极驱动信号复位。

具体实施例中，下拉控制模块可以通过第四薄膜晶体管、第五薄膜晶体管和第二电容来实现，下拉控制模块12包括第四薄膜晶体管、第五薄膜晶体管和第二电容，第四薄膜晶体管的栅极和源极接收第二时钟信号，第四薄膜晶体管的漏极连接至第二节点PD；第五薄膜晶体管的栅极连接至第一节点PU，第五薄膜晶体管的源极接收第二时钟信号，第五薄膜晶体管的漏极连接至第二节点PD；第二电容的一端连接至第二节点PD，第二电容的另一端连接至高电平信号输出端，通过第四薄膜晶体管、第五薄膜晶体管和第二电容相互配合，下拉控制模块可以控制下拉模块的开启或关断。

具体实施例中，第一时钟信号和第二时钟信号的脉宽相等，且占空比为50％，第二时钟信号比第一时钟信号超前1/2周期。

实施例二

本实施例还提供了一种栅极驱动电路，包括如上所述的多个移位寄存器单元，多个移位寄存器单元依次级联连接。

本实施例中，每一个移位寄存器单元不需要使用下一移位寄存器单元的复位信号，而是通过自身电路结构实现自复位，能够简化移位寄存器单元的电路结构和布局布线，利用较少的薄膜晶体管来组成移位寄存器单元，结构简单，能够节省栅极驱动电路占用的面积，有利于实现显示装置的窄边框，另外，还可以降低栅极驱动电路的功耗。

具体实施例中，多级移位寄存器单元的连接方式为：

第一级移位寄存器单元的输入信号为数据进位信号；

第N+1级移位寄存器单元的输入信号为第N级移位寄存器单元输出的栅极驱动信号，N为自然数。

实施例三

本实施例还提供了一种显示装置，包括如上的栅极驱动电路。所述显示装置可以为：液晶电视、液晶显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件，其中，所述显示装置还包括柔性电路板、印刷电路板和背板。

实施例四

如图5所示，本实施例的移位寄存器单元采用5T2C结构，移位寄存器单元包括薄膜晶体管M1、M2、M3、M4、M5和电容C1、C2。其中，M1的栅极接收第二时钟信号CLKB，M1的源极接收输入信号，M1的漏极连接至第一节点PU；C1的一端与第一节点PU连接，另一端与输出端连接；M2的栅极连接至第一节点PU，M2的源极接收第一时钟信号CLK，M2的漏极与输出端连接，输出栅极驱动信号；M3的栅极连接至第二节点PD，M3的源极与输出端连接，M3的漏极连接至高电平信号输出端VGL；M4的栅极和源极接收第二时钟信号CLKB，M4的漏极连接至第二节点PD；M5的栅极连接至第一节点PU，M5的源极接收第二时钟信号CLKB，M5的漏极连接至第二节点PD；C2的一端连接至第二节点PD，C2的另一端连接至高电平信号输出端VGL。

图6为本实施例栅极驱动电路的级连图，栅极驱动电路包括多个移位寄存器单元，多个移位寄存器单元依次级联连接，第一级移位寄存器单元的输入信号为数据进位信号STV，第二级移位寄存器单元的输入信号为第一级移位寄存器单元输出的栅极驱动信号，第三级移位寄存器单元的输入信号为第二级移位寄存器单元输出的栅极驱动信号；第四级移位寄存器单元的输入信号为第三级移位寄存器单元输出的栅极驱动信号，…，以此类推。

如图6所示，移位寄存器单元所采用的第一时钟信号CLK输入端与CLK信号输入线连接，移位寄存器单元所采用的第二时钟信号CLKB输入端与CLKB信号输入线连接，第一时钟信号CLK和第二时钟信号CLKB的脉宽相等，占空比均为50％，且第二时钟信号比第一时钟信号超前1/2周期。

图7为本实施例栅极驱动电路的时序图，在输入阶段：当CLKB、Input(输入信号)为高电平，CLK为低电平时，M1导通，PU点为高电平，电容C1充电，由于CLKB和PU点为高电平，M5、M6导通，此时PD为高电平，M4导通，M3导通，此时由于CLK为低电平，所以输出端也为低电平；在之后的输出阶段，当CLKB、Input为低电平，CLK为高电平时，由于电容C1，使得PU点保持高电平，M3、M6导通，输出端为高电平，由于CLKB为低电平，M5关断，PD点的电平通过M6被拉低，M4断开，保证输出端为高电平；在之后的复位阶段，当CLK、Input为低电平，CLKB为高电平时，M1和M5导通，PU点通过M1被拉低，由于M5导通，PD点为高电平，M4导通，输出端被拉低到输出低电平，在这一阶段电容C2的作用是保持PD点为高电平。

可以看出，本实施例中，在复位阶段，每一个移位寄存器单元不需要使用下一移位寄存器单元的复位信号，而是通过自身电路结构实现自复位，能够简化移位寄存器单元的电路结构和布局布线，利用较少的薄膜晶体管来组成移位寄存器单元，结构简单，能够节省栅极驱动电路占用的面积，有利于实现显示装置的窄边框，另外，由于采用了较少的薄膜晶体管和电容，还可以降低栅极驱动电路的功耗。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种移位寄存器单元，其特征在于，包括输入模块、输出模块、下拉控制模块和下拉模块，所述输入模块分别与所述输出模块和所述下拉控制模块连接，所述下拉模块分别与所述下拉控制模块和所述输出模块连接，所述输入模块、所述输出模块和所述下拉控制模块交汇形成第一节点PU，所述下拉模块的控制端为第二节点PD；

所述输入模块，用于接收输入信号和第二时钟信号，在输入阶段控制第一节点PU为高电平，使所述输出模块和所述下拉控制模块导通；在输出阶段，保持第一节点PU的高电平，使所述输出模块输出栅极驱动信号；在复位阶段，控制第一节点PU为低电平，关断所述输出模块；

所述输出模块，用于接收所述输入模块的输出信号和第一时钟信号，在输入阶段输出低电平信号；在输出阶段输出栅极驱动信号；在复位阶段关断；

所述下拉控制模块，用于接收所述第二时钟信号和所述输入模块的输出信号，在输入阶段控制第二节点PD为高电平；在输出阶段控制第二节点PD为底电平；在复位阶段向所述下拉模块输出下拉控制信号；

所述下拉模块，用于接收所述下拉控制模块输出的下拉控制信号，在复位阶段，拉低所述输出模块输出的所述栅极驱动信号。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一薄膜晶体管和第一电容，所述第一薄膜晶体管的栅极接收所述第二时钟信号，所述第一薄膜晶体管的源极接收所述输入信号，所述第一薄膜晶体管的漏极连接至第一节点PU；所述第一电容的一端与第一节点PU连接，另一端与所述输出模块的输出端连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括第二薄膜晶体管，所述第二薄膜晶体管的栅极连接至第一节点PU，所述第二薄膜晶体管的源极接收所述第一时钟信号，所述第二薄膜晶体管的漏极输出所述栅极驱动信号。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第三薄膜晶体管，所述第三薄膜晶体管的栅极连接至第二节点PD，所述第三薄膜晶体管的源极与所述输出模块的输出端连接，所述第三薄膜晶体管的漏极连接至高电平信号输出端。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括第四薄膜晶体管、第五薄膜晶体管和第二电容，所述第四薄膜晶体管的栅极和源极接收所述第二时钟信号，所述第四薄膜晶体管的漏极连接至第二节点PD；所述第五薄膜晶体管的栅极连接至第一节点PU，所述第五薄膜晶体管的源极接收所述第二时钟信号，所述第五薄膜晶体管的漏极连接至第二节点PD；所述第二电容的一端连接至第二节点PD，所述第二电容的另一端连接至高电平信号输出端。

6.根据权利要求1-5任一项所述的移位寄存器单元，其特征在于，所述第一时钟信号和所述第二时钟信号的脉宽相等，且占空比为50％，所述第二时钟信号比所述第一时钟信号超前1/2周期。

7.一种栅极驱动电路，其特征在于，包括如权利要求1-6任一项所述的多个移位寄存器单元，所述多个移位寄存器单元依次级联连接。

8.根据权利要求7所述的栅极驱动电路，其特征在于，

第一级移位寄存器单元的输入信号为数据进位信号；

第N+1级移位寄存器单元的输入信号为第N级移位寄存器单元输出的栅极驱动信号，N为自然数。

9.一种显示装置，其特征在于，包括如权利要求7或8所述的栅极驱动电路。