WO2014172965A1 - 移位寄存器单元、栅极驱动电路及阵列基板 - Google Patents

移位寄存器单元、栅极驱动电路及阵列基板 Download PDF

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WO2014172965A1
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shift register
register unit
node
thin film
signal
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PCT/CN2013/077086
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马睿
胡明
王国磊
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合肥京东方光电科技有限公司
京东方科技集团股份有限公司
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
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    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
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    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Definitions

  • the present invention relates to the field of display technologies, and in particular, to a shift register unit, a gate driving circuit, and an array substrate. Background technique
  • the thin film transistor liquid crystal display (TFT-LCD) driver mainly includes a gate driving circuit and a data driving circuit, wherein the gate driving circuit converts the input clock signal into a gate line of the liquid crystal display panel through a shift register unit, and gates
  • the formation of the pole drive circuit may be the same as the formation of the thin film transistor, and simultaneously formed on the array substrate of the liquid crystal panel together with the thin film transistor.
  • the gate drive circuit includes a shift register unit having a plurality of stages, each stage being connected to a corresponding gate line to output a gate drive signal.
  • the stages of the gate driving circuit are connected to each other, the start signal is input to the first stage in each stage and the gate driving signal is sequentially output to the gate line, wherein the input end of the front stage is connected to the output end of the upper stage And the output of the next stage is connected to the control end of the previous stage.
  • a gate driving circuit of the above structure is disposed in the LCD panel, and each stage of the shift register unit includes the structure shown in FIG.
  • the shift register unit shown in FIG. 1 includes ten thin film transistors M1-M10 and one capacitor C1 for implementing the output and reset functions of the shift register unit; and simultaneously eliminating the AC clock signals in the gate drive circuit. Interference noise generated by changes, improve signal output and stability of shift register unit; however, more thin film transistors require larger wiring space, resulting in larger size of the entire shift register unit, which in turn leads to liquid crystal display Larger size.
  • embodiments of the present invention provide a shift register unit, a gate driving circuit, and an array substrate, which are used to suppress interference noise caused by changes in an AC clock signal, and improve shifting.
  • the stability of the register unit while reducing the size of the shift register unit.
  • a shift register unit including: an input module, an output module, a reset module, a pull-down control module, and a pull-down module;
  • the input module provides a first voltage signal to the output module through the first node in response to the input signal;
  • the reset module provides a second voltage signal to the output end in response to the reset signal; the output module provides the first clock signal to the output end in response to the voltage signal of the first node;
  • the pull-down control module provides a second clock signal to the second node in response to the second clock signal; and provides the second voltage signal to the second node in response to the input signal;
  • the pull-down module provides a second voltage signal to the first node and the output terminal in response to the voltage signal of the second node.
  • a gate driving circuit including a cascaded shift register unit, wherein an input end of the first stage shift register unit is connected to a start signal end, and a first stage shift register unit The reset signal end is connected to the output end of the second stage shift register unit; the input end of the last stage shift register unit is connected to the output end of the shift register unit of the previous stage, and the reset signal end of the last stage shift register unit is connected.
  • the input terminals of the remaining stages of the shift register unit are connected to the output end of the shift register unit of the previous stage, and the reset signal end is connected to the output end of the shift register unit of the next stage. ;
  • an array substrate comprising: a substrate, an active array formed on the display region of the substrate, and the above-described gate driving circuit disposed in a peripheral region of the substrate.
  • a shift register unit and a gate driving circuit are provided.
  • the shift register unit includes: an input module, an output module, a reset module, a pull-down control module, and a pull-down module, where the input module responds Inputting a signal, the first voltage signal is provided to the output module through the first node; the output module is configured to provide the first clock signal to the output end in response to the voltage signal of the first node; the reset module responds to the reset signal, and the second The voltage signal is provided to the output terminal; the pull-down control module provides the second clock signal to the second node in response to the second clock signal, and provides the second voltage signal to the second node in response to the input signal; A second voltage signal is provided to the first node and the output in response to the voltage signal of the second node.
  • the shift register unit realizes the signal transmission function and the noise reduction function of the shift register unit by using a smaller number of thin film transistors;
  • the use of a relatively small number of thin film transistors saves wiring space, which is advantageous in reducing the size of the shift register unit, thereby reducing the volume of the entire liquid crystal display.
  • 1 is a schematic structural diagram of a shift register unit in the prior art
  • FIG. 2 is a schematic structural diagram of a shift register unit according to an embodiment of the present invention
  • FIG. 3 is a schematic structural view of a gate driving circuit according to an embodiment of the present invention
  • FIG. 4 is a shift according to an embodiment of the present invention
  • Timing signal diagram for each signal terminal of the bit register unit is detailed description
  • Embodiments of the present invention provide a shift register unit and a gate driving circuit for suppressing interference noise caused by a change of an AC clock signal, improving stability of a shift register unit, and reducing a size of a shift register unit. .
  • a shift register unit is provided, the structure of which is shown in FIG. 2.
  • the shift register unit includes: an input module 201, a reset module 202, an output module 203, and a pull-down Control module 204 and pull down module 205.
  • the input module 201 provides the first voltage signal to the output module 203 through the first node P1 in response to the input signal.
  • the reset module 202 provides a second voltage signal to the output terminal OUTPUT in response to the reset signal.
  • the output module 203 provides a first clock signal to the output terminal OUTPUT in response to the voltage signal of the first node PI.
  • the pull-down control module 204 provides the second clock signal to the second node P2 in response to the second clock signal; and provides the second voltage signal to the second node P2 in response to the input signal.
  • the pull-down module 205 provides a second voltage signal to the first node P1 and the output terminal OUTPUT in response to the voltage signal of the second node P2.
  • the shift register unit shown in FIG. 2 includes: an input module 201, a reset module 202, an output module 203, a pull-down control module 204, and a pull-down module 205;
  • the input module 201 includes:
  • the first thin film transistor T1 has a gate connected to the input terminal INPUT of the shift register unit, a drain connected to the first voltage signal VDD input terminal, and a source connected to the first node P1.
  • the reset module 202 includes:
  • the second thin film transistor T2 has a gate connected to the reset signal input terminal RESET, a drain connected to the output terminal OUTPUT, and a source connected to the second voltage signal VSS input terminal.
  • the output module 203 includes:
  • the third thin film transistor T3 has a gate connected to the first node P1, a drain connected to the input end of the first clock signal CLK, and a source connected to the output terminal OUTPUT;
  • Capacitor C is connected between the first node P1 and the output terminal OUTPUT.
  • the pull-down control module 204 includes:
  • the fourth thin film transistor T4 has its gate and drain connected to the second clock signal CLKB input terminal, and the source is connected to the second node P2;
  • the fifth thin film transistor T5 has a gate connected to the input terminal INPUT of the shift register unit, a drain connected to the second node P2, and a source connected to the second voltage signal VSS input terminal.
  • the pull down module 205 includes:
  • a sixth thin film transistor T6 having a gate connected to the second node P2, a drain connected to the first node P1, and a source connected to the second voltage signal VSS input terminal;
  • the seventh thin film transistor T7 has a gate connected to the second node P2, a drain connected to the output terminal OUTPUT, and a source connected to the second voltage signal VSS input terminal.
  • all of the above thin film transistors are N-type thin film transistor TFTs.
  • all of the above thin film transistors are simultaneously polysilicon thin film transistors, or both amorphous silicon thin film transistors, or both oxide thin film transistors, or both organic thin film transistors.
  • the signal transmission function and the noise reduction function of the shift register unit are realized by using a small number of thin film transistors; meanwhile, since the thin film transistor is used relatively, the wiring space is saved, which is advantageous.
  • the size of the shift register unit is reduced, so that the volume of the entire liquid crystal display can be reduced.
  • the shift register unit is cascaded to form an array substrate gate drive circuit.
  • Embodiments provide a gate driving circuit, including: a cascaded shift register unit, wherein an input end of a first stage shift register unit is connected to a start signal input end, and a shift register unit of a first stage The reset signal input terminal is connected to the output end of the second stage shift register unit; the input end of the last stage shift register unit is connected to the output end of the shift register unit of the previous stage, and the reset signal input end of the last stage shift register unit Connect the start signal input terminal; except for the first stage and the last stage shift register unit, the input terminals of the remaining stages of shift register units are connected to the output end of the shift register unit of the previous stage, and the reset signal input terminal is connected to the next The output of the stage shift register unit.
  • the array substrate gate driving circuit includes N stages, and N is the number of gate lines.
  • the gate start signal STV is input as an input signal to the first stage shift register unit, and the gate drive signal is sequentially output to the gate line, and the input signal of the nth stage is of the n-1th stage.
  • the output signal is provided, where n ⁇ N.
  • Figure 4 is a timing diagram of each signal terminal.
  • the working method of the nth (n ⁇ N, N is the number of stages of the array substrate gate circuit) shift register unit in the array substrate gate driving circuit provided by the embodiment of the present invention is described below with reference to FIG. 4, wherein
  • all of the shift register units are the shift register units described above, and all of the thin film transistors (TFTs) are turned on at a high level and turned off at a low level.
  • TFTs thin film transistors
  • the first voltage signal VDD is a high level signal
  • the second voltage signal VSS is a low level signal
  • the first clock signal CLK is opposite to the phase of the second clock signal CLKB.
  • the first stage S1 the first clock signal CLK is at a low level, the second clock signal CLKB is at a high level, and the output signal OUTPUT(nl) of the first stage as the nth stage input signal INPUT(n) is at a high level.
  • the next-stage output signal OUTPUT(n+1) as the n-th reset signal RESET(n) is low level;
  • the high-level input signal OUTPUT(nl) turns on the first thin film transistor T1
  • the first voltage signal VDD is a high level signal to charge the capacitor C such that the first node P1 is at a high level;
  • the third thin film transistor T3 in response to the voltage signal at the first node P1 is turned on, but, due to the first clock at this time
  • the signal CLK is low, so the output of the output terminal OUTPUT(n) is low during this period.
  • the second clock signal CLKB of a high level causes the fourth thin film transistor T4 to be turned on, but since the fifth thin film transistor T5 that is responsive to the input signal is also turned on, and
  • the second voltage signal VSS is a low level signal, the potential of the second node P2 is pulled low, and the second node P2 is at a low level, and the sixth thin film transistor T6 and the seventh layer are responsive to the voltage signal of the second node P2.
  • the thin film transistor T7 is turned off.
  • the second stage S2 the first clock signal CLK is at a high level, the second clock signal CLKB is at a low level, and the output signal OUTPUT(nl) of the first stage input signal INPUT (n) is at a low level.
  • the output signal OUTPUT(n+1) of the next stage as the nth stage reset signal RESET(n) is at a low level; the input signal is at a low level to turn off the first thin film transistor T1, but due to the presence of the capacitor C, A node P1 is kept at a high level, T3 is in an on state, and the first clock signal CLK is at a high level.
  • the potential of the first node PI continues to rise, and the third thin film transistor T3 remains on, and the potential of the first node P1 is further pulled high; at this time, the output terminal OUTPUT(n) is outputted to a high level.
  • the second node P2 continues to remain low, and the sixth thin film transistor T6 and the seventh thin film transistor T7 in response to the voltage signal at the second node P2 remain in an off state, thereby ensuring the stable output of the signal.
  • the third stage S3 the first clock signal CLK is at a low level, the second clock signal CLKB is at a high level, and the output signal OUTPUT(nl) of the first stage as the nth stage input signal INPUT(n) is at a low level.
  • the next-stage output signal OUTPUT(n+1), which is the n-th reset signal RESET(n), is high level; the reset signal is high level, the second thin film transistor T2 is turned on, and the second voltage is supplied to the output terminal.
  • the signal VSS causes the output terminal OUTPUT(n) to quickly drop to a low level.
  • the input signal is at a low level such that the fifth thin film transistor T5 is turned off, and the second clock signal CLKB is at a high level such that the fourth thin film transistor T4 is turned on, and the second node P2 is at a high level, in response to the second node P2.
  • the sixth thin film transistor T6 and the seventh thin film transistor T7 at the voltage signal are turned on, since the seventh thin film transistor T7 is turned on, and the second voltage signal VSS is a low level signal, the capacitor C is discharged; because the sixth thin film transistor T6 Turning on, and the second voltage signal VSS is a low level signal, causing the first node P1 to rapidly drop to a low level.
  • the fourth stage S4 the first clock signal CLK is at a high level, the second clock signal CLKB is at a low level, and the output signal OUTPUT(nl) of the first stage as the nth stage input signal INPUT(n) is at a low level.
  • the next-stage output signal OUTPUT(n+1) which is the nth-level reset signal RESET(n) is at a low level.
  • the input signal is low to make the first thin film transistor T1 and the fifth thin film transistor T5 are turned off, the first node PI is kept at a low level, and the third thin film transistor T3 is also in an off state; the reset signal is at a low level such that the second thin film transistor T2 is turned off, and the output terminal OUTPUT(n) is outputted as Low level.
  • the second node P2 is kept at a high level, and the sixth thin film transistor T6 and the seventh thin film transistor T7 are turned on in response to the voltage signal at the second node P2, eliminating the change due to the change of the alternating current clock signal. Interference noise, to ensure the stability of the output signal.
  • the fifth stage S5 The first clock signal CLK is low level, the second clock signal CLKB is high level, the input signal INPUT(n) is low level, and the reset signal RESET(n) is low level. At this time, the input signal is at a low level such that the first thin film transistor T1 is turned off, the first node P1 is kept at a low level, the reset signal is at a low level, the second thin film transistor T2 is turned off, and the output terminal OUTPUT(n) is outputted at a low level. ;
  • the fourth thin film transistor T4 is turned on, and the input signal is at a low level, so that the fifth thin film transistor T5 is turned off, so that the second node P2 is kept at a high level.
  • the sixth thin film transistor T6 and the seventh thin film transistor T7 are turned on in response to the voltage signal at the second node P2, and noise reduction of the noise of the first node P1 and the output terminal OUTPUT(n) is continued to eliminate the AC clock signal.
  • the interference noise caused by the change will minimize the influence caused by noise interference and ensure the stability of the output signal.
  • an array substrate comprising: a substrate, an active array formed on the substrate display region, and the gate driving circuit disposed in a peripheral region of the substrate.
  • the embodiment of the present invention provides a shift register unit, a gate driving circuit, and an array substrate.
  • the shift register unit includes: an input module, a reset module, an output module, a pull-down control module, and a pull-down module.
  • the input module provides the first voltage signal to the output module through the first node in response to the input signal;
  • the output module provides the first clock signal to the output end in response to the voltage signal of the first node;
  • responding to the reset signal providing the second voltage signal to the output terminal;
  • the pull-down control module is configured to provide the second clock signal to the second node in response to the second clock signal, and provide the second voltage signal to the second node in response to the input signal a two-node;
  • the pull-down module provides a second voltage signal to the first node and the output end in response to the voltage signal of the second node, the shift register unit implementing the signal of the shift register unit by using a smaller number of thin film transistors Transmission function and noise reduction function, eliminating the change of AC

Abstract

本发明涉及显示技术领域。提供一种移位寄存器单元、栅极驱动电路及阵列基板，用以抑制由交流时钟信号的变化导致的干扰噪声，提高移位寄存器单元的稳定性，同时减小移位寄存器单元的尺寸。所述移位寄存器单元包括：响应于输入信号，将第一电压信号提供给输出模块的输入模块；响应于第一节点的电压信号，将第一时钟信号提供给输出端的输出模块；响应于复位信号，将第二电压信号提供给输出端的复位模块；响应于第二时钟信号将第二时钟信号提供给第二节点，并且响应于输入信号将第二电压信号提供给第二节点的下拉控制模块；响应于第二节点的电压信号，将第二电压信号提供给第一节点和输出端的下拉模块。

Description

移位寄存器单元、 栅极驱动电路及阵列基板 技术领域
本发明涉及显示技术领域， 尤其涉及一种移位寄存器单元、 栅极驱 动电路及阵列基板。 背景技术
薄膜晶体管液晶显示器（TFT-LCD )驱动器主要包括栅极驱动电路 和数据驱动电路， 其中， 栅极驱动电路将输入的时钟信号通过移位寄存 器单元转换后加在液晶显示面板的栅线上， 栅极驱动电路的形成可以与 薄膜晶体管的形成具有相同工艺， 并与薄膜晶体管一起同时形成在液晶 面板的阵列基板上。 栅极驱动电路包括具有多级的移位寄存器单元， 每 级均连接到相应的栅极线以输出栅极驱动信号。 栅极驱动电路的各级彼 此相连， 起始信号输入至各级中的第一级并顺序地将栅极驱动信号输出 至栅极线， 其中前级的输入端连接到上一级的输出端， 并且下一级的输 出端连接到前级的控制端。
在 LCD面板设置上述结构的栅极驱动电路， 其每一级移位寄存器单 元包括如图 1所示的结构。 图 1所示的移位寄存器单元， 包括 10个薄膜 晶体管 M1-M10和 1个电容器 C1 , 用于实现移位寄存器单元的输出和复 位功能； 同时消除因栅极驱动电路中各交流时钟信号的变化而产生的干 扰噪声， 提高信号的输出及移位寄存器单元的稳定性； 但是， 较多的薄 膜晶体管需要较大的布线空间， 使得整个移位寄存器单元的尺寸较大， 进而导致液晶显示器的体积较大。 发明内容
为了解决现有技术中存在的上述技术问题， 本发明实施例提供了一 种移位寄存器单元、 栅极驱动电路及阵列基板， 用以抑制由于交流时钟 信号的变化导致的干扰噪声， 提高移位寄存器单元的稳定性， 同时减小 移位寄存器单元的尺寸。
按照本发明实施例， 提供一种移位寄存器单元， 包括： 输入模块、 输出模块、 复位模块、 下拉控制模块和下拉模块； 所述输入模块响应输入信号， 将第一电压信号通过第一节点提供给 输出模块；
所述复位模块响应复位信号， 将第二电压信号提供给输出端； 所述输出模块响应第一节点的电压信号， 将第一时钟信号提供给输 出端；
所述下拉控制模块响应第二时钟信号， 将第二时钟信号提供给第二 节点； 以及响应于输入信号， 将第二电压信号提供给第二节点；
所述下拉模块响应第二节点的电压信号， 将第二电压信号提供给第 一节点和输出端。
按照本发明实施例， 提供一种栅极驱动电路， 包括级联的各级移位 寄存器单元， 其中， 第一级移位寄存器单元的输入端连接起始信号端， 第一级移位寄存器单元的复位信号端连接第二级移位寄存器单元的输出 端； 最后一级移位寄存器单元的输入端连接前一级移位寄存器单元的输 出端， 最后一级移位寄存器单元的复位信号端连接起始信号端；
除第一级和最后一级移位寄存器单元外， 其余各级移位寄存器单元 的输入端连接上一级移位寄存器单元的输出端， 复位信号端连接下一级 移位寄存器单元的输出端；
所有级联的移位寄存器单元均为上述移位寄存器单元。
按照本发明实施例， 提供一种阵列基板， 包括： 基板、 形成于所述 基板显示区域的有源阵列、 以及设置在所述基板周边区域的上述的栅极 驱动电路。
按照本发明实施例， 提供一种移位寄存器单元和栅极驱动电路， 所 述移位寄存器单元包括： 输入模块、 输出模块、 复位模块、 下拉控制模 块和下拉模块， 其中， 所述输入模块响应输入信号， 将第一电压信号通 过第一节点提供给输出模块； 所述输出模块响应第一节点的电压信号， 将第一时钟信号提供给输出端； 所述复位模块响应复位信号， 将第二电 压信号提供给输出端； 所述下拉控制模块响应第二时钟信号， 将第二时 钟信号提供给第二节点， 以及响应于输入信号， 将第二电压信号提供给 第二节点； 所述下拉模块响应第二节点的电压信号， 将第二电压信号提 供给第一节点和输出端。 该移位寄存器单元通过使用较少数目的薄膜晶 体管， 实现了移位寄存器单元的信号传输功能和降噪功能； 同时， 由于 使用的薄膜晶体管相对较少， 节省了布线空间， 有利于减小移位寄存器 单元的尺寸， 从而可以减小整个液晶显示器的体积。 附图说明
图 1为现有技术中移位寄存器单元结构示意图；
图 2为按照本发明实施例的一种移位寄存器单元的结构示意图； 图 3为按照本发明实施例的一种栅极驱动电路的结构示意图； 图 4为按照本发明实施例的一种移位寄存器单元的各信号端的时序 信号图。 具体实施方式
本发明实施例提供了一种移位寄存器单元及栅极驱动电路， 用以抑 制由于交流时钟信号的变化导致的干扰噪声， 提高移位寄存器单元的稳 定性， 同时减小移位寄存器单元的尺寸。
为了更好的理解本发明的技术方案， 下面结合附图， 对本发明的示 例性实施例进行详细的说明。
按照本发明实施例， 提供一种移位寄存器单元， 其结构如图 2所示， 从图 2 中可以看出， 该移位寄存器单元包括： 输入模块 201、 复位模块 202、 输出模块 203、 下拉控制模块 204和下拉模块 205。
输入模块 201响应输入信号， 将第一电压信号通过第一节点 P1提供 给输出模块 203。
复位模块 202 响应复位信号， 将第二电压信号提供给输出端 OUTPUT。
输出模块 203响应第一节点 PI的电压信号， 将第一时钟信号提供给 输出端 OUTPUT。
下拉控制模块 204响应第二时钟信号， 将第二时钟信号提供给第二 节点 P2; 以及响应于输入信号， 将第二电压信号提供给第二节点 P2。
下拉模块 205响应第二节点 P2的电压信号， 将第二电压信号提供给 第一节点 P1和输出端 OUTPUT。
下面结合具体实施例， 对本发明进行更详细的说明。 需要说明的是， 本实施例中是为了更好的解释本发明， 但不限制本发明。 如图 2 中所示的移位寄存器单元， 包括： 输入模块 201、 复位模块 202、 输出模块 203、 下拉控制模块 204和下拉模块 205;
具体的， 输入模块 201包括：
第一薄膜晶体管 T1 , 其栅极连接所述移位寄存器单元的输入端 INPUT , 漏极连接第一电压信号 VDD输入端， 源极连接第一节点 P1。
复位模块 202包括：
第二薄膜晶体管 T2, 其栅极连接复位信号输入端 RESET, 漏极连接 输出端 OUTPUT , 源极连接第二电压信号 VSS输入端。
输出模块 203包括：
第三薄膜晶体管 T3, 其栅极连接第一节点 P1 , 漏极连接第一时钟信 号 CLK输入端， 源极连接输出端 OUTPUT;
电容器 C, 连接在第一节点 P1和输出端 OUTPUT之间。
下拉控制模块 204包括：
第四薄膜晶体管 T4, 其栅极和漏极同时连接第二时钟信号 CLKB输 入端， 源极连接第二节点 P2;
第五薄膜晶体管 T5 , 其栅极连接所述移位寄存器单元的输入端 INPUT, 漏极连接第二节点 P2, 源极连接第二电压信号 VSS输入端。
下拉模块 205包括：
第六薄膜晶体管 T6, 其栅极连接第二节点 P2, 漏极连接第一节点 P1 , 源极连接第二电压信号 VSS输入端；
第七薄膜晶体管 T7 , 其栅极连接第二节点 P2 , 漏极连接输出端 OUTPUT, 源极连接第二电压信号 VSS输入端。
可选择地， 上述所有薄膜晶体管均为 N型薄膜晶体管 TFT。
可替换地， 上述所有薄膜晶体管同时为多晶硅薄膜晶体管， 或同时 为非晶硅薄膜晶体管， 或同时为氧化物薄膜晶体管， 或同时为有机薄膜 晶体管。
在上述移位寄存器单元中， 通过使用较少数目的薄膜晶体管， 实现 了移位寄存器单元的信号传输功能和降噪功能； 同时， 由于使用的薄膜 晶体管相对较少， 节省了布线空间， 有利于减小移位寄存器单元的尺寸， 从而可以减小整个液晶显示器的体积。
上述移位寄存器单元级联形成阵列基板栅极驱动电路。 按照本发明 实施例， 提供一种栅极驱动电路， 包括： 级联的各级移位寄存器单元， 其中， 第一级移位寄存器单元的输入端连接起始信号输入端， 第一级移 位寄存器单元的复位信号输入端连接第二级移位寄存器单元的输出端； 最后一级移位寄存器单元的输入端连接前一级移位寄存器单元的输出 端， 最后一级移位寄存器单元的复位信号输入端连接起始信号输入端； 除第一级和最后一级移位寄存器单元外， 其余各级移位寄存器单元 的输入端连接上一级移位寄存器单元的输出端， 复位信号输入端连接下 一级移位寄存器单元的输出端。
所有上述级联的移位寄存器单元均为图 2所示的移位寄存器单元。 具体地， 该阵列基板栅极驱动电路包括 N级， N为栅线数量。 参见 图 3 , 栅极起始信号 STV作为输入信号输入到第一级移位寄存器单元， 并且顺序地将栅极驱动信号输出至栅极线， 第 n级的输入信号由第 n-1 级的输出信号提供， 其中 n<N。
图 4为的各信号端的时序图。 下面结合图 4对本发明实施例提供的 阵列基板栅极驱动电路中的第 n ( n<N, N为阵列基板栅极电路的级数） 级移位寄存器单元的工作方法进行说明， 其中， 作为举例说明， 所有移 位寄存器单元均为上述的移位寄存器单元， 所有薄膜晶体管（TFT )均为 高电平导通， 低电平截止。
当所述栅极驱动电路扫描时， 第一电压信号 VDD为高电平信号， 第 二电压信号 VSS 为低电平信号， 第一时钟信号 CLK 与第二时钟信号 CLKB的相位相反。
第一阶段 S1 : 第一时钟信号 CLK为低电平， 第二时钟信号 CLKB 为高电平，作为第 n级输入信号 INPUT(n)的上一级输出信号 OUTPUT(n-l) 为高电平， 作为第 n 级复位信号 RESET(n)的下一级输出信号 OUTPUT(n+l)为低电平； 高电平的输入信号 OUTPUT(n-l)使得第一薄膜 晶体管 T1导通， 第一电压信号 VDD为高电平信号对电容器 C充电， 使 得第一节点 P1为高电平； 此时， 响应于第一节点 P1处电压信号的第三 薄膜晶体管 T3导通， 但是， 由于此时第一时钟信号 CLK为低电平， 因 此， 该时间段内输出端 OUTPUT(n)的输出为低电平。
同时， 高电平的第二时钟信号 CLKB使得第四薄膜晶体管 T4导通， 但是， 由于响应于输入信号的第五薄膜晶体管 T5也处于导通状态， 且第 二电压信号 VSS为低电平信号， 第二节点 P2的电位被拉低， 此时第二 节点 P2处为低电平， 响应于第二节点 P2的电压信号的第六薄膜晶体管 T6和第七薄膜晶体管 T7截止。
第二阶段 S2: 第一时钟信号 CLK为高电平， 第二时钟信号 CLKB 为低电平， 作为第 n 级输入信号 INPUT (n) 的上一级输出信号 OUTPUT(n-l)为低电平， 作为第 n级复位信号 RESET(n)的下一级的输出 信号 OUTPUT(n+l)为低电平； 输入信号为低电平使得第一薄膜晶体管 T1截止， 但是由于电容器 C的存在， 第一节点 P1保持高电平， T3处于 导通状态， 同时第一时钟信号 CLK为高电平， 由于电容器 C的自举效应 ( Bootstrapping ), 第一节点 PI的电位继续升高， 第三薄膜晶体管 T3保 持导通， 第一节点 P1 的电位进一步拉高； 此时输出端 OUTPUT(n)输出 为高电平。
同时， 第二节点 P2处继续保持低电平， 响应于第二节点 P2处电压 信号的第六薄膜晶体管 T6和第七薄膜晶体管 T7保持截止状态， 从而保 证信号的稳定性输出。
第三阶段 S3: 第一时钟信号 CLK为低电平， 第二时钟信号 CLKB 为高电平，作为第 n级输入信号 INPUT(n)的上一级输出信号 OUTPUT(n-l) 为低电平， 作为第 n 级复位信号 RESET(n)的下一级输出信号 0UTPUT(n+l)为高电平； 复位信号为高电平使得第二薄膜晶体管 T2 导 通， 并向输出端提供第二电压信号 VSS, 使得输出端 OUTPUT(n)迅速降 为低电平。
同时， 输入信号为低电平使得第五薄膜晶体管 T5截止， 而第二时钟 信号 CLKB为高电平使得第四薄膜晶体管 T4导通， 第二节点 P2为高电 平， 响应于第二节点 P2处电压信号的第六薄膜晶体管 T6和第七薄膜晶 体管 T7导通， 由于第七薄膜晶体管 T7导通， 且第二电压信号 VSS为低 电平信号， 电容器 C进行放电； 由于第六薄膜晶体管 T6导通， 且第二 电压信号 VSS为低电平信号， 使得第一节点 P1迅速降为低电平。
第四阶段 S4: 第一时钟信号 CLK为高电平， 第二时钟信号 CLKB 为低电平， 作为第 n 级输入信号 INPUT(n)的上一级输出信号 OUTPUT(n-l)为低电平， 作为第 n级复位信号 RESET(n)的下一级输出信 号 OUTPUT(n+l)为低电平。 此时输入信号为低电平使得第一薄膜晶体管 Tl和第五薄膜晶体管 T5截止， 第一节点 PI保持低电平， 第三薄膜晶体 管 T3也处于截止状态；复位信号为低电平使得第二薄膜晶体管 T2截止， 输出端 OUTPUT(n)输出为低电平。
在第四阶段 S4中， 第二节点 P2处保持高电平， 响应于第二节点 P2 处电压信号的第六薄膜晶体管 T6和第七薄膜晶体管 T7导通， 消除由于 交流时钟信号的变化导致的干扰噪声， 保证输出信号的稳定性。
第五阶段 S5: 第一时钟信号 CLK为低电平， 第二时钟信号 CLKB 为高电平， 输入信号 INPUT(n)为低电平， 复位信号 RESET(n)为低电平。 此时输入信号为低电平使得第一薄膜晶体管 T1截止， 第一节点 P1保持 低电平， 复位信号为低电平使得第二薄膜晶体管 T2 截止， 输出端 OUTPUT(n)输出为低电平；
在第五阶段 S5中， 由于第二时钟信号 CLKB为高电平， 第四薄膜晶 体管 T4导通， 输入信号为低电平使得第五薄膜晶体管 T5截止， 使得第 二节点 P2处保持高电平， 响应于第二节点 P2处电压信号的第六薄膜晶 体管 T6 和第七薄膜晶体管 T7 导通， 继续对第一节点 P1 和输出端 OUTPUT(n)的噪声进行降噪处理， 消除由于交流时钟信号的变化导致的 干扰噪声， 将由噪声干扰引起的影响降至最低， 保证输出信号的稳定性。
按照本发明实施例， 提供一种阵列基板， 所述阵列基板包括： 基板、 形成于所述基板显示区域的有源阵列、 以及设置在所述基板周边区域的 上述的栅极驱动电路。
综上所述， 本发明实施例提供的一种移位寄存器单元、 栅极驱动电 路及阵列基板， 所述移位寄存器单元包括： 输入模块、 复位模块、 输出 模块、 下拉控制模块和下拉模块， 其中， 所述输入模块响应输入信号， 将第一电压信号通过第一节点提供给输出模块； 所述输出模块响应第一 节点的电压信号， 将第一时钟信号提供给输出端； 所述复位模块响应复 位信号， 将第二电压信号提供给输出端； 所述下拉控制模块响应第二时 钟信号， 将第二时钟信号提供给第二节点， 以及响应于输入信号， 将第 二电压信号提供给第二节点； 所述下拉模块响应第二节点的电压信号， 将第二电压信号提供给第一节点和输出端， 该移位寄存器单元通过使用 较少数目的薄膜晶体管， 实现移位寄存器单元的信号传输功能和降噪功 能， 消除由于交流时钟信号的变化导致的干扰噪声， 有效提高了移位寄 存器单元的稳定性； 同时， 所述移位寄存器单元中使用的薄膜晶体管相 对较少， 节省了布线空间， 有利于减小移位寄存器单元的尺寸， 从而可 以减小整个液晶显示器的体积。 离本发明的精神和范围。 这样， 倘若本发明的这些修改和变型属于本发 明权利要求及其等同技术的范围之内， 则本发明也意图包含这些改动和 变型在内。

Claims

权 利 要 求 书
1、 一种移位寄存器单元， 包括： 输入模块、 输出模块、 复位模块、 下拉控制模块和下拉模块， 其中，
所述输入模块响应输入信号， 将第一电压信号通过第一节点提供给 输出模块；
所述复位模块响应复位信号， 将第二电压信号提供给输出端； 所述输出模块响应第一节点的电压信号， 将第一时钟信号提供给输 出端；
所述下拉控制模块响应第二时钟信号， 将第二时钟信号提供给第二 节点； 以及响应于输入信号， 将第二电压信号提供给第二节点；
所述下拉模块响应第二节点的电压信号， 将第二电压信号提供给第 一节点和输出端。
2、 如权利要求 1所述移位寄存器单元， 其中， 所述输入模块包括： 第一薄膜晶体管， 其栅极连接所述移位寄存器单元的输入端， 漏极 连接第一电压信号输入端， 源极连接第一节点。
3、 如权利要求 1所述移位寄存器单元， 其中， 所述复位模块包括： 第二薄膜晶体管， 其栅极连接复位信号输入端， 漏极连接输出端， 源极连接第二电压信号输入端。
4、 如权利要求 1所述移位寄存器单元， 其中， 所述输出模块包括： 第三薄膜晶体管， 其栅极连接第一节点， 漏极连接第一时钟信号输 入端， 源极连接输出端；
电容器， 连接在第一节点和输出端之间。
5、 如权利要求 1所述移位寄存器单元， 其中， 所述下拉控制模块包 括：
第四薄膜晶体管， 其栅极和漏极同时连接第二时钟信号输入端， 源 极连接第二节点；
第五薄膜晶体管， 其栅极连接所述移位寄存器单元的输入端， 漏极 连接第二节点， 源极连接第二电压信号输入端。
6、 如权利要求 1所述移位寄存器单元， 其中， 所述下拉模块包括： 第六薄膜晶体管， 其栅极连接第二节点， 漏极连接第一节点， 源极 连接第二电压信号输入端；
第七薄膜晶体管， 其栅极连接第二节点， 漏极连接输出端， 源极连 接第二电压信号输入端。
7、 如权利要求 1~6任一权利要求所述移位寄存器单元， 其中， 所有 薄膜晶体管均为 N型薄膜晶体管。
8、 如权利要求 7所述移位寄存器单元， 其中， 所述薄膜晶体管均为 多晶硅薄膜晶体管， 或者均为非晶硅薄膜晶体管， 或者均为氧化物薄膜 晶体管。
9、 一种栅极驱动电路， 包括级联的各级移位寄存器单元， 其中， 第 一级移位寄存器单元的输入端连接起始信号端， 第一级移位寄存器单元 的复位信号输入端连接第二级移位寄存器单元的输出端； 最后一级移位 寄存器单元的输入端连接前一级移位寄存器单元的输出端， 最后一级移 位寄存器单元的复位信号输入端连接起始信号端；
除第一级和最后一级移位寄存器单元外， 其余各级移位寄存器单元 的输入端连接上一级移位寄存器单元的输出端， 复位信号输入端连接下 一级移位寄存器单元的输出端；
其中， 所有级联的移位寄存器单元均为如权利要求 1~8任一权利要 求所述的移位寄存器单元。
10、 一种阵列基板， 包括： 基板、 形成于所述基板显示区域的有源 阵列、 以及设置在所述基板周边区域的如权利要求 9所述的栅极驱动电 路。
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