TWI462475B - 雙向移位暫存器及其驅動方法 - Google Patents

Description

雙向移位暫存器及其驅動方法

本發明是有關於一種移位暫存器，且特別是有關於一種雙向移位暫存器及其驅動方法。

在目前液晶顯示器的製程中，有部分的廠商透過閘極驅動電路基板(Gate driver On Array，GOA)的技術製作移位暫存器，來減少顯示器面板對於大量驅動IC的材料依賴性，藉以符合輕薄短小的設計趨勢。

在所述的閘極驅動電路基板中所使用的薄膜電晶體(簡稱TFT)又可以分為幾種不同的製程，而不同製程的TFT具有各自優缺點，舉例來說，非晶矽薄膜電晶體(簡稱α-Si TFT)的均勻性雖佳，但是α-Si TFT的電子移動率較差，若要使用α-Si TFT製作移位暫存器，所需的電路佈局面積較大。另外，由於非晶氧化銦鎵鋅薄膜電晶體(簡稱IGZO TFT)具有較高的電子移動率，近來也成為閘極驅動電路基板所使用的製程之一。然而當閘極驅動電路基板使用所述的α-Si TFT或IGZO TFT作為電路組成元件時，面臨了幾個問題。

舉例來說，當閘極驅動電路基板處於關閉(off)狀態時，其通常是以0伏特當作TFT的關閉電壓，但是有時會因為α-Si TFT或IGZO TFT的元件特性導致所述的關閉電壓產生飄移而造成漏電流偏高與漣波(Ripple)的問題，嚴重時還可能導致所述的移位暫存器發生輸出失效的問題。另外，當閘極驅動電路基板處於導通(on)狀態時，其部分的TFT因產生漏電情形而降低陣列基板驅動電路的充電能力，雖可透過增加穩壓電路來改善所述的漏電情形與漣波問題，但所述的穩壓電路亦會增加電路佈局的面積並提高成本，不符合目前的設計趨勢。

本發明提出一種雙向移位暫存器及其驅動方法，透過對稱的電路架構與訊號控制時序，使移位暫存器可雙向操作，並使輸出緩衝級操作在逆偏狀態，以阻隔漏電路徑並縮小電路佈局的面積，進而提升雙向移位暫存器的穩定性。

因此，本發明的雙向移位暫存器包括有第一暫存器電路與第二暫存器電路。所述的第一暫存器電路包括有第一暫存器級與第一輸出緩衝級。所述的第一暫存器級具有第一端、第二端與輸出端，而第一暫存器級的第一端電性耦接於前一個雙向移位暫存器的第二暫存器級的輸出端，而第一暫存器級的第二端電性耦接於第二暫存器級的輸出端。所述的第一暫存器級接收第一控制訊號、第二控制訊號與末級時脈訊號，且第一暫存器級還電性耦接於第三電壓源。所述的第一輸出緩衝級電性耦接於第一暫存器級。所述的第一輸出緩衝級具有第一端、第二端以及n個掃瞄訊號輸出端，而第一輸出緩衝級的第一端電性耦接於第一暫存器級的第一端，而第一輸出緩衝級的第二端電性耦接於第一暫存器級的第二端，且第一輸出緩衝級分別電性耦接於第二電壓源以及第一電壓源。

所述的第二暫存器電路包括有第二暫存器級與第二輸出緩衝級。所述的第二暫存器級具有第一端、第二端與輸出端，而第二暫存器級的第一端電性耦接於第一暫存器級的輸出端，而第二暫存器級的第二端電性耦接於次一個雙向移位暫存器的第一暫存器級的輸出端。所述的第二暫存器級接收第一控制訊號、第二控制訊號與互補末級時脈訊號，且第二暫存器級還電性耦接於所述的第三電壓源。所述的第二輸出緩衝級電性耦接於第二暫存器級，而第二輸出緩衝級具有第一端、第二端以及n個掃瞄訊號輸出端，而第二輸出緩衝級的第一端電性耦接於第二暫存器級的第一端，而第二輸出緩衝級的第二端電性耦接於第二暫存器級的第二端以及次一個雙向移位暫存器的第一暫存器級的輸出端，且第二輸出緩衝級分別電性耦接於所述的第二電壓源以及第一電壓源，其中所述的第一暫存器電路與第二暫存器電路分別使用n+1條時脈訊號線，且n為正整數。

另外，本發明的雙向移位暫存器的驅動方法，用以驅動複數個雙向移位暫存器，而每一個雙向移位暫存器包括有第一暫存器電路與第二暫存器電路，其驅動方法包括有下列步驟：首先，提供第一電壓源、第二電壓源、第三電壓源、第一控制訊號與第二控制訊號；接著，將第一暫存器電路劃分為第一暫存器級與具有n個掃瞄訊號輸出端的第一輸出緩衝級，以及將第二暫存器電路劃分為第二暫存器級與具有n個掃瞄訊號輸出端的第二輸出緩衝級；以及電性耦接第一暫存器級的第一端於前一個雙向移位暫存器的第二暫存器級的輸出端、第一暫存器級的第二端於第二暫存器級的輸出端、第一暫存器級於所述的第三電壓源，並使第一暫存器級接收所述的第一控制訊號、所述的第二控制訊號與互補第n個時脈訊號，電性耦接第一輸出緩衝級的第一端於第一暫存器級的第一端、第一輸出緩衝級的第二端於第一暫存器級的第二端、第一輸出緩衝級於所述的第二電壓源與第一電壓源、第二暫存器級的第一端於第一暫存器級的輸出端、第二暫存器級的第二端於次一個雙向移位暫存器的第一暫存器級的輸出端、第二暫存器級於所述的第三電壓源，並使第二暫存器級接收所述的第一控制訊號、所述的第二控制訊號與第n個時脈訊號，電性耦接第二輸出緩衝級的第一端於第二暫存器級的第一端、第二輸出緩衝級的第二端於第二暫存器級的第二端、第二輸出緩衝級於所述的第二電壓源與第一電壓源，其中所述的第一暫存器電路與第二暫存器電路分別使用n+1條時脈訊號線，且n為正整數。

綜上所述，本發明的雙向移位暫存器及其驅動方法，透過對稱的電路架構與訊號控制時序，使移位暫存器可雙向操作。另外，暫存器級使用1條時脈訊號線可有效節省電力消耗並縮小電路佈局的面積，並使輸出緩衝級操作在逆偏狀態，以阻隔漏電路徑，進而提升雙向移位暫存器的穩定性。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

請參照圖1A與圖1B，圖1A為本發明第一實施例的第一暫存器電路的電路方塊圖，而圖1B為本發明第一實施例的第二暫存器電路的電路方塊圖。本發明第一實施例中的雙向移位暫存器包括有第一暫存器電路10與第二暫存器電路20。另外，雙向移位暫存器可採用非晶矽薄膜電晶體或非晶氧化銦鎵鋅薄膜電晶體的製程。

如圖1A所示，本發明第一實施例的第一暫存器電路10包括有第一暫存器級12與第一輸出緩衝級14。

第一暫存器級12具有第一端、第二端與輸出端。第一暫存器級12的第一端電性耦接於前一個雙向移位暫存器的第二暫存器級的輸出端(圖1A中以K[N-1]標示)。第一暫存器級12的第二端電性耦接於第二暫存器級22(如圖1B所示)的輸出端(圖1A與圖1B中以K[N+2n-1]標示)。第一暫存器級12接收第一控制訊號Bi、第二控制訊號XBi與末級時脈訊號CCkn，其中第二控制訊號XBi為第一控制訊號Bi的互補訊號，而第一暫存器級12還電性耦接於第三電壓源Vss3。附帶一提，末級時脈訊號CCKn與第n個時脈訊號CKn的相位一樣，但是低邏輯位準是不同，舉例來說，末級時脈訊號CCKn的低邏輯位準相當於第三電壓源Vss3的位準，而第n個時脈訊號CKn的低邏輯位準相當於第一電壓源Vss1的位準。

更具體的說，第一暫存器級12包括有電晶體M1~M7、二極體D1與電容器C1。所述的電晶體M1~M7可例如是N-type的電晶體，但不以此為限。電晶體M1具有汲極、閘極與源極。電晶體M1的閘極電性耦接於第二暫存器級22的輸出端K[N+2n-1]，而電晶體M1的源極接收所述的第二控制訊號XBi。電晶體M2具有汲極、閘極與源極。電晶體M2的閘極電性耦接於電晶體M1的汲極，而電晶體M2的源極電性耦接於所述的第三電壓源Vss3。電晶體M3具有汲極、閘極與源極。電晶體M3的汲極電性耦接於電晶體M1的汲極，而電晶體M3的閘極電性耦接於電晶體M2的汲極。電晶體M4具有汲極、閘極與源極。電晶體M4的汲極接收第一控制訊號Bi，而電晶體M4的閘極電性耦接於前一個雙向移位暫存器的第二暫存器級的輸出端K[N-1]，電晶體M4的源極電性耦接於電晶體M1的汲極。

電晶體M5具有汲極、閘極與源極。電晶體M5的汲極電性耦接於電晶體M3的源極，電晶體M5的閘極電性耦接於電晶體M2的汲極，電晶體M5的源極電性耦接於所述的第三電壓源Vss3。電晶體M6具有汲極、閘極與源極。電晶體M6的汲極接收所述的末級時脈訊號CCKn，電晶體M6的閘極電性耦接於電晶體M3的汲極，而電晶體M6的源極分別電性耦接於電晶體M5的汲極、第一暫存器級12的輸出端以及第二暫存器級22的第一端K[N+n-1]。二極體D1具有正端與負端。二極體D1的正端接收第一電壓VGH，而二極體D1的負端電性耦接於電晶體M3的閘極。電容器C1具有第一端與第二端。電容器C1的第一端電性耦接於電晶體M6的源極，電容器C1的第二端電性耦接於電晶體M3的汲極。在本發明的另一個實施方式中，電容器C1亦可省略。另外，第一暫存器級12只使用1條時脈訊號線接收時脈訊號，藉此可縮小電路佈局的面積。

第一輸出緩衝級14電性耦接於第一暫存器級12。第一輸出緩衝級12分別接收第一控制訊號Bi、第二控制訊號XBi以及第1,2,...至n個時脈訊號Ck1,Ck2,...Ckn。第一輸出緩衝級14具有第一端、第二端以及n個掃瞄訊號輸出端。第一輸出緩衝級14的第一端電性耦接於前一個雙向移位暫存器的第二暫存器級的輸出端K[N-1](也可以電性耦接於第一暫存器級12的第一端)，第一輸出緩衝級14的第二端電性耦接於第二暫存器級22的輸出端K[N+2n-1](也可以電性耦接於第一暫存器級12的第二端)。另外，第一輸出緩衝級14分別電性耦接於第二電壓源Vss2以及第一電壓源Vss1。所述的第一電壓源Vss1的位準大於第二電壓源Vss2，而第二電壓源Vss2的位準大於第三電壓源Vss3的位準，而第三電壓源Vss3的位準大於第一電壓VGH的位準。

更具體的說，第一輸出緩衝級14包括有電晶體M22、電晶體M33、電晶體M44、複數個電晶體M66與複數個電晶體M77。所述的電晶體M22、電晶體M33、電晶體M44、複數個電晶體M66與複數個電晶體M77可例如是N-type的電晶體，但不以此為限。電晶體M22具有汲極、閘極與源極。電晶體M22的閘極電性耦接於第二暫存器級22的輸出端K[N+2n-1](也可以電性耦接於第一暫存器級12的第二端)，電晶體M22的源極接收第二控制訊號XBi。電晶體M33具有汲極、閘極與源極。電晶體M33的汲極電性耦接於電晶體M22的汲極，電晶體M33的閘極電性耦接於第一暫存器級12的電晶體M5的閘極，電晶體M33的源極電性耦接於所述的第二電壓源Vss2。電晶體M44具有汲極、閘極與源極。電晶體M44的汲極接收第一控制訊號Bi，電晶體M44的閘極電性耦接於前一個雙向移位暫存器的第二暫存器級的輸出端K[N-1](也可以電性耦接於第一暫存器級12的第一端)，電晶體M44的源極電性耦接於電晶體M33的汲極。

如上所述，每一個掃瞄訊號輸出端的輸出訊號由電晶體M66與電晶體M77所控制，換言之，每一個掃瞄訊號輸出端包括有電晶體M66與電晶體M77所構成。每一個電晶體M66的閘極電性耦接於電晶體M33的閘極，每一個電晶體M66的源極電性耦接於所述的第一電壓源Vss1，每一個電晶體M77的汲極分別一對一接收第1,2...n個時脈訊號(即CK1,CK2,...CKn)，每一個電晶體M77的閘極電性耦接於電晶體M44的源極，每一個電晶體M77的源極電性耦接於每一個電晶體M66的汲極。所述的第1,2,...至n個時脈訊號(CK1,CK2,...CKn)的脈波寬度與第一輸出緩衝級14的級數成正比。另外，接收第1個時脈訊號CK1的電晶體M77的源極電性耦接於輸出端G[N]，而接收第2個時脈訊號CK2的電晶體M77的源極電性耦接於輸出端G[N+1]，依此類推，而接收第n個時脈訊號CKn的電晶體M77的源極電性耦接於輸出端G[N+n-1]。

接下來，如圖1B所示，本發明第一實施例的第二暫存器電路20包括有第二暫存器級22與第二輸出緩衝級24。第二暫存器級22具有第一端、第二端與輸出端。第二暫存器級22的第一端電性耦接於第一暫存器級12的輸出端(圖1B中以K[N+n-1]標示)。第二暫存器級22的第二端電性耦接於次一個雙向移位暫存器的第一暫存器級的輸出端(圖1B中以K[N+3n-1]標示)。第二暫存器級22的輸出端電性耦接於第一暫存器級12的第二端以及次一個雙向移位暫存器的第一暫存器級的第一端(圖中未示)。第二暫存器級22接收第一控制訊號Bi、第二控制訊號XBi與互補末級時脈訊號XCCkn，而第二暫存器級22還電性耦接於所述的第三電壓源Vss3。

更具體的說，第二暫存器級22包括有電晶體M7~M12、二極體D2與電容器C2。所述的電晶體M7~M12可例如是N-type的電晶體，但不以此為限。電晶體M7具有汲極、閘極與源極。電晶體M7的閘極電性耦接於次一個雙向移位暫存器的第一暫存器級的輸出端K[N+3n-1]，而電晶體M7的源極接收所述的第二控制訊號XBi。電晶體M8具有汲極、閘極與源極。電晶體M8的閘極電性耦接於電晶體M7的汲極，而電晶體M8的源極電性耦接於所述的第三電壓源Vss3。電晶體M9具有汲極、閘極與源極。電晶體M9的汲極電性耦接於電晶體M7的汲極，而電晶體M9的閘極電性耦接於電晶體M8的汲極。電晶體M10具有汲極、閘極與源極。電晶體M10的汲極接收第一控制訊號Bi，而電晶體M10的閘極電性耦接於第一暫存器級12的輸出端K[N+n-1]，電晶體M10的源極電性耦接於電晶體M7的汲極。

電晶體M11具有汲極、閘極與源極。電晶體M11的汲極電性耦接於電晶體M9的源極，電晶體M11的閘極電性耦接於電晶體M8的汲極，電晶體M11的源極電性耦接於所述的第三電壓源Vss3。電晶體M12具有汲極、閘極與源極。電晶體M12的汲極接收所述的互補末級時脈訊號XCCKn，電晶體M12的閘極電性耦接於電晶體M9的汲極，而電晶體M12的源極分別電性耦接於電晶體M11的汲極以及第N+2n-1個暫存器。二極體D2具有正端與負端。二極體D2的正端接收所述的第一電壓VGH，而二極體D2的負端電性耦接於電晶體M9的閘極。電容器C2具有第一端與第二端。電容器C2的第一端電性耦接於電晶體M12的源極，電容器C2的第二端電性耦接於電晶體M9的汲極。在本發明的另一個實施方式中，電容器C2亦可省略。另外，第二暫存器級22只使用1條時脈訊號線接收時脈訊號，藉此可稍微縮小電路佈局的面積。

第二輸出緩衝級24電性耦接於第二暫存器級22。第二輸出緩衝級22分別接收第一控制訊號Bi、第二控制訊號XBi以及互補第1,2,...至n個時脈訊號XCk1,XCk2,...XCkn。第二輸出緩衝級24具有第一端、第二端以及n個掃瞄訊號輸出端。第二輸出緩衝級24的第一端電性耦接於第一暫存器級12的輸出端K[N+n-1](也可以電性耦接於第二暫存器級22的第一端)，第二輸出緩衝級24的第二端電性耦接於次一個雙向移位暫存器的第一暫存器級的輸出端K[N+3n-1](也可以電性耦接於第二暫存器級22的第二端)。另外，第二輸出緩衝級24分別電性耦接於所述的第二電壓源Vss2以及第一電壓源Vss1。

更具體的說，第二輸出緩衝級24包括有電晶體M24、電晶體M35、電晶體M46、複數個電晶體M68與複數個電晶體M79。所述的電晶體M24、電晶體M35、電晶體M46、複數個電晶體M68與複數個電晶體M79可例如是N-type的電晶體，但不以此為限。電晶體M24具有汲極、閘極與源極。電晶體M24的閘極電性耦接於次一個雙向移位暫存器的第一暫存器級的輸出端K[N+3n-1](也可以電性耦接於第二暫存器級22的第二端)，電晶體M24的源極接收第二控制訊號XBi。電晶體M35具有汲極、閘極與源極。電晶體M35的汲極電性耦接於電晶體M24的汲極，電晶體M35的閘極電性耦接於第二暫存器級22的電晶體M11的閘極，電晶體M35的源極電性耦接於所述的第二電壓源Vss2。電晶體M46具有汲極、閘極與源極。電晶體M46的汲極接收第一控制訊號Bi，電晶體M46的閘極電性耦接於第一暫存器級12輸出端K[N+n-1]，電晶體M46的源極電性耦接於電晶體M35的汲極。

如上所述，每一個掃瞄訊號輸出端的輸出訊號由電晶體M68與電晶體M79所控制，換言之，每一個掃瞄訊號輸出端包括有電晶體M68與電晶體M79所構成。每一個電晶體M68的閘極電性耦接於電晶體M35的閘極，每一個電晶體M68的源極電性耦接於所述的第一電壓源Vss1，每一個電晶體M79的汲極分別一對一接收互補第1,2...n個時脈訊號(即XCK1,XCK2,...XCKn)，每一個電晶體M79的閘極電性耦接於電晶體M46的源極，每一個電晶體M79的源極電性耦接於每一個電晶體M68的汲極。所述的互補第1,2,...至n個時脈訊號(XCK1,XCK2,...XCKn)的脈波寬度與第二輸出緩衝級24的級數成正比。另外，接收互補第1個時脈訊號XCK1的電晶體M79的源極電性耦接於輸出端G[N+n]，而接收互補第2個時脈訊號XCK2的電晶體M79的源極電性耦接於輸出端G[N+n+1]，依此類推，而接收互補第n個時脈訊號XCKn的電晶體M79的源極電性耦接於輸出端G[N+2n-1]。

以下先大致說明本發明第一實施例的特點，當第一輸出緩衝級14處於關閉狀態時，可使電晶體M22、M44與M77為逆偏的狀態。同樣的，當第二輸出緩衝級24處於關閉狀態時，可使電晶體M24、M46與M79為逆偏的狀態，藉以改善習知技術中所述漏電的問題，並且可抵抗雜訊干擾，進而縮小所需使用的穩壓元件的尺寸。接著，當第一輸出緩衝級14處於導通狀態時，可鎖住電晶體M22、M33與M66的漏電路徑。同樣的，當第二輸出緩衝級24處於導通狀態時，可鎖住電晶體M24、M35與M68的漏電路徑，以提升雙向移位暫存器的穩定性並節省電力消耗。

接下來，請一併參照圖1A、圖1B與圖2，圖2為本發明第一實施例的驅動方法的步驟流程圖。如圖2所示，首先，在步驟S201中，提供第一電壓源Vss1、第二電壓源Vss2、第三電壓源Vss3、第一控制訊號Bi、第二控制訊號XBi。所述的第一電壓源Vss1的位準大於第二電壓源Vss2，而第二電壓源Vss2的位準大於第三電壓源Vss3的位準。所述的第二控制訊號XBi為第一控制訊號Bi的互補訊號。

接著，在步驟S203中，將第一暫存器電路10劃分為第一暫存器級12與具有n個掃瞄訊號輸出端的第一輸出緩衝級14，以及將第二暫存器電路20劃分為第二暫存器級22與具有n個掃瞄訊號輸出端的第二輸出緩衝級24。其中第一輸出緩衝級14還接收第一控制訊號Bi、第二控制訊號XBi以及第1,2,...至n個時脈訊號(Ck1,Ck2,...Ckn)，而第二輸出緩衝級24還接收第一控制訊號Bi、第二控制訊號XBi以及互補第1,2,...至n個時脈訊號(XCk1,XCk2,...XCkn)。此外，第1,2,...至n個時脈訊號(Ck1,Ck2,...Ckn)的脈波寬度與第一輸出緩衝級14的級數成正比，而互補第1,2,...至n個時脈訊號(XCk1,XCk2,...XCkn)的脈波寬度與第二輸出緩衝級24的級數成正比。

然後，在步驟S205中，電性耦接第一暫存器級12與第二暫存器級22於前一個雙向移位暫存器的第二暫存器級的第二端、次一個雙向移位暫存器的第一暫存器級的第一端與第三電壓源Vss3，並使第一暫存器級12與第二暫存器級22分別接收第一控制訊號Bi、第二控制訊號XBi、末級時脈訊號CCKn、互補末級時脈訊號XCCKn，電性耦接第一輸出緩衝級14與第二輸出緩衝級16於第二電壓源Vss2與第一電壓源Vss1。更具體的說，電性耦接第一暫存器級12的第一端於前一個雙向移位暫存器的第二暫存器級的輸出端K[N-1]、第一暫存器級12的第二端於第二暫存器級22的輸出端K[N+2n-1]、第一暫存器級12於所述的第三電壓源Vss3，並使第一暫存器級12接收第一控制訊號Bi、第二控制訊號XBi與末級時脈訊號CCKn，電性耦接第一輸出緩衝級14的第一端於前一個雙向移位暫存器的第二暫存器級的輸出端K[N-1](也可以電性耦接於第一暫存器級12的第一端)、第一輸出緩衝級14的第二端於第二暫存器級22的輸出端K[N+2n-1](也可以電性耦接於第一暫存器級12的第二端)、第一輸出緩衝級14於第二電壓源Vss2與第一電壓源Vss1、第二暫存器級22的第一端於第一暫存器級12的輸出端K[N+n-1]、第二暫存器級24的第二端於次一個雙向移位暫存器的第一暫存器級的輸出端K[N+3n-1]、第二暫存器級24於第三電壓源Vss3，並使第二暫存器級24接收第一控制訊號Bi、第二控制訊號XBi與互補末級時脈訊號XCCKn，電性耦接第二輸出緩衝級24的第一端於第一暫存器級12的輸出端K[N+n-1](也可以電性耦接於第二暫存器級22的第一端)、第二輸出緩衝級24的第二端於次一個雙向移位暫存器的第一暫存器級的輸出端K[N+3n-1](也可以電性耦接於第二暫存器級22的第二端)、第二輸出緩衝級24於第二電壓源Vss2與第一電壓源Vss1。另外，第一暫存器電路10與第二暫存器電路20分別使用n+1條時脈訊號線，且所述的N與n為正整數。

請參照圖3A與圖3B，圖3A繪示為本發明第二實施例的第一暫存器電路的電路方塊圖，而圖3B繪示為本發明第二實施例的第二暫存器電路的電路方塊圖。第二實施例的電路架構相似於第一實施例，差別在於第二實施例的輸出緩衝級為3級，也就是說n為3，其餘電路連接關係以下不再贅述。如圖3A所示，第一暫存器電路30使用3組時脈訊號即可提供3個掃瞄訊號，相較於習知技術需使用6組時脈訊號才能提供3個掃瞄訊號的方式更縮小電路佈局的面積，以及節省電力消耗。同樣的，在本發明另一個實施方式中，第一暫存器電路30可使用6組時脈訊號來提供12個掃瞄訊號，亦較優於習知技術。

除此之外，本發明第二實施例的第一暫存器級32只使用1條時脈訊號線，相較於習知技術(同樣是3級輸出)需使用2條訊號線，因此，若是以6級輸出為例(可先參照圖6A至圖6B)，則本發明實施例可節省4條時脈訊號線。接下來，當第一輸出緩衝級34處於關閉狀態時，可使電晶體M22、M44與M77為逆偏的狀態。同樣的，當第二輸出緩衝級44處於關閉狀態時，可使電晶體M24、M46與M79為逆偏的狀態，藉以改善習知技術中所述漏電的問題，並且可抵抗雜訊干擾，進而縮小所需使用的穩壓元件的尺寸。接著，當第一輸出緩衝級34處於導通狀態時，可鎖住電晶體M22、M33與M66的漏電路徑。同樣的，當第二輸出緩衝級44處於導通狀態時，可鎖住電晶體M24、M35與M68的漏電路徑，以提升雙向移位暫存器的穩定性並節省電力消耗。

此外，由於第一暫存器電路30與第二暫存器電路40所連接負載屬於輕負載的類型，因此可大幅縮小第一暫存器電路30與第二暫存器電路40的電路佈局面積，符合目前輕薄短小的設計趨勢。藉由上下級完全對稱的電路架構，並搭配雙向訊號(即第一控制訊號Bi、第二控制訊號XBi、末級時脈訊號、互補末級時脈訊號、時脈訊號與互補時脈訊號)可使雙向移位暫存器在順向掃瞄與逆向掃瞄時皆可操作。

請參照圖4A與圖4B，圖4A為本發明第二實施例的第一暫存器級的部分節點的訊號波形示意圖，而圖4B為本發明第二實施例的第二暫存器級的部分節點的訊號波形示意圖。如圖4A所示，上方的訊號波形分別對應於第一暫存器級32的輸出端K[N-1]、節點B1[N]與輸出端K[N+2]，其中節點B1[N]的訊號波形的總脈波寬度為6H，而所述H為單位脈波寬度，此外，第1個時脈訊號CK1、第2個時脈訊號CK2、第3個時脈訊號CK3與末級時脈訊號CCK3的總脈波寬度分別為3H(圖中未示)。如圖4B所示，節點B2[N]與節點B2[N+3]的訊號波形的總脈波寬度為6H，此外，互補第1個時脈訊號XCK1、互補第2個時脈訊號XCK2、互補第3個時脈訊號XCK3與互補末級時脈訊號XCCK3的總脈波寬度分別為3H(圖中未示)。當雙向訊號關掉時，節點B2[N]與節點B2[N+3]的位準相當於第二電壓源Vss2的位準，節點K[N-1]與節點K[N+2]的位準相當於第三電壓源Vss3的位準，而輸出端G[N+2]與輸出端G[N+5]的位準相當於第一電壓源Vss1的位準。

請參照圖5A至圖5D，圖5A為本發明第三實施例的第一暫存器級的電路示意圖，而圖5B為本發明第三實施例的第一輸出緩衝級的電路示意圖，其中圖5A與圖5B以節點F1作連接。另外，圖5C為本發明第三實施例的第二暫存器級的電路示意圖，而圖5D為本發明第三實施例的第二輸出緩衝級的電路示意圖，其中圖5C與圖5D以節點F2作連接。第三實施例的電路架構相似於第二實施例，差別在於第三實施例的輸出緩衝級為4級，也就是說n為4，其餘電路連接關係以下不再贅述。

接下來，請參照圖6A至圖6D，圖6A為本發明第四實施例的第一暫存器級的電路示意圖，而圖6B為本發明第四實施例的第一輸出緩衝級的電路示意圖，其中圖6A與圖6B以節點F3作連接。另外，圖6C為本發明第四實施例的第二暫存器級的電路示意圖，而圖6D為本發明第四實施例的第二輸出緩衝級的電路示意圖，其中圖6C與圖6D以節點F4作連接。第四實施例的電路架構相似於第三實施例，差別在於第四實施例的輸出緩衝級為6級，也就是說n為6，其餘電路連接關係以下不再贅述。

請參照圖7，繪示為本發明第四實施例的時脈訊號的時序圖。如圖7所示，第1個時脈訊號CK1的總脈波寬度為6H，並且第1個時脈訊號CK1領先第2個時脈訊號CK2一個波寬度的時間，所述的第2個時脈訊號CK2的總脈波寬度亦為6H。依此類推，第3個時脈訊號CK3、第4個時脈訊號CK4、第5個時脈訊號CK5與第6個時脈訊號CK6、的總脈波寬度分別為6H。另外，互補第1個時脈訊號XCK1為第1個時脈訊號CK1的反向訊號，而互補第2個時脈訊號XCK2為第2個時脈訊號CK2的反向訊號，依此類推。所述的第1個時脈訊號CK1至互補第6個時脈訊號XCK6的低邏輯位準相當於第一電壓源Vss1的位準。

附帶一提，末級時脈訊號CCK6與第6個時脈訊號CK6的相位一樣，但是低邏輯位準是不同，舉例來說，末級時脈訊號CCK6的低邏輯位準相當於第三電壓源Vss3的位準，而第6個時脈訊號CK6的低邏輯位準相當於第一電壓源Vss1的位準。另外，互補末級時脈訊號XCCK6為末級時脈訊號CCK6的反向訊號，藉以形成對稱的訊號控制時序。

接下來，請參照圖8，圖8為本發明第四實施例的多個雙向移位暫存器的連接示意圖。如圖8所示，雙向移位暫存器100包括有第一暫存器級162、第一輸出緩衝級164、第二暫存器級166與第二輸出緩衝級168，而雙向移位暫存器200包括有第一暫存器級262、第一輸出緩衝級264、第二暫存器級266與第二輸出緩衝級268，第N個雙向移位暫存器900包括有第一暫存器級962、第一輸出緩衝級964、第二暫存器級966與第二輸出緩衝級968，依此類推。

雙向移位暫存器100的第一暫存器級162的第一端與第一輸出緩衝級164的第一端接收時脈訊號Vst，而第一暫存器級162的第二端與第一輸出緩衝級164的第二端電性耦接於第二暫存器級166的輸出端。

雙向移位暫存器100的第二暫存器級166的第一端與第二輸出緩衝級168的第一端電性耦接於第一暫存器級162的輸出端，而第二暫存器級166的第二端與第二輸出緩衝級168的第二端電性耦接於雙向移位暫存器200的第一暫存器級262的輸出端。

接下來，雙向移位暫存器200的第一暫存器級262的第一端與第一輸出緩衝級264的第一端電性耦接於第二暫存器級166的第二端以及雙向移位暫存器100的第二暫存器級166的輸出端，而第一暫存器級262的第二端與第一輸出緩衝級264的第二端電性耦接於第二暫存器級266的輸出端。

雙向移位暫存器200的第二暫存器級266的第一端與第二輸出緩衝級268的第一端電性耦接於第一暫存器級262的輸出端，而第二暫存器級266的第二端與第二輸出緩衝級268的第二端電性耦接於次一個雙向移位暫存器的第一暫存器級的輸出端，依此類推，由雙向移位暫存器100串接至第N個雙向移位暫存器900，藉以形成對稱的電路架構。

綜上所述，本發明的雙向移位暫存器及其驅動方法，透過對稱的電路架構與訊號控制時序，使移位暫存器可雙向操作。另外，暫存器級使用1條時脈訊號線可有效節省電力消耗並縮小電路佈局的面積，並使輸出緩衝級操作在逆偏狀態，以阻隔漏電路徑，進而提升雙向移位暫存器的穩定性。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．第一暫存器電路

12．．．第一暫存器級

14．．．第一輸出緩衝級

20．．．第二暫存器電路

22．．．第二暫存器級

24．．．第二輸出緩衝級

30．．．第一暫存器電路

32．．．第一暫存器級

34．．．第一輸出緩衝級

40．．．第二暫存器電路

42．．．第二暫存器級

44．．．第二輸出緩衝級

100．．．雙向移位暫存器

162．．．第一暫存器級

164．．．第一輸出緩衝級

166．．．第二暫存器級

168．．．第二輸出緩衝級

200．．．雙向移位暫存器

262．．．第一暫存器級

264．．．第一輸出緩衝級

266．．．第二暫存器級

268．．．第二輸出緩衝級

900．．．第N個雙向移位暫存器

962．．．第一暫存器級

964．．．第一輸出緩衝級

966．．．第二暫存器級

968．．．第二輸出緩衝級

B1[N]．．．節點

B1[N+3]．．．節點

B2[N]．．．節點

B2[N+3]．．．節點

Bi．．．第一控制訊號

C1．．．電容器

C2．．．電容器

CK1．．．第1個時脈訊號

CK2．．．第2個時脈訊號

CK3．．．第3個時脈訊號

CK4．．．第4個時脈訊號

CK5．．．第5個時脈訊號

CK6．．．第6個時脈訊號

CKn．．．第n個時脈訊號

CCK3．．．末級時脈訊號

CCK4．．．末級時脈訊號

CCK6．．．末級時脈訊號

CCKn．．．末級時脈訊號

D1．．．二極體

D2．．．二極體

F1．．．節點

F2．．．節點

F3．．．節點

F4．．．節點

G[N]．．．輸出端

G[N+1]．．．輸出端

G[N+2]．．．輸出端

G[N+3]．．．輸出端

G[N+4]．．．輸出端

G[N+5]．．．輸出端

G[N+6]．．．輸出端

G[N+7]．．．輸出端

G[N+8]．．．輸出端

G[N+9]．．．輸出端

G[N+10]．．．輸出端

G[N+11]．．．輸出端

G[N+n]．．．輸出端

G[N+n-1]．．．輸出端

G[N+n+1]．．．輸出端

G[N+2n-1]．．．輸出端

H．．．單位脈波寬度

K[N]．．．連接端

K[N-1]．．．第二暫存器級的輸出端

K[N+1]．．．連接端

K[N+2]．．．連接端

K[N+3]．．．連接端

K[N+5]．．．連接端

K[N+7]．．．連接端

K[N+8]．．．連接端

K[N+11]．．．連接端

K[N+17]．．．連接端

K[N+n]．．．連接端

K[N+n-1]．．．第一暫存器級的輸出端

K[N+2n-1]．．．第二暫存器級的輸出端

K[N+3n-1]．．．第一暫存器級的輸出端

M1~M12．．．電晶體

M22．．．電晶體

M24．．．電晶體

M33．．．電晶體

M35．．．電晶體

M66．．．電晶體

M68．．．電晶體

M77．．．電晶體

M79．．．電晶體

VGH．．．第一電壓

Vss1．．．第一電壓源

Vss2．．．第二電壓源

Vss3．．．第三電壓源

Vst．．．時脈訊號

Vend．．．時脈訊號

XBi．．．第二控制訊號

XCK1．．．互補第1個時脈訊號

XCK2．．．互補第2個時脈訊號

XCK3．．．互補第3個時脈訊號

XCK4．．．互補第4個時脈訊號

XCK5．．．互補第5個時脈訊號

XCK6．．．互補第6個時脈訊號

XCKn．．．互補第n個時脈訊號

XCCkn．．．互補末級時脈訊號

XCCK3．．．互補末級時脈訊號

XCCK4．．．互補末級時脈訊號

XCCK6．．．互補末級時脈訊號

S201~S205．．．方法步驟說明

圖1A繪示為本發明第一實施例的第一暫存器電路的電路方塊圖。

圖1B繪示為本發明第一實施例的第二暫存器電路的電路方塊圖。

圖2繪示為本發明第一實施例的驅動方法的步驟流程圖。

圖3A繪示為本發明第二實施例的第一暫存器電路的電路方塊圖。

圖3B繪示為本發明第二實施例的第二暫存器電路的電路方塊圖。

圖4A繪示為本發明第二實施例的第一暫存器級的部分節點的訊號波形示意圖。

圖4B繪示為本發明第二實施例的第二暫存器級的部分節點的訊號波形示意圖。

圖5A繪示為本發明第三實施例的第一暫存器級的電路示意圖。

圖5B繪示為本發明第三實施例的第一輸出緩衝級的電路示意圖。

圖5C繪示為本發明第三實施例的第二暫存器級的電路示意圖。

圖5D繪示為本發明第三實施例的第二輸出緩衝級的電路示意圖。

圖6A繪示為本發明第四實施例的第一暫存器級的電路示意圖。

圖6B繪示為本發明第四實施例的第一輸出緩衝級的電路示意圖。

圖6C繪示為本發明第四實施例的第二暫存器級的電路示意圖。

圖6D繪示為本發明第四實施例的第二輸出緩衝級的電路示意圖。

圖7繪示為本發明第四實施例的時脈訊號的時序圖。

圖8繪示為本發明第四實施例的多個雙向移位暫存器的連接示意圖。

10．．．第一暫存器電路

12．．．第一暫存器級

14．．．第一輸出緩衝級

Bi．．．第一控制訊號

C1．．．電容器

CK1．．．第1個時脈訊號

CK2．．．第2個時脈訊號

CKn．．．第n個時脈訊號

CCKn．．．末級時脈訊號

D1．．．二極體

G[N]．．．輸出端

G[N+1]．．．輸出端

G[N+n-1]．．．輸出端

M1~M6．．．電晶體

M22．．．電晶體

M33．．．電晶體

M44．．．電晶體

M66．．．電晶體

M77．．．電晶體

K[N-1]．．．第二暫存器級的輸出端

K[N+n-1]．．．第一暫存器級的輸出端

K[N+2n-1]．．．輸出端

VGH．．．第一電壓

Vss1．．．第一電壓源

Vss2．．．第二電壓源

Vss3．．．第三電壓源

XBi．．．第二控制訊號

Claims (16)

1. 一種雙向移位暫存器，包括有一第一暫存器電路與一第二暫存器電路：該第一暫存器電路包括有：一第一暫存器級，具有一第一端、一第二端與一輸出端，該第一暫存器級的第一端電性耦接於前一個雙向移位暫存器的第二暫存器級的輸出端，該第一暫存器級接收一第一控制訊號、一第二控制訊號與一末級時脈訊號，該第一暫存器級還電性耦接於一第三電壓源；及一第一輸出緩衝級，電性耦接於該第一暫存器級，該第一輸出緩衝級具有一第一端、一第二端以及n個掃瞄訊號輸出端，該第一輸出緩衝級的第一端電性耦接於該第一暫存器級的第一端，該第一輸出緩衝級的第二端電性耦接於該第一暫存器級的第二端，該第一輸出緩衝級分別電性耦接於一第二電壓源以及一第一電壓源；以及該第二暫存器電路包括有：一第二暫存器級，具有一第一端、一第二端與一輸出端，該第二暫存器級的第一端電性耦接於該第一暫存器級的輸出端，該第二暫存器級的第二端電性耦接於次一個雙向位移暫存器的第一暫存器級的輸出端，該第二暫存器級的輸出端電性耦接於該第一暫存器級的第二端以及該次一個雙向位移暫存器的第一暫存器級的第一端，該第二暫存器級接收該第一控制訊號、該第二控制訊號與一互補末級時脈訊號，該第二暫存器級還電性耦接於該第三電壓源；及一第二輸出緩衝級，電性耦接於該第二暫存器級，該第二輸出緩衝級具有一第一端、一第二端以及n個掃瞄訊號輸出端，該第二輸出緩衝級的第一端電性耦接於該第二暫存器級的第一端，該第二輸出緩衝級的第二端電性耦接於該第二暫存器級的第二端，該第二輸出緩衝級分別電性耦接於該第二電壓源以及該第一電壓源；其中該第一暫存器電路與該第二暫存器電路分別使用n+1條時脈訊號線，且n為正整數。
2. 如申請專利範圍第1項所述之雙向移位暫存器，其中該第一電壓源的位準大於該第二電壓源的位準大於該第三電壓源的位準。
3. 如申請專利範圍第1項所述之雙向移位暫存器，其中該第一輸出緩衝級還接收該第一控制訊號、該第二控制訊號以及第1,2,...至n個時脈訊號，而該第二輸出緩衝級還接收該第一控制訊號、該第二控制訊號以及互補第1,2,...至n個時脈訊號。
4. 如申請專利範圍第3項所述之雙向移位暫存器，其中該第1,2,...至n個時脈訊號的脈波寬度與該第一輸出緩衝級的級數成正比，而該互補第1,2,...至n個時脈訊號的脈波寬度與該第二輸出緩衝級的級數成正比。
5. 如申請專利範圍第3項所述之雙向移位暫存器，其中該第1,2,...至n個時脈訊號的低邏輯位準與該互補第1,2,...至n個時脈訊號的低邏輯位準相當於該第一電壓源的位準，而該末級時脈訊號與該互補末級時脈訊號的低邏輯位準相當於該第三電壓源的位準。
6. 如申請專利範圍第3項所述之雙向移位暫存器，其中該第一暫存器級包括有：一第一電晶體，具有一汲極、一閘極與一源極，該第一電晶體的閘極電性耦接於該第一暫存器級的第二端，該第一電晶體的源極接收該第二控制訊號；一第二電晶體，具有一汲極、一閘極與一源極，該第二電晶體的閘極電性耦接於該第一電晶體的汲極，該第二電晶體的源極電性耦接於該第三電壓源；一第三電晶體，具有一汲極、一閘極與一源極，該第三電晶體的汲極電性耦接於該第一電晶體的汲極，該第三電晶體的閘極電性耦接於該第二電晶體的汲極；一第四電晶體，具有一汲極、一閘極與一源極，該第四電晶體的汲極接收該第一控制訊號，該第四電晶體的閘極電性耦接於該前一個雙向移位暫存器的第二暫存器級的輸出端，該第四電晶體的源極電性耦接於該第一電晶體的汲極；一第五電晶體，具有一汲極、一閘極與一源極，該第五電晶體的汲極電性耦接於該第三電晶體的源極，該第五電晶體的閘極電性耦接於該第二電晶體的汲極，該第五電晶體的源極電性耦接於該第三電壓源；一第六電晶體，具有一汲極、一閘極與一源極，該第六電晶體的汲極接收該末級時脈訊號，該第六電晶體的閘極電性耦接於該第三電晶體的汲極，該第六電晶體的源極電性耦接於該第五電晶體的汲極；及一第一二極體，具有一正端與一負端，該第一二極體的正端接收一第一電壓，該第一二極體的負端電性耦接於該第三電晶體的閘極；該第二暫存器級包括有：一第七電晶體，具有一汲極、一閘極與一源極，該第七電晶體的閘極電性耦接於該第二暫存器級的第二端，該第七電晶體的源極接收該第二控制訊號；一第八電晶體，具有一汲極、一閘極與一源極，該第八電晶體的閘極電性耦接於該第一電晶體的汲極，該第八電晶體的源極電性耦接於該第三電壓源；一第九電晶體，具有一汲極、一閘極與一源極，該第九電晶體的汲極電性耦接於該第七電晶體的汲極，該第九電晶體的閘極電性耦接於該第八電晶體的汲極；一第十電晶體，具有一汲極、一閘極與一源極，該第十電晶體的汲極接收該第一控制訊號，該第十電晶體的閘極電性耦接於該第一暫存器級的輸出端，該第十電晶體的源極電性耦接於該第七電晶體的汲極；一第十一電晶體，具有一汲極、一閘極與一源極，該第十一電晶體的汲極電性耦接於該第九電晶體的源極以及該第二暫存器級的輸出端，該第十一電晶體的閘極電性耦接於該第八電晶體的汲極，該第十一電晶體的源極電性耦接於該第三電壓源；一第十二電晶體，具有一汲極、一閘極與一源極，該第十二電晶體的汲極接收該互補末級時脈訊號，該第十二電晶體的閘極電性耦接於該第九電晶體的汲極，該第十二電晶體的源極電性耦接於該第十一電晶體的汲極；及一第二二極體，具有一正端與一負端，該第二二極體的正端接收該第一電壓，該第二二極體的負端電性耦接於該第九電晶體的閘極。
7. 如申請專利範圍第6項所述之雙向移位暫存器，其中該第一暫存器級還包括有一第一電容器，具有一第一端與一第二端，該第一電容器的第一端電性耦接於該第六電晶體的源極，該第一電容器的第二端電性耦接於該第三電晶體的汲極，而該第二暫存器級還包括有一第二電容器，具有一第一端與一第二端，該第二電容器的第一端電性耦接於該第十二電晶體的源極，該第二電容器的第二端電性耦接於該第九電晶體的汲極。
8. 如申請專利範圍第6項所述之雙向移位暫存器，其中該第一輸出緩衝級包括有：一第十三電晶體，具有一汲極、一閘極與一源極，該第十三電晶體的閘極電性耦接於該第一暫存器級的第二端，該第十三電晶體的源極接收該第二控制訊號；一第十四電晶體，具有一汲極、一閘極與一源極，該第十四電晶體的汲極電性耦接於該第十三電晶體的汲極，該第十四電晶體的閘極電性耦接於該第一暫存器級的該第五電晶體的閘極，該第十四電晶體的源極電性耦接於該第二電壓源；一第十五電晶體，具有一汲極、一閘極與一源極，該第十五電晶體的汲極接收該第一控制訊號，該第十五電晶體的閘極電性耦接於該第一暫存器級的第一端，該第十五電晶體的源極電性耦接於該第十四電晶體的汲極；及其中每一個掃瞄訊號輸出端包括有一第十六電晶體與一第十七電晶體，每一該第十六電晶體的閘極電性耦接於該第十四電晶體的閘極，每一該第十六電晶體的源極電性耦接於該第一電壓源，每一該第十七電晶體的汲極分別一對一接收該第1,2...n個時脈訊號，每一該第十七電晶體的閘極電性耦接於該第十五電晶體的源極，每一該第十七電晶體的源極電性耦接於每一該第十六電晶體的汲極；該第二輸出緩衝級包括有：一第十八電晶體，具有一汲極、一閘極與一源極，該第十八電晶體的閘極電性耦接於該第二暫存器級的第二端，該第十八電晶體的源極接收該第二控制訊號；一第十九電晶體，具有一汲極、一閘極與一源極，該第十九電晶體的汲極電性耦接於該第十八電晶體的汲極，該第十九電晶體的閘極電性耦接於該第二暫存器級的該第十一電晶體的閘極，該第十九電晶體的源極電性耦接於該第二電壓源；一第二十電晶體，具有一汲極、一閘極與一源極，該第二十電晶體的汲極接收該第一控制訊號，該第二十電晶體的閘極電性耦接於該第二暫存器級的第一端，該第二十電晶體的源極電性耦接於該第十八電晶體的汲極；及其中每一個掃瞄訊號輸出端包括有一第二十一電晶體與一第二十二電晶體，每一該第二十一電晶體的閘極電性耦接於該第十九電晶體的閘極，每一該第二十一電晶體的源極電性耦接於該第一電壓源，每一該第二十二電晶體的汲極分別一對一接收該互補第1,2...n個時脈訊號，每一該第二十二電晶體的閘極電性耦接於該第二十電晶體的源極，每一該第二十二電晶體的源極電性耦接於每一該第二十一電晶體的汲極。
9. 一種雙向移位暫存器，包括：一暫存器級，具有一第一端與一第二端，該暫存器級的第一端電性耦接於前一個暫存器級的輸出端，該暫存器級的第二端電性耦接於次一個暫存器級的第一端，該暫存器級接收一第一控制訊號、一第二控制訊號與一末級時脈訊號，該暫存器級還電性耦接於一第三電壓源，其中該暫存器級使用1條時脈訊號線；及一輸出緩衝級，電性耦接於該暫存器級，該輸出緩衝級具有一第一端、一第二端以及一掃瞄訊號輸出端，該輸出緩衝級的第一端電性耦接於該暫存器級的該第一端，該輸出緩衝級的第二端電性耦接於該暫存器級的該第二端，該輸出緩衝級分別電性耦接於一第二電壓源以及一第一電壓源。
10. 如申請專利範圍第9項所述之雙向移位暫存器，其中該第一電壓源的位準大於該第二電壓源的位準大於該第三電壓源的位準。
11. 如申請專利範圍第9項所述之雙向移位暫存器，其中該輸出緩衝級還接收該第一控制訊號、該第二控制訊號以及一與該末級時脈訊號具有相同相位的第一時脈訊號。
12. 一種雙向移位暫存器的驅動方法，用以驅動複數個雙向移位暫存器，每一個雙向移位暫存器包括有一第一暫存器電路與一第二暫存器電路，該驅動方法包括有下列步驟：提供一第一電壓源、一第二電壓源、一第三電壓源、一第一控制訊號與一第二控制訊號；將該第一暫存器電路劃分為一第一暫存器級與具有n個掃瞄訊號輸出端的一第一輸出緩衝級，以及將該第二暫存器電路劃分為一第二暫存器級與具有n個掃瞄訊號輸出端的一第二輸出緩衝級；及電性耦接該第一暫存器級的第一端於前一個雙向移位暫存器的第二暫存器級的輸出端、該第一暫存器級於該第三電壓源，並使該第一暫存器級接收該第一控制訊號、該第二控制訊號與一互補第n個時脈訊號，電性耦接該第一輸出緩衝級的第一端於該第一暫存器級的第一端、該第一輸出緩衝級的第二端於該第一暫存器級的第二端、該第一輸出緩衝級於該第二電壓源與該第一電壓源、該第二暫存器級的第一端於該第一暫存器級的輸出端、該第二暫存器級的第二端於次一個雙向移位暫存器的第一暫存器的輸出端、該第二暫存器級於該第三電壓源，並使該第二暫存器級接收該第一控制訊號、該第二控制訊號與一第n個時脈訊號，電性耦接該第二輸出緩衝級的第一端於該第二暫存器級的第一端、該第二輸出緩衝級的第二端於該第一暫存器級的第二端、該第二暫存器級的輸出端於該第一暫存器級的第二端以及次一個雙向位移暫存器的第一暫存器級的第一端、該第二輸出緩衝級於該第二電壓源與該第一電壓源；其中該第一暫存器電路與該第二暫存器電路分別使用n+1條時脈訊號線，且n為正整數。
13. 如申請專利範圍第12項所述之雙向移位暫存器的驅動方法，其中該第一電壓源的位準大於該第二電壓源的位準大於該第三電壓源的位準。
14. 如申請專利範圍第12項所述之之雙向移位暫存器的驅動方法，其中該第一輸出緩衝級還接收該第一控制訊號、該第二控制訊號以及第1,2,...至n個時脈訊號，而該第二輸出緩衝級還接收該第一控制訊號、該第二控制訊號以及互補第1,2,...至n個時脈訊號。
15. 如申請專利範圍第14項所述之雙向移位暫存器的驅動方法，其中該第1,2,...至n個時脈訊號的脈波寬度與該第一輸出緩衝級的級數成正比，而該互補第1,2,...至n個時脈訊號的脈波寬度與該第二輸出緩衝級的級數成正比。
16. 如申請專利範圍第14項所述之雙向移位暫存器的驅動方法，其中該第1,2,...至n個時脈訊號的低邏輯位準與該互補第1,2,...至n個時脈訊號的低邏輯位準相當於該第一電壓源的位準，而該末級時脈訊號與該互補末級時脈訊號的低邏輯位準相當於該第三電壓源的位準。