CN103632639B - 栅极驱动电路结构及其显示装置 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路结构,栅极驱动电路结构布设在显示面板上,包括:控制区块电路,具有至少一时序输入端、第一电压输入端、第二电压输入端及至少一输出节点;及与一该输出节点电性连接的第一输出电路,而该第一输出电路并具有第一电压下拉薄膜晶体管,至少一时序输入端的时序讯号提供给第一输出电路;其中,提供第一输出电路的该输出节点的控制讯号周期大于时序讯号的周期,且小于一帧时间;藉此,利用控制该电压下拉薄膜晶体管的控制讯号周期大于时序讯号周期而产生抑制涟波能力,同时减缓临界电压位移的速度,进而提升可靠度。

Description

栅极驱动电路结构及其显示装置

技术领域

[0001] 本发明与驱动电路有关,特别是关于一种栅极驱动电路结构及其显示装置。

背景技术

[0002] 在一般液晶显示器(IXD)中,驱动电路(Driving Circuit)为液晶显示的重要的驱动元件,在传统面板技术上,多以驱动集成电路(Driver 1C)作为面板的驱动电路。

[0003] 请参考图1,为表示传统显示面板及G0A技术的显示面板的示意图。至今,在降低成本、提升品质及缩短生产周期的考量下,发展出一非晶硅整合型闸级驱动电路(A-SiIntegrated Gate Driver),简称 ASG,其中,ASG 是应用在非晶娃(amorphous silicon)工艺中,实现于将栅极驱动电路(Gate Driver)在Array工艺(Array Process)中整合在面板,此技术亦统称为 Gate Driver On Array (GOA)或 Gate Driver On Panel (GOP)。

[0004] 请再参考图2及图3,其中,图2表示现有G0A技术的显示装置的G0A电路结构示意图,以及图3表示图2的输出波形图。

[0005] G0A的电路结构包括起始讯号输入端(STV、CLK1、CLK3、CLK5)、控制区块(controlblock)电路、控制区块电路输出端(P、Z)、薄膜晶体管(M1-M5)、电压(VGL)、扫瞄讯号输出节点Gate以及电容(Cb);因G0A输出电路结构中,薄膜晶体管Ml为主要输出的元件,且尺寸较大(因为电容Cgd及Cgs较大),导致时序输入端CLK1的时序讯号在上升与下降时间的时候与该薄膜晶体管Ml的电容产生耦合(coupling),使输出至扫瞄讯号输出节点的波形因而产生涟波(ripple),其中,涟波(ripple)更进一步分为向正(上)与向负(下)两种。

[0006] 请再参考图4,表示现有G0A技术的显示面板的栅极驱动电路结构其移位暂存器的向正涟波对画素电压的影响说明示意图。

[0007] 扫瞄讯号输出节点Gatel电性连接画素单元的画素薄膜晶体管(pixel TFT)的扫瞄讯号线(如图4所示),再利用控制该画素薄膜晶体管的栅极(Gate electrode)以决定画素薄膜晶体管的开启与关闭。

[0008] 其中,每一画素单元于周期Τη时,会将该资料电压Vdata写入该画素单元,于该画素薄膜晶体管导通时,该画素电压Vpixel在周期Τη中会上升到电压Vd再下降至电压Vp,而画素单元的画素薄膜晶体管的栅极受控于所电性电接的该移位暂存器其扫瞄讯号输出节点的控制讯号,且因为当栅极驱动电路提供该扫瞄讯号线为低电压时,该画素单元的画素薄膜晶体管(Pixel TFT)理想状态为关闭状态,但因为G0A输出电路该薄膜晶体管Ml会因为其连接的时脉讯号所产生的涟波会被耦合到所电性连接的该列扫瞄讯号线,进而使该画素单元的画素薄膜晶体管其栅极会有该涟波电压的偏压影响,而产生一 1ff电流,该1ff电流会由Vpixel朝Vdata方向产生,而造成有一漏电路径,使该等画素单元的画素薄膜晶体管因此具有无法完全关闭,且该栅极驱动电路于每一周期Τη均会对该列扫瞄讯号线产生此一涟波(ripple)。

[0009] 在面板显示区内向正的涟波(ripple)对画面上会有影响,当向正的涟波(ripple)的最大值(peak值)越大且时间越长的话,则会使显示区内的画素薄膜晶体管(TFT)的画素电压Vpixel漏电,导致黑画面的亮度不够暗,而由于对比度(CR)为白画面的亮度与黑画面的亮度的比值,进而造成对比度的下降。

[0010] 请同时参考图5到图7,其中,图5表示现有G0A技术的3.5吋QVGA显示器的模拟电路输出波形图,图6表示图5的长时间测试的电流-电压图,以及图7表示图5的实际量测电路输出波形图。

[0011] 当下拉薄膜晶体管(pull-down TFT)(如薄膜晶体管M3)于高温(以摄氏80度C为例说明,但不以此为限)受时脉讯号CLK偏压影响后,临界电压Vth (threshold voltage)的位移(shift)(如图6所示),而严重导致其电压下拉(pull down)能力减弱,使得输出电压(output voltage)出现多脉冲(mult1-pulse)(如图5及图7所示),进而造成显示画面出现闪烁现象。

[0012] 基于上述问题,发明人提出了一种驱动电路结构及其显示装置,以克服现有技术的缺陷。

发明内容

[0013] 本发明目的在于提供一种利用降低G0A输出电路中下拉薄膜晶体管(pull-downTFT)的控制讯号频率,使控制该下拉薄膜晶体管的控制讯号周期变大而来降低涟波(ripple)与减缓临界电压(threshold voltage)位移的速度,进而提升显示画面品质及可靠度(reliability)的栅极驱动电路结构及其显示装置。

[0014] 为达上述目的,本发明提供一种栅极驱动电路结构,该电路结构布设在一显示面板上,每一移位暂存器用以接收至少一时脉信号与一起始信号并输出一扫瞄信号至该扫瞄讯号输出节点以驱动一画素列,每一移位暂存器包括:一控制区块电路,具有至少一时序输入端、一第一电压输入端、一第二电压输入端以及至少一输出节点;以及与一该输出节点电性连接的该第一输出电路,该第一输出电路具有一第一电压下拉薄膜晶体管,该至少一时序输入端的一时序讯号提供给该第一输出电路;其中,提供该第一输出电路的该输出节点的控制讯号周期大于时序讯号的周期,且小于一帧(Frame)的时间。

[0015] 所述的驱动电路结构,更包括一第二输出电路,且该控制区块电路更包括一第二输出节点,该第二输出电路与该第二输出端电性连接,该第二输出电路具有一第二电压下拉薄膜晶体管,该至少一时序输入端的一时序讯号提供给该第二输出电路,该第二输出电路的一输出电压周期大于该时序讯号的周期,且小于一帧(Frame)的时间,其中,该第一电压输入端接收一第一电压讯号及该第二电压输入端接收一第二电压讯号,经该控制单元的逻辑运算后依序提供控制该第一输出节点与该第二输出节点的控制讯号,进而依序控制该第一输出电路的该第一电压下拉薄膜晶体管及该第二输出电路的该第二电压下拉薄膜晶体管彼此间交互开启与关闭的时间。

[0016] 为达上述目的,本发明提供一种显示装置,包括:一显示面板,具有一显示区、一布线区以及一贴合区,该贴合区贴合有若干源极驱动集成电路以及一电路板结构;上述的栅极驱动电路结构;以及一背光模块,设置在该显示面板下方。

[0017] 与现有技术相比,本发明的栅极驱动电路结构利用电压下拉薄膜晶体管的控制讯号持续为High的时间拉长成为低频的AC讯号,则抑制涟波的能力较佳,同时可减缓临界电压位移的速度,进而提升可靠度。

附图说明

[0018] 图1表示传统显示面板及G0A技术的显示面板的示意图。

[0019] 图2表示现有G0A技术的显示装置的G0A电路结构示意图。

[0020] 图3表示图2的输出波形图

[0021] 图4表示现有G0A技术的显示面板的的栅极驱动电路结构其移位暂存器的向正涟波对画素电压的影响说明示意图。

[0022] 图5表示现有G0A技术的3.5吋QVGA显示器的模拟电路输出波形图。

[0023] 图6表不图5的长时间测试的电流-电压图。

[0024] 图7表示图5的实际量测电路输出波形图。

[0025] 图8表示本发明各级输出电路的方块示意图。

[0026] 图9表示本发明栅极驱动电路结构的电路示意图。

[0027] 图10表示本发明的电压下拉薄膜晶体管控制讯号为High准位波形与现有的电压下拉薄膜晶体管控制讯号为High准位波形比较图。

[0028] 图11A表示本发明栅极驱动电路结构的方块图;

[0029] 图11B表示本发明栅极驱动电路结构的详细电路图;

[0030] 图12表示图11的输出入波形图。

[0031] 图13表示本发明栅极驱动电路结构与现有驱动电路结构的输出波形比较图。

[0032] 图14表示本发明驱动电路结构与现有驱动电路结构的控制讯号波形比较图。

[0033] 图15表示本发明驱动电路结构与现有驱动电路结构的临界电压位移的比较图。

[0034] 附图标记说明:1-栅极驱动电路结构;2_控制区块电路;3-第一输出电路;4_第二输出电路;C1-电容;C2-电容;C2-1-电容;Cb-电容;CK1-CK6-时序输入端;Gatel-1082-扫瞄讯号输出节点;1ff-电流;M1_M17-薄膜晶体管;M12-1-M16_1-薄膜晶体管;N-连接点;N1-N3-连接点;N1080-1082-连接点;P_控制区块电路输出端;P1_P3_输出节点;STV-起始讯号输入端;SR1-SR1082-移位暂存器;V1_第一电压输入端;V2_第二电压输入端;Vd_电压;Vdata_资料电压;Vgh_电压;VGL_电压;Vpixel_画素电压;Vth_临界电压;Z-控制区块电路输出端;Z1-Z3-输出节点第一输出节点;Ζ1-2-第二输出节点。

具体实施方式

[0035] 虽然本发明使用了几个较佳实施例进行解释,但是下列图式及具体实施方式仅仅是本发明的较佳实施例;应说明的是,下面所揭示的具体实施方式仅仅是本发明的例子,并不表示本发明限于下列图式及具体实施方式。

[0036] 请参阅图8至图12,其中,图8表示本发明各级输出电路的方块示意图,图9表示本发明栅极驱动电路结构的电路示意图,图10表示本发明的电压下拉薄膜晶体管控制讯号为High准位波形与现有的电压下拉薄膜晶体管控制讯号为High准位波形比较图,图11A表示本发明栅极驱动电路结构的方块图,图B表示本发明栅极驱动电路结构的详细电路图,以及图12表示图11的输出入波形图。

[0037] 本发明的栅极驱动电路结构1,布设在一显示面板(图未示)上,每一移位暂存器(SR1-SR1082)用以接收至少一时脉信号(CLK1-CLK6)与一起始信号(STV)并经过各栅极(Gatel-Gatel082)以输出一栅极信号(图未示),再驱动一画素列(图未示),每一移位暂存器(SR1-SR1082)包括一控制单元2以及一第一输出电路3。

[0038] 控制单元2具有至少一起始讯号输入端(STV、CK1_CK6)、一第一电压输入端V1、一第二电压输入端V2以及一第一输出节点Z1。

[0039] 第一输出电路3与第一输出节点Z1电性连接,第一输出电路3具有一第一电压下拉薄膜晶体管M3(如图9及图10所示)连接该第一输出节点Z1,及一栅极驱动电压输出节点G输出该栅极信号,时序输入端(CK1-CK6)的一时序讯号提供给第一输出电路3 ;其中,如图9所示,第一输出电路3另可包括有薄膜晶体管(Ml、M2、M4、M5)、电压VGL、节点(P1080-P1082、N1080-1082、Z1080-1082)以及电容 Cb 等,另,Gatel080_Gatel082 为栅极驱动电压输出节点G输出所连接的栅极。

[0040] 其中,第一输出电路3的第一输出节点Z1的一控制讯号周期(如图10的下图的5ms)大于时序输入端(CLK1-CLK6)的时序讯号的周期(如图10的上图的50 μ s),且必须小于一帧(Frame)的时间,其中,时序输入端(CLK1-CLK6)的时序讯号的周期(如图10的上图的50 μ s)为现有的第一输出端Z1的控制讯号周期。

[0041] 藉由上述控制第一输出端Z1的控制讯号周期大于现有的控制讯号周期,且小于一帧(Frame)的时间,其中,时序输入端(CLK1-CLK6)的时序讯号的周期(如图10的上图的50 μ s)为现有的第一输出端Z1的控制讯号周期,使得电压下拉薄膜晶体管M3控制讯号电压为高位准的时间增长,以降低扫瞄讯号输出节点Gatel其涟波的产生,减少显示面板其对于扫瞄讯号输出节点Gate 1所产生一漏电路径。

[0042] 再者,本发明的驱动电路结构1更包括一第二输出电路4,且控制区块电路2更包括一第二输出节点Z1-2,该第二输出电路4与第二输出节点Z1-2电性连接,该第二输出电路4具有一第二电压下拉薄膜晶体管M4 (如图11所示),时序输入端(CLK1-CLK6)的时序讯号提供给该第二输出电路4,该第二输出电路4所电性电接的第二输出节点Z1-2的一控制讯号周期(如图10的下图的5ms)大于时序输入端(CLK1-CLK6)的时序讯号的周期(如图10的上图的50 μ s),且小于一帧(Frame)的时间,其中,时序输入端(CLK1-CLK6)的时序讯号的周期(如图10的上图的50 μ s)为现有的第一输出端Z1的控制讯号周期。

[0043] 其中,如图11A及图11B所示,控制区块电路2提供该第一输出节点Z1讯号的电路中可包括薄膜晶体管(M12-M17)、电压(Vgh、VGL)、栅极(Gatel、Gate4)及电容C2等,控制区块电路2提供第二输出节点Z1-2的电路中可包括薄膜晶体管(M12-1-M16-1)、电压(Vgh、VGL)、闸级(Gate2)及电容C2-1等,而第一输出电路3可包括薄膜晶体管(M1、M3、M5、M7、M8、Mil)、电容Cl及电压VGL等,而该第二输出电路4可包括薄膜晶体管(M4、M6、M10)及电压VGL等,另电性连接有薄膜晶体管(M2、M9)以及起始讯号输入端(STV)。

[0044] 再者,第一电压输入端VI的一第一电压讯号及第二电压输入端V2的一第二电压讯号控制第一输出电路3的第一电压下拉薄膜晶体管M3及第二输出电路4的第二电压下拉薄膜晶体管M4交互的间的一开启时间,其详细波形与作用请参考图11所示,藉此,使该第一输出电路的第一电压下拉晶体管M3与第二输出电路的第二电压下拉晶体管M4可以交错提供该扫瞄讯号输出节点的控制讯号,进而使该第一电压下拉晶体管M3与该第二电压下拉晶体管M4受偏压电压的周期较仅单一第一电下拉晶体管M3的周期大,进而减缓临界电压位移与影响呈现的影像。

[0045] 请再同时参考图13至图15,其中,图13表示本发明栅极驱动电路结构与现有驱动电路结构的输出波形比较图,图14表示本发明驱动电路结构与现有驱动电路结构的控制讯号波形比较图,以及图15表示本发明驱动电路结构与现有驱动电路结构的临界电压位移的比较图。

[0046] 从图14中可看出本发明闸级驱动电路结构1的控制讯号周期大于现有驱动电路结构的控制讯号周期,再从图13中可明显看出,本发明栅极驱动电路结构1的输出波形相对应现有驱动电路结构的输出波形,明显地本发明的输出波形中已降低涟波的产生,再者,如图15所示,临界电压Vth的曲线在本发明闸级驱动电路结构的条件下(例如周期为5ms),其曲线的斜率较小,意味临界电压Vth的位移状况可减缓;亦即电压下拉薄膜晶体管(M3及/或M4)的控制讯号持续为High的时间拉长成为低频的AC讯号,则抑制涟波的能力较佳,同时可减缓临界电压Vth位移的速度,进而提升可靠度(reliability)。

[0047] 另,本发明的栅极驱动电路结构1可应用在显示装置(图未示)中,包括显示面板、栅极驱动电路结构以及背光模块。

[0048] 显示面板具有一显示区、一布线区以及一贴合区,贴合区贴合有若干源极驱动集成电路以及一电路板结构,其中,电路板结构可包括至少一可挠性电路板,或者是包括若干可挠性电路板及至少一硬质电路板。

[0049] 栅极驱动电路结构1为本发明上述的结构,可布设在显示面板的布线区。

[0050] 因此,藉由本发明的栅极驱动电路结构,利用电压下拉薄膜晶体管的控制讯号持续为High的时间拉长成为低频的AC讯号,则抑制涟波的能力较佳,同时可减缓临界电压位移的速度,进而提升可靠度(reliability)。

[0051] 虽然本发明以相关的较佳实施例进行解释,但是这并不构成对本发明的限制。应说明的是,本领域的技术人员根据本发明的思想能够构造出很多其他类似实施例,这些均在本发明的保护范围的中。

Claims (8)

1.一种栅极驱动电路结构,其特征在于,包括多个移位暂存器串联布设在一显示面板上,每一移位暂存器用以接收至少一时脉信号与一起始信号并输出一栅极信号以驱动一画素列,每一移位暂存器包括: 一控制单元,具有至少一时序输入端、一第一电压输入端、一第二电压输入端、一第一输出节点;以及 一第一输出电路,与该第一输出节点电性连接,其中,该第一输出电路具有一第一电压下拉薄膜晶体管连接该第一输出节点,及一栅极驱动电压输出节点输出该栅极信号,且至少一该时序输入端的一时序讯号提供给该第一输出电路; 其中,该第一输出节点的一控制讯号周期大于该时序讯号的周期,且小于一帧的时间。
2.如权利要求1所述的栅极驱动电路结构,其特征在于,该控制单元更包括一第二输出节点,以及与该第二输出节点电性连接的一第二输出电路,而该第二输出电路具有一第二电压下拉薄膜晶体管,且该第二输出电路与该第一输出电路连接相同的该栅极驱动电压输出节点,并至少一该时序输入端的一时序讯号提供给该第二输出电路,而该第二输出节点的一控制讯号周期大于该时序讯号的周期,且小于一帧的时间。
3.如权利要求2所述的栅极驱动电路结构,其特征在于,该第一电压输入端接收一第一电压讯号及该第二电压输入端接收一第二电压讯号,经该控制单元的逻辑运算后依序提供控制该第一输出节点与该第二输出节点的控制讯号,进而依序控制该第一输出电路的该第一电压下拉薄膜晶体管及该第二输出电路的该第二电压下拉薄膜晶体管彼此间交互开启与关闭的时间。
4.如权利要求2所述的栅极驱动电路结构,其特征在于,该第一输出节点的该控制讯号周期与该第二输出节点的该控制讯号周期相同。
5.一种显示装置,具有一显示面板,其特征在于,该显示面板并设有一栅极驱动电路结构,该栅极驱动电路结构包括多个移位暂存器串联布设在该显示面板上,每一移位暂存器用以接收至少一时脉信号与一起始信号并输出一栅极信号以驱动一画素列,每一移位暂存器并包括: 一控制单元,具有至少一时序输入端、一第一电压输入端、一第二电压输入端以及一第一输出节点;以及 一第一输出电路,与该第一输出节点电性连接,其中,该第一输出电路具有一第一电压下拉薄膜晶体管连接该第一输出节点,及一栅极驱动电压输出节点输出该栅极信号,且至少一该时序输入端的一时序讯号提供给该第一输出电路; 其中,该第一输出节点的一控制讯号周期大于该时序讯号的周期,且小于一帧的时间。
6.如权利要求5所述的显示装置,其特征在于,更包括一第二输出电路,且该控制单元更包括一第二输出节点,该第二输出电路与该第二输出节点电性连接,该第二输出电路具有一第二电压下拉薄膜晶体管,至少一该时序输入端的一时序讯号提供给该第二输出电路,该第二输出节点的控制讯号周期大于该时序讯号的周期,且小于一帧的时间。
7.如权利要求6所述的显示装置,其特征在于,该第一电压输入端接收一第一电压讯号及该第二电压输入端接收一第二电压讯号,经该控制单元的逻辑运算后依序提供控制该第一输出节点与该第二输出节点的控制讯号,进而依序控制该第一输出电路的该第一电压下拉薄膜晶体管及该第二输出电路的该第二电压下拉薄膜晶体管彼此间交互开启与关闭的时间。
8.如权利要求6所述的显示装置,其特征在于,该第一输出节点的该控制讯号周期与该第二输出节点的该控制讯号周期相同。
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