JP4534170B2 - 表示装置及びその駆動方法と電子機器 - Google Patents

表示装置及びその駆動方法と電子機器 Download PDF

Info

Publication number
JP4534170B2
JP4534170B2 JP2007250573A JP2007250573A JP4534170B2 JP 4534170 B2 JP4534170 B2 JP 4534170B2 JP 2007250573 A JP2007250573 A JP 2007250573A JP 2007250573 A JP2007250573 A JP 2007250573A JP 4534170 B2 JP4534170 B2 JP 4534170B2
Authority
JP
Japan
Prior art keywords
signal
transistor
inverter
line
drive transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007250573A
Other languages
English (en)
Other versions
JP2009080366A (ja
Inventor
淳一 山下
勝秀 内野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2007250573A priority Critical patent/JP4534170B2/ja
Priority to TW097133972A priority patent/TWI394123B/zh
Priority to US12/232,040 priority patent/US8022904B2/en
Priority to KR1020080093057A priority patent/KR20090033017A/ko
Priority to CN2008101619047A priority patent/CN101399003B/zh
Publication of JP2009080366A publication Critical patent/JP2009080366A/ja
Application granted granted Critical
Publication of JP4534170B2 publication Critical patent/JP4534170B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/26—Electron or ion microscopes; Electron or ion diffraction tubes
    • H01J37/295—Electron or ion diffraction tubes
    • H01J37/2955—Electron or ion diffraction tubes using scanning ray
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0814—Several active elements per pixel in active matrix panels used for selection purposes, e.g. logical AND for partial update
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen

Description

本発明は、画素毎に配した発光素子を電流駆動して画像を表示する表示装置及びその駆動方法に関する。またかかる表示装置を用いた電子機器に関する。詳しくは、各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置の駆動方式に関する。
表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
特開２００３−２５５８５６ 特開２００３−２７１０９５ 特開２００４−１３３２４０ 特開２００４−０２９７９１ 特開２００４−０９３６８２ 特開２００６−２１５２１３
従来の画素回路は、制御信号を供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと保持容量とドライブトランジスタと発光素子とを含む。サンプリングトランジスタは、走査線から供給される制御信号に応じ導通して信号線から供給された映像信号をサンプリングする。保持容量は、サンプリングされた映像信号の信号電位に応じた入力電圧を保持する。ドライブトランジスタは、保持容量に保持された入力電圧に応じて所定の発光期間に出力電流を駆動電流として供給する。尚一般に、出力電流はドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、ドライブトランジスタから供給された出力電流により映像信号に応じた輝度で発光する。
ドライブトランジスタは、保持容量に保持された入力電圧を制御端であるゲートに受けて一対の電流端であるソース／ドレイン間に出力電流を流し、発光素子に通電する。一般に発光素子の発光輝度は通電量に比例している。更にドライブトランジスタの出力電流供給量はゲート電圧すなわち保持容量に書き込まれた入力電圧によって制御される。従来の画素回路は、ドライブトランジスタのゲートに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。
ここでドライブトランジスタの動作特性は以下の式１で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２・・・式１
このトランジスタ特性式１において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート電圧を表わしており、画素回路では上述した入力電圧である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式１から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式１が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。
しかしながら実際には、ポリシリコンなどの半導体薄膜で構成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがある。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式１から明らかな様に、各ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。
しかしながら、発光素子に対する出力電流のばらつき要因は、ドライブトランジスタの閾電圧Ｖｔｈだけではない。上記のトランジスタ特性式１から明らかなように、ドライブトランジスタの移動度μがばらついた場合にも、出力電流Ｉｄｓが変動する。この結果、画面のユニフォーミティが損なわれる。従来からドライブトランジスタの移動度のばらつきを補正する機能を組み込んだ画素回路が開発されており、例えば前記の特許文献６に開示がある。
従来の移動度補正機能を備えた画素回路は、信号電位に応じてドライブトランジスタに流れる駆動電流を、所定の補正期間中に保持容量に負帰還して、保持容量に保持されている信号電位を調整する。ドライブトランジスタの移動度が大きいと負帰還量がその分大きくなり、信号電位の減少分が増え、結果として駆動電流を抑制することができる。一方ドライブトランジスタの移動度が小さいときは保持容量に対する負帰還量が小さくなるので、保持された信号電位の減少幅は少ない。従って駆動電流は余り減少しない。この様に個々の画素のドライブトランジスタの移動度の大小に応じこれをキャンセルする方向に信号電位を調整している。よって個々の画素のドライブトランジスタの移動度がばらつくにもかかわらず、同一の信号電位に対して個々の画素はほぼ同レベルの発光輝度を呈する。
上述した移動度補正動作は、所定の移動度補正期間に行われる。画面のユニフォーミティを高めるためには、最適な条件で移動度補正をかけることが重要である。しかしながら最適な移動度補正時間は必ずしも一定ではなく、現実には映像信号のレベルに依存している。一般には、映像信号の信号電位が高い場合（発光輝度が高く白表示を行う場合）最適な移動度補正時間は短くなる傾向にある。逆に信号電位が高くない場合（グレー階調もしくは黒階調の表示を行う場合）最適な移動度補正時間は長くなる傾向にある。しかしながら、従来の表示装置は映像信号の信号電位に対する最適移動度補正時間の依存性が必ずしも考慮されておらず、画面のユニフォーミティを高める上で解決すべき課題となっていた。
上述した従来の技術の課題に鑑み、本発明は映像信号の階調（信号レベル）に応じて適切な移動度補正を行い、以って画面のユニフォーミティを高めることを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、画素アレイ部と駆動部とからなり、前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを備え、各画素は少なくとも、サンプリングトランジスタと、ドライブトランジスタと、保持容量と、発光素子とを備え、前記サンプリングトランジスタは、その制御端が前記走査線に接続され、その一対の電流端が前記信号線と前記ドライブトランジスタの制御端との間に接続され、前記ドライブトランジスタは、一対の電流端の一方が前記発光素子に接続され、他方が電源に接続され、前記保持容量は、前記ドライブトランジスタの制御端と電流端との間に接続され、前記駆動部は少なくとも、各走査線に順次制御信号を供給して線順次走査を行うライトスキャナと、各信号線に映像信号を供給する信号セレクタとを有し、前記ライトスキャナは、シフトレジスタと、NAND素子と、出力バッファとを有し、前記シフトレジスタは、前記NAND素子と接続され、外部からのクロック信号に応じて順次信号を前記NAND素子に出力し、前記NAND素子は、所定の周期だけ位相が異なる前記順次信号どうしをNAND処理して入力信号を生成し、前記出力バッファは、前記NAND素子と各走査線との間に接続され、前記入力信号に応じて制御信号を前記走査線に出力し、前記サンプリングトランジスタは、前記走査線に供給された制御信号に応じてオンし、前記信号線から映像信号をサンプリングして前記保持容量に書き込むとともに、制御信号に応じてオフするまでの所定の補正期間に前記ドライブトランジスタから流れる電流を前記保持容量に負帰還して、前記ドライブトランジスタの移動度に対する補正を前記保持容量に書き込まれた映像信号にかけ、前記ドライブトランジスタは、前記保持容量に書き込まれた映像信号に応じた電流を前記発光素子に供給して発光させる表示装置、又は表示装置の駆動方法であって、前記ライトスキャナは、さらに、Pチャネルトランジスタ、及びNチャネルトランジスタからなるインバータを２段に直列接続して構成された出力部を有し、前記出力部を構成する２段のインバータのうち、一方のインバータは前記NAND素子に接続され、他方のインバータは前記出力バッファに接続されており、前記出力部は、前記NAND素子から前記一方のインバータに入力される前記入力信号を、前記他方のインバータに入力される電源パルスのレベルに応じて、少なくとも、２以上の異なるレベルに変化する他の入力信号に変換し、変換後の前記他の入力信号を前記出力バッファに出力し、前記出力バッファは、Pチャネルトランジスタ、及びNチャネルトランジスタからなる他のインバータにより構成されており、前記他のインバータを構成するPチャネルトランジスタのゲートは、前記NAND素子に接続されており、前記他のインバータを構成するNチャネルトランジスタのゲートは、前記他方のインバータに接続されており、前記NAND素子から、前記他のインバータの前記Pチャネルトランジスタのゲートに前記入力信号が入力され、前記他方のインバータから、前記他のインバータの前記Nチャネルトランジスタのゲートに前記他の入力信号が入力されることにより、入力された前記他の入力信号のレベル変化に応じて、前記サンプリングトランジスタがオフするタイミングを規定する制御信号の立下り波形を変化させ、以って映像信号の信号レベルに応じて前記補正期間を可変制御する。
好ましくは前記出力部は、前記他の入力信号のレベルを調整して制御信号の立下り波形を最適化する。
サンプリングトランジスタは、ライトスキャナから走査線に供給された制御信号に応じてオンし、信号線から映像信号をサンプリングして保持容量に書き込むとともに、制御信号の立下り波形に応じてオフするまでの移動度補正期間にドライブトランジスタから流れる電流を保持容量に負帰還して、ドライブトランジスタの移動度に対する補正を保持容量に書き込まれた映像信号にかけている。本発明によれば、ライトスキャナのNAND素子が生成する入力信号のレベルを少なくとも二段階で変化させる。NAND素子に接続する出力バッファは、入力信号のレベル変化に応じてサンプリングトランジスタがオフするタイミングを規定する制御信号の立下り波形を変化させている。これにより映像信号の信号レベルに応じて移動度補正期間を可変制御することが可能である。映像信号の信号レベルに応じて移動度補正時間を可変調整することで、画面のユニフォーミティを改善することができる。
特に本発明ではライトスキャナの出力バッファに、制御信号の立下り波形を形成する機能を付加している。ライトスキャナは出力バッファを含めて、画素アレイ部と同一のパネルに集積形成できる。よって本発明によればパネルの内部で制御信号の立下り波形を生成できるため、外部的に制御信号形成のためのモジュールを接続する必要がない。外部モジュールが不要であるため、その分消費電力を少なくでき、且つ回路の実装面積も縮小できる。よって本発明にかかる表示装置は、特にモバイル機器のディスプレイとして好適である。
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明にかかる表示装置の全体構成を示すブロック図である。図示する様に、本表示装置は基本的に画素アレイ部１とスキャナ部と信号部とで構成されている。スキャナ部と信号部とで駆動部を構成する。画素アレイ部１は、行状に配された第１走査線ＷＳ、第２走査線ＤＳ、第３走査線ＡＺ１及び第４走査線ＡＺ２と、列状に配された信号線ＳＬと、これらの走査線ＷＳ，ＤＳ，ＡＺ１，ＡＺ２及び信号線ＳＬに接続した行列状の画素回路２と、各画素回路２の動作に必要な第１電位Ｖｓｓ１，第２電位Ｖｓｓ２及び第３電位ＶＤＤを供給する複数の電源線とからなる。信号部は水平セレクタ３からなり、信号線ＳＬに映像信号を供給する。スキャナ部は、ライトスキャナ４、ドライブスキャナ５、第一補正用スキャナ７１及び第二補正用スキャナ７２からなり、それぞれ第１走査線ＷＳ、第２走査線ＤＳ、第３走査線ＡＺ１及び第４走査線ＡＺ２に制御信号を供給して順次行毎に画素回路２を走査する。
図２は、図１に示した画像表示装置に組み込まれる画素の構成を示す回路図である。図示する様に画素回路２は、サンプリングトランジスタＴｒ１と、ドライブトランジスタＴｒｄと、第１スイッチングトランジスタＴｒ２と、第２スイッチングトランジスタＴｒ３と、第３スイッチングトランジスタＴｒ４と、保持容量Ｃｓと、発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１は、所定のサンプリング期間に走査線ＷＳから供給される制御信号に応じ導通して信号線ＳＬから供給された映像信号の信号電位を保持容量Ｃｓにサンプリングする。保持容量Ｃｓは、サンプリングされた映像信号の信号電位に応じてドライブトランジスタＴｒｄのゲートＧに入力電圧Ｖｇｓを印加する。ドライブトランジスタＴｒｄは、入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給する。発光素子ＥＬは、所定の発光期間中ドライブトランジスタＴｒｄから供給される出力電流Ｉｄｓにより映像信号の信号電位に応じた輝度で発光する。
第１スイッチングトランジスタＴｒ２は、サンプリング期間（映像信号書込期間）に先立ち走査線ＡＺ１から供給される制御信号に応じ導通してドライブトランジスタＴｒｄの制御端であるゲートＧを第１電位Ｖｓｓ１に設定する。第２スイッチングトランジスタＴｒ３は、サンプリング期間に先立ち走査線ＡＺ２から供給される制御信号に応じ導通してドライブトランジスタＴｒｄの一方の電流端であるソースＳを第２電位Ｖｓｓ２に設定する。第３スイッチングトランジスタＴｒ４は、サンプリング期間に先立ち走査線ＤＳから供給される制御信号に応じ導通してドライブトランジスタＴｒｄの他方の電流端であるドレインを第３電位ＶＤＤに接続し、以ってドライブトランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧を保持容量Ｃｓに保持させて閾電圧Ｖｔｈの影響を補正する。さらにこの第３スイッチングトランジスタＴｒ４は、発光期間に再び走査線ＤＳから供給される制御信号に応じ導通してドライブトランジスタＴｒｄを第３電位ＶＤＤに接続して出力電流Ｉｄｓを発光素子ＥＬに流す。
以上の説明から明らかな様に、本画素回路２は、５個のトランジスタＴｒ１ないしＴｒ４及びＴｒｄと１個の保持容量Ｃｓと１個の発光素子ＥＬとで構成されている。トランジスタＴｒ１〜Ｔｒ３とＴｒｄはＮチャネル型のポリシリコンＴＦＴである。トランジスタＴｒ４のみＰチャネル型のポリシリコンＴＦＴである。但し本発明はこれに限られるものではなく、Ｎチャネル型とＰチャネル型のＴＦＴを適宜混在させることができる。発光素子ＥＬは例えばアノード及びカソードを備えたダイオード型の有機ＥＬデバイスである。但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。
図３は、図２に示した画像表示装置から画素回路２の部分のみを取り出した模式図である。理解を容易にするため、サンプリングトランジスタＴｒ１によってサンプリングされる映像信号の信号電位Ｖｓｉｇや、ドライブトランジスタＴｒｄの入力電圧Ｖｇｓ及び出力電流Ｉｄｓ、さらには発光素子ＥＬが有する容量成分Ｃｏｌｅｄなどを書き加えてある。以下図３に基づいて、本発明にかかる画素回路２の動作を説明する。
図４は、図３に示した画素回路のタイミングチャートである。このタイミングチャートは、本発明の基になった先行開発にかかる駆動方式を表している。本発明の背景を明らかにし且つ理解を容易にするため、まずこの先行開発の駆動方式に付き、図４のタイミングチャートを参照しながら、本発明の一部として具体的に説明する。図４は、時間軸Ｔに沿って各走査線ＷＳ，ＡＺ１，ＡＺ２及びＤＳに印加される制御信号の波形を表してある。表記を簡略化する為、制御信号も対応する走査線の符号と同じ符号で表してある。トランジスタＴｒ１，Ｔｒ２，Ｔｒ３はＮチャネル型なので、走査線ＷＳ，ＡＺ１，ＡＺ２がそれぞれハイレベルの時オンし、ローレベルの時オフする。一方トランジスタＴｒ４はＰチャネル型なので、走査線ＤＳがハイレベルの時オフし、ローレベルの時オンする。なおこのタイミングチャートは、各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形と共に、ドライブトランジスタＴｒｄのゲートＧの電位変化及びソースＳの電位変化も表してある。
図４のタイミングチャートではタイミングＴ１〜Ｔ８までを１フィールド（１ｆ）としてある。１フィールドの間に画素アレイの各行が一回順次走査される。タイミングチャートは、１行分の画素に印加される各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形を表してある。
当該フィールドが始まる前のタイミングＴ０で、全ての制御線号ＷＳ，ＡＺ１，ＡＺ２，ＤＳがローレベルにある。したがってＮチャネル型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３はオフ状態にある一方、Ｐチャネル型のトランジスタＴｒ４のみオン状態である。したがってドライブトランジスタＴｒｄはオン状態のトランジスタＴｒ４を介して電源ＶＤＤに接続しているので、所定の入力電圧Ｖｇｓに応じて出力電流Ｉｄｓを発光素子ＥＬに供給している。したがってタイミングＴ０で発光素子ＥＬは発光している。この時ドライブトランジスタＴｒｄに印加される入力電圧Ｖｇｓは、ゲート電位（Ｇ）とソース電位（Ｓ）の差で表される。
当該フィールドが始まるタイミングＴ１で、制御信号ＤＳがローレベルからハイレベルに切り替わる。これによりスイッチングトランジスタＴｒ４がオフし、ドライブトランジスタＴｒｄは電源ＶＤＤから切り離されるので、発光が停止し非発光期間に入る。したがってタイミングＴ１に入ると、全てのトランジスタＴｒ１〜Ｔｒ４がオフ状態になる。
続いてタイミングＴ２に進むと、制御信号ＡＺ１及びＡＺ２がハイレベルになるので、スイッチングトランジスタＴｒ２及びＴｒ３がオンする。この結果、ドライブトランジスタＴｒｄのゲートＧが基準電位Ｖｓｓ１に接続し、ソースＳが基準電位Ｖｓｓ２に接続される。ここでＶｓｓ１−Ｖｓｓ２＞Ｖｔｈを満たしており、Ｖｓｓ１−Ｖｓｓ２＝Ｖｇｓ＞Ｖｔｈとする事で、その後タイミングＴ３で行われるＶｔｈ補正の準備を行う。換言すると期間Ｔ２‐Ｔ３は、ドライブトランジスタＴｒｄのリセット期間に相当する。また、発光素子ＥＬの閾電圧をＶｔｈＥＬとすると、ＶｔｈＥＬ＞Ｖｓｓ２に設定されている。これにより、発光素子ＥＬにはマイナスバイアスが印加され、いわゆる逆バイアス状態となる。この逆バイアス状態は、後で行うＶｔｈ補正動作及び移動度補正動作を正常に行うために必要である。
タイミングＴ３では制御信号ＡＺ２をローレベルにし且つ直後制御信号ＤＳもローレベルにしている。これによりトランジスタＴｒ３がオフする一方トランジスタＴｒ４がオンする。この結果ドレイン電流Ｉｄｓが保持容量Ｃｓに流れ込み、Ｖｔｈ補正動作を開始する。この時ドライブトランジスタＴｒｄのゲートＧはＶｓｓ１に保持されており、ドライブトランジスタＴｒｄがカットオフするまで電流Ｉｄｓが流れる。カットオフするとドライブトランジスタＴｒｄのソース電位（Ｓ）はＶｓｓ１−Ｖｔｈとなる。ドレイン電流がカットオフした後のタイミングＴ４で制御信号ＤＳを再びハイレベルに戻し、スイッチングトランジスタＴｒ４をオフする。さらに制御信号ＡＺ１もローレベルに戻し、スイッチングトランジスタＴｒ２もオフする。この結果、保持容量ＣｓにＶｔｈが保持固定される。この様にタイミングＴ３‐Ｔ４はドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出する期間である。ここでは、この検出期間Ｔ３‐Ｔ４をＶｔｈ補正期間と呼んでいる。
この様にＶｔｈ補正を行った後タイミングＴ５で制御信号ＷＳをハイレベルに切り替え、サンプリングトランジスタＴｒ１をオンして映像信号Ｖｓｉｇを保持容量Ｃｓに書き込む。発光素子ＥＬの等価容量Ｃｏｌｅｄに比べて保持容量Ｃｓは充分に小さい。この結果、映像信号Ｖｓｉｇのほとんど大部分が保持容量Ｃｓに書き込まれる。正確には、Ｖｓｓ１に対するＶｓｉｇの差分Ｖｓｉｇ−Ｖｓｓ１が保持容量Ｃｓに書き込まれる。したがってドライブトランジスタＴｒｄのゲートＧとソースＳ間の電圧Ｖｇｓは、先に検出保持されたＶｔｈと今回サンプリングされたＶｓｉｇ−Ｖｓｓ１を加えたレベル（Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈ）となる。以降説明簡易化の為Ｖｓｓ１＝０Ｖとすると、ゲート／ソース間電圧Ｖｇｓは図４のタイミングチャートに示すようにＶｓｉｇ＋Ｖｔｈとなる。かかる映像信号Ｖｓｉｇのサンプリングは制御信号ＷＳがローレベルに戻るタイミングＴ７まで行われる。すなわちタイミングＴ５‐Ｔ７がサンプリング期間（映像信号書込期間）に相当する。
サンプリング期間の終了するタイミングＴ７より前のタイミングＴ６で制御信号ＤＳがローレベルとなりスイッチングトランジスタＴｒ４がオンする。これによりドライブトランジスタＴｒｄが電源ＶＤＤに接続されるので、画素回路は非発光期間から発光期間に進む。この様にサンプリングトランジスタＴｒ１がまだオン状態で且つスイッチングトランジスタＴｒ４がオン状態に入った期間Ｔ６‐Ｔ７で、ドライブトランジスタＴｒｄの移動度補正を行う。即ち本先行開発例では、サンプリング期間の後部分と発光期間の先頭部分とが重なる期間Ｔ６‐Ｔ７で移動度補正を行っている。なお、この移動度補正を行う発光期間の先頭では、発光素子ＥＬは実際には逆バイアス状態にあるので発光する事はない。この移動度補正期間Ｔ６‐Ｔ７では、ドライブトランジスタＴｒｄのゲートＧが映像信号Ｖｓｉｇのレベルに固定された状態で、ドライブトランジスタＴｒｄにドレイン電流Ｉｄｓが流れる。ここでＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれる為、ダイオード特性ではなく単純な容量特性を示すようになる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは保持容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄの両者を結合した容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに書き込まれていく。これによりドライブトランジスタＴｒｄのソース電位（Ｓ）は上昇していく。図４のタイミングチャートではこの上昇分をΔＶで表してある。この上昇分ΔＶは結局保持容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓから差し引かれる事になるので、負帰還をかけた事になる。この様にドライブトランジスタＴｒｄの出力電流Ｉｄｓを同じくドライブトランジスタＴｒｄの入力電圧Ｖｇｓに負帰還する事で、移動度μを補正する事が可能である。なお負帰還量ΔＶは移動度補正期間Ｔ６‐Ｔ７の時間幅ｔを調整する事で最適化可能である。
タイミングＴ７では制御信号ＷＳがローレベルとなりサンプリングトランジスタＴｒ１がオフする。この結果ドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。映像信号Ｖｓｉｇの印加が解除されるので、ドライブトランジスタＴｒｄのゲート電位（Ｇ）は上昇可能となり、ソース電位（Ｓ）と共に上昇していく。その間保持容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓは（Ｖｓｉｇ−ΔＶ＋Ｖｔｈ）の値を維持する。ソース電位（Ｓ）の上昇に伴い、発光素子ＥＬの逆バイアス状態は解消されるので、出力電流Ｉｄｓの流入により発光素子ＥＬは実際に発光を開始する。この時のドレイン電流Ｉｄｓ対ゲート電圧Ｖｇｓの関係は、先のトランジスタ特性式１のＶｇｓにＶｓｉｇ−ΔＶ＋Ｖｔｈを代入する事で、以下の式２のように与えられる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ）２＝ｋμ（Ｖｓｉｇ−ΔＶ）２・・・式２
上記式２において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。この特性式２からＶｔｈの項がキャンセルされており、発光素子ＥＬに供給される出力電流ＩｄｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに依存しない事が分かる。基本的にドレイン電流Ｉｄｓは映像信号の信号電圧Ｖｓｉｇによって決まる。換言すると、発光素子ＥＬは映像信号Ｖｓｉｇに応じた輝度で発光する事になる。その際Ｖｓｉｇは負帰還量ΔＶで補正されている。この補正量ΔＶは丁度特性式２の係数部に位置する移動度μの効果を打ち消すように働く。したがって、ドレイン電流Ｉｄｓは実質的に映像信号Ｖｓｉｇのみに依存する事になる。
最後にタイミングＴ８に至ると制御信号ＤＳがハイレベルとなってスイッチングトランジスタＴｒ４がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再びＶｔｈ補正動作、移動度補正動作及び発光動作が繰り返される事になる。
図５は、移動度補正期間Ｔ６‐Ｔ７における画素回路２の状態を示す回路図である。図示するように、移動度補正期間Ｔ６‐Ｔ７では、サンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオンしている一方、残りのスイッチングトランジスタＴｒ２及びＴｒ３がオフしている。この状態でドライブトランジスタＴｒ４のソース電位（Ｓ）はＶｓｓ１−Ｖｔｈである。このソース電位（Ｓ）は発光素子ＥＬのアノード電位でもある。前述したようにＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは保持容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄとの合成容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに流れ込む事になる。換言すると、ドレイン電流Ｉｄｓの一部が保持容量Ｃｓに負帰還され、移動度の補正が行われる。
図６は上述したトランジスタ特性式２をグラフ化したものであり、縦軸にＩｄｓを取り横軸にＶｓｉｇを取ってある。このグラフの下方に特性式２も合わせて示してある。図６のグラフは、画素１と画素２を比較した状態で特性カーブを描いてある。画素１のドライブトランジスタの移動度μは相対的に大きい。逆に画素２に含まれるドライブトランジスタの移動度μは相対的に小さい。この様にドライブトランジスタをポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素１，２に同レベルの映像信号の信号電位Ｖｓｉｇを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素１に流れる出力電流Ｉｄｓ１´は、移動度μの小さい画素２に流れる出力電流Ｉｄｓ２´に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流Ｉｄｓの間に大きな差が生じるので、スジムラが発生し画面のユニフォーミティを損なう事になる。
そこで本先行開発例では出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。先のトランジスタ特性式１から明らかなように、移動度が大きいとドレイン電流Ｉｄｓが大きくなる。したがって負帰還量ΔＶは移動度が大きいほど大きくなる。図６のグラフに示すように、移動度μの大きな画素１の負帰還量ΔＶ１は移動度の小さな画素２の負帰還量ΔＶ２に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素１でΔＶ１の補正をかけると、出力電流はＩｄｓ１´からＩｄｓ１まで大きく下降する。一方移動度μの小さな画素２の補正量ΔＶ２は小さいので、出力電流Ｉｄｓ２´はＩｄｓ２までそれ程大きく下降しない。結果的に、Ｉｄｓ１とＩｄｓ２は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまでＶｓｉｇの全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素１と２があった場合、移動度の大きい画素１の補正量ΔＶ１は移動度の小さい画素２の補正量ΔＶ２に対して小さくなる。つまり移動度が大きいほどΔＶが大きくＩｄｓの減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。
以下参考の為、上述した移動度補正の数値解析を行う。図５に示したように、トランジスタＴｒ１及びＴｒ４がオンした状態で、ドライブトランジスタＴｒｄのソース電位を変数Ｖに取って解析を行う。ドライブトランジスタＴｒｄのソース電位（Ｓ）をＶとすると、ドライブトランジスタＴｒｄを流れるドレイン電流Ｉｄｓは以下の式３に示す通りである。
Figure 0004534170
またドレイン電流Ｉｄｓと容量Ｃ（＝Ｃｓ＋Ｃｏｌｅｄ）の関係により、以下の式４に示す様にＩｄｓ＝ｄＱ／ｄｔ＝ＣｄＶ／ｄｔが成り立つ。
Figure 0004534170
式４に式３を代入して両辺積分する。ここで、ソース電圧Ｖ初期状態は−Ｖｔｈであり、移動度ばらつき補正時間（Ｔ６‐Ｔ７）をｔとする。この微分方程式を解くと、移動度補正時間ｔに対する画素電流が以下の数式５のように与えられる。
Figure 0004534170
以上の説明から明らかなように、移動度補正時間ｔは制御信号ＤＳが立下ってスイッチングトランジスタＴｒ４がオンした後、制御信号ＷＳが立下ってサンプリングトランジスタＴｒ１がオフするまでの期間である。移動度補正時間は制御信号ＤＳ及びＷＳによって規定されている。制御信号ＷＳは前述した様にライトスキャナによって各走査線ＷＳに出力される。図７は、ライトスキャナ４の一般的な構成を示す参考図である。ライトスキャナ４はシフトレジスタＳ／Ｒで構成されており、外部から入力されるクロック信号に応じて動作し、同じく外部から入力されるスタート信号を順次転送することで、各段ごとに順次信号を出力している。シフトレジスタＳ／Ｒの各段にはＮＡＮＤ素子が接続されており、隣り合う段のＳ／Ｒから出力された順次信号をＮＡＮＤ処理して、制御信号ＷＳの基になる入力信号を生成している。この入力信号は出力バッファ４Ｂに供給される。この出力バッファ４ＢはシフトレジスタＳ／Ｒ側から供給される入力信号に応じて動作し、最終的な制御信号ＷＳを対応する画素アレイ部の走査線ＷＳに供給している。なお図では各走査線ＷＳの配線抵抗をＲで表し、各走査線ＷＳに接続している画素の容量をＣで表してある。
出力バッファ４Ｂは電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列接続された一対のスイッチング素子からなる。本参考例はこの出力バッファ４Ｂがインバータ構成となっており、一方のスイッチング素子がＰチャネルトランジスタＴｒＰで、他方がＮチャネルトランジスタＴｒＮからなる。インバータは対応するシフトレジスタＳ／Ｒの段からＮＡＮＤ素子を介して供給された入力信号を反転して、制御信号として対応する走査線ＷＳに出力している。
図８は、図７に示したライトスキャナで生成される制御信号ＷＳを示す波形図である。ドライブスキャナから出力される制御信号ＤＳも併せて表示している。なおドライブスキャナＤＳもライトスキャナＷＳと同じように、シフトレジスタと出力バッファで構成されている。
図示するように、制御信号ＤＳが立下ってＰチャネル型のスイッチングトランジスタＴｒ４がオンしてから移動度補正時間が開始し、制御信号ＷＳが立下りＮチャネル型のサンプリングトランジスタＴｒ１がオフする時点で移動度補正時間が終了する。スイッチングトランジスタＴｒ４がオンするタイミングは、制御信号ＤＳの立下り波形がＶＤＤ−｜Ｖｔｐ｜を下回った時点である。なおＶｔｐはＰチャネル型のスイッチングトランジスタＴｒ４の閾電圧を表している。一方サンプリングトランジスタＴｒ１がオフするタイミングは、制御信号ＷＳの立下りがＶｓｉｇ＋Ｖｔｎを下回った時点である。ここでＶｔｎはＮチャネル型のサンプリングトランジスタＴｒ１の閾電圧を表している。サンプリングトランジスタＴｒ１のソースには信号線から信号電位Ｖｓｉｇが印加され、ゲートには制御線ＷＳから制御信号ＷＳが印加されている。ソース電位に対してゲート電位がＶｔｎ分を残して下回ったとき、サンプリングトランジスタＴｒ１はオフすることになる。
ところで制御信号ＷＳの立下りは製造プロセスの影響を受けて位相が各走査線ごとにばらついている。図では立下り波形Ａが標準位相で、立下り波形Ｂは位相が後方にシフトしたワーストケースを表している。同様に制御信号ＤＳの立下り波形もＡが標準でＢは位相が前方にシフトしたワーストケースを表している。図から明らかなように制御信号ＷＳ及びＤＳの立下り波形が標準位相のときに比べワーストケースでは移動度補正時間が長くなっている。この様にライトスキャナやドライブスキャナをパネルに搭載した構造では製造プロセスの影響を受けて制御信号ＷＳ，ＤＳの位相が走査線ごとにばらつくため、移動度補正時間も走査線ごとにばらつきが生じる。これが画面上で水平方向の輝度むら（スジ）となって現れ、画面のユニフォーミティを損ねている。
移動度補正に関しては、上述した走査線（ライン）ごとの補正時間のばらつきに加え、別の問題もある。即ち、最適な移動度補正時間は必ずしも一定ではなく、映像信号の信号レベル（信号電圧）に応じて最適移動度補正時間は変化する。図９は、この最適移動度補正時間と信号電圧の関係を示すグラフである。図から明らかなように、信号電圧が白レベルで高い時、最適移動度補正時間は比較的短い。信号電圧がグレーレベルでは最適移動度補正時間も長くなり、さらにブラックレベルでは最適移動度補正時間が一層延長する傾向にある。前述したように、移動度補正期間中、保持容量に負帰還する補正量ΔＶは信号電圧Ｖｓｉｇに比例している。信号電圧が高いとその分負帰還量も大きくなるので、最適移動度補正時間は短くなる傾向にある。逆に信号電圧が下がるとドライブトランジスタの電流供給能力が下がるため、十分な補正に必要な最適移動度補正時間は延びる傾向にある。
そこで、信号線ＳＬに供給される映像信号の信号電位Ｖｓｉｇが高いとき補正時間ｔが短くなる一方、信号線ＳＬに供給される映像信号の信号電位Ｖｓｉｇが低いとき補正時間ｔが長くなるように、自動的にサンプリングトランジスタＴｒ１のオフタイミングを調整する方式が先行開発されており、この原理を図１０に示す。
図１０の波形図は、移動度補正期間ｔを規定するスイッチングトランジスタＴｒ４のオンタイミング及びサンプリングトランジスタＴｒ１のオフタイミングを律する、制御信号ＤＳの立下がり波形及び制御信号ＷＳの立下り波形を表している。前述したように、スイッチングトランジスタＴｒ４のゲートに印加される制御信号ＤＳがＶＤＤ−｜Ｖｔｐ｜を下回った時点で、スイッチングトランジスタＴｒ４はオンし、移動度補正時間が開始する。
一方サンプリングトランジスタＴｒ１のゲートには制御信号ＷＳが印加されている。その立下り波形は図示する様に、始め電源電位Ｖｃｃから急峻に下がり、その後接地電位Ｖｓｓに向かって緩やかに低下していく。ここでサンプリングトランジスタＴｒ１のソースに印加される信号電位Ｖｓｉｇ１が白レベルで高い時サンプリングトランジスタＴｒ１のゲート電位はＶｓｉｇ１＋Ｖｔｎまで速やかに降下するので、最適移動度補正時間ｔ１は短くなる。信号電位がグレーレベルのＶｓｉｇ２になると、ゲート電位がＶｓｉｇ２＋ＶｔｎまでＶｃｃから下がった時点でサンプリングトランジスタＴｒ１がオフする。その結果グレーレベルのＶｓｉｇ２に対応した最適補正時間ｔ２は、ｔ１に比べて長くなる。さらに信号電位がブラックレベルに近いＶｓｉｇ３になると、最適移動度補正時間ｔ３は、グレーレベルの時の最適移動度補正時間ｔ２に比べ一層長くなる。
各階調ごとに最適な移動度補正時間を自動的に設定するためには、走査線ＷＳに印加される制御信号パルスの立下りを最適な形状に波形整形する必要がある。このために先行開発例では、外部のモジュール（パルスジェネレータ）から供給される電源パルスを抜き取る方式のライトスキャナを採用しており、図１１を参照してこれを説明する。なお外部の電源パルスモジュールは安定したパルス波形を供給できるため、前述した制御信号の立下り波形の位相ばらつきの問題も同時に解決することができる。図１１は、ライトスキャナ４の出力部３段分（Ｎ−１段、Ｎ段、Ｎ＋１段）と、これに接続される画素アレイ部１の３行分（３ライン分）を模式的に表している。なお理解を容易にするため、図７に示した参考例にかかるライトスキャナと対応する部分には対応する参照番号を付してある。
ライトスキャナ４はシフトレジスタＳ／Ｒで構成されており、外部から入力されるクロック信号に応じて動作し、同じく外部から入力されるスタート信号を順次転走することで、各段毎に順次信号を出力している。シフトレジスタＳ／Ｒの各段にはＮＡＮＤ素子が接続されており、隣り合う段のＳ／Ｒから出力された順次信号をＮＡＮＤ処理して、制御信号ＷＳの元になる矩形波形の入力信号ＩＮを生成している。この矩形波形はインバータを介して出力バッファ４Ｂに入力される。この出力バッファ４Ｂはシフトレジスタ４Ｂ側から供給される入力信号ＩＮに応じて動作し、最終的な制御信号ＷＳを対応する画素アレイ部１の走査線ＷＳに出力信号ＯＵＴとして供給している。
出力バッファ４Ｂは電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列接続された一対のスイッチング素子からなる。本実施形態はこの出力バッファ４Ｂがインバータ構成となっており、一方のスイッチング素子がＰチャネル型トランジスタＴｒＰ（典型的にはＰＭＯＳトランジスタ）で、他方がＮチャネル型トランジスタＴｒＮ（典型的にはＮＭＯＳトランジスタ）からなる。なお各出力バッファ４Ｂに接続される画素アレイ部１側の各ラインは、等価回路的に抵抗成分Ｒと容量成分Ｃで表してある。
本例は、出力バッファ４Ｂが外部のパルスモジュール４Ｐから電源ラインに供給される電源パルスを抜き取って制御信号ＷＳの決定波形を作る構成となっている。前述した様にこの出力バッファ４Ｂはインバータ構成で、電源ラインと接地電位Ｖｓｓとの間にＰチャネルトランジスタＴｒＰとＮチャネルトランジスタＴｒＮが直列に接続されている。シフトレジスタＳ／Ｒ側からの入力信号ＩＮに応じて出力バッファのＰチャネルトランジスタＴｒＰがオンしたとき、電源ラインに供給されていた電源パルスの立下り波形を取り出し、これを制御信号ＷＳの決定波形として、画素アレイ部１側に供給している。この様に出力バッファ４Ｂとは別に決定波形を含むパルスを外部モジュール４Ｐで作り、これを出力バッファ４Ｂの電源ラインに供給することで、所望の決定波形の制御信号ＷＳを作り出すことが可能である。この場合出力バッファ４Ｂは、優勢スイッチング素子側となるＰチャネルトランジスタＴｒＰがオンして劣勢スイッチング素子側となるＮチャネルトランジスタＴｒＮがオフした時、外部から供給された電源パルスの立下り波形を取り出し、制御信号ＷＳの決定波形ＯＵＴとして出力している。
図１２は、図１１に示したライトスキャナの動作説明に供するタイミングチャートである。図示するように、１Ｈ周期で変動する電源パルスの列が外部のモジュールからライトスキャナの出力バッファの電源ラインに入力されて来る。これと合わせて、出力バッファを構成するインバータに入力パルスＩＮが印加される。タイミングチャートは、ｎ−１段目及びｎ段目のインバータに供給される入力パルスＩＮを表している。これと時系列を合わせて、ｎ−１段目及びｎ段目から供給される出力パルスＯＵＴを表してある。この出力パルスＯＵＴは対応するラインの走査線ＷＳに印加される制御信号である。
タイミングチャートから明らかなように、ライトスキャナの各段の出力バッファは、入力パルスＩＮに応じて電源パルスを抜き取り、そのまま出力パルスＯＵＴとして対応する走査線ＷＳに供給している。電源パルスは外部のモジュールから供給されており、その立下り波形は予め最適に設定可能である。ライトスキャナはこの立下り波形をそのまま抜き取って制御信号パルスとしている。
しかしながら図１１に示した先行開発にかかるライトスキャナは、モジュールが電源パルスを１Ｈ周期で生成しなければならず、また電源パルスを画素アレイ部側に供給する配線も、全段の負荷が接続されており配線容量が非常に重い。よって電源パルスを供給する外部モジュールはその消費電力が大きくなってしまう。また移動度補正時間の制御のため、安定したパルストランジェントを確保する必要があるが、これにはパルスモジュールの能力を上げる必要がある。この結果モジュール面積の増加を引き起こしていた。モバイル機器のディスプレイ応用では、特に表示装置の低消費電力化が求められており、図１１に示した外部モジュールを利用するスキャナ構成では対応が困難になっている。
図１３は、本発明にかかる表示装置の主要部となるライトスキャナの第１実施形態を示す回路図である。理解を容易にするため、図１１に示した先行開発にかかるライトスキャナと対応する部分には対応する参照番号を付してある。本実施形態にかかるライトスキャナ４は、その出力バッファの部分で制御信号ＷＳの立下り波形を形成している。このライトスキャナ４は基本的に薄膜トランジスタで集積形成されており、画素アレイ部と同じパネル上に実装できる。よって図１１に示した先行開発例のライトスキャナと異なり、本実施形態のライトスキャナは外付けの電源パルス供給用のモジュールが不要となり、その分低消費電力化及び低コスト化と小型化が可能になる。
図示するようにライトスキャナ４は、シフトレジスタＳ／Ｒと、出力バッファ４Ｂとを有する。シフトレジスタＳ／Ｒは、線順次走査に同期してシフトレジスタＳ／Ｒの各段ごとに入力信号ＩＮ，ＡＺＸを順次生成する。出力バッファ４Ｂは、シフトレジスタＳ／Ｒの各段と各走査線ＷＳとの間に接続し、入力信号ＩＮ及びＡＺＸに応じて制御信号ＷＳとなる出力信号ＯＵＴを生成する。なお、出力バッファ４ＢはＮＡＮＤ素子を介してシフトレジスタＳ／Ｒの対応する段に接続している。ＮＡＮＤ素子は隣り合う段のシフトレジスタＳ／Ｒから供給されるＳ／Ｒ出力をＮＡＮＤ処理して入力信号ＩＮを生成し、出力バッファ４Ｂ側に供給している。その際ＮＡＮＤ素子は外部から供給されるイネーブル信号ＩＮＥＮＢに応じて入力信号ＩＮを形成している。ＮＡＮＤ素子から出力された入力信号ＩＮは２つの経路に分かれて対応する出力バッファ４Ｂに供給される。一方の経路は入力信号ＩＮをそのまま出力バッファ４Ｂに伝達する一方、他方の経路は２個のインバータを介して入力信号ＡＺＸとし、これを出力バッファ４Ｂに供給している。２個のインバータの内１番目は電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に接続されている。２番目のインバータは外部から供給される電源パルスのラインと接地電圧Ｖｓｓとの間に接続されている。
かかる構成において、シフトレジスタＳ／Ｒは、ＮＡＮＤ素子及び一対のインバータを介して入力信号ＡＺＸのレベルを少なくとも二段階で変化させている。出力バッファ４Ｂは、入力信号ＡＺＸのレベル変化に応じて出力信号ＯＵＴを走査線ＷＳに供給している。この出力信号ＯＵＴはサンプリングトランジスタＴｒ１の制御端（ゲート）に印加される制御信号ＷＳであって、サンプリングトランジスタＴｒ１がオフするタイミングを規定する立下り波形が入力信号ＡＺＸのレベル変化に応じて変化しており、以って映像信号Ｖｓｉｇの信号レベルに応じて移動度補正期間ｔを可変制御することが可能になっている。
出力バッファ４Ｂは、電源ラインＶｃｃと接地ラインＶｓｓとの間に直列接続されたＰチャネルトランジスタＴｒＰとＮチャネルトランジスタＴｒＮからなるインバータで構成されている。シフトレジスタＳ／Ｒは、ＮＡＮＤ素子を介して出力バッファ４Ｂを構成する一方のＰチャネルトランジスタＴｒＰのゲートに入力信号ＩＮを印加する一方、ＮチャネルトランジスタＴｒＮのゲートには入力信号ＩＮを処理した入力信号ＡＺＸを印加している。本実施形態は、このＮチャネルトランジスタＴｒＮの制御端（ゲート）に印加する入力信号ＡＺＸのレベルを少なくとも二段階で変化させることで、出力信号ＯＵＴの立下り波形に所望の変化をつけている。好ましくは、シフトレジスタＳ／Ｒは入力信号ＡＺＸのレベルを調整して出力信号ＯＵＴ（即ち制御信号ＷＳ）の立下り波形を最適化することができる。
図１４は、図１３に示したライトスキャナの動作説明に供するタイミングチャートである。ライトスキャナ４には、外部からクロック信号ＣＫが供給され、これが動作基準となる。即ちライトスキャナ４はこのクロック信号ＣＫに応じて動作し、１Ｈごとに制御信号ＷＳを各走査線ＷＳに出力する。このクロック信号ＣＫは２Ｈ周期のパルス信号である。このクロック信号ＣＫに同期して１Ｈ周期のイネーブル信号ＩＮＥＮＢがＮＡＮＤ素子の入力端子に供給されている。さらに外部のパルス電源から電源パルスがＮＡＮＤ素子と出力バッファ４Ｂとの間に介在している２番目のインバータの電源ラインに供給されている。この電源パルスは１Ｈ周期で電位がＶｃｃとＶｃｃ２との間で切換る。なお図１１に示した先行開発にかかるライトスキャナ４と異なり、この電源パルスは抜き取ってそのまま制御信号とするものではなく、内部的にインバータの電源ラインに供給されるだけであり、大きな駆動能力は必要とされず、回路的な負荷は少ない。
シフトレジスタＳ／Ｒの各段（ｎ−１段、ｎ段、ｎ＋１段）から順次１Ｈだけ位相がシフトした出力が得られる。これらのＳ／Ｒ出力はＮＡＮＤ素子により処理され、入力信号ＩＮが生成される。図１４のタイミングチャートではｎ段目及びｎ＋１段目の入力信号ＩＮが示されている。さらにこの入力信号ＩＮは直列接続された２段のインバータにより処理され、入力信号ＡＺＸとして出力バッファ４ＢのＮチャネルトランジスタＴｒＮのゲートに印加される。タイミングチャートから明らかなように、この入力信号ＡＺＸはそのレベルが高電位Ｖｃｃ、中間電位Ｖｃｃ２、低電位Ｖｓｓの間で変化する。
図１５は、図１３に示したライトスキャナの内、特に１段分の出力バッファの動作説明に供する、回路図及びタイミングチャートである。回路図に示すように、シフトレジスタから出力された入力信号ＩＮは２つの経路に分かれて最終段の出力バッファに供給される。一方の経路は入力信号ＩＮがそのまま出力バッファのＰチャネルトランジスタＴｒＰのゲートに印加される。他方の経路は２段に直列接続されたインバータからなり、入力信号ＩＮを変換して入力信号ＡＺＸとし、これを出力バッファのＮチャネルトランジスタＴｒＮの制御端に印加している。２段に接続したインバータの内２番目は、電源パルスラインと接地ラインＶｓｓとの間に接続されている。なお本明細書では、この２段に直列接続したインバータがシフトレジスタの出力部を構成しており、構造上シフトレジスタの一部として取り扱っている。したがってシフトレジスタの各段は入力信号ＩＮと別の入力信号ＡＺＸを生成し、これを出力バッファに印加している事になる。
タイミングチャートは、クロック信号ＣＫ及びイネーブル信号ＥＮＢＩＮに合わせて、電源パルス、入力信号ＩＮ、入力信号ＡＺＸ及び出力信号ＯＵＴの波形を表している。入力信号ＩＮを変換してＡＺＸにするためインバータに供給される電源パルスは、高電位Ｖｃｃと低電位Ｖｃｃ２との間で変化する。Ｖｃｃ２は出力バッファのＮチャネルトランジスタＴｒＮのカットオフ電圧よりも高く設定されている。直列接続された２段のインバータの内の２番目のインバータはこの電源パルスを抜き取ることで、Ｖｃｃ，Ｖｃｃ２，Ｖｓｓの３値を有する入力信号ＡＺＸを生成している。なおこの電源パルスはそのまま走査線ＷＳに制御信号として出力されるものではなく、出力バッファを構成するトランジスタのゲートに印加されるだけである。従ってこの電源パルスを供給するモジュールは大きな駆動能力を要求されることはなく、またサイズも比較的小さくて良い。
タイミングチャートを期間Ａから期間Ｄに区切って出力バッファの動作を詳細に説明する。期間Ａでは、入力信号ＩＮはハイレベルであり、別の入力信号ＡＺＸはＶｃｃもしくはＶｃｃ２のレベルにある。よって出力バッファのＮチャネルトランジスタＴｒＮはオンであり、ＰチャネルトランジスタＴｒＰはオフとなる。従って出力信号ＯＵＴはＶｓｓのレベルにある。
次に期間Ｂでは入力信号ＩＮ及びＡＺＸは共にローレベルのＶｓｓとなるので、ＮチャネルトランジスタＴｒＮはオフする一方、ＰチャネルトランジスタＴｒＰはオンする。これにより出力ＯＵＴはＶｃｃに切換る。
続いて期間Ｃに入ると入力信号ＩＮ及びＡＺＸは共にハイレベルのＶｃｃになる。これによりＮチャネルトランジスタＴｒＮはオンしＰチャネルトランジスタＴｒＰはオフする。この結果出力ＯＵＴはＶｓｓに引かれて立下っていく。仮にこのままＡＺＸがＶｃｃのレベルを維持し続けるとバッファの出力ＯＵＴは急激に立下ってしまう。これでは制御信号ＷＳの立下りを映像信号の信号レベルに合わせて適切な形状にすることができない。
そこで本実施形態では次の期間Ｄにて、電源パルスをＶｃｃ２に下げ、入力信号ＡＺＸをＶｃｃ２とする。これによりＮチャネルトランジスタＴｒＮのゲートに印加されるゲート電圧が下り、前述のトランジスタ特性式１で示したように、出力電流量が下る。これにより出力ＯＵＴの立下り波形が鈍るようになり、最適な立下り波形が得られる。ＮチャネルトランジスタＴｒＮの出力電流Ｉｄｓは前述のトランジスタ特性式１で示すように決定されるので、入力信号ＡＺＸのレベルを期間ＤでＶｃｃ２と小さくすることで、出力バッファのＮチャネルトランジスタＴｒＮのＶｇｓは狭くなり、流れる電流Ｉｄｓが小さくなる。その結果出力バッファの出力信号ＯＵＴの立下り波形を適切に鈍らせることができる。このときＶｃｃ２のレベルを適切に設定することで、出力信号ＯＵＴのパルストランジェントの値を最適に調整することができる。加えて期間Ｃを調整することで、出力信号ＯＵＴの立下りが急峻な状態にある期間を適切に制御することができる。
以上により本実施形態はパネルに組み込まれたライトスキャナの最終段出力バッファ部で制御信号ＷＳの波形を整形できるだけでなく、その形状も自在に設定することができ、映像信号の階調ごとに最適な移動度補正時間を得ることが可能となり、高いユニフォーミティの画面が得られる。なお本実施形態はライトスキャナを構成するシフトレジスタの出力部に外部から電源パルスを供給する必要があるが、これは配線に接続する負荷が図１１に示した先行開発にかかる電源パルスラインに対して大幅に少なくなっている。このため電源パルスを供給するためのモジュールはパネル内部に組み込むことも可能であり、パネル外部の電源発生回路モジュールを取り除くことが可能となり、低消費電力化を実現できる。
図１６は、本発明にかかる表示装置に組み込まれるライトスキャナの第２実施形態を示す回路図及びタイミングチャートである。理解を容易にするため、図１５に示した第１実施形態と対応する部分には対応する参照番号を付してある。異なる点は、電源パルスのレベルを高電位Ｖｃｃ，中電位Ｖｃｃ２，低電位Ｖｃｃ３の３レベルで切換えることにより、より精密に出力信号ＯＵＴの立下り形状を設定することができる。この実施形態においても、シフトレジスタから供給される入力信号ＩＮに対して電源パルス位相を調整することで、出力信号ＯＵＴの急峻な立下り期間を自在に制御することができる。電源パルスをＶｃｃ，Ｖｃｃ２，Ｖｃｃ３の３レベルで切換えることにより、入力信号ＡＺＸがＶｃｃからＶｃｃ２を通ってＶｃｃ３まで段階的に変化する。これに合わせて出力バッファのＮチャネルトランジスタＴｒＮは理想的な立下り波形の形状を有する出力信号ＯＵＴを走査線ＷＳに供給することができる。
図１７は、本発明にかかる表示装置の第３実施形態の全体構成を示すブロック図である。図示するように、本表示装置は、画素アレイ部１とこれを駆動する駆動部とからなる。画素アレイ部１は、行状の走査線ＷＳと、列状の信号線（信号ライン）ＳＬと、両者が交差する部分に配された行列状の画素２と、各画素２の各行に対応して配された給電線（電源ライン）ＶＬとを備えている。なお本例は、各画素２にＲＧＢ三原色のいずれかが割り当てられており、カラー表示が可能である。但しこれに限られるものではなく、単色表示のデバイスも含む。駆動部は、各走査線ＷＳに順次制御信号を供給して画素２を行単位で線順次走査するライトスキャナ４と、この線順次走査に合わせて各給電線ＶＬに第１電位と第２電位で切換る電源電圧を供給する電源スキャナ６と、この線順次走査に合わせて列状の信号線ＳＬに映像信号となる信号電位と基準電位を供給する信号セレクタ（水平セレクタ）３とを備えている。
図１８は、図１７に示した表示装置に含まれる画素２の具体的な構成及び結線関係を示す回路図である。図示するように、この画素２は有機ＥＬデバイスなどで代表される発光素子ＥＬと、サンプリングトランジスタＴｒ１と、ドライブトランジスタＴｒｄと、保持容量Ｃｓとを含む。サンプリングトランジスタＴｒ１は、その制御端（ゲート）が対応する走査線ＷＳに接続し、一対の電流端（ソース及びドレイン）の一方が対応する信号線ＳＬに接続し、他方がドライブトランジスタＴｒｄの制御端（ゲートＧ）に接続する。ドライブトランジスタＴｒｄは、一対の電流端（ソースＳ及びドレイン）の一方が発光素子ＥＬに接続し、他方が対応する給電線ＶＬに接続している。本例では、ドライブトランジスタＴｒｄがＮチャネル型であり、そのドレインが給電線ＶＬに接続する一方、ソースＳが出力ノードとして発光素子ＥＬのアノードに接続している。発光素子ＥＬのカソードは所定のカソード電位Ｖｃａｔｈに接続している。保持容量ＣｓはドライブトランジスタＴｒｄのソースＳとゲートＧの間に接続している。
かかる構成において、サンプリングトランジスタＴｒ１は走査線ＷＳから供給された制御信号に応じて導通し、信号線ＳＬから供給された信号電位をサンプリングして保持容量Ｃｓに保持する。ドライブトランジスタＴｒｄは、第１電位（高電位Ｖｄｄ）にある給電線ＶＬから電流の供給を受け保持容量Ｃｓに保持された信号電位に応じて駆動電流を発光素子ＥＬに流す。ライトスキャナ４は、信号線ＳＬが信号電位にある時間帯にサンプリングトランジスタＴｒ１を導通状態にするため、所定のパルス幅の制御信号を制御線ＷＳに出力し、以って保持容量Ｃｓに信号電位を保持すると同時にドライブトランジスタＴｒｄの移動度μに対する補正を信号電位に加える。この後ドライブトランジスタＴｒｄは保持容量Ｃｓに書き込まれた信号電位Ｖｓｉｇに応じた駆動電流を発光素子ＥＬに供給し、発光動作に入る。
本画素回路２は、上述した移動度補正機能に加え閾電圧補正機能も備えている。即ち電源スキャナ６は、サンプリングトランジスタＴｒ１が信号電位Ｖｓｉｇをサンプリングする前に、第１タイミングで給電線ＶＬを第１電位（高電位Ｖｄｄ）から第２電位（低電位Ｖｓｓ）に切換える。またライトスキャナ４は同じくサンプリングトランジスタＴｒ１が信号電位Ｖｓｉｇをサンプリングする前に、第２タイミングでサンプリングトランジスタＴｒ１を導通させて信号線ＳＬから基準電位ＶｒｅｆをドライブトランジスタＴｒｄのゲートＧに印加すると共にドライブトランジスタＴｒｄのソースＳを第２電位（Ｖｓｓ）にセットする。電源スキャナ６は第２タイミングの後の第３タイミングで給電線ＶＬを第２電位Ｖｓｓから第１電位Ｖｄｄに切換えて、ドライブトランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧を保持容量Ｃｓに保持する。かかる閾電圧補正機能により、本表示装置は画素毎にばらつくドライブトランジスタＴｒｄの閾電圧Ｖｔｈの影響をキャンセルすることができる。
本画素回路２は、さらにブートストラップ機能も備えている。即ちライトスキャナ４は保持容量Ｃｓに信号電位Ｖｓｉｇが保持された段階で走査線ＷＳに対する制御信号の印加を解除し、サンプリングトランジスタＴｒ１を非道通状態にしてドライブトランジスタＴｒｄのゲートＧを信号線ＳＬから電気的に切り離し、以ってドライブトランジスタＴｒｄのソースＳの電位変動にゲートＧの電位が連動し、ゲートＧとソースＳ間の電圧Ｖｇｓを一定に維持することができる。
図１９は、図１８に示した画素回路２の動作説明に供するタイミングチャートである。時間軸を共通にして、走査線ＷＳの電位変化、給電線ＶＬの電位変化及び信号線ＳＬの電位変化を表している。またこれらの電位変化と並行に、ドライブトランジスタのゲートＧ及びソースＳの電位変化も表してある。
前述したように走査線ＷＳには、サンプリングトランジスタＴｒ１をオンするための制御信号パルスが印加される。この制御信号パルスは画素アレイ部の線順次走査に合わせて１フィールド（１ｆ）周期で走査線ＷＳに印加される。電源線ＶＬは同じように１フィールド周期で高電位Ｖｄｄと低電位Ｖｓｓとの間で切換る。信号線ＳＬには１水平周期（１Ｈ）内で信号電位Ｖｓｉｇと基準電位Ｖｒｅｆが切換る映像信号を供給している。
図１９のタイミングチャートに示すように、画素は前のフィールドの発光期間から当該フィールドの非発光期間に入り、そのあと当該フィールドの発光期間となる。この非発光期間で準備動作、閾電圧補正動作、信号書き込み動作、移動度補正動作などを行う。
前フィールドの発光期間では、給電線ＶＬが高電位Ｖｄｄにあり、ドライブトランジスタＴｒｄが駆動電流Ｉｄｓを発光素子ＥＬに供給している。駆動電流Ｉｄｓは高電位Ｖｄｄにある給電線ＶＬからドライブトランジスタＴｒｄを介して発光素子ＥＬを通り、カソードラインに流れ込んでいる。
続いて当該フィールドの非発光期間に入るとまずタイミングＴ１で給電線ＶＬを高電位Ｖｄｄから低電位Ｖｓｓに切換える。これにより給電線ＶＬはＶｓｓまで放電され、さらにドライブトランジスタＴｒｄのソースＳの電位はＶｓｓまで下降する。これにより発光素子ＥＬのアノード電位（即ちドライブトランジスタＴｒｄのソース電位）は逆バイアス状態となるため、駆動電流が流れなくなり消灯する。またドライブトランジスタのソースＳの電位降下に連動してゲートＧの電位も降下する。
続いてタイミングＴ２になると、走査線ＷＳを低レベルから高レベルに切換えることで、サンプリングトランジスタＴｒ１が導通状態になる。この時信号線ＳＬは基準電位Ｖｒｅｆにある。よってドライブトランジスタＴｒｄのゲートＧの電位は導通したサンプリングトランジスタＴｒ１を通じて信号線ＳＬの基準電位Ｖｒｅｆとなる。この時ドライブトランジスタＴｒｄのソースＳの電位はＶｒｅｆよりも十分低い電位Ｖｓｓにある。この様にしてドライブトランジスタＴｒｄのゲートＧとソースＳとの間の電圧ＶｇｓがドライブトランジスタＴｒｄの閾電圧Ｖｔｈより大きくなるように、初期化される。タイミングＴ１からタイミングＴ３までの期間Ｔ１‐Ｔ３はドライブトランジスタＴｒｄのゲートＧ／ソースＳ間電圧Ｖｇｓを予めＶｔｈ以上に設定する準備期間である。
この後タイミングＴ３になると、給電線ＶＬが低電位Ｖｓｓから高電位Ｖｄｄに遷移し、ドライブトランジスタＴｒｄのソースＳの電位が上昇を開始する。やがてドリライブトランジスタＴｒｄのゲートＧ／ソースＳ間電圧Ｖｇｓが閾電圧Ｖｔｈとなった所で電流がカットオフする。この様にしてドライブトランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧が保持容量Ｃｓに書き込まれる。これが閾電圧補正動作である。この時電流がもっぱら保持容量Ｃｓ側に流れ、発光素子ＥＬには流れないようにするため、発光素子ＥＬがカットオフとなるようにカソード電位Ｖｃａｔｈを設定しておく。この閾電圧補正動作はタイミングＴ４で信号線ＳＬの電位がＶｒｅｆからＶｓｉｇに切換るまでの間に完了する。タイミングＴ３からタイミングＴ４までの期間Ｔ３‐Ｔ４が閾電圧補正期間となる。
タイミングＴ４では信号線ＳＬが基準電位Ｖｒｅｆから信号電位Ｖｓｉｇに切換る。この時サンプリングトランジスタＴｒ１は引き続き導通状態にある。よってドライブトランジスタＴｒｄのゲートＧの電位は信号電位Ｖｓｉｇになる。ここで発光素子ＥＬは始めカットオフ状態（ハイインピーダンス状態）にあるためドライブトランジスタＴｒｄのドレインとソースの間に流れる電流はもっぱら保持容量Ｃｓと発光素子ＥＬの等価容量に流れ込み、充電を開始する。この後サンプリングトランジスタＴｒ１がオフするタイミングＴ５までに、ドライブトランジスタＴｒｄのソースＳの電位はΔＶだけ上昇する。この様にして映像信号の信号電位ＶｓｉｇがＶｔｈに足し込まれる形で保持容量Ｃｓに書き込まれると共に移動度補正用の電圧ΔＶが保持容量Ｃｓに保持された電圧から差し引かれる。よってタイミングＴ４からタイミングＴ５までの期間Ｔ４‐Ｔ５が信号書き込み期間／移動度補正期間となる。この様に信号書き込み期間Ｔ４‐Ｔ５では信号電位Ｖｓｉｇの書き込みと補正量ΔＶの調整が同時に行われる。Ｖｓｉｇが高いほどドライブトランジスタＴｒｄが供給する電流Ｉｄｓは大きくなり、ΔＶの絶対値も大きくなる。したがって発光輝度レベルに応じた移動度補正が行われる。Ｖｓｉｇを一定とした場合、ドライブトランジスタＴｒｄの移動度μが大きいほどΔＶの絶対値が大きくなる。換言すると移動度μが大きいほど保持容量Ｃｓに対する負帰還量ΔＶが大きくなるので、画素毎の移動度μのばらつきを取り除くことができる。
最後にタイミングＴ５になると、前述したように走査線ＷＳが低レベル側に遷移し、サンプリングトランジスタＴｒ１はオフ状態となる。これによりドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。同時にドレイン電流Ｉｄｓが発光素子ＥＬを流れ始める。これにより発光素子ＥＬのアノード電位は駆動電流Ｉｄｓに応じて上昇する。発光素子ＥＬのアノード電位の上昇は、即ちドライブトランジスタＴｒｄのソースＳの電位上昇に他ならない。ドライブトランジスタＴｒｄのソースＳの電位が上昇すると、保持容量Ｃｓのブートストラップ動作によりドライブトランジスタＴｒｄのゲートＧの電位も連動して上昇する。ゲート電位の上昇量はソース電位の上昇量に等しくなる。ゆえに発光期間中ドライブトランジスタＴｒｄのゲートＧ／ソースＳ間電圧Ｖｇｓは一定に保持される。このＶｇｓの値は信号電位Ｖｓｉｇに閾電圧Ｖｔｈ及び移動量μの補正をかけたものとなっている。
本実施形態においても、移動度補正期間は信号線ＳＬの電位がＶｒｅｆからＶｓｉｇに切換ったタイミングＴ４から、制御信号ＷＳが立下りサンプリングトランジスタＴｒ１がオフするタイミングＴ５によって規定されている。ここで信号線ＳＬに供給される信号電圧Ｖｓｉｇに応じてサンプリングトランジスタＴｒ１のオフタイミングＴ５を制御するため、制御信号ＷＳの立下り波形に傾斜をつける必要がある。そこで本実施形態でも、図１７に示したライトスキャナ４に、図１３で示した構成を採用することができる。前述した様に図１３に示したライトスキャナ４は、シフトレジスタが出力バッファに対する入力信号のレベルを少なくとも二段階で変化させ、出力バッファは入力信号のレベル変化に応じてサンプリングトランジスタＴｒ１がオフするタイミングを規定する制御信号ＷＳの立下り波形を変化させ、以って映像信号の信号レベルＶｓｉｇに応じて移動度補正期間ｔを可変制御することが可能である。
本発明にかかる表示装置は、図２０に示すような薄膜デバイス構成を有する。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスター部（図では１個のＴＦＴを例示）、保持容量などの容量部及び有機ＥＬ素子などの発光部とを含む。基板の上にＴＦＴプロセスでトランジスター部や容量部が形成され、その上に有機ＥＬ素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。
本発明にかかる表示装置は、図２１に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機ＥＬ素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部（画素マトリックス部）を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてももよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）を設けてもよい。
以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した駆動信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。
図２２は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。
図２３は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。
図２４は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。
図２５は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含み、本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。
図２６は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。
本発明にかかる表示装置の全体構成を示すブロック図である。 図１に示した表示装置に含まれる画素の構成を示す回路図である。 同じく画素の構成を示す回路図である。 図１及び図２に示した表示装置の動作説明に供するタイミングチャートである。 同じく動作説明に供する回路図である。 同じく動作説明に供するグラフである。 ライトスキャナの参考例を示す回路図である。 図７に示したライトスキャナの動作説明に供する波形図である。 先行開発にかかる表示装置の動作説明に供するグラフである。 同じく動作説明に供する波形図である。 同じく先行開発にかかる表示装置に組み込まれるライトスキャナの構成を示す回路図である。 図１１に示したライトスキャナの動作説明に供する波形図である。 本発明にかかる表示装置に組み込まれるライトスキャナの第１実施形態を示す回路図である。 第１実施形態の動作説明に供するタイミングチャートである。 同じく第１実施形態の動作説明に供する回路図及びタイミングチャートである。 本発明にかかる表示装置に組み込まれるライトスキャナの第２実施形態を示す回路図及び波形図である。 本発明にかかる表示装置の第３実施形態の全体構成を示すブロック図である。 図１７に組み込まれる画素の構成を示す回路図である。 本発明にかかる表示装置の第３実施形態の動作説明に供するタイミングチャートである。 本発明にかかる表示装置のデバイス構成を示す断面図である。 本発明にかかる表示装置のモジュール構成を示す平面図である。 本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。 本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。 本発明にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。 本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。 本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。
符号の説明
０・・・パネル、１・・・画素アレイ部、２・・・画素回路、３・・・水平セレクタ、４・・・ライトスキャナ、４Ｂ・・・出力バッファ、５・・・ドライブスキャナ、７１・・・第一補正用スキャナ、７２・・・第二補正用スキャナ、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ２・・・第１スイッチングトランジスタ、Ｔｒ３・・・第２スイッチングトランジスタ、Ｔｒ４・・・第３スイッチングトランジスタ、Ｔｒｄ・・・ドライブトランジスタ、Ｃｓ・・・保持容量、ＥＬ・・・発光素子、Ｖｓｓ１・・・第１電源電位、Ｖｓｓ２・・・第２電源電位、ＶＤＤ・・・第３電源電位、ＷＳ・・・第１走査線、ＤＳ・・・第２走査線、ＡＺ１・・・第３走査線、ＡＺ２・・・第４走査線

Claims (4)

  1. 画素アレイ部と駆動部とからなり、
    前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを備え、
    各画素は少なくとも、サンプリングトランジスタと、ドライブトランジスタと、保持容量と、発光素子とを備え、
    前記サンプリングトランジスタは、その制御端が前記走査線に接続され、その一対の電流端が前記信号線と前記ドライブトランジスタの制御端との間に接続され、
    前記ドライブトランジスタは、一対の電流端の一方が前記発光素子に接続され、他方が電源に接続され、
    前記保持容量は、前記ドライブトランジスタの制御端と電流端との間に接続され、
    前記駆動部は少なくとも、各走査線に順次制御信号を供給して線順次走査を行うライトスキャナと、各信号線に映像信号を供給する信号セレクタとを有し、
    前記ライトスキャナは、シフトレジスタと、NAND素子と、出力バッファとを有し、
    前記シフトレジスタは、前記NAND素子と接続され、外部からのクロック信号に応じて順次信号を前記NAND素子に出力し、
    前記NAND素子は、所定の周期だけ位相が異なる前記順次信号どうしをNAND処理して入力信号を生成し、
    前記出力バッファは、前記NAND素子と各走査線との間に接続され、前記入力信号に応じて制御信号を前記走査線に出力し、
    前記サンプリングトランジスタは、前記走査線に供給された制御信号に応じてオンし、前記信号線から映像信号をサンプリングして前記保持容量に書き込むとともに、制御信号に応じてオフするまでの所定の補正期間に前記ドライブトランジスタから流れる電流を前記保持容量に負帰還して、前記ドライブトランジスタの移動度に対する補正を前記保持容量に書き込まれた映像信号にかけ、
    前記ドライブトランジスタは、前記保持容量に書き込まれた映像信号に応じた電流を前記発光素子に供給して発光させる表示装置であって、
    前記ライトスキャナは、さらに、Pチャネルトランジスタ、及びNチャネルトランジスタからなるインバータを２段に直列接続して構成された出力部を有し、
    前記出力部を構成する２段のインバータのうち、一方のインバータは前記NAND素子に接続され、他方のインバータは前記出力バッファに接続されており、
    前記出力部は、前記NAND素子から前記一方のインバータに入力される前記入力信号を、前記他方のインバータに入力される電源パルスのレベルに応じて、少なくとも、２以上の異なるレベルに変化する他の入力信号に変換し、変換後の前記他の入力信号を前記出力バッファに出力し、
    前記出力バッファは、Pチャネルトランジスタ、及びNチャネルトランジスタからなる他のインバータにより構成されており、
    前記他のインバータを構成するPチャネルトランジスタのゲートは、前記NAND素子に接続されており、
    前記他のインバータを構成するNチャネルトランジスタのゲートは、前記他方のインバータに接続されており、
    前記NAND素子から、前記他のインバータの前記Pチャネルトランジスタのゲートに前記入力信号が入力され、
    前記他方のインバータから、前記他のインバータの前記Nチャネルトランジスタのゲートに前記他の入力信号が入力されることにより、
    入力された前記他の入力信号のレベル変化に応じて、前記サンプリングトランジスタがオフするタイミングを規定する制御信号の立下り波形を変化させ、以って映像信号の信号レベルに応じて前記補正期間を可変制御する
    表示装置。
  2. 前記出力部は、前記他の入力信号のレベルを調整して制御信号の立下り波形を最適化する
    請求項１記載の表示装置。
  3. 画素アレイ部と駆動部とからなり、
    前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを備え、
    各画素は少なくとも、サンプリングトランジスタと、ドライブトランジスタと、保持容量と、発光素子とを備え、
    前記サンプリングトランジスタは、その制御端が前記走査線に接続され、その一対の電流端が前記信号線と前記ドライブトランジスタの制御端との間に接続され、
    前記ドライブトランジスタは、一対の電流端の一方が前記発光素子に接続され、他方が電源に接続され、
    前記保持容量は、前記ドライブトランジスタの制御端と電流端との間に接続され、
    前記駆動部は少なくとも、各走査線に順次制御信号を供給して線順次走査を行うライトスキャナと、各信号線に映像信号を供給する信号セレクタとを有し、
    前記ライトスキャナは、シフトレジスタと、NAND素子と、出力バッファとを有し、
    前記シフトレジスタは、前記NAND素子と接続され、外部からのクロック信号に応じて順次信号を前記NAND素子に出力し、
    前記NAND素子は、所定の周期だけ位相が異なる前記順次信号どうしをNAND処理して入力信号を生成し、
    前記出力バッファは、前記NAND素子と各走査線との間に接続され、前記入力信号に応じて制御信号を前記走査線に出力し、
    前記サンプリングトランジスタは、前記走査線に供給された制御信号に応じてオンし、前記信号線から映像信号をサンプリングして前記保持容量に書き込むとともに、制御信号に応じてオフするまでの所定の補正期間に前記ドライブトランジスタから流れる電流を前記保持容量に負帰還して、前記ドライブトランジスタの移動度に対する補正を前記保持容量に書き込まれた映像信号にかけ、
    前記ドライブトランジスタは、前記保持容量に書き込まれた映像信号に応じた電流を前記発光素子に供給して発光させる表示装置の駆動方法であって、
    前記ライトスキャナは、さらに、Pチャネルトランジスタ、及びNチャネルトランジスタからなるインバータを２段に直列接続して構成された出力部を有し、
    前記出力部を構成する２段のインバータのうち、一方のインバータは前記NAND素子に接続され、他方のインバータは前記出力バッファに接続されており、
    前記出力部は、前記NAND素子から前記一方のインバータに入力される前記入力信号を、前記他方のインバータに入力される電源パルスのレベルに応じて、少なくとも、２以上の異なるレベルに変化する他の入力信号に変換し、変換後の前記他の入力信号を前記出力バッファに出力し、
    前記出力バッファは、Pチャネルトランジスタ、及びNチャネルトランジスタからなる他のインバータにより構成されており、
    前記他のインバータを構成するPチャネルトランジスタのゲートは、前記NAND素子に接続されており、
    前記他のインバータを構成するNチャネルトランジスタのゲートは、前記他方のインバータに接続されており、
    前記NAND素子から、前記他のインバータの前記Pチャネルトランジスタのゲートに前記入力信号が入力され、
    前記他方のインバータから、前記他のインバータの前記Nチャネルトランジスタのゲートに前記他の入力信号が入力されることにより、
    入力された前記他の入力信号のレベル変化に応じて、前記サンプリングトランジスタがオフするタイミングを規定する制御信号の立下り波形を変化させ、以って映像信号の信号レベルに応じて前記補正期間を可変制御する
    表示装置の駆動方法。
  4. 請求項１に記載の表示装置を備えた電子機器。
JP2007250573A 2007-09-27 2007-09-27 表示装置及びその駆動方法と電子機器 Expired - Fee Related JP4534170B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007250573A JP4534170B2 (ja) 2007-09-27 2007-09-27 表示装置及びその駆動方法と電子機器
TW097133972A TWI394123B (zh) 2007-09-27 2008-09-04 A display device, a driving method thereof, and an electronic device
US12/232,040 US8022904B2 (en) 2007-09-27 2008-09-10 Display device, driving method of the same and electronic apparatus using the same
KR1020080093057A KR20090033017A (ko) 2007-09-27 2008-09-23 표시장치 및 그 구동방법과 전자기기
CN2008101619047A CN101399003B (zh) 2007-09-27 2008-09-27 显示装置及其驱动方法和电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007250573A JP4534170B2 (ja) 2007-09-27 2007-09-27 表示装置及びその駆動方法と電子機器

Publications (2)

Publication Number Publication Date
JP2009080366A JP2009080366A (ja) 2009-04-16
JP4534170B2 true JP4534170B2 (ja) 2010-09-01

Family

ID=40507643

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007250573A Expired - Fee Related JP4534170B2 (ja) 2007-09-27 2007-09-27 表示装置及びその駆動方法と電子機器

Country Status (5)

Country Link
US (1) US8022904B2 (ja)
JP (1) JP4534170B2 (ja)
KR (1) KR20090033017A (ja)
CN (1) CN101399003B (ja)
TW (1) TWI394123B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4967512B2 (ja) * 2006-08-03 2012-07-04 ソニー株式会社 表示装置
JP4605261B2 (ja) * 2008-06-23 2011-01-05 ソニー株式会社 表示装置、表示装置の駆動方法および電子機器
KR101871188B1 (ko) * 2011-02-17 2018-06-28 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
TWI462475B (zh) * 2011-12-29 2014-11-21 Au Optronics Corp 雙向移位暫存器及其驅動方法
CN102867477B (zh) * 2012-09-27 2015-11-11 昆山工研院新型平板显示技术中心有限公司 可实现双向驱动的栅极扫描移位寄存器
WO2015118598A1 (ja) * 2014-02-06 2015-08-13 株式会社Ｊｏｌｅｄ 表示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008009198A (ja) * 2006-06-30 2008-01-17 Sony Corp 表示装置及びその駆動方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498331B1 (en) * 1999-12-21 2002-12-24 Pictos Technologies, Inc. Method and apparatus for achieving uniform low dark current with CMOS photodiodes
JP3956347B2 (ja) 2002-02-26 2007-08-08 インターナショナル・ビジネス・マシーンズ・コーポレーション ディスプレイ装置
JP3613253B2 (ja) 2002-03-14 2005-01-26 日本電気株式会社 電流制御素子の駆動回路及び画像表示装置
WO2003075256A1 (fr) * 2002-03-05 2003-09-12 Nec Corporation Affichage d'image et procede de commande
US7109952B2 (en) * 2002-06-11 2006-09-19 Samsung Sdi Co., Ltd. Light emitting display, light emitting display panel, and driving method thereof
JP2004093682A (ja) 2002-08-29 2004-03-25 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示パネル、ｅｌ表示パネルの駆動方法、ｅｌ表示装置の駆動回路およびｅｌ表示装置
JP3832415B2 (ja) * 2002-10-11 2006-10-11 ソニー株式会社 アクティブマトリクス型表示装置
JP4551230B2 (ja) * 2005-01-31 2010-09-22 シャープ株式会社 液晶表示装置の製造方法
JP4923410B2 (ja) * 2005-02-02 2012-04-25 ソニー株式会社 画素回路及び表示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008009198A (ja) * 2006-06-30 2008-01-17 Sony Corp 表示装置及びその駆動方法

Also Published As

Publication number Publication date
CN101399003A (zh) 2009-04-01
TWI394123B (zh) 2013-04-21
TW200929136A (en) 2009-07-01
US20090085844A1 (en) 2009-04-02
US8022904B2 (en) 2011-09-20
CN101399003B (zh) 2010-12-15
KR20090033017A (ko) 2009-04-01
JP2009080366A (ja) 2009-04-16

Similar Documents

Publication Publication Date Title
US7511689B2 (en) Display device, method for driving the same, and electronic apparatus
JP4297169B2 (ja) 表示装置及びその駆動方法と電子機器
JP4715850B2 (ja) 表示装置及びその駆動方法と電子機器
JP4433039B2 (ja) 表示装置及びその駆動方法と電子機器
JP4534169B2 (ja) 表示装置及びその駆動方法と電子機器
US9305490B2 (en) Pixel selection control method, driving circuit, display apparatus and electronic instrument
JP2008287141A (ja) 表示装置及びその駆動方法と電子機器
US20110109610A1 (en) Display device and electronic apparatus
JP5309470B2 (ja) 表示装置及びその駆動方法と電子機器
JP2008287139A (ja) 表示装置及びその駆動方法と電子機器
JP5082532B2 (ja) 表示装置及びその駆動方法と電子機器
JP2007156460A (ja) 表示装置及びその駆動方法
JP2008233652A (ja) 表示装置及びその駆動方法と電子機器
JP4591511B2 (ja) 表示装置及び電子機器
JP2008241782A (ja) 表示装置及びその駆動方法と電子機器
JP4534170B2 (ja) 表示装置及びその駆動方法と電子機器
JP2008241780A (ja) 表示装置及び電子機器
JP2009080367A (ja) 表示装置及びその駆動方法と電子機器
JP2008197607A (ja) 画素回路、画像表示装置及びその駆動方法
JP2008241783A (ja) 表示装置及びその駆動方法と電子機器
JP2008203661A (ja) 表示装置及びその駆動方法
TWI399723B (zh) 顯示裝置，顯示裝置之驅動方法及電子裝置
JP2008203658A (ja) 表示装置及び電子機器
JP2009098429A (ja) 表示装置と電子機器
JP2009098430A (ja) 表示装置と電子機器

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090212

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20090226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091016

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100520

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100602

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130625

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees