KR20230103639A - 스캔신호 발생회로 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명은 적어도 하나의 이미지를 표시하는 표시패널; 및 상기 표시패널의 제1수평라인에 공급할 제1-1스캔신호 및 제1-2스캔신호와 상기 표시패널의 제2수평라인에 공급할 제2-1스캔신호 및 제2-2스캔신호를 발생하는 스캔신호 발생부를 포함하고, 상기 스캔신호 발생부는 제1트랜지스터와 제2트랜지스터의 턴온 동작에 의해 인가된 로우전압으로 충전되는 공통노드와, 상기 공통노드와 반대로 동작하는 반전노드와, 상기 공통노드에 제1전극이 연결되고 게이트로우전압라인에 게이트전극이 연결된 제1안정화 트랜지스터 내지 제4안정화 트랜지스터를 포함하는 스위치 회로부와, 상기 제1안정화 트랜지스터의 제2전극인 제1노드의 전압과 상기 제2안정화 트랜지스터의 제2전극인 제2노드의 전압에 대응하여 상기 제1-1스캔신호와 상기 제1-2스캔신호를 출력하는 제1-1풀업 트랜지스터와 제1-2풀업 트랜지스터, 그리고 상기 제3안정화 트랜지스터의 제2전극인 제3노드의 전압과 상기 제4안정화 트랜지스터의 제2전극인 제4노드의 전압에 대응하여 상기 제2-1스캔신호와 상기 제2-2스캔신호를 출력하는 제2-1풀업 트랜지스터와 제2-2풀업 트랜지스터를 포함하는 출력 회로부를 포함하는 표시장치를 제공할 수 있다.

Description

스캔신호 발생회로 및 이를 포함하는 표시장치{Scan Signal Generation Circuit and Display Device including the same}
본 발명은 스캔신호 발생회로 및 이를 포함하는 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display Device: LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.
위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있다.
본 발명은 2개의 스테이지에 포함된 총 4개의 스캔신호 발생부를 그룹화하고 통합하여 하나의 통합 스캔신호 발생회로로 구성함으로써 스캔신호를 출력하기 위한 시프트 레지스터의 회로면적을 감소시키고, 이를 기반으로 표시패널의 베젤을 줄이는 것이다.
본 발명은 적어도 하나의 이미지를 표시하는 표시패널; 및 상기 표시패널의 제1수평라인에 공급할 제1-1스캔신호 및 제1-2스캔신호와 상기 표시패널의 제2수평라인에 공급할 제2-1스캔신호 및 제2-2스캔신호를 발생하는 스캔신호 발생부를 포함하고, 상기 스캔신호 발생부는 제1트랜지스터와 제2트랜지스터의 턴온 동작에 의해 인가된 로우전압으로 충전되는 공통노드와, 상기 공통노드와 반대로 동작하는 반전노드와, 상기 공통노드에 제1전극이 연결되고 게이트로우전압라인에 게이트전극이 연결된 제1안정화 트랜지스터 내지 제4안정화 트랜지스터를 포함하는 스위치 회로부와, 상기 제1안정화 트랜지스터의 제2전극인 제1노드의 전압과 상기 제2안정화 트랜지스터의 제2전극인 제2노드의 전압에 대응하여 상기 제1-1스캔신호와 상기 제1-2스캔신호를 출력하는 제1-1풀업 트랜지스터와 제1-2풀업 트랜지스터, 그리고 상기 제3안정화 트랜지스터의 제2전극인 제3노드의 전압과 상기 제4안정화 트랜지스터의 제2전극인 제4노드의 전압에 대응하여 상기 제2-1스캔신호와 상기 제2-2스캔신호를 출력하는 제2-1풀업 트랜지스터와 제2-2풀업 트랜지스터를 포함하는 출력 회로부를 포함하는 표시장치를 제공할 수 있다.
상기 제1-1풀업 트랜지스터는 상기 제1노드에 게이트전극이 연결되고 제1-1클록신호라인에 제1전극이 연결되고 제1-1출력단자에 제2전극이 연결되고, 상기 제1-2풀업 트랜지스터는 상기 제2노드에 게이트전극이 연결되고 제1-2클록신호라인에 제1전극이 연결되고 제1-2출력단자에 제2전극이 연결되고, 상기 제2-1풀업 트랜지스터는 상기 제3노드에 게이트전극이 연결되고 제2-1클록신호라인에 제1전극이 연결되고 제2-1출력단자에 제2전극이 연결되고, 상기 제2-2풀업 트랜지스터는 상기 제4노드에 게이트전극이 연결되고 제2-2클록신호라인에 제1전극이 연결되고 제2-2출력단자에 제2전극이 연결될 수 있다.
상기 출력 회로부는 상기 반전노드에 게이트전극이 연결되고 게이트하이전압라인에 제1전극이 연결되고 상기 제1-1출력단자에 제2전극이 연결된 제1-1풀다운 트랜지스터와, 상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제1-2출력단자에 제2전극이 연결된 제1-2풀다운 트랜지스터와, 상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제2-1출력단자에 제2전극이 연결된 제2-1풀다운 트랜지스터와, 상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제2-2출력단자에 제2전극이 연결된 제2-2풀다운 트랜지스터를 포함할 수 있다.
상기 출력 회로부는 상기 제1-1풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제1-1출력단자에 제2전극이 연결된 제1-1커패시터와, 상기 제1-2풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제1-2출력단자에 제2전극이 연결된 제1-2커패시터와, 상기 제2-1풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제2-1출력단자에 제2전극이 연결된 제2-1커패시터와, 상기 제2-2풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제2-2출력단자에 제2전극이 연결된 제2-2커패시터를 포함할 수 있다.
상기 제1트랜지스터는 스타트신호라인에 게이트전극이 연결되고 상기 게이트로우전압라인에 제1전극이 연결되고, 상기 제2트랜지스터는 공통노드 클록신호라인에 게이트전극이 연결되고 상기 제1트랜지스터의 제2전극에 제1전극이 연결되고 상기 공통노드에 제2전극이 연결될 수 있다.
상기 스위치 회로부는 상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 공통노드에 제2전극이 연결된 제3트랜지스터와, 반전노드 클록신호라인에 게이트전극이 연결되고 상기 게이트로우전압라인에 제1전극이 연결되고 상기 반전노드에 제2전극이 연결된 제4트랜지스터와, 상기 스타트신호라인에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 반전노드에 제2전극이 연결된 제5트랜지스터와, 상기 공통노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 공통노드에 제2전극이 연결된 제8트랜지스터와, 리셋신호라인에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 공통노드에 제2전극이 연결된 제9트랜지스터와, 상기 게이트하이전압라인에 제1전극이 연결되고 상기 반전노드에 제2전극이 연결된 노드 커패시터를 포함할 수 있다.
상기 제1-1스캔신호와 상기 제2-1스캔신호는 로우전압을 유지하는 기간이 비중첩하고, 상기 제1-2스캔신호와 상기 제2-2스캔신호는 로우전압을 유지하는 기간이 일부 중첩할 수 있다.
다른 측면에서 본 발명은 제1트랜지스터와 제2트랜지스터의 턴온 동작에 의해 인가된 로우전압으로 충전되는 공통노드와, 상기 공통노드와 반대로 동작하는 반전노드와, 상기 공통노드에 제1전극이 연결되고 게이트로우전압라인에 게이트전극이 연결된 제1안정화 트랜지스터 내지 제4안정화 트랜지스터를 포함하는 스위치 회로부와, 상기 제1안정화 트랜지스터의 제2전극인 제1노드의 전압과 상기 제2안정화 트랜지스터의 제2전극인 제2노드의 전압에 대응하여 상기 제1-1스캔신호와 상기 제1-2스캔신호를 출력하는 제1-1풀업 트랜지스터와 제1-2풀업 트랜지스터, 그리고 상기 제3안정화 트랜지스터의 제2전극인 제3노드의 전압과 상기 제4안정화 트랜지스터의 제2전극인 제4노드의 전압에 대응하여 상기 제2-1스캔신호와 상기 제2-2스캔신호를 출력하는 제2-1풀업 트랜지스터와 제2-2풀업 트랜지스터를 포함하는 출력 회로부를 포함하는 스캔신호 발생회로를 제공할 수 있다.
상기 제1-1풀업 트랜지스터는 상기 제1노드에 게이트전극이 연결되고 제1-1클록신호라인에 제1전극이 연결되고 제1-1출력단자에 제2전극이 연결되고, 상기 제1-2풀업 트랜지스터는 상기 제2노드에 게이트전극이 연결되고 제1-2클록신호라인에 제1전극이 연결되고 제1-2출력단자에 제2전극이 연결되고, 상기 제2-1풀업 트랜지스터는 상기 제3노드에 게이트전극이 연결되고 제2-1클록신호라인에 제1전극이 연결되고 제2-1출력단자에 제2전극이 연결되고, 상기 제2-2풀업 트랜지스터는 상기 제4노드에 게이트전극이 연결되고 제2-2클록신호라인에 제1전극이 연결되고 제2-2출력단자에 제2전극이 연결될 수 있다.
상기 출력 회로부는 상기 반전노드에 게이트전극이 연결되고 게이트하이전압라인에 제1전극이 연결되고 상기 제1-1출력단자에 제2전극이 연결된 제1-1풀다운 트랜지스터와, 상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제1-2출력단자에 제2전극이 연결된 제1-2풀다운 트랜지스터와, 상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제2-1출력단자에 제2전극이 연결된 제2-1풀다운 트랜지스터와, 상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제2-2출력단자에 제2전극이 연결된 제2-2풀다운 트랜지스터와, 상기 제1-1풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제1-1출력단자에 제2전극이 연결된 제1-1커패시터와, 상기 제1-2풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제1-2출력단자에 제2전극이 연결된 제1-2커패시터와, 상기 제2-1풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제2-1출력단자에 제2전극이 연결된 제2-1커패시터와, 상기 제2-2풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제2-2출력단자에 제2전극이 연결된 제2-2커패시터를 포함할 수 있다.
본 발명은 2개의 스테이지에 포함된 총 4개의 스캔신호 발생부를 그룹화하고 통합하여 하나의 통합 스캔신호 발생회로로 구성함으로써 스캔신호를 출력하기 위한 시프트 레지스터의 회로면적을 감소시킬 수 있는 효과가 있다. 또한, 본 발명은 스캔신호를 출력하기 위한 시프트 레지스터의 회로면적의 감소를 기반으로 표시패널의 베젤을 줄일 수 있는 효과가 있다.
도 1은 발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 3 및 도 4는 게이트인패널 방식 게이트 구동부의 구성을 설명하기 위한 도면들이고, 도 5는 게이트인패널 방식 게이트 구동부의 배치예를 나타낸 도면이다.
도 6은 본 발명의 실시예에 적용 가능한 서브 픽셀의 회로 구성도이고, 도 7은 도 6에 도시된 서브 픽셀의 구동 파형도이고, 도 8 내지 도 11은 도 7의 구동 파형에 따른 장치의 각 구간별 동작 상태도이다.
도 12는 실험예에 따른 제1시프트 레지스터의 블록도를 나타낸 도면이고, 도 13은 실시예에 따른 제1시프트 레지스터의 블록도를 나타낸 도면이다.
도 14는 본 발명의 실시예에 적용 가능한 스캔신호 발생부의 회로 구성도이고, 도 15는 도 14에 도시된 스캔신호 발생부의 구동 파형도이고, 도 16 내지 도 20은 도 15의 구간별 스캔신호 발생부의 동작 상태도이다.
도 21은 본 발명의 실시예에 따른 시프트 레지스터의 통합 블록 개념을 설명하기 위한 도면이고, 도 22는 도 21에 도시된 통합 스캔신호 발생회로의 내부 회로 구성도이고, 도 23은 도 22에 도시된 회로의 구동 파형도이다.
본 발명에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으며, 이에 한정되는 것은 아니다. 본 발명에 따른 표시장치는 발광표시장치(Light Emitting Display Device: LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device: LCD) 등으로 구현될 수 있다. 그러나 이하에서는 설명의 편의를 위해 무기 발광다이오드 또는 유기 발광다이오드를 기반으로 빛을 직접 발광하는 발광표시장치를 일례로 한다.
아울러, 이하에서 설명되는 박막 트랜지스터는 p 타입을 일례로 설명하지만 이는 n 타입 또는 n 타입과 p 타입이 함께 존재하는 형태로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.
p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 박막 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 이와 달리, n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 박막 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 제1전극, 소스와 드레인 중 나머지 하나를 제2전극으로 설명한다.
도 1은 발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 1 및 도 2에 도시된 바와 같이, 발광표시장치는 영상 공급부(110), 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등을 포함할 수 있다.
영상 공급부(세트 또는 호스트시스템)(110)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호(이미지 데이터신호)와 더불어 각종 구동신호를 출력할 수 있다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.
타이밍 제어부(120)는 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 VSYNC, 수평 동기신호인 HSYNC) 등을 출력할 수 있다. 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급할 수 있다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
게이트 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 게이트신호(또는 게이트전압)를 출력할 수 있다. 게이트 구동부(130)는 게이트라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 게이트신호를 공급할 수 있다. 게이트 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력할 수 있다. 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급할 수 있다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위전압과 저전위전압을 생성하고, 제1전원라인(EVDD)과 제2전원라인(EVSS)을 통해 출력할 수 있다. 전원 공급부(180)는 고전위전압과 저전위전압뿐만아니라 게이트 구동부(130)의 구동에 필요한 전압(예: 게이트하이전압과 게이트로우전압을 포함하는 게이트전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압과 하프드레인전압을 포함하는 드레인전압) 등을 생성 및 출력할 수 있다.
표시패널(150)은 게이트신호와 데이터전압을 포함하는 구동신호 그리고 고전위전압과 저전위전압을 포함하는 구동전압 등에 대응하여 영상(이미지)을 표시할 수 있다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다. 표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있다.
예컨대, 하나의 서브 픽셀(SP)은 제1데이터라인(DL1), 제1게이트라인(GL1), 제1전원라인(EVDD) 및 제2전원라인(EVSS)에 연결될 수 있고, 스위칭 트랜지스터, 구동 트랜지스터, 커패시터, 유기 발광다이오드 등으로 이루어진 픽셀회로를 포함할 수 있다. 발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드의 구동에 필요한 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 또한 다양하다. 따라서, 서브 픽셀(SP)을 블록의 형태로 단순 도시하였음을 참조한다.
한편, 위의 설명에서는 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 발광표시장치의 구현 방식에 따라 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.
도 3 및 도 4는 게이트인패널 방식 게이트 구동부의 구성을 설명하기 위한 도면들이고, 도 5는 게이트인패널 방식 게이트 구동부의 배치예를 나타낸 도면이다.
도 3에 도시된 바와 같이, 게이트인패널 방식 게이트 구동부(130)는 시프트 레지스터(131)와 레벨 시프터(135)를 포함할 수 있다. 레벨 시프터(135)는 타이밍 제어부(120) 및 전원 공급부(180)로부터 출력된 신호들 및 전압들을 기반으로 클록신호들(Clks)과 스타트신호(Vst) 등을 생성할 수 있다. 클록신호들(Clks)은 위상이 다른 J(J는 2 이상 정수)상의 형태로 생성될 수 있다.
도 3 및 도 4에 도시된 바와 같이, 레벨 시프터(135)는 시프트 레지스터(131)와 달리 IC 형태로 독립적으로 형성되거나 전원 공급부(180)의 내부에 포함될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
도 5에 도시된 바와 같이, 게이트인패널 방식 게이트 구동부에서 게이트신호들을 출력하는 제1 및 제2시프트 레지스터(131a, 131b)는 표시패널(150)의 비표시영역(NA)에 배치될 수 있다. 제1 및 제2시프트 레지스터(131a, 131b)는 게이트인패널 방식에 의해 표시패널(150) 상에 박막 형태로 형성될 수 있다. 제1 및 제2시프트 레지스터(131a, 131b)는 표시패널(150)의 좌우측 비표시영역(NA)에 각각 배치된 것을 일례로 도시하였으나 이에 한정되지 않는다.
도 6은 본 발명의 실시예에 적용 가능한 서브 픽셀의 회로 구성도이고, 도 7은 도 6에 도시된 서브 픽셀의 구동 파형도이고, 도 8 내지 도 11은 도 7의 구동 파형에 따른 장치의 각 구간별 동작 상태도이다.
도 6 및 도 7에 도시된 바와 같이, 본 발명의 실시예에 적용 가능한 서브 픽셀은 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 구동 트랜지스터(DT), 커패시터(CST) 및 유기 발광다이오드(OLED)를 포함할 수 있다. 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 구동 트랜지스터(DT)는 p 타입인 것을 일례로 한다.
제1트랜지스터(T1)는 제1스캔신호라인(SCN1)에 게이트전극이 연결되고 제1데이터라인(DL1)에 제1전극이 연결되고 커패시터(CST)의 제1전극에 제2전극이 연결될 수 있다. 제1트랜지스터(T1)는 제1스캔신호라인(SCN1)을 통해 인가된 제1스캔신호(Scan1[n])에 응답하여 제2구간(P2) 동안 턴온될 수 있다. 제1트랜지스터(T1)가 턴온되면 제1데이터라인(DL1)을 통해 인가된 데이터전압은 커패시터(CST)의 제1전극에 전달될 수 있다.
제2트랜지스터(T2)는 제2스캔신호라인(SCN2)에 게이트전극이 연결되고 구동 트랜지스터(DT)의 게이트전극과 커패시터(CST)의 제2전극에 제1전극이 연결되고 구동 트랜지스터(DT)의 제2전극과 제4트랜지스터(T4)의 제1전극에 제2전극이 연결될 수 있다. 제2트랜지스터(T2)는 제2스캔신호라인(SCN2)을 통해 인가된 제2스캔신호(Scan2[n])에 응답하여 제1구간(P1)과 제2구간(P2) 동안 턴온될 수 있다. 제2트랜지스터(T2)가 턴온되면 구동 트랜지스터(DT)의 게이트전극과 제2전극이 연결되고 이에 따라 구동 트랜지스터(DT)의 문턱전압을 샘플링(문턱전압 보상)할 수 있다. 제2트랜지스터(T2)는 누설전류의 발생을 최소화하기 위해 도시된 바와 같이 2개의 트랜지스터(더블 게이트 트랜지스터)로 이루어질 수 있으나 이에 한정되지 않는다.
제3트랜지스터(T3)는 제1발광신호라인(EM1)에 게이트전극이 연결되고 레퍼런스전압라인(VREF)에 제1전극이 연결되고 제1트랜지스터(T1)의 제2전극과 커패시터(CST)의 제1전극에 제2전극이 연결될 수 있다. 제3트랜지스터(T3)는 제1발광신호라인(EM1)을 통해 인가된 제1발광신호(Em1[n])에 응답하여 제1구간(P1)과 제4구간(P4) 동안 턴온될 수 있다. 제3트랜지스터(T3)가 턴온되면 레퍼런스전압라인(VREF)을 통해 인가된 전압(초기화전압 등)은 커패시터(CST)의 제1전극에 전달될 수 있다.
제4트랜지스터(T4)는 제1발광신호라인(EM1)에 게이트전극이 연결되고 구동 트랜지스터(DT)의 제2전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극(Anode)에 제2전극이 연결될 수 있다. 제4트랜지스터(T4)는 제1발광신호라인(EM1)을 통해 인가된 제1발광신호(Em1[n])에 응답하여 제1구간(P1)과 제4구간(P4) 동안 턴온될 수 있다. 제4트랜지스터(T4)가 턴온되면 구동 트랜지스터(DT)로부터 발생된 구동전류는 유기 발광다이오드(OLED)의 애노드전극(Anode)에 전달될 수 있다.
제5트랜지스터(T5)는 제2스캔신호라인(SCN2)에 게이트전극이 연결되고 레퍼런스전압라인(VREF)에 제1전극이 연결되고 제4트랜지스터(T4)의 제2전극과 유기 발광다이오드(OLED)의 애노드전극(Anode)에 제2전극이 연결될 수 있다. 제5트랜지스터(T5)는 제2스캔신호라인(SCN2)을 통해 인가된 제2스캔신호(Scan2[n])에 응답하여 제1구간(P1)과 제2구간(P2) 동안 턴온될 수 있다. 제5트랜지스터(T5)가 턴온되면 레퍼런스전압라인(VREF)을 통해 인가된 전압(초기화전압 등)은 유기 발광다이오드(OLED)의 애노드전극(Anode)에 전달될 수 있다.
구동 트랜지스터(DT)는 커패시터(CST)의 제2전극에 게이트전극이 연결되고 제1전원라인(EVDD)에 제1전극이 연결되고 제2트랜지스터(T2)의 제2전극과 제4트랜지스터(T4)의 제1전극에 제2전극이 연결될 수 있다. 구동 트랜지스터(DT)는 커패시터(CST)에 저장된 데이터전압에 대응하여 제4구간(P4) 동안 구동전류를 발생할 수 있다.
유기 발광다이오드(OLED)는 제4트랜지스터(T4)의 제2전극과 제5트랜지스터(T5)의 제2전극에 애노드전극(Anode)이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결될 수 있다. 유기 발광다이오드(OLED)는 턴온된 제4트랜지스터(T4)를 통해 전달된 구동전류에 대응하여 제4구간(P4) 동안 빛을 발광할 수 있다.
도 8에 도시된 제1구간(P1)은 초기화 구간으로 정의될 수 있다. 도 9에 도시된 제2구간(P2)은 데이터 기입 및 샘플링 구간으로 정의될 수 있다. 도 10에 도시된 제3구간(P3)은 홀드 구간으로 정의될 수 있다. 도 11에 도시된 제4구간(P4)은 발광구간으로 정의될 수 있다. 구동 파형에 따른 장치의 각 구간별 동작 상태에 따른 서브 픽셀 내의 전체적인 흐름은 도 6 및 도 7에 설명된 바와 같을 수 있으나 이는 하나의 예시일 뿐이다.
도 12는 실험예에 따른 제1시프트 레지스터의 블록도를 나타낸 도면이고, 도 13은 실시예에 따른 제1시프트 레지스터의 블록도를 나타낸 도면이다.
도 12에 도시된 바와 같이, 실험예에 따른 제1시프트 레지스터(131a)는 제1스캔신호 발생부(SCN1[1] ~ SCN1[m]), 제2스캔신호 발생부(SCN2[1] ~ SCN2[m]) 및 발광신호 발생부(EM[1] ~ EM[m])를 포함할 수 있다. 실험예에 따른 제1시프트 레지스터는 도 6과 같은 서브 픽셀을 구동하기 위해 도 7과 같은 스캔신호들과 발광신호를 포함하는 게이트신호들(GL1 ~ GLm)을 생성할 수 있다.
제1스캔신호 발생부(SCN1[1] ~ SCN1[m])와 제2스캔신호 발생부(SCN2[1] ~ SCN2[m])는 제1클록신호라인들(GCLKS), 제1스타트신호라인(GVST), 제1게이트하이전압라인(VGH) 및 제1게이트로우전압라인(VGL)을 통해 인가된 신호와 전압을 기반으로 동작할 수 있다. 제1클록신호라인들(GCLKS)을 통해 인가되는 클록신호들은 적어도 10 상으로 구성될 수 있다.
발광신호 발생부(EM[1] ~ EM[m])는 제2클록신호라인들(ECLKS), 제2스타트신호라인(EVST), 제2게이트하이전압라인(VEH) 및 제2게이트로우전압라인(VEL)을 통해 인가된 신호와 전압을 기반으로 동작할 수 있다. 제2클록신호라인들(ECLKS)을 통해 인가되는 클록신호들은 적어도 2 상으로 구성될 수 있다.
도 13에 도시된 바와 같이, 실시예에 따른 제1시프트 레지스터(131a)는 제1스캔신호 발생부(SCN1[1] ~ SCN1[m]), 제2스캔신호 발생부(SCN2[1] ~ SCN2[m]) 및 발광신호 발생부(EM[1] ~ EM[m])를 포함할 수 있다. 실시예에 따른 제1시프트 레지스터는 도 6과 같은 서브 픽셀을 구동하기 위해 도 7과 같은 스캔신호들과 발광신호를 포함하는 게이트신호들(GL1 ~ GLm)을 생성할 수 있다.
제1스캔신호 발생부(SCN1[1] ~ SCN1[m])와 제2스캔신호 발생부(SCN2[1] ~ SCN2[m])는 제1클록신호라인들(GCLKS), 제1스타트신호라인(GVST), 제1게이트하이전압라인(VGH) 및 제1게이트로우전압라인(VGL)을 통해 인가된 신호와 전압을 기반으로 동작할 수 있다.
발광신호 발생부(EM[1] ~ EM[m])는 제2클록신호라인들(ECLKS), 제2스타트신호라인(EVST), 제2게이트하이전압라인(VEH) 및 제2게이트로우전압라인(VEL)을 통해 인가된 신호와 전압을 기반으로 동작할 수 있다.
도 12 및 도 13에서 볼 수 있듯이, 제1스캔신호 발생부(SCN1[1]), 제2스캔신호 발생부(SCN2[1] 및 제1발광신호 발생부(EM[1])는 제1스테이지(STG1)에 포함될 수 있다. 그리고 제1스테이지(STG1)로부터 출력된 제1스캔신호, 제2스캔신호 및 제1발광신호를 포함하는 제1게이트신호들은 제1수평라인(1st)에 위치하는 제1게이트라인(GL1)에 포함된 제1스캔신호라인, 제2스캔신호라인 및 제1발광신호라인을 통해 각각 전달될 수 있다. 이는 도 6 및 도 7을 함께 참고하면 알 수 있다.
이하, 제2스테이지(STG2) 내지 제M스테이지(STGm)에 포함된 회로들은 제2수평라인(2nd) 내지 제M수평라인(mth)에 각각 연결되고 이들에 신호를 출력하는 것을 제외하고 제1스테이지(STG1)와 동일하게 구성될 수 있다.
한편, 실시예는 실험예와 달리, 2개의 스테이지(예: STG1 ~ STG2)에 포함된 총 4개의 스캔신호 발생부 예를 들면, 인접하는 제1스캔신호 발생부(예: SCN1[1] ~ SCN1[2])와 제2스캔신호 발생부(예: SCN2[1] ~ SCN2[2])를 그룹화하고 통합하여 하나의 통합 스캔신호 발생회로로 구성할 수 있다.
이처럼, 상하좌우로 인접하는 총 4개의 스캔신호 발생부를 그룹화하고 통합하여 하나의 통합 스캔신호 발생회로로 구성하는 방식은 제1시프트 레지스터(131a)의 스테이지들(STG1 ~ STGm)은 물론이고, 미도시된 제2시프트 레지스터의 스테이지들에도 동일하게 적용될 수 있는데 이에 대한 설명은 이하에서 다룬다.
도 14는 본 발명의 실시예에 적용 가능한 스캔신호 발생부의 회로 구성도이고, 도 15는 도 14에 도시된 스캔신호 발생부의 구동 파형도이고, 도 16 내지 도 20은 도 15의 구간별 스캔신호 발생부의 동작 상태도이다.
도 14에 도시된 바와 같이, 실시예에 적용 가능한 스캔신호 발생부는 스타트신호라인(VST), 게이트로우전압라인(VGL), 게이트하이전압라인(VGH), 제1클록신호라인(CLK1), 제3클록신호라인(CLK3), 제4클록신호라인(CLK4) 및 리셋신호라인(QRST)에 연결될 수 있다.
실시예에 적용 가능한 스캔신호 발생부는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 안정화 트랜지스터(TBV), 제6트랜지스터(T6_1), 제7트랜지스터(T7_1), 제8트랜지스터(T8), 제9트랜지스터(T9), 출력 커패시터(CQ1) 및 노드 커패시터(CQB)를 포함할 수 있다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 안정화 트랜지스터(TBV), 제6트랜지스터(T6_1), 제7트랜지스터(T7_1), 제8트랜지스터(T8), 제9트랜지스터(T9)는 p 타입인 것을 일례로 한다.
덧붙여, 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제8트랜지스터(T8), 제9트랜지스터(T9)는 누설전류의 발생을 최소화하기 위해 도시된 바와 같이 2개의 트랜지스터(더블 게이트 트랜지스터)로 이루어질 수 있으나 이에 한정되지 않는다.
제1트랜지스터(T1)는 스타트신호라인(VST)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결될 수 있다. 제2트랜지스터(T2)는 제4클록신호라인(CLK4)에 게이트전극이 연결되고 제1트랜지스터(T1)의 제2전극에 제1전극이 연결되고 QN노드(QN)에 제2전극이 연결될 수 있다. 제3트랜지스터(T3)는 QB노드(QBN)(QN노드와 반대로 동작하는 반전노드)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 QN노드(QN)에 제2전극이 연결될 수 있다.
제4트랜지스터(T4)는 제3클록신호라인(CLK3)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 QB노드(QBN)에 제2전극이 연결될 수 있다. 제5트랜지스터(T5)는 스타트신호라인(VST)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 QB노드(QBN)에 제2전극이 연결될 수 있다. 안정화 트랜지스터(TBV)는 게이트로우전압라인(VGL)에 게이트전극이 연결되고 QN노드(QN)에 제1전극이 연결되고 제6트랜지스터(T6_1)의 게이트전극에 제2전극이 연결될 수 있다.
제6트랜지스터(T6_1)는 안정화 트랜지스터(TBV)의 제2전극에 게이트전극이 연결되고 제1클록신호라인(CLK1)에 제1전극이 연결되고 출력단자(G1O)에 제2전극이 연결될 수 있다. 제7트랜지스터(T7_1)는 QB노드(QBN)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 출력단자(G1O)에 제2전극이 연결될 수 있다. 제8트랜지스터(T8)는 QN노드(QN)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 QB노드(QBN)에 제2전극이 연결될 수 있다.
제9트랜지스터(T9)는 리셋신호라인(QRST)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 QN노드(QN)에 제2전극이 연결될 수 있다. 출력 커패시터(CQ1)는 제6트랜지스터(T6_1)의 게이트전극과 안정화 트랜지스터(TBV)의 제2전극에 제1전극이 연결되고 출력단자(G1O)에 제2전극이 연결될 수 있다. 노드 커패시터(CQB)는 게이트하이전압라인(VGH)에 제1전극이 연결되고 QB노드(QBN)에 제2전극이 연결될 수 있다.
도 15 및 도 16에 도시된 제1기간(P1)과 같이, 제1트랜지스터(T1)는 스타트신호라인(VST)을 통해 인가된 로우전압의 스타트신호(Vst)에 응답하여 턴온될 수 있다. 제5트랜지스터(T5)는 스타트신호라인(VST)을 통해 인가된 로우전압의 스타트신호(Vst)에 응답하여 턴온될 수 있다. 제2트랜지스터(T2)는 제4클록신호라인(CLK4)을 통해 인가된 로우전압의 제4클록신호에 응답하여 턴온될 수 있다. 안정화 트랜지스터(TBV)는 게이트로우전압라인(VGL)을 통해 인가된 로우전압의 게이트로우전압에 응답하여 턴온될 수 있다.
도 15 및 도 17에 도시된 제1기간(P1)과 같이, 제1트랜지스터(T1)와 제2트랜지스터(T2)의 턴온 동작에 의해 QN노드(QN)는 게이트로우전압으로 충전될 수 있고, 제6트랜지스터(T6_1)는 안정화 트랜지스터(TBV)를 통해 전달된 게이트로우전압에 의해 턴온될 수 있다. 제5트랜지스터(T1)와 제8트랜지스터(T8)의 턴온 동작에 의해 QBN노드(QBN)는 게이트하이전압으로 충전될 수 있고, 제7트랜지스터(T7_1)는 게이트하이전압에 의해 턴오프될 수 있다. 제1기간(P1) 동안 QN노드(QN)에는 게이트로우전압과 트랜지스터들의 문턱전압을 합한 전압이 충전된 상태일 수 있다.
도 15 및 도 18에 도시된 제2기간(P2)과 같이, 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T1)가 턴온됨에 따라 QN노드(QN)는 플로팅 상태가 될 수 있다. 그러나 제1클록신호라인(CLK1)을 통해 인가된 제1클록신호(Clk1)가 로우전압으로 변경됨에 따라 QN노드(QN)에는 출력 커패시터(CQ1)에 의한 부트스트래핑(Bootstrapping)이 일어날 수 있다. 이에 따라, QN노드(QN)의 전압(Qn)은 게이트로우전압 수준까지 낮아질 수 있다. 그리고 제1클록신호(Clk1)의 로우전압은 턴온된 제6트랜지스터(T6_1)를 거쳐 출력단자(G1O)를 통해 출력될 수 있다. 이때, 출력단자(G1O)를 통해 출력된 제1클록신호(Clk1)의 로우전압은 서브 픽셀에 포함된 트랜지스터를 턴온시킬 수 있는 제1스캔신호(G1)로 사용될 수 있다.
도 15 및 도 19에 도시된 제3기간(P3)과 같이, QN노드(QN)에 충전된 로우전압에 의해 제6트랜지스터(T6_1)는 여전히 턴온된 상태일 수 있다. 그러나 제1클록신호라인(CLK1)을 통해 인가된 제1클록신호(Clk1)는 로우전압에서 하이전압으로 변경된 상태일 수 있다. 따라서, 제1클록신호(Clk1)의 하이전압은 턴온된 제6트랜지스터(T6_1)를 거쳐 출력단자(G1O)를 통해 출력될 수 있다.
도 15 및 도 20에 도시된 제4기간(P4)과 같이, 제4트랜지스터(T4)는 제3클록신호라인(CLK3)을 통해 인가된 로직전압의 제3클록신호(Clk3)에 의해 턴온될 수 있다. 제4트랜지스터(T4)를 통해 전달된 게이트로우전압에 의해 QBN노드(QBN)는 게이트로우전압으로 충전될 수 있다. QBN노드(QBN)에 충전된 게이트로우전압에 의해 제3트랜지스터(T3)가 턴온되고, 게이트하이전압라인(VGH)을 통해 인가된 게이트하이전압은 턴온된 제3트랜지스터(T3)를 통해 QN노드(QN)에 충전될 수 있다. 이에 따라, 제6트랜지스터(T6_1)는 턴오프될 수 있다. 이와 달리, QBN노드(QBN)에 충전된 게이트로우전압에 의해 제7트랜지스터(T7_1)가 턴온되고, 게이트하이전압라인(VGH)을 통해 인가된 게이트하이전압은 턴온된 제7트랜지스터(T7_1)를 거쳐 출력단자(G1O)를 통해 출력될 수 있다.
도 21은 본 발명의 실시예에 따른 시프트 레지스터의 통합 블록 개념을 설명하기 위한 도면이고, 도 22는 도 21에 도시된 통합 스캔신호 발생회로의 내부 회로 구성도이고, 도 23은 도 22에 도시된 회로의 구동 파형도이다.
도 21에 도시된 바와 같이, 본 발명의 실시예는 제1수평라인(1st)에 위치하는 제1게이트라인(GL1)과 제2수평라인(2nd)에 위치하는 제2게이트라인(GL2)에 공급할 스캔신호들을 생성하는 제1스캔신호 발생부(예: SCN1[1] ~ SCN1[2])와 제2스캔신호 발생부(예: SCN2[1] ~ SCN2[2])를 그룹화하고 통합하여 하나의 통합 스캔신호 발생회로(SCN[G1])로 구성할 수 있다.
통합 스캔신호 발생회로(SCN[G1])는 통합 전과 마찬가지로 첫번째 라인(1st)에 위치하는 제1게이트라인(GL1)과 두번째 라인(2nd)에 위치하는 제2게이트라인(GL2)에 공급할 스캔신호들을 생성할 수 있다. 다만, 총 4개의 신호 발생부가 통합됨에 따라 노드를 제어하는 스위치 회로부(SWTR)와 신호를 출력하는 출력 회로부(OUTBF)로 회로의 구성이 구분되는데 이에 대해 설명하면 다음과 같다. 다만, 이하에서는 설명의 이해를 돕기 위해 도 14에 도시된 스캔신호 발생부를 기반으로 한다.
도 22에 도시된 바와 같이, 실시예에 따른 통합 스캔신호 발생회로(SCN[G1])는 노드를 제어하는 스위치 회로부(SWTR)와 신호를 출력하는 출력 회로부(OUTBF)를 포함할 수 있다.
스위치 회로부(SWTR)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제1안정화 트랜지스터(TBV1), 제2안정화 트랜지스터(TBV2), 제3안정화 트랜지스터(TBV3), 제4안정화 트랜지스터(TBV4), 제8트랜지스터(T8), 제9트랜지스터(T9) 및 노드 커패시터(CQB)를 포함할 수 있다.
제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제8트랜지스터(T8), 제9트랜지스터(T9)는 누설전류의 발생을 최소화하기 위해 도시된 바와 같이 2개의 트랜지스터(더블 게이트 트랜지스터)로 이루어질 수 있으나 이에 한정되지 않는다.
제1트랜지스터(T1)는 스타트신호라인(VST)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결될 수 있다. 제2트랜지스터(T2)는 제2-6클록신호라인(G2CLK6)에 게이트전극이 연결되고 제1트랜지스터(T1)의 제2전극에 제1전극이 연결되고 공통QN노드(QNC)에 제2전극이 연결될 수 있다. 제3트랜지스터(T3)는 QB노드(QBN)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 공통QN노드(QNC)에 제2전극이 연결될 수 있다. 제2-6클록신호라인(G2CLK6)은 공통QN노드(QNC)를 제어하기 위한 클록신호가 인가되므로 공통노드 클록신호라인으로 정의될 수 있다.
제4트랜지스터(T4)는 제2-4클록신호라인(G2CLK4)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 QB노드(QBN)에 제2전극이 연결될 수 있다. 제5트랜지스터(T5)는 스타트신호라인(VST)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 QB노드(QBN)에 제2전극이 연결될 수 있다. 제2-4클록신호라인(G2CLK4)는 QB노드(QBN)를 제어하기 위한 클록신호가 인가되므로 반전노드 클록신호라인으로 정의될 수 있다.
제1안정화 트랜지스터(TBV1)는 게이트로우전압라인(VGL)에 게이트전극이 연결되고 공통QN노드(QNC)에 제1전극이 연결되고 제1QN노드(QN1)에 제2전극이 연결될 수 있다. 제2안정화 트랜지스터(TBV2)는 게이트로우전압라인(VGL)에 게이트전극이 연결되고 공통QN노드(QNC)에 제1전극이 연결되고 제2QN노드(QN2)에 제2전극이 연결될 수 있다. 제3안정화 트랜지스터(TBV3)는 게이트로우전압라인(VGL)에 게이트전극이 연결되고 공통QN노드(QNC)에 제1전극이 연결되고 제3QN노드(QN3)에 제2전극이 연결될 수 있다. 제4안정화 트랜지스터(TBV4)는 게이트로우전압라인(VGL)에 게이트전극이 연결되고 공통QN노드(QNC)에 제1전극이 연결되고 제4QN노드(QN4)에 제2전극이 연결될 수 있다.
제8트랜지스터(T8)는 공통QN노드(QNC)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 QB노드(QBN)에 제2전극이 연결될 수 있다. 제9트랜지스터(T9)는 제2리셋신호라인(G2QRST)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 공통QN노드(QNC)에 제2전극이 연결될 수 있다. 노드 커패시터(CQB)는 게이트하이전압라인(VGH)에 제1전극이 연결되고 QB노드(QBN)에 제2전극이 연결될 수 있다.
출력 회로부(OUTBF)는 제6-1트랜지스터(T6_1), 제6-2트랜지스터(T6_2), 제6-3트랜지스터(T6_3), 제6-4트랜지스터(T6_4), 제7-1트랜지스터(T7_1), 제7-2트랜지스터(T7_2), 제7-3트랜지스터(T7_3), 제7-4트랜지스터(T7_4), 제1-1출력 커패시터(CQ1), 제1-2출력 커패시터(CQ2), 제2-1출력 커패시터(CQ3) 및 제2-2출력 커패시터(CQ4)를 포함할 수 있다. 제6-1트랜지스터(T6_1), 제6-2트랜지스터(T6_2), 제6-3트랜지스터(T6_3), 제6-4트랜지스터(T6_4)는 제1-1풀업 트랜지스터, 제1-2풀업 트랜지스터, 제2-1풀업 트랜지스터, 제2-2풀업 트랜지스터로 각각 정의될 수 있다. 그리고 제7-1트랜지스터(T7_1), 제7-2트랜지스터(T7_2), 제7-3트랜지스터(T7_3), 제7-4트랜지스터(T7_4)는 제1-1풀다운 트랜지스터, 제1-2풀다운 트랜지스터, 제2-1풀다운 트랜지스터, 제2-2풀다운 트랜지스터로 각각 정의될 수 있다.
제6-1트랜지스터(T6_1)는 제1안정화 트랜지스터(TBV1)의 제2전극인 제1QN노드(QN1)에 게이트전극이 연결되고 제1-1클록신호라인(G1CLK1)에 제1전극이 연결되고 제1-1출력단자(G1O(1st))에 제2전극이 연결될 수 있다. 제7-1트랜지스터(T7_1)는 QB노드(QBN)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제1-1출력단자(G1O(1st))에 제2전극이 연결될 수 있다. 제1출력 커패시터(CQ1)는 제6-1트랜지스터(T6_1)의 게이트전극과 제1안정화 트랜지스터(TBV1)의 제2전극인 제1QN노드(QN1)에 제1전극이 연결되고 제1-1출력단자(G1O(1st))에 제2전극이 연결될 수 있다.
제6-2트랜지스터(T6_2)는 제2안정화 트랜지스터(TBV2)의 제2전극인 제2QN노드(QN2)에 게이트전극이 연결되고 제1-2클록신호라인(G2CLK1)에 제1전극이 연결되고 제1-2출력단자(G2O(1st))에 제2전극이 연결될 수 있다. 제7-2트랜지스터(T7_2)는 QB노드(QBN)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제1-2출력단자(G2O(1st))에 제2전극이 연결될 수 있다. 제2출력 커패시터(CQ2)는 제6-2트랜지스터(T6_2)의 게이트전극과 제2안정화 트랜지스터(TBV2)의 제2전극인 제2QN노드(QN2)에 제1전극이 연결되고 제1-2출력단자(G2O(1st))에 제2전극이 연결될 수 있다.
제6-3트랜지스터(T6_3)는 제3안정화 트랜지스터(TBV3)의 제2전극인 제3QN노드(QN3)에 게이트전극이 연결되고 제2-1클록신호라인(G1CLK2)에 제1전극이 연결되고 제2-1출력단자(G1O(2nd))에 제2전극이 연결될 수 있다. 제7-3트랜지스터(T7_3)는 QB노드(QBN)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제2-1출력단자(G1O(2nd))에 제2전극이 연결될 수 있다. 제3출력 커패시터(CQ3)는 제6-3트랜지스터(T6_3)의 게이트전극과 제3안정화 트랜지스터(TBV3)의 제2전극인 제3QN노드(QN3)에 제1전극이 연결되고 제2-1출력단자(G1O(2nd))에 제2전극이 연결될 수 있다.
제6-4트랜지스터(T6_4)는 제4안정화 트랜지스터(TBV4)의 제2전극인 제4QN노드(QN4)에 게이트전극이 연결되고 제2-2클록신호라인(G2CLK2)에 제1전극이 연결되고 제2-2출력단자(G2O(2nd))에 제2전극이 연결될 수 있다. 제7-4트랜지스터(T7_4)는 QB노드(QBN)에 게이트전극이 연결되고 게이트하이전압라인(VGH)에 제1전극이 연결되고 제2-2출력단자(G2O(2nd))에 제2전극이 연결될 수 있다. 제4출력 커패시터(CQ1)는 제6-4트랜지스터(T6_4)의 게이트전극과 제4안정화 트랜지스터(TBV4)의 제2전극인 제4QN노드(QN4)에 제1전극이 연결되고 제2-2출력단자(G2O(2nd))에 제2전극이 연결될 수 있다.
도 22 및 도 23에 도시된 바와 같이, 실시예에 따른 통합 스캔신호 발생회로(SCN[G1])는 제1-1클록신호(G1 Clk1), 제2-1클록신호(G1 Clk2), 제3-1클록신호(G1 Clk3), 제4-1클록신호(G1 Clk4), 제1-2클록신호(G2 Clk1), 제2-2클록신호(G2 Clk2), 제3-2클록신호(G2 Clk3), 제4-2클록신호(G2 Clk4), 제5-2클록신호(G2 Clk5), 제6-2클록신호(G2 Clk6)를 기반으로 동작할 수 있다.
실시예에 따른 통합 스캔신호 발생회로(SCN[G1])의 구동을 위한 클록신호들의 관계를 설명하면 다음과 같다.
제1-1클록신호(G1 Clk1), 제2-1클록신호(G1 Clk2), 제3-1클록신호(G1 Clk3) 및 제4-1클록신호(G1 Clk4)는 1수평기간(1H)에 가까운 시간 동안 로우전압을 발생할 수 있다. 제1-2클록신호(G2 Clk1), 제2-2클록신호(G2 Clk2), 제3-2클록신호(G2 Clk3), 제4-2클록신호(G2 Clk4), 제5-2클록신호(G2 Clk5), 제6-2클록신호(G2 Clk6)는 2수평기간(2H)에 가까운 시간 동안 로우전압을 발생할 수 있다.
제4-1클록신호(G1 Clk4)는 제6-2클록신호(G2 Clk6)가 하이전압에서 로우전압으로 변경된 다음 하이전압에서 로우전압으로 변경될 수 있다. 제1-1클록신호(G1 Clk1)는 제1-2클록신호(G2 Clk1)가 하이전압에서 로우전압으로 변경된 다음 하이전압에서 로우전압으로 변경될 수 있다. 제2-1클록신호(G1 Clk2)는 제2-2클록신호(G2 Clk2)가 하이전압에서 로우전압으로 변경된 다음 하이전압에서 로우전압으로 변경될 수 있다. 제3-1클록신호(G1 Clk3)는 제3-2클록신호(G2 Clk3)가 하이전압에서 로우전압으로 변경된 다음 하이전압에서 로우전압으로 변경될 수 있다.
제4-1클록신호(G1 Clk4), 제1-1클록신호(G1 Clk1), 제2-1클록신호(G1 Clk2) 및 제3-1클록신호(G1 Clk3)는 로우전압을 유지하는 기간이 중첩하지 않을 수 있다. 이와 달리, 제6-2클록신호(G2 Clk6)와 제1-2클록신호(G2 Clk1)는 로우전압을 유지하는 기간이 중첩할 수 있고, 제1-2클록신호(G2 Clk1)와 제2-2클록신호(G2 Clk2)는 로우전압을 유지하는 기간이 중첩할 수 있고, 제2-2클록신호(G2 Clk2)와 제3-2클록신호(G2 Clk3)는 로우전압을 유지하는 기간이 중첩할 수 있고, 제3-2클록신호(G2 Clk3)와 제4-2클록신호(G2 Clk4)는 로우전압을 유지하는 기간이 중첩할 수 있고, 제4-2클록신호(G2 Clk4)와 제5-2클록신호(G2 Clk5)는 로우전압을 유지하는 기간이 중첩할 수 있다.
앞서 설명한 클록신호들을 기반으로 실시예에 따른 통합 스캔신호 발생회로(SCN[G1])의 구동 방식을 설명하면 다음과 같다. 다만, 스위치 회로부(SWTR)의 동작 설명은 앞서 도 16 내지 도 20에 설명된 바 있으므로, 출력 회로부(OUTBF)의 동작과 이로부터 출력되는 스캔신호를 위주로 설명한다. 덧붙여, 스위치 회로부(SWTR)는 스타트신호라인(VST)을 통해 인가된 스타트신호와 제6-2클록신호라인(G2CLK6)을 통해 인가된 제6-2클록신호(G2 Clk6)에 의해 공통QN노드(QNC)가 로우전압으로 충전된 상태인 것으로 가정하여 설명한다.
도 22 및 도 23에 도시된 바와 같이, QB노드(QBN)가 하이전압으로 충전된 상태(도 23의 QBn 참고)일 때, 공통QN노드(QNC)는 로우전압으로 충전된 상태(Qnc Low 구간)일 수 있다. 이는 제1QN노드(QN1) 내지 제4QN노드(QN4)에 충전된 상태(도 23의 Qn1 ~ Qn4)를 참고하면 알 수 있다.
제6-1트랜지스터(T6_1)는 제1안정화 트랜지스터(TBV1)의 제2전극인 제1QN노드(QN1)에 충전된 전압(Qn1)에 대응하여 턴온될 수 있다. 제6-1트랜지스터(T6_1)의 턴온 상태에서, 제1-1클록신호라인(G1CLK1)을 통해 인가되는 제1-1클록신호(G1 Clk1)가 하이전압에서 로우전압으로 변경되면, 제1QN노드(QN1)에는 제1출력 커패시터(CQ1)에 의한 부트스트래핑이 일어날 수 있다.
이에 따라, 제1QN노드(QN1)의 전압(Qn1)은 게이트로우전압 수준까지 낮아질 수 있다. 그리고 제1-1클록신호(G1 Clk1)의 로우전압은 턴온된 제6-1트랜지스터(T6_1)를 거쳐 제1-1출력단자(G1O(1st))를 통해 출력될 수 있다. 제1-1출력단자(G1O(1st))를 통해 출력된 로우전압은 도 7의 제1스캔신호(Scan1[n])에 대응하므로, 제1수평라인(1st)에 인가될 제1스캔신호(G1(1st))로 활용할 수 있다. 제1수평라인(1st)에 인가될 제1스캔신호(G1(1st))는 제1-1출력단자(G1O(1st))를 통해 출력되므로, 제1-1스캔신호(G1(1st))로 정의될 수 있다.
제6-2트랜지스터(T6_2)는 제2안정화 트랜지스터(TBV2)의 제2전극인 제2QN노드(QN2)에 충전된 전압(Qn2)에 대응하여 턴온될 수 있다. 제6-2트랜지스터(T6_2)의 턴온 상태에서, 제1-2클록신호라인(G2CLK1)을 통해 인가되는 제1-2클록신호(G2 Clk1)가 하이전압에서 로우전압으로 변경되면, 제2QN노드(QN2)에는 제2출력 커패시터(CQ2)에 의한 부트스트래핑이 일어날 수 있다.
이에 따라, 제2QN노드(QN2)의 전압(Qn2)은 게이트로우전압 수준까지 낮아질 수 있다. 그리고 제1-2클록신호(G2 Clk1)의 로우전압은 턴온된 제6-2트랜지스터(T6_2)를 거쳐 제1-2출력단자(G2O(1st))를 통해 출력될 수 있다. 제1-2출력단자(G2O(1st))를 통해 출력된 로우전압은 도 7의 제2스캔신호(Scan2[n])에 대응하므로, 제1수평라인(1st)에 인가될 제2스캔신호(G2(1st))로 활용할 수 있다. 제1수평라인(1st)에 인가될 제2스캔신호(G2(1st))는 제1-2출력단자(G2O(1st))를 통해 출력되므로, 제1-2스캔신호(G2(1st))로 정의될 수 있다.
제6-3트랜지스터(T6_3)는 제3안정화 트랜지스터(TBV3)의 제2전극인 제3QN노드(QN3)에 충전된 전압(Qn3)에 대응하여 턴온될 수 있다. 제6-3트랜지스터(T6_3)의 턴온 상태에서, 제2-1클록신호라인(G1CLK2)을 통해 인가되는 제2-1클록신호(G1 Clk2)가 하이전압에서 로우전압으로 변경되면, 제3QN노드(QN3)에는 제3출력 커패시터(CQ3)에 의한 부트스트래핑이 일어날 수 있다.
이에 따라, 제3QN노드(QN3)의 전압(Qn3)은 게이트로우전압 수준까지 낮아질 수 있다. 그리고 제2-1클록신호(G1 Clk2)의 로우전압은 턴온된 제6-3트랜지스터(T6_3)를 거쳐 제2-1출력단자(G1O(2nd))를 통해 출력될 수 있다. 제2-1출력단자(G1O(2nd))를 통해 출력된 로우전압은 도 7의 제1스캔신호(Scan1[n])와 유사하므로, 제2수평라인(2nd)에 인가될 제1스캔신호(G1(2nd))로 활용할 수 있다. 제2수평라인(2nd)에 인가될 제1스캔신호(G1(2nd))는 제2-1출력단자(G1O(2nd))를 통해 출력되므로, 제2-1스캔신호(G1(2nd))로 정의될 수 있다.
제6-4트랜지스터(T6_4)는 제4안정화 트랜지스터(TBV4)의 제2전극인 제4QN노드(QN4)에 충전된 전압(Qn4)에 대응하여 턴온될 수 있다. 제6-4트랜지스터(T6_4)의 턴온 상태에서, 제2-2클록신호라인(G2CLK2)을 통해 인가되는 제2-2클록신호(G2 Clk2)가 하이전압에서 로우전압으로 변경되면, 제4QN노드(QN4)에는 제4출력 커패시터(CQ4)에 의한 부트스트래핑이 일어날 수 있다.
이에 따라, 제4QN노드(QN4)의 전압(Qn4)은 게이트로우전압 수준까지 낮아질 수 있다. 그리고 제2-2클록신호(G2 Clk2)의 로우전압은 턴온된 제6-4트랜지스터(T6_4)를 거쳐 제2-2출력단자(G2O(2nd))를 통해 출력될 수 있다. 제2-2출력단자(G2O(2nd))를 통해 출력된 로우전압은 도 7의 제2스캔신호(Scan2[n])와 유사하므로, 제2수평라인(2nd)에 인가될 제2스캔신호(G2(2nd))로 활용할 수 있다. 제2수평라인(2nd)에 인가될 제2스캔신호(G2(2nd))는 제2-2출력단자(G2O(2nd))를 통해 출력되므로, 제2-2스캔신호(G2(2nd))로 정의될 수 있다.
제1-1스캔신호(G1(1st))와 제2-1스캔신호(G1(2nd))는 로우전압을 유지하는 기간이 비중첩할 수 있다. 반면, 제1-2스캔신호(G2(1st))와 제2-2스캔신호(G2(2nd))는 로우전압을 유지하는 기간이 일부 중첩할 수 있다.
공통QN노드(QNC)가 로우전압으로 충전된 상태는 제2-4클록신호라인(G2CLK4)을 통해 인가되는 제2-4클록신호(G2 Clk4)가 하이전압에서 로우전압으로 변경되는 기간까지 유질 수 있다.
이후, 제2-4클록신호라인(G2CLK4)을 통해 인가되는 제2-4클록신호(G2 Clk4)가 하이전압에서 로우전압으로 변경되면, QB노드(QBN)는 게이트로우전압으로 충전되고 제3트랜지스터(T3)는 턴온될 수 있다. 제3트랜지스터(T3)가 턴온되면, 공통QN노드(QNC)는 게이트하이전압으로 충전되고, 제6-1트랜지스터(T6_1) 내지 제6-4트랜지스터(T6_4)는 턴오프될 수 있다. 이와 달리, 제7-1트랜지스터(T7_1) 내지 제7-4트랜지스터(T7_4)는 턴온되므로 제1-1출력단자(G1O(1st)), 제2-1출력단자(G2O(1st)), 제1-2출력단자(G1O(2nd)) 및 제2-2출력단자(G2O(2nd))에는 게이트하이전압이 출력될 수 있다.
이상 본 발명은 2개의 스테이지에 포함된 총 4개의 스캔신호 발생부를 그룹화하고 통합하여 하나의 통합 스캔신호 발생회로로 구성함으로써 스캔신호를 출력하기 위한 시프트 레지스터의 회로면적을 감소시킬 수 있는 효과가 있다. 또한, 본 발명은 스캔신호를 출력하기 위한 시프트 레지스터의 회로면적의 감소를 기반으로 표시패널의 베젤을 줄일 수 있는 효과가 있다.
150: 표시패널 131a, 131b: 시프트 레지스터
T1: 제1트랜지스터 T2: 제2트랜지스터
T3: 제3트랜지스터 T4: 제4트랜지스터
T5: 제5트랜지스터 T8: 제8트랜지스터
T9: 제9트랜지스터 CQB: 노드 커패시터
T6_1 ~ T6_4: 제6-1 내지 제6-4트랜지스터
T7_1 ~ T7_4: 제7-1 내지 제7-4트랜지스터

Claims (10)

  1. 적어도 하나의 이미지를 표시하는 표시패널; 및
    상기 표시패널의 제1수평라인에 공급할 제1-1스캔신호 및 제1-2스캔신호와 상기 표시패널의 제2수평라인에 공급할 제2-1스캔신호 및 제2-2스캔신호를 발생하는 스캔신호 발생부를 포함하고,
    상기 스캔신호 발생부는
    제1트랜지스터와 제2트랜지스터의 턴온 동작에 의해 인가된 로우전압으로 충전되는 공통노드와, 상기 공통노드와 반대로 동작하는 반전노드와, 상기 공통노드에 제1전극이 연결되고 게이트로우전압라인에 게이트전극이 연결된 제1안정화 트랜지스터 내지 제4안정화 트랜지스터를 포함하는 스위치 회로부와,
    상기 제1안정화 트랜지스터의 제2전극인 제1노드의 전압과 상기 제2안정화 트랜지스터의 제2전극인 제2노드의 전압에 대응하여 상기 제1-1스캔신호와 상기 제1-2스캔신호를 출력하는 제1-1풀업 트랜지스터와 제1-2풀업 트랜지스터, 그리고 상기 제3안정화 트랜지스터의 제2전극인 제3노드의 전압과 상기 제4안정화 트랜지스터의 제2전극인 제4노드의 전압에 대응하여 상기 제2-1스캔신호와 상기 제2-2스캔신호를 출력하는 제2-1풀업 트랜지스터와 제2-2풀업 트랜지스터를 포함하는 출력 회로부를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 제1-1풀업 트랜지스터는
    상기 제1노드에 게이트전극이 연결되고 제1-1클록신호라인에 제1전극이 연결되고 제1-1출력단자에 제2전극이 연결되고,
    상기 제1-2풀업 트랜지스터는
    상기 제2노드에 게이트전극이 연결되고 제1-2클록신호라인에 제1전극이 연결되고 제1-2출력단자에 제2전극이 연결되고,
    상기 제2-1풀업 트랜지스터는
    상기 제3노드에 게이트전극이 연결되고 제2-1클록신호라인에 제1전극이 연결되고 제2-1출력단자에 제2전극이 연결되고,
    상기 제2-2풀업 트랜지스터는
    상기 제4노드에 게이트전극이 연결되고 제2-2클록신호라인에 제1전극이 연결되고 제2-2출력단자에 제2전극이 연결되는 표시장치.
  3. 제2항에 있어서,
    상기 출력 회로부는
    상기 반전노드에 게이트전극이 연결되고 게이트하이전압라인에 제1전극이 연결되고 상기 제1-1출력단자에 제2전극이 연결된 제1-1풀다운 트랜지스터와,
    상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제1-2출력단자에 제2전극이 연결된 제1-2풀다운 트랜지스터와,
    상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제2-1출력단자에 제2전극이 연결된 제2-1풀다운 트랜지스터와,
    상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제2-2출력단자에 제2전극이 연결된 제2-2풀다운 트랜지스터를 포함하는 표시장치.
  4. 제3항에 있어서,
    상기 출력 회로부는
    상기 제1-1풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제1-1출력단자에 제2전극이 연결된 제1-1커패시터와,
    상기 제1-2풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제1-2출력단자에 제2전극이 연결된 제1-2커패시터와,
    상기 제2-1풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제2-1출력단자에 제2전극이 연결된 제2-1커패시터와,
    상기 제2-2풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제2-2출력단자에 제2전극이 연결된 제2-2커패시터를 포함하는 표시장치.
  5. 제1항에 있어서,
    상기 제1트랜지스터는
    스타트신호라인에 게이트전극이 연결되고 상기 게이트로우전압라인에 제1전극이 연결되고,
    상기 제2트랜지스터는
    공통노드 클록신호라인에 게이트전극이 연결되고 상기 제1트랜지스터의 제2전극에 제1전극이 연결되고 상기 공통노드에 제2전극이 연결된 표시장치.
  6. 제5항에 있어서,
    상기 스위치 회로부는
    상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 공통노드에 제2전극이 연결된 제3트랜지스터와,
    반전노드 클록신호라인에 게이트전극이 연결되고 상기 게이트로우전압라인에 제1전극이 연결되고 상기 반전노드에 제2전극이 연결된 제4트랜지스터와,
    상기 스타트신호라인에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 반전노드에 제2전극이 연결된 제5트랜지스터와,
    상기 공통노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 공통노드에 제2전극이 연결된 제8트랜지스터와,
    리셋신호라인에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 공통노드에 제2전극이 연결된 제9트랜지스터와,
    상기 게이트하이전압라인에 제1전극이 연결되고 상기 반전노드에 제2전극이 연결된 노드 커패시터를 포함하는 표시장치.
  7. 제1항에 있어서,
    상기 제1-1스캔신호와 상기 제2-1스캔신호는 로우전압을 유지하는 기간이 비중첩하고, 상기 제1-2스캔신호와 상기 제2-2스캔신호는 로우전압을 유지하는 기간이 일부 중첩하는 표시장치.
  8. 제1트랜지스터와 제2트랜지스터의 턴온 동작에 의해 인가된 로우전압으로 충전되는 공통노드와, 상기 공통노드와 반대로 동작하는 반전노드와, 상기 공통노드에 제1전극이 연결되고 게이트로우전압라인에 게이트전극이 연결된 제1안정화 트랜지스터 내지 제4안정화 트랜지스터를 포함하는 스위치 회로부와,
    상기 제1안정화 트랜지스터의 제2전극인 제1노드의 전압과 상기 제2안정화 트랜지스터의 제2전극인 제2노드의 전압에 대응하여 상기 제1-1스캔신호와 상기 제1-2스캔신호를 출력하는 제1-1풀업 트랜지스터와 제1-2풀업 트랜지스터, 그리고 상기 제3안정화 트랜지스터의 제2전극인 제3노드의 전압과 상기 제4안정화 트랜지스터의 제2전극인 제4노드의 전압에 대응하여 상기 제2-1스캔신호와 상기 제2-2스캔신호를 출력하는 제2-1풀업 트랜지스터와 제2-2풀업 트랜지스터를 포함하는 출력 회로부를 포함하는 스캔신호 발생회로.
  9. 제8항에 있어서,
    상기 제1-1풀업 트랜지스터는
    상기 제1노드에 게이트전극이 연결되고 제1-1클록신호라인에 제1전극이 연결되고 제1-1출력단자에 제2전극이 연결되고,
    상기 제1-2풀업 트랜지스터는
    상기 제2노드에 게이트전극이 연결되고 제1-2클록신호라인에 제1전극이 연결되고 제1-2출력단자에 제2전극이 연결되고,
    상기 제2-1풀업 트랜지스터는
    상기 제3노드에 게이트전극이 연결되고 제2-1클록신호라인에 제1전극이 연결되고 제2-1출력단자에 제2전극이 연결되고,
    상기 제2-2풀업 트랜지스터는
    상기 제4노드에 게이트전극이 연결되고 제2-2클록신호라인에 제1전극이 연결되고 제2-2출력단자에 제2전극이 연결되는 스캔신호 발생회로.
  10. 제9항에 있어서,
    상기 출력 회로부는
    상기 반전노드에 게이트전극이 연결되고 게이트하이전압라인에 제1전극이 연결되고 상기 제1-1출력단자에 제2전극이 연결된 제1-1풀다운 트랜지스터와,
    상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제1-2출력단자에 제2전극이 연결된 제1-2풀다운 트랜지스터와,
    상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제2-1출력단자에 제2전극이 연결된 제2-1풀다운 트랜지스터와,
    상기 반전노드에 게이트전극이 연결되고 상기 게이트하이전압라인에 제1전극이 연결되고 상기 제2-2출력단자에 제2전극이 연결된 제2-2풀다운 트랜지스터와,
    상기 제1-1풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제1-1출력단자에 제2전극이 연결된 제1-1커패시터와,
    상기 제1-2풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제1-2출력단자에 제2전극이 연결된 제1-2커패시터와,
    상기 제2-1풀업 트랜지스터의 게이트전극에 제1전극이 연결되고 상기 제2-1출력단자에 제2전극이 연결된 제2-1커패시터와,
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