CN102654969B - 移位寄存器单元、移位寄存器电路、阵列基板及显示器件 - Google Patents

移位寄存器单元、移位寄存器电路、阵列基板及显示器件 Download PDF

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Abstract

本发明提供移位寄存器单元、移位寄存器电路、阵列基板及显示器件,涉及显示器制造领域,能够在不影响电路稳定性的情况下减少去噪声晶体管的偏置电压作用时间,进而延长器件使用寿命。一种移位寄存器包括:一电容,一第一晶体管,一第二晶体管,一第三晶体管,一第四晶体管,一第五晶体管,一第六晶体管,一去噪控制模块。本发明用于显示器的制造。

Description

移位寄存器单元、移位寄存器电路、阵列基板及显示器件
技术领域
[0001] 本发明涉及液晶显示器制造领域,尤其涉及移位寄存器单元、移位寄存器电路、阵列基板及显示器件。
背景技术
[0002] 近些年来显示器的发展呈现出了高集成度,低成本的发展趋势。其中一项非常重要的技术就是GOA (Gate Driver on Array,阵列基板行驱动)的技术量产化的实现。利用GOA技术将栅极开关电路集成在显示面板的阵列基板上,从而可以省掉栅极驱动集成电路部分,以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的棚极开关电路也称为GOA电路或移位寄存器电路。
[0003] 其中,移位寄存器电路包括若干个移位寄存器单元,每一移位寄存器单元对应一条栅线,具体的每一移位寄存器单元的输出端连接一条栅线;且一移位寄存器单元的输出端连接下一移位寄存器单元的输入端。传统的移位寄存器电路中的每一移位寄存器单元为12TFT (Thin Film Transistor,薄膜场效应晶体管)ICap (电容)结构,发明人发现该结构的移位寄存器对去噪声薄膜晶体管的偏置电压作用时间仍较长,占空比约50%,对移位寄存器电路的工作寿命不利。
发明内容
[0004] 本发明的实施例提供移位寄存器单元、移位寄存器电路、阵列基板及显示器件,以减少移位寄存器对去噪声薄膜晶体管的偏置电压作用时间,延长器件使用寿命。
[0005] 为达到上述目的,本发明的实施例采用如下技术方案:
[0006] —方面,提供一种移位寄存器单兀,包括:
[0007] —电容,具有两极,其中第一极与输出端连接;
[0008] 第一晶体管,该第一晶体管的栅极与源极分别连接信号输入端,该第一晶体管的漏极连接所述电容的第二极;
[0009] 第二晶体管,该第二晶体管的栅极连接复位端,该第二晶体管的源极连接所述第一晶体管的漏极,该第二晶体管的漏极连接低电平端;
[0010] 第三晶体管,该第三晶体管的栅极连接所述第一晶体管的漏极,该第三晶体管的源极连接第一时钟信号端,该第三晶体管的漏极连接所述输出端;
[0011] 第四晶体管,该第四晶体管的栅极连接所述复位端,该第四晶体管的源极连接所述输出端,该第四晶体管的漏极连接所述低电平端;
[0012] 第五晶体管,该第五晶体管的源极连接所述第二晶体管的源极,该第五晶体管的漏极连接所述低电平端;
[0013] 第六晶体管,该第六晶体管的栅极连接所述第五晶体管的栅极,该第六晶体管的源极连接所述第四晶体管的源极,该第六晶体管的漏极连接所述第四晶体管的漏极;
[0014] 去噪控制模块,该去噪控制模块的第一反馈端连接所述输出端、该去噪控制模块的低电平输入端记为第二输入端连接所述低电平端、该去噪控制模块的去噪声控制端连接所述第五晶体管的栅极、该去噪控制模块的高电平输入端记为第三输入端连接所述第一时钟信号端或高电平端;
[0015] 其中,所述第五晶体管和第六晶体管用于在所述去噪控制模块的去噪声控制端为高电平时导通,在所述去噪控制模块的去噪声控制端为低电平时截止,从而实现在有噪声电压时所述第五晶体管和第六晶体管导通,通过低电平端将噪声电压拉低;无噪声电压时所述第五晶体管和第六晶体管截止,不影响所述移位寄存器单元的正常工作。
[0016] 另一方面,提供一种移位寄存器电路,包括串联的多个上述的移位寄存器单元,除第一个移位寄存器单元和最后一个移位寄存器单元外,
[0017] 其余每个移位寄存器单元的输出端连接与其相邻的下一个移位寄存器单元的输入端,每个移位寄存器单元的复位端连接与其相邻的下一个移位寄存器单元的输出端。
[0018] 再一方面,提供一种阵列基板,在所述阵列基板上形成有移位寄存器电路;
[0019] 所述移位寄存器电路为上述的移位寄存器电路。
[0020] 又一方面,提供一种显示器件,包括:
[0021] 显示区域,具有用于显示图像的多个像素;
[0022] 移位寄存器电路,用于将扫描信号送至所述显示区域;以及
[0023] 数据驱动电路,用于将数据信号送至所述显示区域;
[0024] 所述移位寄存器电路为上述的移位寄存器电路。
[0025] 本发明实施例提供了移位寄存器单元、移位寄存器电路、阵列基板及显示器件,使得只有在输出端(OUTPUT)和/或驱动TFT的栅极(第三晶体管的栅极)存在噪声时才打开去除噪声晶体管,从而减少去除噪声晶体管的偏置电压作用时间,同时,也就减缓了去除噪声晶体管的阈值电压偏移速度,进而使得移位寄存器工作可靠性和稳定性增加,从而延长移位寄存器的工作寿命。
附图说明
[0026] 为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
[0027] 图1为一种移位寄存器电路结构图不意图;
[0028] 图2为本发明实施例提供的移位寄存器单元的结构示意图;
[0029] 图3为本发明另一实施例提供的移位寄存器单元的结构示意图;
[0030] 图4为本发明又一实施例提供的移位寄存器单元的结构示意图;
[0031] 图5为本发明再一实施例提供的移位寄存器单元的结构示意图;
[0032] 图6为本发明图2实施例提供的去噪控制模块电路图;
[0033] 图7为本发明图3实施例提供的去噪控制模块电路图;
[0034] 图8为本发明图4实施例提供的去噪控制模块电路图;
[0035] 图9为本发明图5实施例提供的去噪控制模块电路图;
[0036] 图10为本发明图2实施例提供的一种移位寄存器单元的电路图;[0037] 图11为本发明图2实施例提供的另一种移位寄存器单兀的电路图;
[0038] 图12为本发明图3实施例提供的一种移位寄存器单元的电路图;
[0039] 图13为本发明图3实施例提供的另一种移位寄存器单兀的电路图;
[0040] 图14为本发明图4实施例提供的一种移位寄存器单元的电路图;
[0041] 图15为本发明图4实施例提供的另一种移位寄存器单兀的电路图;
[0042] 图16为本发明图5实施例提供的一种移位寄存器单元的电路图;
[0043] 图17为本发明图5实施例提供的另一种移位寄存器单兀的电路图。
具体实施方式
[0044] 下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
[0045] 本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件,由于这里采用的晶体管的源极、漏极是对称的,所以其源极、漏极是没有区别的。在本发明实施例中,为区分晶体管除栅极之外的两极,将其中一极称为源极,另一极称为漏极。按附图中的形态规定晶体管的上侧端为源极、中间端为栅极、下侧端为漏极。
[0046] 本发明实施例提供的一种移位寄存器电路,包括串联的多个移位寄存器单元,除第一个移位寄存器单元和最后一个移位寄存器单元外,其余每个移位寄存器单元的输出端连接与其相邻的下一个移位寄存器单元的输入端,每个移位寄存器单元的复位端连接与其相邻的下一个移位寄存器单元的输出端。
[0047] 具体的,如图1所示移位寄存器电路,包括若干个移位寄存器单元,其中移位寄存器单元SRl的输出端0UTPUT1连接移位寄存器单元SR2的输入端INPUT2并连接一条栅线OGl,移位寄存器单元SRl的复位端RESETl与移位寄存器单元SR2的输出端0UTPUT2连接;移位寄存器单元SR2的输出端0UTPUT2连接移位寄存器单元SR3的输入端INPUT3并连接一条栅线0G2,移位寄存器单元SR2的复位端RESET2与移位寄存器单元SR3的输出端0UTPUT3连接;其他的移位寄存器单元依照此方法链接,此外每个移位寄存器单元都有一个第一时钟信号端CLK和一个高电平端VDD/CLK输入,其中第一时钟信号CLK连接系统时钟信号,高电平端VDD/CLK采用和第一时钟信号端CLK相同的时钟信号,或采用一个高电平VDD输入。在本实施例中,第一个移位寄存器单元为移位寄存器单元SRl,则移位寄存器单元SRl的输入信号INPUTl为一个激活脉冲信号,可选的如帧起始信号STV。
[0048] 需要说明的是,系统时钟信号CLOCK是两个或更多的移位寄存器单元的驱动时钟信号。移位寄存器单元根据需要连接相应的时钟信号,如第一个移位寄存器单元的第一时钟信号端CLK连接第一个系统时钟信号,第二个移位寄存器单元的第一时钟信号端CLK连接第二个系统时钟信号,第三个移位寄存器单元的第一时钟信号端CLK连接第一个系统时钟信号,第四个移位寄存器单元的第一时钟信号端CLK连接第二个系统时钟信号,以后如此循环;或其他可以使得移位寄存器单元正常工作的连接方式。
[0049] 图2为本发明实施例提供的上述移位寄存器电路中任一移位寄存器单元的结构示意图,包括:电容Cl,第一晶体管Tl,第二晶体管T2,第三晶体管T3,第四晶体管T4,第五晶体管T5,第六晶体管T6和去噪控制模块。并且,图2中的移位寄存器的信号输入端为INPUT,输出端为OUTPUT,复位端为RESET ;第一时钟信号端为CLK,高电平端为VDD/CLK(即去噪控制模块的第三输入端),低电平端VSS,第一反馈端FB。另外,晶体管T3为驱动TFT,PU为晶体管T3的栅极对应的节点电压。
[0050] 本发明实施例将图2所示的移位寄存器单元作为当前移位寄存器单元,下面具体描述其各部件间的连接关系:
[0051] 电容Cl的第一极与输出端OUTPUT连接;
[0052] 晶体管Tl的栅极与源极分别连接信号输入端INPUT,晶体管Tl的漏极连接电容Cl的第二极;由于当前移位寄存器单元(在不是第一个移位寄存器单元的情况下)的输入端连接上一移位寄存器单元的输出端,当上一移位寄存器单元输出高电平时,晶体管Tl导通将该高电平存入电容Cl ;
[0053] 需要说明的是,第一个移位寄存器单元信号输入端连接帧起始信号STV,即晶体管Tl栅极和源极连接帧起始信号STV。
[0054] 晶体管T2的栅极连接当前移位寄存器单元的复位端RESET,晶体管T2的源极连接晶体管Tl的漏极,晶体管T2的漏极连接当前移位寄存器单元的低电平端VSS ;这里复位端RESET连接下一移位寄存器单元输出信号端,当下一移位寄存器单元输出高电平时晶体管T2导通,PU点电压被拉低晶体管T3关闭;
[0055]晶体管T3的栅极连接晶体管Tl的漏极,晶体管T3的源极连接第一时钟信号端CLK,晶体管T3的漏极连接当前移位寄存器单元的输出端OUTPUT ;这里晶体管T3导通并且第一时钟信号端CLK为高电平时,当前移位寄存器单元的输出端OUTPUT输出高电平,即当前移位寄存器单兀输出栅线扫描信号;
[0056] 晶体管T4的栅极连接当前移位寄存器单元的复位端RESET,晶体管T4的源极连接当前移位寄存器单元的输出端OUTPUT,晶体管T4的漏极连接当前移位寄存器单元的低电平端VSS ;这里当前移位寄存器单元的复位端RESET连接下一移位寄存器单元的输出端,当下一移位寄存器单元输出高电平时晶体管T4导通,这时晶体管T4将当前移位寄存器单元的输出端OUTPUT放电至低电平(即低电平端VSS的电压),即此时当前移位寄存器单元不输出栅线扫描信号;
[0057] 晶体管T5的源极连接晶体管T2的源极,晶体管T5的漏极连接当前移位寄存器单元的低电平端VSS,当然,晶体管T5的栅极即去噪声控制端Ctl ;
[0058] 晶体管T6的栅极连接晶体管T5的栅极,即去噪声控制端ctl,晶体管T6的源极连接晶体管T4的源极,晶体管T6的漏极连接晶体管T4的漏极;
[0059] 去噪控制模块,该去噪控制模块的第一反馈端FB连接当前移位寄存器单元的输出端OUTPUT、该去噪控制模块的低电平输入端VSS (即第二输入端)连接当前移位寄存器单元的低电平端VSS、该去噪控制模块的去噪声控制端ctl连接第五晶体管T5的栅极、该去噪控制模块的高电平输入端vdd/clk(即第三输入端)连接与第一时钟信号端CLK相同的时钟信号或高电平VDD ;其中,T5和T6用于在去噪控制模块的去噪声控制端ctl为高电平时导通,在去噪控制模块的去噪声控制端ctl为低电平时截止,从而实现在有噪声电压时T5和T6导通,通过低电平端VSS将噪声电压拉低;无噪声电压时T5和T6截止,不影响移位寄存器单元的正常工作。[0060] 上述的移位寄存器单元和移位寄存电路,使得只有在输出端(OUTPUT)存在噪声时才打开去除噪声晶体管,从而减少去除噪声晶体管的偏置电压作用时间,因此也就减缓了去除噪声晶体管的阈值电压偏移速度,进而使得移位寄存器工作可靠性和稳定性增加,延长移位寄存器的工作寿命。
[0061] 可选的,如图3所示,还包括:去噪控制模块的去噪控制模块输入端input (即第一输入端)连接当前移位寄存器信号输入端IUPUT。这样便可以保证当前移位寄存器信号输入端IUPUT输入高电平时,保证去噪声模块的去噪声控制端Ctl为低电平,从而减小输入延迟,增加电路稳定性。
[0062] 或者可选的,如图4所示,还包括:去噪控制模块的第二反馈端FB_PU连接晶体管Tl的漏极。这样便可以保证同时去除节点PU(即驱动晶体管T3的栅极)噪声,增强了去噪能力保证了电路稳定性。
[0063] 或者可选的,如图5所示,还包括:去噪控制模块的第一输入端input连接当前移位寄存器单元信号输入端IUPUT,第二反馈端FB_PU连接晶体管Tl的漏极。这样便可以保证当前移位寄存器单元信号输入端IUPUT输入高电平时,保证去噪声模块的去噪声控制端ctl为低电平,从而减小输入延迟增加电路稳定性,同时,还能去除节点PU(即驱动晶体管T3的栅极)噪声,增强了去噪能力保证了电路稳定性。
[0064] 下面具体介绍上述去噪控制模块中所包含的电学器件以及各电学器件间的连接关系。
[0065] 可选的,如图6所示为本发明图2实施例提供的去噪控制模块电路图,其各电学器件的连接关系如下。
[0066]晶体管T7的栅极即去噪控制模块的第三输入端vdd/clk连接与第一时钟信号端CLK相同的时钟信号或高电平VDD,晶体管T7的源极连接晶体管T7的栅极,晶体管T7的漏极即去噪声控制模块的去噪声控制端ctl连接晶体管T5的栅极;晶体管T8的源极连接晶体管T5的栅极,晶体管T8的漏极即去噪控制模块的第二输入端vss连接低电平端VSS ;晶体管T9的栅极连接晶体管T7的栅极,晶体管T9的源极连接晶体管T9的栅极,晶体管T9的漏极连接晶体管T8的栅极;晶体管TlO的栅极即去噪控制模块的第一反馈端FB连接输出端OUTPUT,晶体管TlO的源极连接晶体管T9的漏极,晶体管TlO的漏极连接低电平端VSS ;晶体管Tll的栅极连接输出端OUTPUT,晶体管Tll的源极连接晶体管T5的栅极,晶体管Tll的漏极连接低电平端VSS。
[0067] 或者可选的,如图7所示为本发明图3实施例提供的去噪控制模块电路图,其各电学器件的连接关系如下。
[0068]晶体管T7的栅极即去噪控制模块的第三输入端vdd/clk连接与第一时钟信号端CLK相同的时钟信号或高电平VDD,晶体管T7的源极连接晶体管T7的栅极,晶体管T7的漏极即去噪声控制模块的去噪声控制端ctl连接晶体管T5的栅极;晶体管T8的源极连接晶体管T5的栅极,晶体管T8的漏极即去噪控制模块的第二输入端vss连接低电平端VSS ;晶体管T9的栅极连接晶体管T7的栅极,晶体管T9的源极连接晶体管T9的栅极,晶体管T9的漏极连接晶体管T8的栅极;晶体管TlO的栅极即去噪控制模块的第一反馈端FB连接输出端OUTPUT,晶体管TlO的源极连接晶体管T9的漏极,晶体管TlO的漏极连接低电平端VSS ;晶体管Tl I的栅极连接输出端OUTPUT,晶体管Tl I的源极连接晶体管T5的栅极,晶体管Tl I的漏极连接低电平端VSS ;晶体管T12的栅极即去噪控制模块的第一输入端input连接信号输入端INPUT,晶体管T12的源极连接晶体管T5的栅极,晶体管T12的漏极连接低电平端VSS。
[0069] 或者可选的,如图8所示为本发明图4实施例提供的去噪控制模块电路图,其各电学器件的连接关系如下。
[0070]晶体管T7的栅极即去噪控制模块的第三输入端vdd/clk连接与第一时钟信号端CLK相同的时钟信号或高电平VDD,晶体管T7的源极连接晶体管T7的栅极,晶体管T7的漏极即去噪声控制模块的去噪声控制端ctl连接晶体管T5的栅极;晶体管T8的源极连接晶体管T5的栅极,晶体管T8的漏极即去噪控制模块的第二输入端vss连接低电平端VSS ;晶体管T9的栅极连接晶体管T7的栅极,晶体管T9的源极连接晶体管T9的栅极,晶体管T9的漏极连接晶体管T8的栅极;晶体管TlO的栅极即去噪控制模块的第一反馈端FB连接输出端OUTPUT,晶体管TlO的源极连接晶体管T9的漏极,晶体管TlO的漏极连接低电平端VSS ;晶体管Tll的栅极连接输出端OUTPUT,晶体管Tll的源极连接晶体管T5的栅极,晶体管Tll的漏极连接低电平端VSS ;晶体管T13的栅极即去噪声模块的第二反馈端FB_PU连接晶体管Tl的漏极,晶体管T13的源极连接晶体管T8的栅极,晶体管T13的漏极连接低电平端VSS。
[0071] 或者可选的,如图9所示为本发明图5实施例提供的去噪控制模块电路图,其各电学器件的连接关系如下。
[0072]晶体管T7的栅极即去噪控制模块的第三输入端vdd/clk连接与第一时钟信号端CLK相同的时钟信号或高电平VDD,晶体管T7的源极连接晶体管T7的栅极,晶体管T7的漏极即去噪声控制模块的去噪声控制端ctl连接晶体管T5的栅极;晶体管T8的源极连接晶体管T5的栅极,晶体管T8的漏极即去噪控制模块的第二输入端vss连接低电平端VSS ;晶体管T9的栅极连接晶体管T7的栅极,晶体管T9的源极连接晶体管T9的栅极,晶体管T9的漏极连接晶体管T8的栅极;晶体管TlO的栅极即去噪控制模块的第一反馈端FB连接输出端OUTPUT,晶体管TlO的源极连接晶体管T9的漏极,晶体管TlO的漏极连接低电平端VSS ;晶体管Tll的栅极连接输出端OUTPUT,晶体管Tll的源极连接晶体管T5的栅极,晶体管Tll的漏极连接低电平端VSS ;晶体管T12的栅极即去噪控制模块的第一输入端input连接信号输入端INPUT,晶体管T12的源极连接晶体管T5的栅极,晶体管T12的漏极连接低电平端VSS ;晶体管T13的栅极即去噪声模块的第二反馈端FB_PU连接晶体管Tl的漏极,晶体管T13的源极连接晶体管T8的栅极,晶体管T13的漏极连接低电平端VSS。
[0073] 图10〜17为本发明实施例结合图2〜图9提供的八种移位寄存器单元电路图,该移位寄存器单元的电学器件连接关系可以参考上述针对图2〜图9的连接关系描述,在此不再赘述。
[0074] 对于上述电路去噪声功能的实现,结合图10所示的移位寄存器单元的电路图进行如下说明。
[0075] 正常工作情况下,每一个移位寄存器单兀只在一个时刻输出高电平,其他时候输出低电平。如果一个移位寄存器单兀的输出端在应该输出低电平的时候并不是绝对的低电平,而是存在一些高电平输出(这个值一般较小),这个便称为噪声电压。去噪声功能便是通过去噪控制模块和去噪声晶体管T5和T6来实现的。[0076] 在当前移位寄存器单元信号输入端INPUT输入高电平阶段,去噪控制模块的第三输入端接入高电平VDD,当前移位寄存器单元的输出端OUTPUT为低电平,则TIO、T11截止,T9导通,则节点FBc为高电平,则T8导通,虽然此时T7也导通,但可以在移位寄存器单元电路制作过程中通过调整T7与T8宽长比(即沟道的宽长比)的比例,优选的,使得T8和T7的沟道的宽长比的比例在1:1〜100: 1,如此,在高电平端VDD和低电平端VSS的作用下使得去噪控制模块的去噪控制端ctl为低电平。
[0077] 在当前移位寄存器单元的输出端OUTPUT为高电平阶段,去噪控制模块的第三输入端接入高电平VDD,当前移位寄存器单元的输出端OUTPUT为高电平,则T10、T11导通,但同时Τ7,Τ9也导通,通过调整Τ7与Τ11、Τ9与TlO宽长比(即沟道的宽长比)的比例,优选的,设置Tll和Τ7的沟道的宽长比的比例在1:1〜100: 1,同时设置TlO和T9的沟道的宽长比的比例在1:1〜100: 1,如此,在高电平端VDD和低电平端VSS的作用下,使得节点FBc、去噪控制端ctl为低电平。
[0078] 在其他可能有噪声的阶段,如果当前移位寄存器单元的输出端(OUTPUT)有噪声,则TlO导通,FBc节点变为低电平,则T8截止。此时,通过调整T10、T11的沟道宽长比的比例宽度,优选的,设置TlO和Tll的沟道的宽长比的比例在1:1〜100: 1,使得在输出端OUTPUT在非输出状态有电压输出时即噪声的电压存在(此处噪声电压一般为一两伏,而正常输出为几十伏)的情况下,TlO可以导通,同时Tll保持截止,则由于T7导通,Ctl变为高电平,则去噪声TFTT5、T6导通,实现去除噪声功能。噪声去除后,TlO截止,由于T9仍然导通,则FBc变为高电平,同时,T8也导通,则ctl变为低电平,T5、T6截止。从而实现了只有在有噪声时去噪声薄膜晶体管Τ5和Τ6的导通,从而将噪声电压通过低电平端VSS拉低;无噪声时Τ5和Τ6保持截止,不影响移位寄存器单元的正常工作。
[0079] 另外如图11所示的移位寄存器单元为将图10中所示的移位寄存器单元的去噪控制模块的第三输入端接入第一时钟信号端CLK的时钟信号,省去了 VDD信号的输入,其去噪声的工作原理不变,但对整体布线有利,可以降低电路的设计难度。需要说明的是图10和图11为包含图6提供的去噪控制模块。
[0080] 图12和图13所示的移位寄存器单元的电路图是分别在图10和图11所示的移位寄存器单元的电路图的基础上增加了晶体管Τ12,即图12和图13为包含图7提供的去噪控制模块,这样一来可以进一步保证在当前移位寄存器单元输入端INPUT输入高电平阶段,去噪控制模块的去噪控制端ctl为低电平,有利于减小输入延迟和提高电路稳定性。图112和图13所示的移位寄存器单元的其他部分功能没有改变在此不再赘述。
[0081] 图14和图15所示的移位寄存器单元的电路图是分别在图10和图11所示的移位寄存器单元的电路图的基础上增加了晶体管T13,即图14和图15为包含图8提供的去噪控制模块,这样一来又保证了无论是当前移位寄存器单元输出端(OUTPUT)还是节点有噪声,都能开启去噪声晶体管,增强了去噪声能力和系统稳定性。
[0082] 图16和图17所示的移位寄存器单元的电路图是分别在图12和图13所示的移位寄存器单元的电路图的基础上增加了晶体管T13,即图16和图17为包含图9提供的去噪控制模块,这样一来又保证了无论是当前移位寄存器单元输出端(OUTPUT)还是节点有噪声,都能开启去噪声晶体管,增强了去噪声能力和系统稳定性。
[0083] 本发明实施例提供了移位寄存器单元、移位寄存器电路,使得只有在输出端(OUTPUT)和/或驱动TFT的栅极(第三晶体管T3的栅极)存在噪声时才打开去除噪声晶体管,从而减少去除噪声晶体管的偏置电压作用时间,同时,也就减缓了去除噪声晶体管的阈值电压偏移速度,进而使得移位寄存器工作可靠性和稳定性增加,从而延长移位寄存器的工作寿命。
[0084] 此外,本发明实施例提供了一种阵列基板,在该阵列基板上形成有移位寄存器电路;且移位寄存器电路为上述的移位寄存器电路。
[0085] 本发明实施例还提供了一种显示器件,比如可以为显示面板,包括:
[0086] 显示区域,具有用于显示图像的多个像素;移位寄存器电路,用于将扫描信号送至显示区域;以及,数据驱动电路,用于将数据信号送至显示区域。其中移位寄存器电路为上述的移位寄存器电路。另外,显示器件还可以为电子纸、手机、电视、数码相框等等显示设备。
[0087] 以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元,其特征在于,包括: 一电容,具有两极,其中第一极与输出端连接; 第一晶体管,该第一晶体管的栅极与源极分别连接信号输入端,该第一晶体管的漏极连接所述电容的第二极; 第二晶体管,该第二晶体管的栅极连接复位端,该第二晶体管的源极连接所述第一晶体管的漏极,该第二晶体管的漏极连接低电平端; 第三晶体管,该第三晶体管的栅极连接所述第一晶体管的漏极,该第三晶体管的源极连接第一时钟信号输入端,该第三晶体管的漏极连接所述输出端; 第四晶体管,该第四晶体管的栅极连接所述复位端,该第四晶体管的源极连接所述输出端,该第四晶体管的漏极连接所述低电平端; 第五晶体管,该第五晶体管的源极连接所述第二晶体管的源极,该第五晶体管的漏极连接所述低电平端; 第六晶体管,该第六晶体管的栅极连接所述第五晶体管的栅极,该第六晶体管的源极连接所述第四晶体管的源极,该第六晶体管的漏极连接所述第四晶体管的漏极; 去噪控制模块,该去噪控制模块的第一反馈端连接所述输出端、该去噪控制模块的低电平输入端记为第二输入端连接所述低电平端、该去噪控制模块的去噪声控制端连接所述第五晶体管的栅极、该去噪控制模块的高电平输入端记为第三输入端连接所述第一时钟信号端或高电平端; 其中,所述第五晶体管和第六晶体管用于在所述去噪控制模块的去噪声控制端为高电平时导通,在所述去噪控制模块的去噪声控制端为低电平时截止,从而实现在有噪声电压时所述第五晶体管和第六晶体管导通,通过低电平端将噪声电压拉低;无噪声电压时所述第五晶体管和第六晶体管截止,不影响所述移位寄存器单元的正常工作。
2.根据权利要求1所述的移位寄存器单元,其特征在于,还包括:所述去噪控制模块的第一输入端连接所述信号输入端。
3.根据权利要求1或2所述的移位寄存器单元,其特征在于,还包括:所述去噪控制模块的第二反馈端连接所述第一晶体管的漏极。
4.根据权利要求1所述的移位寄存器单元,其特征在于,所述去噪控制模块包括: 第七晶体管,该第七晶体管的栅极连接所述第一时钟信号端或高电平端,该第七晶体管的源极连接所述第七晶体管的栅极,该第七晶体管的漏极连接所述第五晶体管的栅极;第八晶体管,该第八晶体管的源极连接所述第五晶体管的栅极,该第八晶体管的漏极连接所述低电平端; 第九晶体管,该第九晶体管的栅极连接所述第七晶体管的栅极,该第九晶体管的源极连接所述第九晶体管的栅极,该第九晶体管的漏极连接所述第八晶体管的栅极; 第十晶体管,该第十晶体管的栅极连接所述输出端,该第十晶体管的源极连接所述第九晶体管的漏极,该第十晶体管的漏极连接所述低电平端; 第十一晶体管,该第十一晶体管的栅极连接所述输出端,该第十一晶体管的源极连接所述第五晶体管的栅极,该第十一晶体管的漏极连接所述低电平端; 并且,在所述信号输入端为高电平时,所述第七晶体管的漏极为低电平;在所述输出端为高电平时,所述第七晶体管的漏极为低电平,所述第九晶体管的漏极为低电平;同时,在所述输出端在非输出状态有电压输出时,所述第十晶体管导通,同时所述第十一晶体管保持截止。
5.根据权利要求4所述的移位寄存器单元,其特征在于,所述去噪控制模块还包括: 第十二晶体管,该第十二晶体管的栅极连接所述信号输入端,该第十二晶体管的源极连接所述第五晶体管的栅极,该第十二晶体管的漏极连接所述低电平端。
6.根据权利要求4或5所述的移位寄存器单元,其特征在于,所述去噪控制模块还包括: 第十三晶体管,该第十三晶体管的栅极连接所述第一晶体管的漏极,该第十三晶体管的源极连接所述第八晶体管的栅极,该第十三晶体管的漏极连接所述低电平端。
7.根据权利要求4所述的移位寄存器单元,其特征在于, 设置所述第八晶体管和第七晶体管的沟道的宽长比的比例在1:1〜100: 1,以使得在所述信号输入端为高电平时,所 述第七晶体管的漏极为低电平; 设置所述第十一晶体管和第七晶体管的沟道的宽长比的比例在1:1〜100: 1,以使得在所述输出端为高电平时,所述第七晶体管的漏极为低电平,同时所述第十晶体管和第九晶体管的沟道的宽长比的比例在1:1〜100: 1,以使得在所述输出端为高电平时,所述第九晶体管的漏极为低电平; 设置所述第十晶体管和第十一晶体管的沟道的宽长比的比例在1:1〜100: 1,以使得在所述输出端在非输出状态有电压输出时,所述第十晶体管导通,同时所述第十一晶体管保持截止。
8.—种移位寄存器电路,其特征在于,包括串联的多个如权利要求1-7中任一项所述的移位寄存器单元,除第一个移位寄存器单元和最后一个移位寄存器单元外, 其余每个移位寄存器单元的输出端连接与其相邻的下一个移位寄存器单元的输入端,每个移位寄存器单元的复位端连接与其相邻的下一个移位寄存器单元的输出端。
9.一种阵列基板,其特征在于,在所述阵列基板上形成有移位寄存器电路; 所述移位寄存器电路为权利要求8所述的移位寄存器电路。
10.一种显不器件,包括: 显示区域,具有用于显示图像的多个像素; 移位寄存器电路,用于将扫描信号送至所述显示区域;以及 数据驱动电路,用于将数据信号送至所述显示区域; 其特征在于,所述移位寄存器电路为权利要求8所述的移位寄存器电路。
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