TWI738443B

TWI738443B - 移位暫存器及包含移位暫存器的顯示面板

Info

Publication number: TWI738443B
Application number: TW109125630A
Authority: TW
Inventors: 林鈺凱
Original assignee: 友達光電股份有限公司
Priority date: 2020-07-29
Filing date: 2020-07-29
Publication date: 2021-09-01
Also published as: TW202205243A

Abstract

一種移位暫存器，其包含多級移位暫存單元。多級移位暫存單元中的每級包含輸入單元、輸出單元、下拉單元以及下拉控制單元。輸入單元耦接第一節點，用於依據第一時脈訊號選擇性地將第一節點導通至輸入節點。輸出單元耦接第一節點，用於透過第二節點輸出第一驅動電壓作為第一掃描訊號，且用於透過第三節點輸出第二時脈訊號作為第二掃描訊號，其中第一掃描訊號的脈波寬度正相關於第一時脈訊號的週期。當下拉單元致能時，下拉單元將第一節點、第二節點與第三節點設置為第二驅動電壓。下拉控制單元用以根據第一時脈訊號致能或禁能下拉單元。

Description

移位暫存器及包含移位暫存器的顯示面板

一種移位暫存器及包含移位暫存器的顯示面板，特別是關於一種可同時輸出不同波形之兩種掃描訊號的移位暫存器及包含移位暫存器的顯示面板。

現有的顯示面板上的畫素常採用由多個不同掃描訊號來驅動的驅動架構，亦即顯示面板上的每一個畫素耦接多條不同的水平掃描線，而水平掃描線之驅動則藉由閘極驅動陣列(Gate Driver on Array, GOA)來控制。

然而，若分別由多個閘極驅動陣列提供畫素所需要的多個不同掃描訊號，則需要較多訊號源而造成功耗增加，以及占用太多邊框空間。另外，習知的閘極驅動陣列也無法適應性地針對畫素需要的掃描訊號的脈波寬度做出調整。

為了解決上述問題，本揭示文件提供一種移位暫存器，其包含多級移位暫存單元，其中多級移位暫存單元中的每級包含輸入單元、輸出單元、下拉單元以及下拉控制單元。輸入單元耦接於第一節點，用於依據第一時脈訊號選擇性地將第一節點導通至輸入節點。輸出單元耦接於第一節點，用於透過第二節點輸出第一驅動電壓作為第一掃描訊號，且用於透過第三節點輸出第二時脈訊號作為第二掃描訊號，其中第一掃描訊號的脈波寬度正相關於第一時脈訊號的週期。其中當下拉單元致能時，下拉單元將第一節點、第二節點與第三節點設置為第二驅動電壓。下拉控制單元用以根據第一時脈訊號致能或禁能下拉單元。

本揭示文件提供一種顯示面板，其包含顯示驅動電路、畫素矩陣以及移位暫存器。顯示驅動電路用於提供第一時脈訊號與第二時脈訊號。移位暫存器耦接於畫素矩陣，移位暫存器包含多級移位暫存單元，其中多級移位暫存單元中的每一級包含輸入單元、輸出單元、下拉單元以及下拉控制單元。輸入單元耦接於第一節點，用於依據第一時脈訊號選擇性地將第一節點導通至輸入節點。輸出單元耦接於第一節點，用於透過第二節點輸出第一驅動電壓作為第一掃描訊號，且用於透過第三節點輸出第二時脈訊號作為第二掃描訊號，其中第一掃描訊號的脈波寬度正相關於第一時脈訊號的週期。其中當下拉單元致能時，下拉單元將第一節點、第二節點與第三節點設置為第二驅動電壓。下拉控制單元用以根據第一時脈訊號致能或禁能下拉單元。

上述的移位暫存器及包含移位暫存器的顯示面板可同時提供不同脈波寬度的兩個掃描訊號，因而成功減少需要的訊號源數量以節省功耗，且有助於減少總電路面積。

下文係舉實施例配合所附圖式作詳細說明，但所描述的具體實施例僅僅用以解釋本發明，並不用來限定本發明，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明揭示內容所涵蓋的範圍。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

於本文中，當一元件被稱為『連接』或『耦接』時，可指『電性連接』或『電性耦接』。『連接』或『耦接』亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用『第一』、『第二』、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。

本案說明書和圖式中使用的元件編號和訊號編號中的索引[1]~[n]與1~n，只是為了方便指稱個別的元件和訊號，並非有意將前述元件和訊號的數量侷限在特定數目。在本案說明書和圖式中，若使用某一元件編號或訊號編號時沒有指明該元件編號或訊號編號索引，則代表該元件編號或訊號編號索引是指稱所屬元件群組或訊號群組中不特定的任一元件或訊號。

第1圖為根據本揭示文件一些實施例所繪示的移位暫存器100的示意圖。如第1圖所示，移位暫存器100包含多級移位暫存單元110-1~110-n。每一級移位暫存單元110接收第一時脈訊號CK與第二時脈訊號XCK，並由其前一級移位暫存單元110觸發，以分別產生與該級移位暫存單元110對應的第一掃描訊號S1與第二掃描訊號S2來控制如後述第6圖所示的顯示面板600的畫素640。

在一些實施例中，第一級移位暫存單元110是由後述第6圖所示的顯示驅動電路610所觸發。例如，如第1圖中所示，第一級移位暫存單元110-1由顯示驅動電路610提供的掃描訊號S1[0]所觸發，以產生第一掃描訊號S1[1]與第二掃描訊號S2[2]。第二級移位暫存單元110-2由掃描訊號S1[1]所觸發，以產生第一掃描訊號S1[2]與第二掃描訊號S2[2]，以此類推，第n級移位暫存單元110-n由掃描訊號S1[n]所觸發，以產生第一掃描訊號S1[n]與第二掃描訊號S2[n]。

也就是說，第一級移位暫存單元110-1藉由水平的兩條掃描線提供對應的兩個掃描訊號S1[1]、S2[1]控制如後述第6圖所示的第一列畫素640，以及提供掃描訊號S1[1]至第二級移位暫存單元110-2；第二級移位暫存單元110-2同樣藉由水平的兩條掃描線提供對應的兩個掃描訊號S1[2]、S2[2]控制如後述第6圖所示的第二列畫素640，以及提供掃描訊號S1[2]至第三級移位暫存單元110-3，依此類推，第n級移位暫存單元110-n藉由水平的兩條掃描線提供對應的兩個掃描訊號S1[n]、S2[n]控制第6圖所示的第n列畫素640。

第2圖為第1圖中的第一級移位暫存單元110-1於一實施例中的電路圖。第一級移位暫存單元110-1包含輸入單元210、輸出單元220、下拉單元230以及下拉控制單元240。

輸入單元210與輸出單元220共同耦接第一節點N1，且輸出單元220分別利用其第二節點N2與第三節點N3提供第一掃描訊號S1[1]與第二掃描訊號S2[1]。輸入單元210包含第一電晶體T1，第一電晶體T1包含第一端、第二端與控制端。第一電晶體T1的控制端用以接收第一時脈訊號CK，第一電晶體T1的第一端用以自輸入節點IN接收前一級移位暫存單元110所輸出的第一掃描訊號S1[0]，第一電晶體T1的第二端耦接第一節點N1。

下拉控制單元240包含第二電晶體T2、第三電晶體T3、第四電晶體T4以及第一電容C1。第二電晶體T2包含第一端、第二端與控制端，第二電晶體T2的控制端耦接於輸入節點IN，第二電晶體T2的第一端耦接第四節點N4，第二電晶體T2的第二端透過第五節點N5接收第二驅動電壓VGL。第三電晶體T3包含第一端、第二端與控制端，第三電晶體T3的控制端耦接第四節點N4，第三電晶體T3的第一端用以接收第一驅動電壓VGH，第三電晶體T3的第二端耦接第六節點N6。第四電晶體T4耦接於第五節點N5與第六節點N6之間，其中第四電晶體T4根據第一節點N1的電壓準位決定是否導通。第一電容C1耦接於輸入單元210與第四節點N4之間。

下拉單元230包含第五電晶體T5、第六電晶體T6以及第七電晶體T7。第五電晶體T5的第一端耦接第一節點N1。第六電晶體T6的第一端耦接第二節點N2。第七電晶體T7的第一端耦接第三節點N3，其中第五電晶體T5、第六電晶體T6以及第七電晶體T7的控制端共同耦接於下拉控制單元240，且第五電晶體T5、第六電晶體T6以及第七電晶體T7的第二端共同用於接收第二驅動電壓VGL。

輸出單元220包含第八電晶體T8、第九電晶體T9以及第二電容C2。第八電晶體T8的第一端用以接收第一驅動電壓VGH，第八電晶體T8的第二端耦接第二節點N2。第九電晶體T9的第一端用以接收第二時脈訊號XCK，該第九電晶體T9的第二端耦接第三節點N3。第二電容C2耦接於第一節點N1與第二節點N2之間。第八電晶體T8與第九電晶體T9的控制端共同耦接第一節點N1。

在一些實施例中，第一驅動電壓VGH高於第二驅動電壓VGL，第一驅動電壓VGH為高電壓準位而第二驅動電壓VGL為低電壓準位。

前述第一級移位暫存單元110-1的元件以及連接方式，亦適用於移位暫存單元110-1~110-n中的其他級，為簡潔起見，在此不重複贅述。在一些實施例中，移位暫存單元110-1~110-n中屬於奇數級者(例如，移位暫存單元110-1、110-3和110-5等等)的第一電晶體T1的控制端和第九電晶體T9的第一端分別用以接收第一時脈訊號CK與第二時脈訊號XCK，而屬於偶數級者(例如，移位暫存單元110-2、110-4和110-6等等)的第一電晶體T1的控制端和第九電晶體T9的第一端分別用以接收第二時脈訊號XCK與第二時脈訊號CK。

第3圖為根據本揭示文件一些實施例所繪示的訊號波形時序圖。為方便說明，第3圖所示的訊號波形時序圖係參照第2圖來做說明，但不以其為限。

第一級移位暫存單元110-1根據掃描訊號S1[0]、第一時脈訊號CK與第二時脈訊號XCK，產生掃描訊號S1[1]與掃描訊號S1[2]，其中第一時脈訊號CK與第二時脈訊號XCK的波形互為反相。

在一些實施例中，輸入單元210於t3時段內接收到第一時脈訊號CK的脈波而導通時，第一節點N1接收前一級移位暫存單元110輸出的第一掃描訊號S1[0]。也就是說，輸入單元210是依據第一時脈訊號CK選擇性地將第一節點N1導通至輸入節點IN。

在一些實施例中，輸出單元220根據第一節點N1的電壓準位決定是否導通。舉例來說，於t3時段，第一級移位暫存單元110-1的第一節點N1被第一掃描訊號S1[0]設定為高邏輯準位，導致第八電晶體T8導通而將第一驅動電壓VGH傳遞至第二節點N2，以及第九電晶體T9導通而將第二時脈訊號XCK傳遞至第三節點N3。因此，於t3時段，第一掃描訊號S1[1]為高邏輯準位而第二掃描訊號S2[1]為低邏輯準位。

於t4時段，第一級移位暫存單元110-1的第一節點N1維持高邏輯準位，持續導通第八電晶體T8以及第九電晶體T9，而將第一驅動電壓VGH傳遞至第二節點N2，且將第二時脈訊號XCK傳遞至第三節點N3。由於此時第二時脈訊號XCK由低邏輯準位變化到高邏輯準位，第二掃描訊號S2[1]也隨著第二時脈訊號XCK從低邏輯準位變化到高邏輯準位。

於t5時段，第一電晶體T1會再度被第一時脈訊號CK的脈波導通，使得第一節點N1被設置為邏輯低準位。此時，下拉單元230會致能而將第一掃描訊號S1[1]與第二掃描訊號S2[1]設置為邏輯低準位，下拉單元230的詳細運作將於後續段落說明。

也就是說，掃描訊號S1[1]的脈波寬度正相關於第一時脈訊號CK的週期(例如二個時段長度L)，而掃描訊號S2[1]的脈波寬度正相關於第二時脈訊號XCK的脈波寬度(例如一個時段長度L)。

在一些實施例中，第一級移位暫存單元110-1將掃描訊號S1[1]提供至二級移位暫存單元110-2的輸入節點IN。如第1圖所示，第二級移位暫存單元110-2的輸入單元210於t4時段內接收到第二時脈訊號XCK的脈波導通時，第二級移位暫存單元110-2的第一節點N1被掃描訊號S1[1]設定為高邏輯準位，導致第八電晶體T8導通而將第一驅動電壓VGH傳遞至第二節點N2，以及第九電晶體T9導通而將第一時脈訊號CK傳遞至第三節點N3。因此，於t4時段，掃描訊號S1[2]為高邏輯準位而掃描訊號S2[2]為低邏輯準位。

於t5時段，二級移位暫存單元110-2的第一節點N1維持高邏輯準位，持續導通第八電晶體T8以及第九電晶體T9，而分別將第一驅動電壓VGH傳遞至第二節點N2，第一時脈訊號CK傳遞至第三節點N3。由於此時第一時脈訊號CK由低邏輯準位變化到高邏輯準位，掃描訊號S2[2]也隨著第一時脈訊號CK從低邏輯準位變化到高邏輯準位。

如第3圖所示，相較於第一級移位暫存單元110-1輸出的掃描訊號S1[1]與S2[1]，二級移位暫存單元110-2輸出的掃描訊號S1[2]與S2[2]的波形分別往後移位了一個時段長度L，依此類推，三級移位暫存單元110-3基於前述相同操作下所輸出的掃描訊號S1[]、S2[3]的波形也會隨著延遲往後移位一個時段長度L。換言之，第n級移位暫存單元110-n輸出的掃描訊號S1[n]與S2[n]波形，相較於第n-1級移位暫存單元110-[n-1]輸出的掃描訊號S1[n-1]與S2[n-1]的波形分別延遲移位一個時段長度L。

在一些實施例中，下拉控制單元240藉由控制第六節點N6的電壓準位來致能或禁能下拉單元230。

舉例來說，當下拉控制單元240透過第一電容C1將第一時脈訊號CK傳遞至第四節點N4時，若第四節點N4被第一時脈訊號CK的脈波設置為高邏輯準位，則第三電晶體T3導通，第一驅動電壓VGH會傳遞至第六節點N6而致能下拉單元230。當下拉單元230致能時，第五電晶體T5、第六電晶體T6以及第七電晶體T7導通而分別將第二驅動電壓VGL傳遞至第一節點N1、第二節點N2與第三節點N3。

若第一節點N1被設置為高邏輯準位，第四電晶體T4會導通，使得第二驅動電壓VGL傳遞至第六節點N6而禁能下拉單元230。

換言之，下拉控制單元240根據第一時脈訊號CK致能或禁能下拉單元230，而下拉單元230用以在致能時將第一節點N1、第二節點N2與第三節點N3穩定於第二驅動電壓VGL，進而將第一掃描訊號S1[1]與第二掃描訊號S2[1]穩定於邏輯低準位。

前述第一級移位暫存單元110-1的運作亦適用於移位暫存單元110-1~110-n中的其他級移位暫存單元，為簡潔起見，在此不重複贅述。由前述可知，任一移位暫存單元110的第一掃描訊號S1的脈波寬度正相關於其第一電晶體T1的控制端接收到的時脈訊號的週期，而任一移位暫存單元110的第二掃描訊號S2的脈波寬度正相關於其第九電晶體T9的第一端接收到的時脈訊號的週期。

第4圖為根據本揭示文件另一實施例所繪示的移位暫存器400的示意圖。移位暫存器400包含多級移位暫存單元410-1~410-n，且用於接收時脈訊號CK1~CK4。移位暫存單元410-1~410-n每一者的電路架構相似於第2圖中的第一級移位暫存單元110-1，差異在於，移位暫存單元410-1~410-n每一者用於接收時脈訊號CK1~CK4中相差四分之一週期的兩者，以下將配合第5圖所繪示的訊號波形時序圖來進一步說明。為方便說明，第5圖所示的訊號波形時序圖係參照第4圖來做說明，但不以其為限。

請同時參照第4圖與第5圖，第一級移位暫存單元410-1接收掃描訊號S1[0]、時脈訊號CK1以及時脈訊號CK4。二級移位暫存單元410-2接收掃描訊號S1[1]、時脈訊號CK2以及時脈訊號CK1。三級移位暫存單元410-3接收掃描訊號S1[2]、時脈訊號CK3以及時脈訊號CK2。四級移位暫存單元410-4接收掃描訊號S1[3]、時脈訊號CK4以及時脈訊號CK1，其餘以此類推。

亦即，移位暫存單元410-1~410-4的第一電晶體T1的控制端分別用於接收時脈訊號CK1、CK2、CK3和CK4，而移位暫存單元410-1~410-4的第九電晶體T9的第一端分別用於接收時脈訊號CK4、CK1、CK2和CK3，依此類推。

在本實施例中，第一級移位暫存單元410-1根據掃描訊號S1[0]、時脈訊號CK1與時脈訊號CK4，產生掃描訊號S1[1]與掃描訊號S1[2]。移位暫存單元410-1的輸入單元210於t3時段內接收到時脈訊號CK1的脈波導通時，第一級移位暫存單元410-1的第一節點N1被掃描訊號S1[0]設定為高邏輯準位，因而導通其輸出單元220。此時，第八電晶體T8導通而將第一驅動電壓VGH傳遞至第二節點N2，且第九電晶體T9導通而將時脈訊號CK4傳遞至第三節點N3。因此，於t3時段，掃描訊號S1[1]為高邏輯準位而掃描訊號S2[1]為低邏輯準位。

於t4~t5時段，第一級移位暫存單元410-1的第一節點N1維持高邏輯準位，持續導通第八電晶體T8以及第九電晶體T9，而分別將第一驅動電壓VGH與時脈訊號CK4傳遞至第二節點N2與第三節點N3。因此，於t4~t5時段，掃描訊號S1[1]維持高邏輯準位而掃描訊號S2[1]維持低邏輯準位。

於t6時段，第一級移位暫存單元410-1的第一節點N1維持高邏輯準位，持續導通第八電晶體T8以及第九電晶體T9，而分別將第一驅動電壓VGH與時脈訊號CK4傳遞至第二節點N2與第三節點N3。由於此時時脈訊號CK4由低邏輯準位變化到高邏輯準位，掃描訊號S2[1]也隨著時脈訊號CK4從低邏輯準位變化到高邏輯準位。

也就是說，掃描訊號S1[1]的脈波寬度正相關於時脈訊號CK1的週期(亦即四個時段長度L)，而掃描訊號S2[1]的脈波寬度正相關於時脈訊號CK4的脈波寬度(亦即一個時段長度L)。換言之，任一移位暫存單元410的掃描訊號S1的脈波寬度正相關於其第一電晶體T1的控制端接收到的時脈訊號之週期，而任一移位暫存單元410的掃描訊號S2之脈波寬度正相關於其第九電晶體T9的第一端接收到的時脈訊號的脈波寬度。

在一些實施例中，第一級移位暫存單元410-1同樣會將掃描訊號S1[1]提供至第二級移位暫存單元410-2的輸入端IN。如第4圖所示，第二級移位暫存單元410-2的輸入單元210於t4時段內接收到時脈訊號CK2的脈波導通時，第二級移位暫存單元410-2的第一節點N1被掃描訊號S1[1]設定為高邏輯準位，導致第八電晶體T8導通而將第一驅動電壓VGH傳遞至第二節點N2，以及第九電晶體T9導通而將時脈訊號CK1傳遞至第三節點N3。因此，於t4時段，掃描訊號S1[2]為高邏輯準位而掃描訊號S2[2]為低邏輯準位。

於t5~t6時段，第一節點N1維持高邏輯準位，導致第八電晶體T8持續導通而將第一驅動電壓VGH傳遞至第二節點N2，以及第九電晶體T9持續導通而將時脈訊號CK1傳遞至第三節點N3。因此，於t5~t6時段，掃描訊號S1[2]維持高邏輯準位而掃描訊號S2[2]維持低邏輯準位。

於t7時段，第一節點N1維持高邏輯準位，持續導通第八電晶體T8以及第九電晶體T9，而分別將第一驅動電壓VGH與時脈訊號CK1傳遞至第二節點N2與第三節點N3。由於此時時脈訊號CK1由低邏輯準位變化到高邏輯準位，掃描訊號S2[2]也隨著時脈訊號CK1從低邏輯準位變化到高邏輯準位。

如第5圖所示，相較於第一級移位暫存單元410-1輸出的掃描訊號S1[1]與S2[1]，第二級移位暫存單元410-2輸出的掃描訊號S1[2]與S2[2]的波形分別往後移位了一個時段長度L，依此類推，第三級移位暫存單元410-3基於前述相同操作下所輸出的掃描訊號S1[3]、S2[3]的波形也會隨著延遲往後移位一個時段長度L。換言之，第n級移位暫存單元410-n輸出的掃描訊號S1[n]與S2[n]波形，相較於第n-1級移位暫存單元410-[n-1]輸出的掃描訊號S1[n-1]與S2[n-1]的波形分別延遲移位一個時段長度L。

第6圖為根據本揭示文件一些實施例所繪示的顯示面板600的示意圖。如第6圖所示，顯示面板600包含顯示驅動電路610、閘極驅動電路620、資料驅動電路630以及畫素矩陣PX，其中畫素矩陣PX包含多個畫素640。

顯示驅動電路610用以多個時脈訊號至閘極驅動電路620，例如第3圖的實施例中的時脈訊號CK與XCK，或者第4圖的實施例中的時脈訊號CK1~CK4。在顯示驅動電路610提供時脈訊號CK與XCK的一些實施例中，閘極驅動電路620包含移位暫存器100，而移位暫存器100根據第一時脈訊號CK與第二時脈訊號XCK提供第一掃描訊號S1[1]~S1[n]與第二掃描訊號S2[1]~S2[n]至畫素矩陣PX以控制對應的畫素640的開關，資料驅動電路630再依據顯示驅動電路610提供的控制訊號CS，將資料寫入對應開啟的畫素640之中。在顯示驅動電路610提供時脈訊號CK1~CK4的另一些實施例中，閘極驅動電路620包含移位暫存器400。

亦即，若畫素640需要藉由第一掃描訊號S1與第二掃描訊號S2來驅動，且第一掃描訊號S1的脈波寬度為第二掃描訊號S2的脈波寬度的2倍，則閘極驅動電路620可藉由移位暫存器100來實現。

另外，若畫素640需要藉由第一掃描訊號S1與第二掃描訊號S2來驅動，且第一掃描訊號S1的脈波寬度為第二掃描訊號S2的脈波寬度的4倍，則閘極驅動電路620可藉由移位暫存器400來實現。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何本領域具通常知識者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

100:移位暫存器 110,110-1~110-N:移位暫存單元 410,410-1~410-N:移位暫存單元 IN:輸入節點 CK:第一時脈訊號 XCK:第二時脈訊號 S1:第一掃描訊號 S2:第二掃描訊號 SI:初始訊號 S1,S1[0]~S1[n]:掃描訊號 S2,S2[0]~S2[n]:掃描訊號 210:輸入單元 220:輸出單元 230:下拉單元 240:下拉控制單元 T1~T9:電晶體 N1~N6:節點 C1,C2:電容 VGH:第一驅動電壓 VGL:第二驅動電壓 t1~t5:時段 L:時段長度 600:顯示面板 610:顯示驅動電路 620:閘極驅動電路 630:資料驅動電路 640:畫素 PX:畫素矩陣 CS:控制訊號

第1圖為根據本揭示文件一些實施例所繪示的移位暫存器的示意圖。第2圖為第1圖中的一級移位暫存單元於一實施例中的電路圖。第3圖為根據本揭示文件一些實施例所繪示的訊號波形時序圖。第4圖為根據本揭示文件另一實施例所繪示的移位暫存器的示意圖。第5圖為根據本揭示文件另一實施例所繪示的訊號波形時序圖。第6圖為根據本揭示文件一些實施例所繪示的顯示面板的示意圖。

110-1:第一級移位暫存單元

IN:輸入節點

CK:第一時脈訊號

XCK:第二時脈訊號

S1[0],S1[1]:掃描訊號

S2[1]:掃描訊號

210:輸入單元

220:輸出單元

230:下拉單元

240:下拉控制單元

T1~T9:電晶體

N1~N6:節點

C1,C2:電容

VGH:第一驅動電壓

VGL:第二驅動電壓

Claims

一種移位暫存器，包含多級移位暫存單元，其中該多級移位暫存單元中的每級包含：一輸入單元，耦接於一第一節點，用於依據一第一時脈訊號選擇性地將該第一節點導通至一輸入節點；一輸出單元，耦接於該第一節點，用於透過一第二節點輸出一第一驅動電壓作為一第一掃描訊號，且用於透過一第三節點輸出一第二時脈訊號作為一第二掃描訊號，其中該第一掃描訊號的脈波寬度正相關於該第一時脈訊號的週期；一下拉單元，其中當該下拉單元致能時，該下拉單元將該第一節點、該第二節點與該第三節點設置為一第二驅動電壓；以及一下拉控制單元，用以根據該第一時脈訊號致能或禁能該下拉單元。
如請求項1所述之移位暫存器，其中該輸入單元包含：一第一電晶體，包含一第一端、一第二端與一控制端，該第一電晶體的該控制端用以接收該第一時脈訊號其中，該第一電晶體的該第一端用以接收該級移位暫存單元前一級所輸出的該第一掃描訊號，該第一電晶體的該第二端耦接該第一節點。
如請求項1所述之移位暫存器，其中該下拉控制單元包含：一第二電晶體，包含一第一端、一第二端與一控制端，該第二電晶體的該控制端耦接於該輸入節點，該第二電晶體的該第一端耦接一第四節點，該第二電晶體的該第二端透過一第五節點接收該第二驅動電壓；一第三電晶體，包含一第一端、一第二端與一控制端，該第三電晶體的該控制端耦接該第四節點，該第三電晶體的該第一端用以接收該第一驅動電壓，該第三電晶體的該第二端耦接一第六節點；一第四電晶體，耦接於該第五節點與該第六節點之間，其中該第四電晶體根據該第一節點的電壓準位決定是否導通；以及一第一電容，該第一電容耦接於該輸入單元與該第四節點之間。
如請求項1所述之移位暫存器，其中該下拉單元包含：一第五電晶體，該第五電晶體的一第一端耦接該第一節點；一第六電晶體，該第六電晶體的一第一端耦接該第二節點；以及一第七電晶體，該第七電晶體的一第一端耦接該第三節點，其中該第五電晶體、該第六電晶體以及該第七電晶體的控制端共同耦接於該下拉控制單元，且該第五電晶體、該第六電晶體以及該第七電晶體的第二端共同用於接收該第二驅動電壓。
如請求項1所述之移位暫存器，其中該輸出單元包含：一第八電晶體，該第八電晶體的一第一端用以接收該第一驅動電壓，該第八電晶體的一第二端耦接該第二節點；一第九電晶體，該第九電晶體的一第一端用以接收該第二時脈訊號，該第九電晶體的一第二端耦接該第三節點；以及一第二電容，該第二電容耦接於該第一節點與該第二節點之間；其中，該第八電晶體與該第九電晶體的控制端共同耦接該第一節點。
如請求項1所述之移位暫存器，其中該第一時脈訊號與該第二時脈訊號的波形互為反相。
如請求項1所述之移位暫存器，其中該第二掃描訊號的脈波寬度正相關於該第二時脈訊號的脈波寬度。
一種顯示面板，包含：一顯示驅動電路，用於提供一第一時脈訊號與一第二時脈訊號；一畫素矩陣；以及一移位暫存器，耦接於該畫素矩陣，該移位暫存器包含多級移位暫存單元，其中該多級移位暫存單元中的每一級包含：一輸入單元，耦接於一第一節點，用於依據該第一時脈訊號選擇性地將該第一節點導通制一輸入節點；一輸出單元，耦接於該第一節點，用於透過一第二節點輸出一第一驅動電壓作為一第一掃描訊號，且用於透過一第三節點輸出該第二時脈訊號作為一第二掃描訊號，其中該第一掃描訊號的脈波寬度正相關於該第一時脈訊號的週期；一下拉單元，其中當該下拉單元致能時，該下拉單元將第一節點、該第二節點與該第三節點設置為一第二驅動電壓；以及一下拉控制單元，用以根據該第一時脈訊號致能或禁能該下拉單元。
如請求項8所述之顯示面板，其中該第一時脈訊號與該第二時脈訊號的波形互為反相。
如請求項8所述之顯示面板，其中該第二掃描訊號的脈波寬度正相關於該第二時脈訊號的脈波寬度。