JP2023544940A - ゲート集積駆動回路、表示パネル及び表示装置 - Google Patents

ゲート集積駆動回路、表示パネル及び表示装置 Download PDF

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Abstract

本願は、ゲート集積駆動回路、表示パネル及び表示装置を提供する。ゲート集積駆動回路は多段接続されたゲート集積回路（１００）を含み、各段のゲート集積回路（１００）は、接続されているゲート集積回路ユニット（１０）と信号分割回路（２０）とを含み、信号分割回路（２０）は、表示パネル内の隣接する２本の走査線に接続され、ゲート集積回路ユニット（１０）は、原始のゲート集積回路ユニット（１０）に従って動作し、出力された行走査信号は、次段のゲート集積回路ユニット（１０）への入力信号とされ、及び、上段のゲート集積回路ユニット（１０）のリセット信号とされ、一方、信号分割回路（２０）は、現段から出力される行走査信号を第１サブ行走査信号と第２サブ行走査信号とに分割して出力し、２行の画素セルに対する走査駆動を実現し、ゲート集積回路ユニット（１０）のデバイスの数を削減し、表示パネルの額縁を節約し、表示パネルの狭額縁化を実現する。

Description

［関連出願の相互参照］
本願は、２０２１年０９月１８日に中国特許庁に提出された、出願番号が２０２１１１０９６１４０．Ｘで、発明名称が「ＧＯＡ駆動回路、表示パネル及び表示装置」の中国特許出願の優先権を主張し、その全内容を引用により本願に組み込んでいる。
本願は、表示パネルの技術分野に属し、特に、ゲート集積駆動回路、表示パネル及び表示装置に関するものである。
表示技術の急速な発展に伴い、表示パネルは娯楽、教育、セキュリティなどさまざまな分野で広く応用されている。表示パネル内において、ＧＯＡ（Ｇａｔｅ Ｏｎ Ａｒｒａｙ，ゲート集積）技術とは、ゲート駆動回路（Ｇａｔｅ ｄｒｉｖｅｒ ＩＣ）をアレイ（Ａｒｒａｙ）基板上に直接作製し、行走査信号を出力することにより表示パネルのプログレッシブ走査を実現する技術である。ＧＯＡ技術は表示パネルの狭額縁化を実現する主要な技術の１つであり、その上でパネルをさらに狭額縁化するために、ＧＯＡ回路の信号や素子数を減らすのが一般的である。通常、１つのＧＯＡ回路ユニットは、１つのＣｌｏｃｋ信号を受信し、そしてこのＣｌｏｃｋ信号の１周期を画素行の走査信号として出力するため、額縁の大きさが大きくなり、表示パネルの狭額縁化に不利である。
本願の目的は、表示パネルの狭額縁化を実現するためのゲート集積駆動回路を提供することである。
上述した技術的課題を解決するために、本願の実施例が採用する技術方案は次のとおりである。
本願の実施例の第１態様では、多段接続のゲート集積回路を含むゲート集積駆動回路であって、各段の前記ゲート集積回路は、接続されているゲート集積回路ユニットと信号分割回路とを含み、各段の前記信号分割回路は、隣接する２本の走査線を接続するための第１信号出力端子と第２信号出力端子とを含み、
各段の前記信号分割回路は、前段の前記信号分割回路が出力する第１サブ行走査信号と第２サブ行走査信号、及び／又は外部制御信号のうちのいくつかの制御信号によりトリガされて現段の前記ゲート集積回路ユニットが出力する行走査信号を第１サブ行走査信号と第２サブ行走査信号に分割して第１信号出力端子、第２信号出力端子、及び後段の前記信号分割回路に出力し、
ここで、各段の前記信号分割回路が出力する第１サブ行走査信号の立ち上がりエッジと、各段の前記ゲート集積回路ユニットが出力する行走査信号の立ち上がりエッジとが同時にトリガされ、各段の前記信号分割回路が出力する第２サブ行走査信号の立ち下がりエッジと、各段の前記ゲート集積回路ユニットが出力する行走査信号の立ち下がりエッジとが同時にトリガされ、各段の前記信号分割回路が出力する第１サブ行走査信号のハイレベルの長さと、第２サブ行走査信号のハイレベルの長さとが部分的に重ねられている、ゲート集積駆動回路を提供する。
オプションとして、前記外部制御信号は、多重のクロック信号と、フレーム開始信号と、行走査ハイレベル信号と、行走査ローレベル信号と、第１パルスリセット信号と、第２パルスリセット信号と、を含み、
前記第１パルスリセット信号は、第ｊ段の前記信号分割回路に入力されるために使用され、前記第２パルスリセット信号は、第ｊ＋１段の前記信号分割回路に入力されるために使用され、ここで、ｊ＝１，３，…，ｎ－１であり、
第ｊ段の前記信号分割回路の第１サブ行走査信号の立ち下がりエッジと、前記第１パルスリセット信号の立ち上がりエッジとが同時にトリガされ、第ｊ＋１段の前記信号分割回路の第１サブ行走査信号の立ち下がりエッジと、前記第２パルスリセット信号の立ち上がりエッジとが同時にトリガされ、
第１段の前記信号分割回路は、前記フレーム開始信号、前記行走査ハイレベル信号、前記行走査ローレベル信号、前記第１パルスリセット信号、及び現段の前記ゲート集積回路ユニットが出力するプルダウン信号によりトリガされ、現段の前記行走査信号を第１サブ行走査信号と第２サブ行走査信号とに分割して出力し、
第２段の前記信号分割回路は、前記フレーム開始信号、前記行走査ハイレベル信号、前記行走査ローレベル信号、前記第２パルスリセット信号、現段の前記ゲート集積回路ユニットが出力するプルダウン信号、及び第１段の前記信号分割回路が出力する第１サブ行走査信号によりトリガされ、現段の前記行走査信号を第１サブ行走査信号と第２サブ行走査信号とに分割して出力し、
第ｉ段の前記信号分割回路は、前記行走査ハイレベル信号、前記行走査ローレベル信号、対応するパルスリセット信号、現段の前記ゲート集積回路ユニットが出力するプルダウン信号、及び第ｉ－２段の前記信号分割回路が出力する第２サブ行走査信号と第ｉ－１段の前記信号分割回路が出力する第１サブ行走査信号によりトリガされ、現段の前記行走査信号を第１サブ行走査信号と第２サブ行走査信号とに分割して出力し、ここで、ｉ≧３で、ｉは整数である。
オプションとして、前記ゲート集積回路ユニットと前記信号分割回路とが集積化されてゲート集積チップを形成する。
オプションとして、前記ゲート集積チップは、前記クロック信号を受信するためのクロック信号端子と、前記行走査ハイレベル信号を受信するための行走査ハイレベル信号端子と、前記行走査ローレベル信号を受信するための行走査ローレベル信号端子と、入力信号を受信するための第１信号入力端子と、対応する前段が出力する前記第２サブ行走査信号を受信するための第２信号入力端子と、対応する前段が出力する前記第１サブ行走査信号を受信するための第３信号入力端子と、下段の前記ゲート集積チップが出力する行走査信号を受信するための第４信号入力端子と、対応するリセットパルス信号を受信するためのリセットパルス信号端子と、現段の行走査信号を出力するための第１信号出力端子と、現段の前記第１サブ行走査信号を出力するための第２信号出力端子と、現段の前記第２サブ行走査信号を出力するための第３信号出力端子とを含む。
オプションとして、各段の前記信号分割回路は、第１スイッチ回路と、第２スイッチ回路と、プルダウン回路とを含み、
前記第１スイッチ回路の信号出力端子と前記プルダウン回路の第１信号端子とが、前記信号分割回路の第１信号出力端子を構成するように共通に接続され、前記第２スイッチ回路の信号出力端子と前記プルダウン回路の第２信号端子とが、前記信号分割回路の第２信号出力端子を構成するように共通に接続され、前記第１スイッチ回路と前記第２スイッチ回路は、さらに、現段の前記ゲート集積回路ユニットの信号出力端子にそれぞれ接続され、前記プルダウン回路の被制御端子は、現段の前記ゲート集積回路ユニットのプルダウン点に接続され、プルダウン信号を入力し、
前記第１スイッチ回路は、対応するパルスリセット信号、前段の前記信号分割回路が出力する第２サブ行走査信号、前記行走査ハイレベル信号、前記行走査ローレベル信号、及び前記フレーム開始信号のうちのいくつかの信号のレベルの組み合わせに応じて、対応するタイミングで対応的にオンオフすることにより、現段の第１サブ行走査信号を出力し、
前記第２スイッチ回路は、前段の前記信号分割回路が出力する第１サブ行走査信号、前記行走査ローレベル信号、及び前記フレーム開始信号のうちのいくつかの信号のレベルの組み合わせに応じて、対応するタイミングで対応的にオンオフすることにより、現段の第２サブ行走査信号を出力し、
前記プルダウン回路は、前記行走査ローレベル信号及び前記プルダウン信号のレベルの組み合わせに応じて、対応するタイミングで対応的にオンオフすることにより、前記第１サブ行走査信号と前記第２サブ行走査信号をプルダウンしてリセットする。
オプションとして、前記第１スイッチ回路は、前段の前記信号分割回路が出力する前記第２サブ行走査信号を入力するための第１信号入力端子と、前記パルスリセット信号を入力するための第２信号入力端子と、前記行走査ハイレベル信号を入力するための第３信号入力端子と、前記行走査ローレベル信号を入力するための第４信号入力端子と、現段の前記ゲート集積回路ユニットの信号出力端子を接続するための第５信号入力端子と、を含み、
前記第２スイッチ回路は、前段の前記信号分割回路が出力する前記第１サブ行走査信号を入力するための第１信号入力端子と、前記行走査ローレベル信号を入力するための第２信号入力端子と、現段の前記ゲート集積回路ユニットの信号出力端子を接続するための第３信号入力端子と、を含み、
前記プルダウン回路は、前記行走査ローレベル信号を入力するための第１信号入力端子と、現段の前記ゲート集積回路ユニットのプルダウン点を接続するための第２信号入力端子とを含む。
オプションとして、前記第１スイッチ回路は、第１電子スイッチトランジスタと、第２電子スイッチトランジスタと、第３電子スイッチトランジスタと、第１容量と、を含み、
前記第１電子スイッチトランジスタの第１端子は、前記フレーム開始信号、前段の前記信号分割回路が出力する第２サブ行走査信号、及び前記行走査ハイレベル信号のうちの１つの信号を入力するために使用され、前記第１電子スイッチトランジスタの被制御端子は、前記フレーム開始信号又は前段の前記信号分割回路が出力する第２サブ行走査信号を入力するために使用され、前記第１電子スイッチトランジスタの第２端子と、前記第２電子スイッチトランジスタの第１端子と、前記第３電子スイッチトランジスタの被制御端子と、前記第１容量の第１端子とが共通に接続され、前記第２電子スイッチトランジスタの第２端子は、前記行走査ローレベル信号を入力するために使用され、前記第２電子スイッチトランジスタの被制御端子は、対応するパルスリセット信号を入力するために使用され、前記第３電子スイッチトランジスタの第１端子は、現段の前記ゲート集積回路ユニットが出力する行走査信号を入力するために使用され、前記第３電子スイッチトランジスタの第２端子と前記第１容量の第２端子とが、前記第１スイッチ回路の信号出力端子を構成するように共通に接続される。
オプションとして、前記第２スイッチ回路は、第４電子スイッチトランジスタと、第５電子スイッチトランジスタと、第６電子スイッチトランジスタと、第２容量と、を含み、
前記第４電子スイッチトランジスタの第１端子は、前記行走査ローレベル信号を入力するために使用され、前記第４電子スイッチトランジスタの第２端子と、前記第５電子スイッチトランジスタの第１端子と、前記第６電子スイッチトランジスタの被制御端子と、前記第２容量の第１端子とが共通に接続され、前記第５電子スイッチトランジスタの第２端子と、前記第５電子スイッチトランジスタの被制御端子と、前記第６電子スイッチトランジスタの第１端子とが、現段の前記ゲート集積回路ユニットが出力する行走査信号を入力するために共通に接続され、前記第４電子スイッチトランジスタの被制御端子は、前記フレーム開始信号又は前段の前記信号分割回路が出力する第１サブ行走査信号を入力するために使用され、前記第６電子スイッチトランジスタの第２端子と前記第２容量の第２端子とが、第２スイッチ回路の信号出力端子を構成するように共通に接続される。
オプションとして、前記プルダウン回路は、第７電子スイッチトランジスタと、第８電子スイッチトランジスタと、を含み、
前記第７電子スイッチトランジスタの第１端子は前記プルダウン回路の第１信号端を構成し、前記第８電子スイッチトランジスタの第１端子は、前記プルダウン回路の第２信号端子を構成し、前記第７電子スイッチトランジスタの被制御端子と前記第８電子スイッチトランジスタの被制御端子とが、プルダウン信号を入力するために共通に接続され、前記第７電子スイッチトランジスタの第２端子と前記第８電子スイッチトランジスタの第２端子とが共通に接続される。
オプションとして、前記信号分割回路は、切り替え回路をさらに含み、前記切り替え回路の第１信号入力端子と、前記第１スイッチ回路の信号出力端子と、前記プルダウン回路の第１信号端子とが共通に接続され、前記切り替え回路の第２信号入力端子と、前記第２スイッチ回路の信号出力端子と、前記プルダウン回路の第２信号端子とが共通に接続され、前記切り替え回路の第３信号入力端子は、現段の前記ゲート集積回路ユニットが出力する行走査信号を入力するために使用され、前記切り替え回路の第１信号出力端子と第２信号出力端子は、前記信号分割回路の第１信号出力端子と第２信号出力端子を構成し、前記切り替え回路の被制御端子は、スイッチ選択信号、前記行走査ハイレベル信号、及び前記行走査ローレベル信号を入力するために使用され、
前記切り替え回路は、前記スイッチ選択信号のハイレベルとローレベル、前記行走査ハイレベル信号、及び前記行走査ローレベル信号によりトリガされてオンオフするために使用され、これにより前記第１サブ行走査信号と第２サブ行走査信号を、前記信号分割回路の第１信号出力端子と第２信号出力端子に切り替えて出力するか、或いは、現段の前記ゲート集積回路ユニットが出力する行走査信号を、前記信号分割回路の第１信号出力端子と第２信号出力端子にそれぞれ出力する。
オプションとして、スイッチ選択信号がハイレベルである場合、前記切り替え回路の第３信号入力端子は２つの出力信号端子と接続され、
スイッチ選択信号がローレベルである場合、前記切り替え回路の第１信号入力端子は自身の第１信号出力端子と接続され、前記切り替え回路の第２信号入力端子は自身の第２信号出力端子と接続される。
オプションとして、前記切り替え回路は、第９電子スイッチトランジスタと、第１０電子スイッチトランジスタと、第１１電子スイッチトランジスタと、第１２電子スイッチトランジスタと、第１３電子スイッチトランジスタと、第１４電子スイッチトランジスタと、第１５電子スイッチトランジスタと、第１６電子スイッチトランジスタと、を含み、
前記第９電子スイッチトランジスタの第１端子と被制御端子は、前記行走査ハイレベル信号を入力するために使用され、前記第１０電子スイッチトランジスタの第１端子は、前記行走査ローレベル信号を入力するために使用され、前記第９電子スイッチトランジスタの第２端子と、前記第１０電子スイッチトランジスタの第２端子と、前記第１２電子スイッチトランジスタの被制御端子とが共通に接続され、前記第１２電子スイッチトランジスタの第１端は、前記切り替え回路の第１信号入力端子を構成し、前記第１２電子スイッチトランジスタの第２端子と前記第１１電子スイッチトランジスタの第２端子とが、前記切り替え回路の第１信号出力端子を構成するように共通に接続され、前記第１１電子スイッチトランジスタの第１端子と前記第１５電子スイッチトランジスタの第１端子とが、前記切り替え回路の第３信号入力端子を構成するように共通に接続され、前記第１１電子スイッチトランジスタの被制御端子と、前記第１０電子スイッチトランジスタの被制御端子と、前記第１５電子スイッチトランジスタの被制御端子と、前記第１４電子スイッチトランジスタの被制御端子とが、前記スイッチ選択信号を入力するために共通に接続され、前記第１３電子スイッチトランジスタの第１端子と被制御端子は、前記行走査ハイレベル信号を入力するために使用され、前記第１４電子スイッチトランジスタの第１端子は、前記行走査ローレベル信号を入力するために使用され、前記第１３電子スイッチトランジスタの第２端子と、前記第１４電子スイッチトランジスタの第２端子と、前記第１６電子スイッチトランジスタの被制御端子とが共通に接続され、前記第１６電子スイッチトランジスタの第１端子は、前記切り替え回路の第２信号入力端子を構成し、前記第１６電子スイッチトランジスタの第２端子と前記第１５電子スイッチトランジスタの第２端子とが、前記切り替え回路の第２信号出力端を構成するように共通に接続される。
本願の実施例の第２態様では、アレイ基板と、上記のゲート集積駆動回路とを含む表示パネルであって、前記ゲート集積駆動回路は前記アレイ基板の片側又は両側に設けられる、表示パネルを提供する。
オプションとして、前記アレイ基板は、表示領域と、非表示領域とを含み、非表示領域にはピンバインディング領域と前記ゲート集積駆動回路とが設けられ、前記ゲート集積駆動回路は、アレイ基板の前記非表示領域の片側又は両側に設けられる。
本願の実施例の第３態様では、バックライトモジュールと、駆動回路板と、上記の表示パネルとを含む表示装置であって、前記バックライトモジュールと前記表示パネルとが対向配置され、前記駆動回路板と前記表示パネルとが電気接続されている、表示装置を提供する。
上述したゲート集積駆動回路における多段接続された各ゲート集積回路は、それぞれ、ゲート集積回路ユニットと信号分割回路とを含み、信号分割回路は、表示パネル内の隣接する２本の走査線に接続され、ゲート集積回路ユニットは、原始のゲート集積回路ユニットに従って動作し、出力された行走査信号は、次段のゲート集積回路ユニットへの入力信号とされ、及び、上段のゲート集積回路ユニットのリセット信号とされ、一方、信号分割回路は、現段から出力される行走査信号を第１サブ行走査信号と第２サブ行走査信号とに分割して出力し、２行の画素セルに対する走査駆動を実現し、ゲート集積回路ユニットの素子数を削減し、表示パネルの額縁を節約し、表示パネルの狭額縁化を実現する。
上記の第２態様及び第３態様の有益な効果は、上記の第１態様に対する説明を参照すればよく、ここでは説明を省略することが理解されたい。
本願の実施例に係る技術的解決手段をより明らかにするために、以下は、実施例の説明に使用する必要がある図面を簡単に説明するが、明らかなことに、以下の説明における図面は、本願のいくつかの実施例に過ぎず、当業者であれば、創造的な工夫をせずに、これらの図面により他の図面を取得することができる。
本願の実施例により提供されるゲート集積駆動回路の第１種類の構成図である。 本願の実施例により提供されるゲート集積駆動回路の波形図である。 本願の実施例により提供されるゲート集積駆動回路の第２種類の構成図である。 図１に示したゲート集積駆動回路におけるゲート集積回路の構成図である。 図４に示したゲート集積回路における信号分割回路の第１種類の構成図である。 図４に示したゲート集積回路における信号分割回路の第１種類の回路図である。 図６に示したゲート集積回路における信号分割回路の第１種類の波形図である。 図４に示したゲート集積回路における信号分割回路の第２種類の構成図である。 図８に示したゲート集積回路における信号分割回路の第２種類の回路図である。 図９に示すゲート集積回路における信号分割回路の第２種類の波形図である。
本願が解決しようとする技術的問題、技術的解決手段及び有益な効果をより分かりやすくするために、以下に添付図面及び実施例を参照しながら、本願について詳しく説明する。ここで説明される具体的な実施例は本願を解釈するためのものに過ぎず、本願を限定するためのものではないことを理解されたい。
また、「第１」、「第２」という用語は説明の目的だけに用いられ、比較的重要性を指示又は暗示するか、あるいは示された技術的特徴の数を黙示的に指示するためのものと理解してはいけない。したがって、「第１」、「第２」などで限定された特徴は、１つまたは複数の該特徴を明示的または暗黙的に含むことができる。本願の説明において、別途明確かつ具体的な限定がない限り、「複数」とは、二つ以上を意味する。
実施例１
本願の実施例の第１態様はゲート集積駆動回路を提供し、図１に示すように、ゲート集積駆動回路は多段接続のゲート集積回路１００を含み、各段のゲート集積回路１００は、接続されているゲート集積回路ユニット１０と信号分割回路２０とを含み、各段の信号分割回路２０は、隣接する２本の走査線を接続するための第１信号出力端子と第２信号出力端子とを含む。
各段の信号分割回路２０は、前段の信号分割回路２０が出力する第１サブ行走査信号と第２サブ行走査信号、及び／又は外部制御信号のうちのいくつかの制御信号によりトリガされて現段のゲート集積回路ユニット１０が出力する行走査信号を第１サブ行走査信号と第２サブ行走査信号に分割して第１信号出力端子、第２信号出力端子、及び後段の信号分割回路２０に出力する。
ここで、各段の信号分割回路２０が出力する第１サブ行走査信号の立ち上がりエッジと、各段のゲート集積回路ユニット１０が出力する行走査信号の立ち上がりエッジとが同時にトリガされ、各段の信号分割回路２０が出力する第２サブ行走査信号の立ち下がりエッジと、各段のゲート集積回路ユニット１０が出力する行走査信号の立ち下がりエッジとが同時にトリガされ、各段の信号分割回路２０が出力する第１サブ行走査信号のハイレベルの長さと、第２サブ行走査信号のハイレベルの長さとが部分的に重ねられている。
本実施例では、ゲート集積回路１００は、アレイ基板上のバインディング領域を介して駆動回路板から入力された外部制御信号を受信して行走査信号に変換し、外部制御信号は、多重のクロック信号、フレーム開始信号ＳＴＶ、行走査ハイレベル信号ＶＧＨ、行走査ローレベル信号ＶＧＬ、リセット信号ＧＲＳＴ等を含む。ゲート集積回路ユニット１０は、例えば、４Ｔ１Ｃのゲート集積回路ユニット１０又は８Ｔ１Ｃのゲート集積回路ユニット１０などの原始のゲート集積回路ユニット１０構造を用いて、そして同様に動作する。ゲート集積駆動回路は、単一又は両側駆動を用いることができ、駆動方式は限定されない。一方、ゲート集積回路ユニット１０に入力されるクロック信号の数は、４ウェイ又は８ウェイなどをふくんでもよく、具体的な数はゲート集積回路１００及び内部のゲート集積回路ユニット１０の構造及び動作要件に応じて決定され、ここでは限定されない。
ゲート集積回路ユニット１０は、入力されたそのうち１パスのクロック信号、フレーム開始信号ＳＴＶ等の制御信号に応じて行走査信号を１行ずつ出力する。一方、本段から出力された行走査信号は、上段のゲート集積回路ユニット１０のリセット信号とされ、及び対応する下段の入力信号とされ、行同士のゲート集積回路ユニット１０が相互に影響し、シフトパルス信号を生成する。
一方、本段が出力する行走査信号は、本段の信号分割回路２０に入力されて信号分割され、そして、２パスのサブ行走査信号を変換して出力する。２パスのサブ行走査信号は、最終の行走査信号として出力され、そして、対応する２行の画素セルを１行ずつ駆動する。一方、２パスのサブ行走査信号は、それぞれ、次段の信号分割回路２０及び次々段の信号分割回路２０の制御信号とされ、各段の信号分割回路２０が対応して変換分割してシフトパルス信号を生成し、これによりアレイ基板の対応する行の画素セルを駆動する。図２に示すように、各ゲート集積回路ユニット１０は、原始の動作モードで第１シフトパルス信号Ｃｏｕｔ１～Ｃｏｕｔ ｎを出力する。一方、各段の信号分割回路２０は、受信した前段の信号分割回路２０から出力された第１サブ行走査信号と第２サブ行走査信号、及び／又は外部制御信号のうちのいくつかの制御信号に応じて、第２シフトパルス信号Ｇｏｕｔ１～Ｇｏｕｔ ｎ＋１を出力し、原始の単一ゲート集積回路ユニット１０に基づいて１行の画素セルを駆動し、信号分割回路２０を設置することにより、１パスのゲート集積回路１００は２行の画素セルを駆動することができ、アレイ基板の行数を変えずに、ゲート集積回路ユニット１０の素子数を原始の回路に比べて半分にすることができ、表示パネルの額縁を節約し、表示パネルの狭額縁化を実現することができる。
なお、信号分割回路２０は、各制御信号に応じてシフトされた第１サブ行走査信号及び第２サブ行走査信号を出力する。各段の信号分割回路２０が出力する第１サブ行走査信号の立ち上がりエッジと、各段のゲート集積回路ユニット１０が出力する行走査信号の立ち上がりエッジとが同時にトリガされ、各段の信号分割回路２０が出力する第２サブ行走査信号の立ち下がりエッジと、各段のゲート集積回路ユニット１０が出力する行走査信号の立ち下がりエッジとが同時にトリガされる。このような設定により、第１サブ行走査信号と第２サブ行走査信号とが原始の行走査信号に同期してシフトして出力することができ、これで各行の画素セルの正常な駆動を保証し、駆動信頼性を向上させることができる。
なお、各段の信号分割回路２０は、それぞれ異なる駆動制御信号を対応して用いて、第１サブ行走査信号と第２サブ行走査信号とを分割して出力することができ、各段の信号分割回路２０が受信した駆動制御信号については特に制限はない。
一方、信号分割回路２０は、スイッチ構成の異なる分割回路、例えば、シフト回路、タイミング回路等の構成を用いてもよく、その構成は限定されない。
上述したゲート集積駆動回路を基礎として具体化すると、図１及び図３に示すように、一実施例では、外部制御信号は、多重のクロック信号と、フレーム開始信号ＳＴＶと、行走査ハイレベル信号ＶＧＨと、行走査ローレベル信号ＶＧＬと、第１パルスリセット信号ＲＳＴ１と、第２パルスリセット信号ＲＳＴ２と、を含む。
第１パルスリセット信号ＲＳＴ１は、第ｊ段の信号分割回路２０に入力されるために使用され、第２パルスリセット信号ＲＳＴ２は、第ｊ＋１段の信号分割回路に入力されるために使用され、ここで、ｊ＝１，３，…，ｎ－１である。
第ｊ段の号分割回路２０の第１サブ行走査信号の立ち下がりエッジと、第１パルスリセット信号ＲＳＴ１の立ち上がりエッジとが同時にトリガされ、第ｊ＋１段の信号分割回路２０の第１サブ行走査信号の立ち下がりエッジと、第２パルスリセット信号ＲＳＴ２の立ち上がりエッジとが同時にトリガされる。
本実施例では、外部クロック信号、行走査ハイレベル信号ＶＧＨ、行走査ローレベル信号ＶＧＬ、フレーム開始信号ＳＴＶ、第１パルスリセット信号ＲＳＴ１、及び第２パルスリセット信号ＲＳＴ２は、駆動回路板によりアレイ基板のバインディング領域を介して入力される。図２に示すように、第１パルスリセット信号ＲＳＴ１及び第２パルスリセット信号ＲＳＴ２は、パルス波形であり、そして、奇数段及び偶数段の信号分割回路２０の第１サブ行走査信号の立ち下がりエッジ制御を実現するためにそれぞれ用いられる。
一方、各段の信号分割回路２０の駆動方式は、各段のゲート集積回路ユニット１０と同様であり、すなわち、第１段のゲート集積回路１００の信号分割回路２０が、フレーム開始信号ＳＴＶ、行走査ハイレベル信号ＶＧＨ、行走査ローレベル信号ＶＧＬ、第１パルスリセット信号ＲＳＴ１、及び現段のゲート集積回路ユニット１０から出力されるプルダウン信号ＱＢ－ｎを受信してトリガされ、第１段の第１サブ行走査信号及び第２サブ行走査信号を生成する。第１段の第１サブ行走査信号及び第２サブ行走査信号は、アレイ基板の第１行の画素セル及び第２行の画素セルに入力され、一方、第１段の第１サブ行走査信号は第２段の信号分割回路２０に入力され、第１段の第２サブ行走査信号は、第２段の信号分割回路２０及び第３段の信号分割回路２０の駆動制御信号として、第３段の信号分割回路２０に入力される。
第２段の信号分割回路２０は、フレーム開始信号ＳＴＶ、行走査ハイレベル信号ＶＧＨ、行走査ローレベル信号ＶＧＬ、第２パルスリセット信号ＲＳＴ２、現段のゲート集積回路ユニット１０が出力するプルダウン信号ＱＢ－ｎ、及び第１段の信号分割回路２０が出力する第１サブ行走査信号によりトリガされ、現段の行走査信号を第１サブ行走査信号と第２サブ行走査信号とに分割して出力する。第２段の第１サブ行走査信号は第３段の信号分割回路２０に入力され、第２段の第２サブ行走査信号は、第３段の信号分割回路２０及び第４段の信号分割回路２０の駆動制御信号として第４段の信号分割回路２０に入力される。
このようにして、第ｉ段の信号分割回路２０は、行走査ハイレベル信号ＶＧＨ、行走査ローレベル信号ＶＧＬ、対応するパルスリセット信号、現段のゲート集積回路ユニット１０が出力するプルダウン信号ＱＢ－ｎ、及び第ｉ－２段の信号分割回路２０が出力する第２サブ行走査信号と第ｉ－１段の信号分割回路２０が出力する第１サブ行走査信号によりトリガされ、現段の行走査信号を第１サブ行走査信号と第２サブ行走査信号とに分割して出力し、ここで、ｉ≧３で、ｉは整数である。そして、最終段の信号分割回路２０が第１サブ行走査信号と第２サブ行走査信号とを対応して出力するまで、最終的にシフトパルス信号Ｇｏｕｔ１～Ｇｏｕｔ ｎ＋１を生成して各行に対応する画素セルを駆動する。
図３に示すように、出力信号の安定性をさらに向上させるために、一実施例では、ゲート集積回路ユニット１０は、信号分割回路２０と集積化されてゲート集積チップを形成する。ゲート集積チップは、クロック信号を受信するためのクロック信号端子ＣＫと、行走査ハイレベル信号ＶＧＨを受信するための行走査ハイレベル信号端子と、行走査ローレベル信号ＶＧＬを受信するための行走査ローレベル信号端子と、入力信号を受信するための第１信号入力端子Ｃｏｕｔ ｎ－２と、対応する前段が出力する第２サブ行走査信号を受信するための第２信号入力端子Ｇｏｕｔ ｎ－３と、対応する前段が出力する第１サブ行走査信号を受信するための第３信号入力端子Ｇｏｕｔ ｎ－２と、下段のゲート集積チップが出力する行走査信号を受信するための第４信号入力端子Ｃｏｕｔ ｎ＋１と、対応するリセットパルス信号を受信するためのリセットパルス信号端子ＲＳＴと、現段の行走査信号を出力するための第１信号出力端子Ｃｏｕｔ ｎと、現段の第１サブ行走査信号を出力するための第２信号出力端子Ｇｏｕｔ ｎと、現段の第２サブ行走査信号を出力するための第３信号出力端子Ｇｏｕｔ ｎ＋１とを含む。
このうち、第１段のゲート集積チップについては、第１信号入力端子Ｃｏｕｔ ｎ－２、第２信号入力端子Ｇｏｕｔ ｎ－３、及び第３信号入力端子Ｇｏｕｔ ｎ－２には、それぞれフレーム開始信号ＳＴＶが入力される。フレーム開始信号ＳＴＶは、第１段のゲート集積チップ内のゲート集積回路ユニット１０への入力信号として、ゲート集積回路ユニット１０を介して第１段の行走査信号に変換して出力される。一方、フレーム開始信号ＳＴＶ、行走査ハイレベル信号ＶＧＨ、行走査ローレベル信号ＶＧＬ、第１パルスリセット信号ＲＳＴ１は、第１段のゲート集積チップ内の信号分割回路２０の駆動制御信号として、信号分割回路２０に対してスイッチング制御を行い、そして現段の第１サブ行走査信号Ｇｏｕｔ１と第２サブ行走査信号Ｇｏｕｔ２とに分割して出力される。
第２段のゲート集積チップについては、第１信号入力端子Ｃｏｕｔ ｎ－２と第２信号入力端子Ｇｏｕｔ ｎ－３にはそれぞれフレーム開始信号ＳＴＶが入力され、第３信号入力端子Ｇｏｕｔ ｎ－２には、第１段のゲート集積チップが出力する第１サブ行走査信号が入力される。フレーム開始信号ＳＴＶは、第２段のゲート集積チップ内のゲート集積回路ユニット１０への入力信号として、ゲート集積回路ユニット１０を介して第２段の行走査信号に変換して出力される。一方、フレーム開始信号ＳＴＶ、行走査ハイレベル信号ＶＧＨ、行走査ローレベル信号ＶＧＬ、第２パルスリセット信号ＲＳＴ２、及び第１段のゲート集積チップが出力する第１サブ行走査信号は、第２段のゲート集積チップ内の信号分割回路２０の駆動制御信号として、信号分割回路２０に対してスイッチング制御を行い、そして現段の第１サブ行走査信号Ｇｏｕｔ３と第２サブ行走査信号Ｇｏｕｔ４とに分割して出力される。
第３段及び最終段のゲート集積チップについては、第１信号入力端子Ｃｏｕｔ ｎ－２には、第ｉ－２段のゲート集積チップが出力する行走査信号が入力され、第２信号入力端子Ｇｏｕｔ ｎ－３には、第ｉ－２段のゲート集積チップが出力する第２サブ行走査信号が入力され、第３信号入力端子Ｇｏｕｔ ｎ－２には、第ｉ－１段のゲート集積チップが出力する第１サブ行走査信号が入力され、第ｉ－２段のゲート集積チップが出力する行走査信号は、現段のゲート集積チップ内のゲート集積回路ユニット１０への入力信号として、ゲート集積回路ユニット１０を介して現段の行走査信号に変換して出力される。一方、フレーム開始信号ＳＴＶ、行走査ハイレベル信号ＶＧＨ、行走査ローレベル信号ＶＧＬ、対応するパルスリセット信号、第ｉ－２段のゲート集積チップが出力する第２サブ行走査信号、及び第ｉ－１段のゲート集積チップが出力する第１サブ行走査信号は、現段のゲート集積チップ内の信号分割回路２０の駆動制御信号として、信号分割回路２０に対してスイッチング制御を行い、そして現段の第１サブ行走査信号Ｇｏｕｔ ｎと第２サブ行走査信号Ｇｏｕｔ ｎ＋１とに分割して出力される。
上述したゲート集積駆動回路を基礎として最適化及び具体化すると、図４と図５に示すように、一実施例では、各段の信号分割回路２０は、第１スイッチ回路２１と、第２スイッチ回路２２と、プルダウン回路２３とを含む。
第１スイッチ回路２１の信号出力端子とプルダウン回路２３の第１信号端子とが、信号分割回路２０の第１信号出力端子を構成するように共通に接続され、第２スイッチ回路２２の信号出力端子とプルダウン回路２３の第２信号端子とが、信号分割回路２０の第２信号出力端子を構成するように共通に接続され、第１スイッチ回路２１と第２スイッチ回路２２は、さらに、現段のゲート集積回路ユニット１０の信号出力端子にそれぞれ接続され、プルダウン回路２３の被制御端子は、現段のゲート集積回路ユニット１０のプルダウン点に接続され、プルダウン信号ＱＢ－ｎを入力する。
第１スイッチ回路２１は、対応するパルスリセット信号、前段の信号分割回路２０が出力する第２サブ行走査信号、行走査ハイレベル信号ＶＧＨ、行走査ローレベル信号ＶＧＬ、及びフレーム開始信号ＳＴＶのうちのいくつかの信号のレベルの組み合わせに応じて、対応するタイミングで対応的にオンオフすることにより、現段の第１サブ行走査信号を出力する。
第２スイッチ回路２２は、前段の信号分割回路２０が出力する第１サブ行走査信号、行走査ローレベル信号ＶＧＬ、及びフレーム開始信号ＳＴＶのうちのいくつかの信号のレベルの組み合わせに応じて、対応するタイミングで対応的にオンオフすることにより、現段の第２サブ行走査信号を出力する。
プルダウン回路２３は、行走査ローレベル信号ＶＧＬ及びプルダウン信号ＱＢ－ｎのレベルの組み合わせに応じて、対応するタイミングで対応的にオンオフすることにより、第１サブ行走査信号と第２サブ行走査信号をプルダウンしてリセットする。
本実施例では、第１スイッチ回路２１は、前段の信号分割回路２０が出力する第２サブ行走査信号を入力するための第１信号入力端子と、第２サブ行走査信号を入力するための第２サブ行走査信号と、パルスリセット信号を入力するための第２信号入力端子と、行走査ハイレベル信号ＶＧＨを入力するための第３信号入力端子と、行走査ローレベル信号ＶＧＬを入力するための第４信号入力端子と、現段のゲート集積回路ユニット１０の信号出力端子を接続するための第５信号入力端子と、を含む。第２スイッチ回路２２は、前段の信号分割回路２０が出力する第１サブ行走査信号を入力するための第１信号入力端子と、行走査ローレベル信号ＶＧＬを入力するための第２信号入力端子と、現段のゲート集積回路ユニット１０の信号出力端子を接続するための第３信号入力端子と、を含む。プルダウン回路２３は、行走査ローレベル信号ＶＧＬを入力するための第１信号入力端子と、現段のゲート集積回路ユニット１０のプルダウン点を接続するための第２信号入力端子とを含む。ここで、現段のゲート集積回路ユニット１０のプルダウン点は、ゲート集積回路ユニット１０のＰＤ点電圧である。
具体的には、図７に示すように、第１スイッチ回路２１の第１信号入力端子がハイレベルである場合、第１スイッチ回路２１がオンし、第１スイッチ回路２１は、現段のゲート集積回路ユニット１０が出力する行走査信号のローレベルを出力する。第１スイッチ回路２１の第１信号入力端子がオフである場合、第１スイッチ回路２１は、内部の容量結合によりオンし続け、第１スイッチ回路２１は、現段のゲート集積回路ユニット１０が出力する行走査信号のハイレベルを出力する。第２信号入力端子、すなわち、パルスリセット信号がハイレベルである場合、第１スイッチ回路２１がオフし、内部の容量結合によりローレベルになるため、第１スイッチ回路２１がローレベルを出力し、第１スイッチ回路２１は第１サブ行走査信号を表す第１パルス信号を出力する。一方、プルダウン信号ＱＢ－ｎがハイレベルである場合、プルダウン回路２３がオンしてローレベルを出力し、第１サブ行走査信号がローレベルにプルダウンされてリセットする。
一方、第２スイッチ回路２２の第１信号入力端子がハイレベルである場合、第２スイッチ回路２２がオフし、第２スイッチ回路２２はローレベルを出力する。第２スイッチ回路２２の第１信号入力端子がローレベルである場合、第２スイッチ回路２２がオンし、第２スイッチ回路２２は、現段のゲート集積回路ユニット１０が出力する行走査信号のハイレベルを出力する。第２スイッチ回路２２の第３信号入力端子がローレベルである場合、第２スイッチ回路２２は内部の容量結合によりローレベルになり、これにより第２サブ行走査信号を表す第２パルス信号を出力する。一方、プルダウン信号ＱＢ－ｎがハイレベルである場合、プルダウン回路２３がオンしてローレベルを出力し、第２サブ行走査信号がローレベルにプルダウンされてリセットする。
第１スイッチ回路２１、第２スイッチ回路２２、プルダウン回路２３を設置することにより、行走査信号の分割変換が実現され、２パスのシフトされたサブ行走査信号を出力することができ、回路の構成が単純化になる。
なお、第１スイッチ回路２１、第２スイッチ回路２２、及びプルダウン回路２３は、対応するスイッチ構成を用いてタイミングスイッチ制御を行うことができる。
上述した信号分割回路２０を基礎として最適化及び具体化すると、図４と図６に示すように、一実施例では、第１スイッチ回路２１は、第１電子スイッチトランジスタＴ１と、第２電子スイッチトランジスタＴ２と、第３電子スイッチトランジスタＴ３と、第１容量Ｃ１と、を含む。
第１電子スイッチトランジスタＴ１の第１端子は、フレーム開始信号Ｔ１、前段の信号分割回路２０が出力する第２サブ行走査信号、及び行走査ハイレベル信号ＶＧＨのうちの１つの信号を入力するために使用され、第１電子スイッチトランジスタＴ１の被制御端子は、フレーム開始信号ＳＴＶ又は前段の信号分割回路２０が出力する第２サブ行走査信号を入力するために使用され、第１電子スイッチトランジスタＴ１の第２端子と、第２電子スイッチトランジスタＴ２の第１端子と、第３電子スイッチトランジスタＴ３の被制御端子と、第１容量Ｃ１の第１端子とが共通に接続され、第２電子スイッチトランジスタＴ２の第２端子は、行走査ローレベル信号ＶＧＬを入力するために使用され、第２電子スイッチトランジスタＴ２の被制御端子は、対応するパルスリセット信号を入力するために使用され、第３電子スイッチトランジスタＴ３の第１端子は、現段のゲート集積回路ユニット１０が出力する行走査信号を入力するために使用され、第３電子スイッチトランジスタＴ３の第２端子と第１容量Ｃ１の第２端子とが、第１スイッチ回路２１の信号出力端子を構成するように共通に接続される。
第２スイッチ回路２２は、第４電子スイッチトランジスタＴ４と、第５電子スイッチトランジスタＴ５と、第６電子スイッチトランジスタＴ６と、第２容量Ｃ２と、を含む。
第４電子スイッチトランジスタＴ４の第１端子は、行走査ローレベル信号ＶＧＬを入力するために使用され、第４電子スイッチトランジスタＴ４の第２端子と、第５電子スイッチトランジスタＴ５の第１端子と、第６電子スイッチトランジスタＴ６の被制御端子と、第２容量Ｃ２の第１端子とが共通に接続され、第５電子スイッチトランジスタＴ５の第２端子と、第５電子スイッチトランジスタＴ５の被制御端子と、第６電子スイッチトランジスタＴ６の第１端子とが、現段のゲート集積回路ユニット１０が出力する行走査信号を入力するために共通に接続され、第４電子スイッチトランジスタＴ４の被制御端子は、フレーム開始信号ＳＴＶ又は前段の信号分割回路２０が出力する第１サブ行走査信号を入力するために使用され、第６電子スイッチトランジスタＴ６の第２端子と第２容量Ｃ２の第２端子とが、第２スイッチ回路２２の信号出力端子を構成するように共通に接続される。
プルダウン回路２３は、第７電子スイッチトランジスタＴ７と、第８電子スイッチトランジスタＴ８と、を含む。
第７電子スイッチトランジスタＴ７の第１端子はプルダウン回路２３の第１信号端を構成し、第８電子スイッチトランジスタＴ８の第１端子は、プルダウン回路２３の第２信号端子を構成し、第７電子スイッチトランジスタＴ７の被制御端子と第８電子スイッチトランジスタＴ８の被制御端子とが、プルダウン信号ＱＢ－ｎを入力するために共通に接続され、第７電子スイッチトランジスタＴ７の第２端子と第８電子スイッチトランジスタＴ８の第２端子とが共通に接続される。
本実施例では、図７に示すように、第１電子スイッチトランジスタＴ１の被制御端子及び第１端子がハイレベルである場合、第１電子スイッチトランジスタＴ１がオンし、第３電子スイッチトランジスタＴ３にハイレベルを入力し、第３電子スイッチトランジスタＴ３がオンし、第３電子スイッチトランジスタＴ３の第２端子は、現段のゲート集積回路ユニット１０が出力する行走査信号のローレベルを出力する。第１電子スイッチトランジスタＴ１の被制御端子がローレベルである場合、第３電子スイッチトランジスタＴ３がオフする。第３電子スイッチトランジスタＴ３の第１端子がハイレベルである場合、第３電子スイッチトランジスタＴ３は、第１容量Ｃ１の容量結合によりオンし続け、そして現段のゲート集積回路ユニット１０が出力する行走査信号のハイレベルを出力する。パルスリセット信号がハイレベルである場合、第２電子スイッチトランジスタＴ２がオンし、行走査ローレベル信号ＶＧＬは、第３電子スイッチトランジスタＴ３に入力され、第３電子スイッチトランジスタＴ３がオフし、第３電子スイッチトランジスタＴ３の第２端子が第１容量Ｃ１の容量結合によりローレベルになる。プルダウン信号ＱＢ－ｎがハイレベルである場合、第７電子スイッチトランジスタＴ７がオンし、第７電子スイッチトランジスタＴ７がローレベルを出力し、これにより第３電子スイッチトランジスタＴ３の第２端子が出力する第１サブ行走査信号がプルダウンされてリセットする。
第４電子スイッチトランジスタＴ４の被制御端子がハイレベルである場合、第４電子スイッチトランジスタＴ４がオンし、第６電子スイッチトランジスタＴ６にローレベルを入力する。行走査信号がローレベルである場合、第５電子スイッチトランジスタＴ５がオフし、第６電子スイッチトランジスタＴ６がオフし、第６電子スイッチトランジスタＴ６はローレベルを出力する。行走査信号がハイレベルである場合、行走査信号と第４電子スイッチトランジスタＴ４の被制御端子の電圧が部分的に重ねっており、第４電子スイッチトランジスタＴ４と第５電子スイッチトランジスタＴ５とが同時に導通される。素子のサイズを調整することにより、第６電子スイッチトランジスタＴ６はオフ状態を維持する。第４電子スイッチトランジスタＴ４の被制御端子がローレベルである場合、行走査信号は引き続きハイレベルであり、第６電子スイッチトランジスタＴ６がオンし、行走査信号のハイレベルを出力する。行走査信号がローレベルに切り替わると、第５電子スイッチトランジスタＴ５がオフし、第６電子スイッチトランジスタＴ６の第２端子は、第２容量Ｃ２の容量結合によりローレベルになる。プルダウン信号ＱＢ－ｎがハイレベルである場合、第８電子スイッチトランジスタＴ８がオンし、第８電子スイッチトランジスタＴ８がローレベルを出力し、これにより第６電子スイッチトランジスタＴ６の第２端子が出力する第２サブ行走査信号がプルダウンされてリセットする。
対称な８本の電子スイッチトランジスタを設置し、そして対応する駆動制御信号を設定することにより、行走査信号の分割が実現され、回路構成が単純化になり、ゲート集積回路１００の集積設置を容易にするとともに、表示パネルの額縁を節約し、狭額縁化を実現する。
上述した信号分割回路２０を基礎として最適化及び具体化すると、ゲート集積駆動回路の駆動の多様性と異なる分解能を出力することを実現するために、図８に示すように、一実施例では、信号分割回路２０は、切り替え回路２４をさらに含み、切り替え回路２４の第１信号入力端子と、第１スイッチ回路２１の信号出力端子と、プルダウン回路２３の第１信号端子とが共通に接続され、切り替え回路２４の第２信号入力端子と、第２スイッチ回路２２の信号出力端子と、プルダウン回路２３の第２信号端子とが共通に接続され、切り替え回路２４の第３信号入力端子は、現段のゲート集積回路ユニット１０が出力する行走査信号を入力するために使用され、切り替え回路２４の第１信号出力端子と第２信号出力端子は、信号分割回路２０の第１信号出力端子と第２信号出力端子を構成し、切り替え回路２４の被制御端子は、スイッチ選択信号Ｓｗｉｔｃｈ、行走査ハイレベル信号ＶＧＨ、及び行走査ローレベル信号ＶＧＬを入力するために使用される。
切り替え回路２４は、スイッチ選択信号Ｓｗｉｔｃｈのハイレベルとローレベル、行走査ハイレベル信号ＶＧＨ、及び行走査ローレベル信号ＶＧＬによりトリガされてオンオフするために使用され、これにより第１サブ行走査信号と第２サブ行走査信号を、信号分割回路２０の第１信号出力端子と第２信号出力端子に切り替えて出力するか、或いは、現段のゲート集積回路ユニット１０が出力する行走査信号を、信号分割回路２０の第１信号出力端子と第２信号出力端子にそれぞれ出力する。
本実施例では、図３と図８に示すように、外部制御信号はスイッチ選択信号Ｓｗｉｔｃｈをさらに含み、スイッチ選択信号Ｓｗｉｔｃｈは２パスの信号を切り替えて出力するために切り替え回路２４に入力される。
具体的には、スイッチ選択信号Ｓｗｉｔｃｈが第１レベル信号である場合、切り替え回路２４の第３信号入力端子は、２つの出力信号端子に接続され、現段のゲート集積回路ユニット１０が出力する行走査信号は、信号分割回路２０の第１信号出力端子と第２信号出力端子にそれぞれ出力され、それに接続されている隣接する２行の画素セルが同時にオンし、そして同一のデータ信号が入力され、アレイ基板の解像度が低下になる。
スイッチ選択信号Ｓｗｉｔｃｈは第１レベル信号と逆極性の第２レベル信号である場合、切り替え回路２４の第１信号入力端子は、自身の第１信号出力端子と接続され、切り替え回路２４の第２信号入力端子は、自身の第２信号出力端子と接続され、第１スイッチ回路２１、第２スイッチ回路２２、及びプルダウン回路２３により分割出力された第１行走査信号及び第２サブ行走査信号は、信号分割回路２０の第１信号出力端子及び第２信号出力端子に出力され、隣接する２行の画素セルは１行ずつオンになり、図１０に示すように、一実施例では、第１レベル信号はハイレベルであり、第２レベル信号はローレベルである。
ここで、切り替え回路２４は、制御により入出力を切り替える機能を実現するために、異なるスイッチングデバイスにより構成されてもよく、切り替え回路２４の具体的な構成は、必要に応じて設定される。
上述した信号分割回路２０を基礎として最適化及び具体化すると、図９に示すように、一実施例では、切り替え回路２４は、第９電子スイッチトランジスタＴ９と、第１０電子スイッチトランジスタＴ１０と、第１１電子スイッチトランジスタＴ１１と、第１２電子スイッチトランジスタＴ１２と、第１３電子スイッチトランジスタＴ１３と、第１４電子スイッチトランジスタＴ１４と、第１５電子スイッチトランジスタＴ１５と、第１６電子スイッチトランジスタＴ１６と、を含む。
第９電子スイッチトランジスタＴ９の第１端子と被制御端子は、行走査ハイレベル信号ＶＧＨを入力するために使用され、第１０電子スイッチトランジスタＴ１０の第１端子は、行走査ローレベル信号ＶＧＬを入力するために使用され、第９電子スイッチトランジスタＴ９の第２端子と、第１０電子スイッチトランジスタＴ１０の第２端子と、第１２電子スイッチトランジスタＴ１２の被制御端子とが共通に接続され、第１２電子スイッチトランジスタＴ１２の第１端は、切り替え回路２４の第１信号入力端子を構成し、第１２電子スイッチトランジスタＴ１２の第２端子と第１１電子スイッチトランジスタＴ１１の第２端子とが、切り替え回路２４の第１信号出力端子を構成するように共通に接続され、第１１電子スイッチトランジスタＴ１１の第１端子と第１５電子スイッチトランジスタＴ１５の第１端子とが、切り替え回路２４の第３信号入力端子を構成するように共通に接続され、第１１電子スイッチトランジスタＴ１１の被制御端子と、第１０電子スイッチトランジスタＴ１０の被制御端子と、第１５電子スイッチトランジスタＴ１５の被制御端子と、第１４電子スイッチトランジスタＴ１４の被制御端子とが、スイッチ選択信号Ｓｗｉｔｃｈを入力するために共通に接続され、第１３電子スイッチトランジスタＴ１３の第１端子と被制御端子は、行走査ハイレベル信号ＶＧＨを入力するために使用され、第１４電子スイッチトランジスタＴ１４の第１端子は、行走査ローレベル信号ＶＧＬを入力するために使用され、第１３電子スイッチトランジスタＴ１３の第２端子と、第１４電子スイッチトランジスタの第２端子Ｔ１４と、第１６電子スイッチトランジスタＴ１６の被制御端子とが共通に接続され、第１６電子スイッチトランジスタＴ１６の第１端子は、切り替え回路２４の第２信号入力端子を構成し、第１６電子スイッチトランジスタＴ１６の第２端子と第１５電子スイッチトランジスタＴ１５の第２端子とが、切り替え回路２４の第２信号出力端を構成するように共通に接続される。
図９と図１０に示すように、スイッチ選択信号Ｓｗｉｔｃｈがハイレベルである場合、第１０電子スイッチトランジスタＴ１０と第１４電子スイッチトランジスタＴ１４がそれぞれオンし、そして第１２電子スイッチトランジスタＴ１２と第１６電子スイッチトランジスタＴ１６にローレベルをそれぞれ出力し、第１２電子スイッチトランジスタＴ１２と第１６電子スイッチトランジスタＴ１６がオフする。第１０電子スイッチトランジスタＴ１０と第１４電子スイッチトランジスタＴ１４がそれぞれオンするとともに、第１１電子スイッチトランジスタＴ１１と第１５電子スイッチトランジスタＴ１５もそれぞれオンし、現段のゲート集積回路ユニット１０が出力する行走査信号は、信号分割回路２０の第１信号出力端子と第２信号出力端子にそれぞれ出力され、それに接続されている隣接する２行の画素セルが同時にオンになり、同一のデータ信号が入力され、アレイ基板の解像度が低下になる。
スイッチ選択信号Ｓｗｉｔｃｈがローレベルである場合、第１０電子スイッチトランジスタＴ１０、第１１電子スイッチトランジスタＴ１１、第１４電子スイッチトランジスタＴ１４、及び第１５電子スイッチトランジスタＴ１５がオフし、第９電子スイッチトランジスタＴ９と第１３電子スイッチトランジスタＴ１３をオンし、そして第１２電子スイッチトランジスタＴ１２と第１６電子スイッチトランジスタＴ１６にハイレベルを入力し、第１２電子スイッチトランジスタＴ１２と第１６電子スイッチトランジスタＴ１６がオンし、第１スイッチ回路２１、第２スイッチ回路２２、及びプルダウン回路２３により分割出力された第１サブ行走査信号と第２サブ行走査信号が信号分割回路２０の第１信号出力端子と第２信号出力端子に出力され、隣接する２行の画素セルが１行ずつオンする。
実施例２
本願は、アレイ基板と、ゲート集積駆動回路とを含む表示パネルをさらに提供し、当該ゲート集積駆動回路の具体的な構造は、本願の別の態様の上記実施例を参照し、本表示パネルは、本願の別の態様の上記した全部実施例のすべての技術的解決手段を採用しているため、本願の別の態様の上記実施例の技術的解決手段によるすべての有益な効果を同様に有し、ここで重複の説明を省略する。ここで、ゲート集積駆動回路はアレイ基板の片側又は両側に設けられる。
本実施例では、アレイ基板は、表示領域と、非表示領域とを含み、非表示領域にはピンバインディング領域とゲート集積駆動回路とが設けられ、ゲート集積駆動回路は、アレイ基板の非表示領域の片側又は両側に設けられ、表示領域のプログレッシブ走査を行い、データ信号と合わせて表示領域に対するプログレッシブ走査駆動を実現する。
実施例３
本願は、バックライトモジュールと、駆動回路板と、表示パネルとを含む表示装置をさらに提供し、当該表示パネルの具体的な構造は、本願の別の態様の上記実施例を参照し、本表示装置は、本願の別の態様の上記した全部実施例のすべての技術的解決手段を採用しているため、本願の別の態様の上記実施例の技術的解決手段によるすべての有益な効果を同様に有し、ここで重複の説明を省略する。ここで、バックライトモジュールと表示パネルとが対向配置され、駆動回路板と表示パネルとが電気接続されている。
本実施例では、バックライトモジュールは、バックライトを提供するために使用され、駆動回路板は、結晶被覆膜を介して表示パネルに接続され、そして外部からの制御信号を結晶被覆膜の中の駆動チップに入力し、駆動チップは、外部制御信号をデータ信号とゲート集積駆動回路の駆動に必要な制御信号に対応して変換し、ゲート集積駆動回路は、多重のサブ行走査信号からなるシフトパルス信号を変換して出力し、データ信号と合わせて表示領域のプログレッシブ走査駆動を実現する。
上記の実施例は本願の技術的解決手段を説明するためのものであり、これを限定するためのものではない。前記の実施例を参照しながら本願を詳細に説明したが、当業者であれば、前記の各実施例に記載された技術的解決手段を変更し、又はその技術特徴の一部を等価的に置き換えることができることを理解すべきである。これらの変更や置き換えは、対応する技術的解決手段の本質が本願の各実施例の技術的解決手段の要旨及び範囲から逸脱することなく、本願の保護の範囲に含まれるべきである。

Claims (15)

  1. 多段接続のゲート集積回路を含むゲート集積駆動回路であって、各段の前記ゲート集積回路は、接続されているゲート集積回路ユニットと信号分割回路とを含み、各段の前記信号分割回路は、隣接する２本の走査線を接続するための第１信号出力端子と第２信号出力端子とを含み、
    各段の前記信号分割回路は、前段の前記信号分割回路が出力する第１サブ行走査信号と第２サブ行走査信号、及び／又は外部制御信号のうちのいくつかの制御信号によりトリガされて現段の前記ゲート集積回路ユニットが出力する行走査信号を第１サブ行走査信号と第２サブ行走査信号に分割して第１信号出力端子、第２信号出力端子、及び後段の前記信号分割回路に出力し、
    ここで、各段の前記信号分割回路が出力する第１サブ行走査信号の立ち上がりエッジと、各段の前記ゲート集積回路ユニットが出力する行走査信号の立ち上がりエッジとが同時にトリガされ、各段の前記信号分割回路が出力する第２サブ行走査信号の立ち下がりエッジと、各段の前記ゲート集積回路ユニットが出力する行走査信号の立ち下がりエッジとが同時にトリガされ、各段の前記信号分割回路が出力する第１サブ行走査信号のハイレベルの長さと、第２サブ行走査信号のハイレベルの長さとが部分的に重ねられている、
    ゲート集積駆動回路。
  2. 前記外部制御信号は、多重のクロック信号と、フレーム開始信号と、行走査ハイレベル信号と、行走査ローレベル信号と、第１パルスリセット信号と、第２パルスリセット信号と、を含み、
    前記第１パルスリセット信号は、第ｊ段の前記信号分割回路に入力されるために使用され、前記第２パルスリセット信号は、第ｊ＋１段の前記信号分割回路に入力されるために使用され、ここで、ｊ＝１，３，…，ｎ－１であり、
    第ｊ段の前記信号分割回路の第１サブ行走査信号の立ち下がりエッジと、前記第１パルスリセット信号の立ち上がりエッジとが同時にトリガされ、第ｊ＋１段の前記信号分割回路の第１サブ行走査信号の立ち下がりエッジと、前記第２パルスリセット信号の立ち上がりエッジとが同時にトリガされ、
    第１段の前記信号分割回路は、前記フレーム開始信号、前記行走査ハイレベル信号、前記行走査ローレベル信号、前記第１パルスリセット信号、及び現段の前記ゲート集積回路ユニットが出力するプルダウン信号によりトリガされ、現段の前記行走査信号を第１サブ行走査信号と第２サブ行走査信号とに分割して出力し、
    第２段の前記信号分割回路は、前記フレーム開始信号、前記行走査ハイレベル信号、前記行走査ローレベル信号、前記第２パルスリセット信号、現段の前記ゲート集積回路ユニットが出力するプルダウン信号、及び第１段の前記信号分割回路が出力する第１サブ行走査信号によりトリガされ、現段の前記行走査信号を第１サブ行走査信号と第２サブ行走査信号とに分割して出力し、
    第ｉ段の前記信号分割回路は、前記行走査ハイレベル信号、前記行走査ローレベル信号、対応するパルスリセット信号、現段の前記ゲート集積回路ユニットが出力するプルダウン信号、及び第ｉ－２段の前記信号分割回路が出力する第２サブ行走査信号と第ｉ－１段の前記信号分割回路が出力する第１サブ行走査信号によりトリガされ、現段の前記行走査信号を第１サブ行走査信号と第２サブ行走査信号とに分割して出力し、ここで、ｉ≧３で、ｉは整数である、
    請求項１に記載のゲート集積駆動回路。
  3. 前記ゲート集積回路ユニットと前記信号分割回路とが集積化されてゲート集積チップを形成する、請求項１に記載のゲート集積駆動回路。
  4. 前記ゲート集積チップは、前記クロック信号を受信するためのクロック信号端子と、前記行走査ハイレベル信号を受信するための行走査ハイレベル信号端子と、前記行走査ローレベル信号を受信するための行走査ローレベル信号端子と、入力信号を受信するための第１信号入力端子と、対応する前段が出力する前記第２サブ行走査信号を受信するための第２信号入力端子と、対応する前段が出力する前記第１サブ行走査信号を受信するための第３信号入力端子と、下段の前記ゲート集積チップが出力する行走査信号を受信するための第４信号入力端子と、対応するリセットパルス信号を受信するためのリセットパルス信号端子と、現段の行走査信号を出力するための第１信号出力端子と、現段の前記第１サブ行走査信号を出力するための第２信号出力端子と、現段の前記第２サブ行走査信号を出力するための第３信号出力端子とを含む、
    請求項３に記載のゲート集積駆動回路。
  5. 各段の前記信号分割回路は、第１スイッチ回路と、第２スイッチ回路と、プルダウン回路とを含み、
    前記第１スイッチ回路の信号出力端子と前記プルダウン回路の第１信号端子とが、前記信号分割回路の第１信号出力端子を構成するように共通に接続され、前記第２スイッチ回路の信号出力端子と前記プルダウン回路の第２信号端子とが、前記信号分割回路の第２信号出力端子を構成するように共通に接続され、前記第１スイッチ回路と前記第２スイッチ回路は、さらに、現段の前記ゲート集積回路ユニットの信号出力端子にそれぞれ接続され、前記プルダウン回路の被制御端子は、現段の前記ゲート集積回路ユニットのプルダウン点に接続され、プルダウン信号を入力し、
    前記第１スイッチ回路は、対応するパルスリセット信号、前段の前記信号分割回路が出力する第２サブ行走査信号、前記行走査ハイレベル信号、前記行走査ローレベル信号、及び前記フレーム開始信号のうちのいくつかの信号のレベルの組み合わせに応じて、対応するタイミングで対応的にオンオフすることにより、現段の第１サブ行走査信号を出力し、
    前記第２スイッチ回路は、前段の前記信号分割回路が出力する第１サブ行走査信号、前記行走査ローレベル信号、及び前記フレーム開始信号のうちのいくつかの信号のレベルの組み合わせに応じて、対応するタイミングで対応的にオンオフすることにより、現段の第２サブ行走査信号を出力し、
    前記プルダウン回路は、前記行走査ローレベル信号及び前記プルダウン信号のレベルの組み合わせに応じて、対応するタイミングで対応的にオンオフすることにより、前記第１サブ行走査信号と前記第２サブ行走査信号をプルダウンしてリセットする、
    請求項２に記載のゲート集積駆動回路。
  6. 前記第１スイッチ回路は、前段の前記信号分割回路が出力する前記第２サブ行走査信号を入力するための第１信号入力端子と、前記パルスリセット信号を入力するための第２信号入力端子と、前記行走査ハイレベル信号を入力するための第３信号入力端子と、前記行走査ローレベル信号を入力するための第４信号入力端子と、現段の前記ゲート集積回路ユニットの信号出力端子を接続するための第５信号入力端子と、を含み、
    前記第２スイッチ回路は、前段の前記信号分割回路が出力する前記第１サブ行走査信号を入力するための第１信号入力端子と、前記行走査ローレベル信号を入力するための第２信号入力端子と、現段の前記ゲート集積回路ユニットの信号出力端子を接続するための第３信号入力端子と、を含み、
    前記プルダウン回路は、前記行走査ローレベル信号を入力するための第１信号入力端子と、現段の前記ゲート集積回路ユニットのプルダウン点を接続するための第２信号入力端子とを含む、
    請求項５に記載のゲート集積駆動回路。
  7. 前記第１スイッチ回路は、第１電子スイッチトランジスタと、第２電子スイッチトランジスタと、第３電子スイッチトランジスタと、第１容量と、を含み、
    前記第１電子スイッチトランジスタの第１端子は、前記フレーム開始信号、前段の前記信号分割回路が出力する第２サブ行走査信号、及び前記行走査ハイレベル信号のうちの１つの信号を入力するために使用され、前記第１電子スイッチトランジスタの被制御端子は、前記フレーム開始信号又は前段の前記信号分割回路が出力する第２サブ行走査信号を入力するために使用され、前記第１電子スイッチトランジスタの第２端子と、前記第２電子スイッチトランジスタの第１端子と、前記第３電子スイッチトランジスタの被制御端子と、前記第１容量の第１端子とが共通に接続され、前記第２電子スイッチトランジスタの第２端子は、前記行走査ローレベル信号を入力するために使用され、前記第２電子スイッチトランジスタの被制御端子は、対応するパルスリセット信号を入力するために使用され、前記第３電子スイッチトランジスタの第１端子は、現段の前記ゲート集積回路ユニットが出力する行走査信号を入力するために使用され、前記第３電子スイッチトランジスタの第２端子と前記第１容量の第２端子とが、前記第１スイッチ回路の信号出力端子を構成するように共通に接続される、
    請求項５に記載のゲート集積駆動回路。
  8. 前記第２スイッチ回路は、第４電子スイッチトランジスタと、第５電子スイッチトランジスタと、第６電子スイッチトランジスタと、第２容量と、を含み、
    前記第４電子スイッチトランジスタの第１端子は、前記行走査ローレベル信号を入力するために使用され、前記第４電子スイッチトランジスタの第２端子と、前記第５電子スイッチトランジスタの第１端子と、前記第６電子スイッチトランジスタの被制御端子と、前記第２容量の第１端子とが共通に接続され、前記第５電子スイッチトランジスタの第２端子と、前記第５電子スイッチトランジスタの被制御端子と、前記第６電子スイッチトランジスタの第１端子とが、現段の前記ゲート集積回路ユニットが出力する行走査信号を入力するために共通に接続され、前記第４電子スイッチトランジスタの被制御端子は、前記フレーム開始信号又は前段の前記信号分割回路が出力する第１サブ行走査信号を入力するために使用され、前記第６電子スイッチトランジスタの第２端子と前記第２容量の第２端子とが、前記第２スイッチ回路の信号出力端子を構成するように共通に接続される、
    請求項７に記載のゲート集積駆動回路。
  9. 前記プルダウン回路は、第７電子スイッチトランジスタと、第８電子スイッチトランジスタと、を含み、
    前記第７電子スイッチトランジスタの第１端子は前記プルダウン回路の第１信号端子を構成し、前記第８電子スイッチトランジスタの第１端子は、前記プルダウン回路の第２信号端子を構成し、前記第７電子スイッチトランジスタの被制御端子と前記第８電子スイッチトランジスタの被制御端子とが、前記プルダウン信号を入力するために共通に接続され、前記第７電子スイッチトランジスタの第２端子と前記第８電子スイッチトランジスタの第２端子とが共通に接続される、
    請求項８に記載のゲート集積駆動回路。
  10. 前記信号分割回路は、切り替え回路をさらに含み、前記切り替え回路の第１信号入力端子と、前記第１スイッチ回路の信号出力端子と、前記プルダウン回路の第１信号端子とが共通に接続され、前記切り替え回路の第２信号入力端子と、前記第２スイッチ回路の信号出力端子と、前記プルダウン回路の第２信号端子とが共通に接続され、前記切り替え回路の第３信号入力端子は、現段の前記ゲート集積回路ユニットが出力する行走査信号を入力するために使用され、前記切り替え回路の第１信号出力端子と第２信号出力端子は、前記信号分割回路の第１信号出力端子と第２信号出力端子を構成し、前記切り替え回路の被制御端子は、スイッチ選択信号、前記行走査ハイレベル信号、及び前記行走査ローレベル信号を入力するために使用され、
    前記切り替え回路は、前記スイッチ選択信号のハイレベルとローレベル、前記行走査ハイレベル信号、及び前記行走査ローレベル信号によりトリガされてオンオフするために使用され、これにより前記第１サブ行走査信号と前記第２サブ行走査信号を、前記信号分割回路の第１信号出力端子と第２信号出力端子に切り替えて出力するか、或いは、現段の前記ゲート集積回路ユニットが出力する行走査信号を、前記信号分割回路の第１信号出力端子と第２信号出力端子にそれぞれ出力する、
    請求項５に記載のゲート集積駆動回路。
  11. 前記スイッチ選択信号がハイレベルである場合、前記切り替え回路の第３信号入力端子は２つの出力信号端子と接続され、
    前記スイッチ選択信号がローレベルである場合、前記切り替え回路の第１信号入力端子は自身の第１信号出力端子と接続され、前記切り替え回路の第２信号入力端子は自身の第２信号出力端子と接続される、
    請求項１０に記載のゲート集積駆動回路。
  12. 前記切り替え回路は、第９電子スイッチトランジスタと、第１０電子スイッチトランジスタと、第１１電子スイッチトランジスタと、第１２電子スイッチトランジスタと、第１３電子スイッチトランジスタと、第１４電子スイッチトランジスタと、第１５電子スイッチトランジスタと、第１６電子スイッチトランジスタと、を含み、
    前記第９電子スイッチトランジスタの第１端子と被制御端子は、前記行走査ハイレベル信号を入力するために使用され、前記第１０電子スイッチトランジスタの第１端子は、前記行走査ローレベル信号を入力するために使用され、前記第９電子スイッチトランジスタの第２端子と、前記第１０電子スイッチトランジスタの第２端子と、前記第１２電子スイッチトランジスタの被制御端子とが共通に接続され、前記第１２電子スイッチトランジスタの第１端は、前記切り替え回路の第１信号入力端子を構成し、前記第１２電子スイッチトランジスタの第２端子と前記第１１電子スイッチトランジスタの第２端子とが、前記切り替え回路の第１信号出力端子を構成するように共通に接続され、前記第１１電子スイッチトランジスタの第１端子と前記第１５電子スイッチトランジスタの第１端子とが、前記切り替え回路の第３信号入力端子を構成するように共通に接続され、前記第１１電子スイッチトランジスタの被制御端子と、前記第１０電子スイッチトランジスタの被制御端子と、前記第１５電子スイッチトランジスタの被制御端子と、前記第１４電子スイッチトランジスタの被制御端子とが、前記スイッチ選択信号を入力するために共通に接続され、前記第１３電子スイッチトランジスタの第１端子と被制御端子は、前記行走査ハイレベル信号を入力するために使用され、前記第１４電子スイッチトランジスタの第１端子は、前記行走査ローレベル信号を入力するために使用され、前記第１３電子スイッチトランジスタの第２端子と、前記第１４電子スイッチトランジスタの第２端子と、前記第１６電子スイッチトランジスタの被制御端子とが共通に接続され、前記第１６電子スイッチトランジスタの第１端子は、前記切り替え回路の第２信号入力端子を構成し、前記第１６電子スイッチトランジスタの第２端子と前記第１５電子スイッチトランジスタの第２端子とが、前記切り替え回路の第２信号出力端を構成するように共通に接続される、
    請求項１０に記載のゲート集積駆動回路。
  13. アレイ基板と、請求項１に記載のゲート集積駆動回路とを含む表示パネルであって、前記ゲート集積駆動回路は前記アレイ基板の片側又は両側に設けられる、
    表示パネル。
  14. 前記アレイ基板は、表示領域と、非表示領域とを含み、非表示領域にはピンバインディング領域と前記ゲート集積駆動回路とが設けられ、前記ゲート集積駆動回路は、前記アレイ基板の前記非表示領域の片側又は両側に設けられる、
    請求項１３に記載の表示パネル。
  15. バックライトモジュールと、駆動回路板と、請求項１３に記載の表示パネルとを含む表示装置であって、前記バックライトモジュールと前記表示パネルとが対向配置され、前記駆動回路板と前記表示パネルとが電気接続されている、
    表示装置。
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