CN104700799B - 栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路及显示装置，属于显示技术领域，解决了现有的显示装置的边框宽度较大的技术问题。该栅极驱动电路在连续的t1和t2中，移位寄存器向第一输出器和第二输出器输出初级驱动信号；在t1中，第一输出器在初级驱动信号的驱动下，向第一栅线输出栅极驱动信号；在t2中，第二输出器在初级驱动信号的驱动下，向第二栅线输出栅极驱动信号。本发明可用于液晶显示器、OLED显示器等显示装置。

Description

栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，具体地说，涉及一种栅极驱动电路及显示装置。
背景技术
随着显示技术的发展，液晶显示器(Liquid Crystal Display，简称LCD)、有机发光二极管(Organic Light-Emitting Diode，简称OLED)显示器等主动式显示装置已经被越来越多的使用在各个领域。
传统的主动式显示装置中，栅线的驱动主要由阵列(Array)基板外接的驱动芯片来完成，驱动芯片可以控制各条栅线的逐级充电和放电。而目前阵列基板行驱动(GateDriver On Array，简称GOA)技术已被越来越多的应用。GOA技术通过将栅极驱动电路制作在阵列基板上，实现对栅线的逐行扫描，因此可以运用阵列基板的原有制程将栅极驱动电路制作在阵列基板的外围区域，以替代原有的外接驱动芯片。GOA技术能够省去驱动芯片的绑定(bonding)工序，有机会提升产能并降低产品成本，而且可以减小显示装置的边框宽度。
但是，在当前显示装置不断向小巧、轻薄的方向发展的趋势下，现有的显示装置的边框宽度仍然较大，难以满足当前对窄边框的需求。
发明内容
本发明的目的在于提供一种栅极驱动电路及显示装置，以解决现有的显示装置的边框宽度较大的技术问题。
本发明提供一种栅极驱动电路，包括移位寄存器、第一输出器和第二输出器；
在连续的第一扫描周期和第二扫描周期中，所述移位寄存器向所述第一输出器和所述第二输出器输出初级驱动信号；
在所述第一扫描周期中，所述第一输出器在所述初级驱动信号的驱动下，向第一栅线输出栅极驱动信号；
在所述第二扫描周期中，所述第二输出器在所述初级驱动信号的驱动下，向第二栅线输出栅极驱动信号。
进一步的是，所述移位寄存器中包括锁存器和与非门电路；
在所述第一扫描周期和所述第二扫描周期之前，所述锁存器接收第一触发信号，并输出第二触发信号；
在所述第一扫描周期和所述第二扫描周期中，所述锁存器持续输出所述第二触发信号，所述与非门电路在所述第二触发信号的驱动下输出所述初级驱动信号。
优选的是，所述锁存器连接有第一初级时钟信号线，所述与非门电路连接有第二初级时钟信号线；
所述第一初级时钟信号线和所述第二初级时钟信号线均输出脉冲信号，且二者的相位差为180°。
优选的是，所述锁存器包括NMOS晶体管T9、T10、T11、T12、T13、T14，及PMOS晶体管T4、T5、T7、T8、T15、T16；
T7、T10、T13、T15的栅极连接所述第一初级时钟信号线，T4、T9的栅极连接第一触发信号端，T8、T12的栅极连接所述锁存器的输出端；
T13的源极连接低电平信号线，T15的源极连接高电平信号线，T13、T15的漏极与T5、T11的栅极连接；
T4、T8的源极连接高电平信号线，T4的漏极连接T5的源极，T8的漏极连接T7的源极；
T9、T12的源极连接低电平信号线，T9的漏极连接T10的源极，T12的漏极连接T11的源极；
T5、T7、T10、T11的漏极与T14、T16的栅极连接；
T14的源极连接低电平信号线，T16的源极连接高电平信号线，T14、T16的漏极相连，且作为所述锁存器的输出端。
优选的是，所述与非门电路包括NMOS晶体管T41、T42，及PMOS晶体管T39、T40；
T39、T41的栅极连接所述第二初级时钟信号线，T40、T42的栅极连接所述锁存器的输出端；
T42的源极连接低电平信号线，T42的漏极连接T41的源极，T41的漏极作为所述与非门电路的输出端；
T39、T40的源极连接高电平信号线，T39、T40的漏极连接T41的漏极。
进一步的是，所述移位寄存器中还包括反相器，所述反相器包括NMOS晶体管T38和PMOS晶体管T37；
T37、T38的栅极连接所述与非门电路的输出端，T37的源极连接高电平信号线，T38的源极连接低电平信号线，T37、T38的漏极相连，且作为所述移位寄存器的输出端。
进一步的是，所述移位寄存器中还包括正反向选择电路。
优选的是，所述正反向选择电路包括NMOS晶体管T1、T3，及PMOS晶体管T0、T2；
T1、T2的栅极连接正向扫描信号线，T0、T3的栅极连接反向扫描信号线；
T0、T1的源极连接前一级移位寄存器的输出端或正向触发信号线，T2、T3的源极连接后一级移位寄存器的输出端或反向触发信号线；
T0、T1、T2、T3的漏极相连，且作为所述正反向选择电路的输出端。
进一步的是，所述第一输出器连接有第一次级时钟信号线，所述第二输出器连接有第二次级时钟信号线；
在所述第一扫描周期中，所述第一次级时钟信号线输出高电平；
在所述第二扫描周期中，所述第二次级时钟信号线输出高电平。
进一步的是，所述第一输出器中包括与非门电路和缓存器；
在所述第一扫描周期中，所述与非门电路对所述第一次级时钟信号线输出的高电平和所述初级驱动信号进行与非运算，输出低电平；
所述缓存器接收所述低电平，并向第一栅线输出栅极驱动信号。
优选的是，所述与非门电路包括NMOS晶体管T21、T22，及PMOS晶体管T19、T20；
T19、T21的栅极连接所述第一次级时钟信号线，T20、T22的栅极连接所述移位寄存器的输出端；
T22的源极连接低电平信号线，T22的漏极连接T21的源极，T21的漏极作为所述与非门电路的输出端；
T19、T20的源极连接高电平信号线，T19、T20的漏极连接T21的漏极；
所述缓存器包括NMOS晶体管T18、T24、T26，及PMOS晶体管T17、T23、T25；
T17、T18的栅极连接所述与非门电路的输出端，T17、T18的漏极连接T23、T24的栅极，T23、T24的漏极连接T25、T26的栅极，T25、T26的漏极连接所述第一栅线；
T17、T23、T25的源极连接高电平信号线，T18、T24、T26的源极连接低电平信号线。
进一步的是，所述第二输出器中包括与非门电路和缓存器；
在所述第二扫描周期中，所述与非门电路对所述第二次级时钟信号线输出的高电平和所述初级驱动信号进行与非运算，输出低电平；
所述缓存器接收所述低电平，并向第二栅线输出栅极驱动信号。
优选的是，所述与非门电路包括NMOS晶体管T29、T30，及PMOS晶体管T27、T28；
T27、T29的栅极连接所述第二次级时钟信号线，T28、T30的栅极连接所述移位寄存器的输出端；
T30的源极连接低电平信号线，T30的漏极连接T29的源极，T29的漏极作为所述与非门电路的输出端；
T27、T28的源极连接高电平信号线，T27、T28的漏极连接T29的漏极；
所述缓存器包括NMOS晶体管T32、T34、T36，及PMOS晶体管T31、T33、T35；
T31、T32的栅极连接所述与非门电路的输出端，T31、T32的漏极连接T33、T34的栅极，T33、T34的漏极连接T35、T36的栅极，T35、T36的漏极连接所述第二栅线；
T31、T33、T35的源极连接高电平信号线，T32、T34、T36的源极连接低电平信号线。
优选的是，所述栅极驱动电路为GOA栅极驱动电路。
本发明还提供一种显示装置，包括若干级联的上述的栅极驱动电路，所述显示装置采用交错驱动方式进行显示。
本发明带来了以下有益效果：本发明提供的栅极驱动电路中，移位寄存器能够在连续的两个扫描周期中输出初级驱动信号，在初级驱动信号的驱动下，第一输出器和第二输出器能够各自向相应的栅线输出栅极驱动信号。因此，利用一个本发明提供的栅极驱动电路能够驱动两条栅线，相比于现有技术中一个栅极驱动电路驱动一条栅线的技术方案，本发明显著减少了栅极驱动电路的数量，从而能够减小阵列基板的边框区域的GOA电路的宽度，进而减小了显示装置的边框宽度。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要的附图做简单的介绍：
图1是本发明实施例一提供的栅极驱动电路的示意图；
图2是本发明实施例二提供的显示装置的示意图；
图3是图2中左侧的栅极驱动电路的示意图；
图4是图2中右侧的栅极驱动电路的示意图；
图5是图3中任一栅极驱动电路的示意图；
图6是图4中任一栅极驱动电路的示意图；
图7是本发明实施例二提供的显示装置的信号时序图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
实施例一：
如图1所示，本发明实施例提供一种栅极驱动电路，可以利用GOA技术制作在阵列基板的外围区域。该栅极驱动电路包括移位寄存器、第一输出器和第二输出器。
在连续的第一扫描周期和第二扫描周期中，移位寄存器向第一输出器和第二输出器输出初级驱动信号。
在第一扫描周期中，第一输出器在初级驱动信号的驱动下，向第一栅线输出栅极驱动信号。在第二扫描周期中，第二输出器在初级驱动信号的驱动下，向第二栅线输出栅极驱动信号。
本发明实施例提供的栅极驱动电路中，移位寄存器能够在连续的两个扫描周期中输出初级驱动信号，在初级驱动信号的驱动下，第一输出器和第二输出器能够各自向相应的栅线输出栅极驱动信号。因此，利用一个本发明实施例提供的栅极驱动电路能够驱动两条栅线，相比于现有技术中一个栅极驱动电路驱动一条栅线的技术方案，本发明实施例显著减少了栅极驱动电路的数量，从而能够减小阵列基板的边框区域的GOA电路的宽度，进而减小了显示装置的边框宽度。
实施例二：
本发明实施例提供一种显示装置，可以是液晶显示器、OLED显示器等主动式显示装置，本实施例以手机的显示屏为例进行说明。如图2所示，该显示屏的阵列基板的中间为显示区域10，显示区域两侧为边框区域20，即GOA区域。
在边框区域中，形成有若干级联的上述实施例一提供的栅极驱动电路，用于驱动显示区域10中的栅线。并且，本实施例中采用交错(Interlace)驱动方式进行显示，从而将所有的栅极驱动电路均分在显示区域10两侧，以减小单侧边框区域20的宽度。
本实施例中，显示屏的分辨率为1920×1080，图3和图4分别为图2中左侧边框区域20和右侧边框区域20中的各个栅极驱动电路的级联示意图，可以看出该显示屏共设置有1920条栅线。
图5为图3中任一栅极驱动电路具体的电路图，图6为图4中任一栅极驱动电路具体的电路图。本实施例中的栅极驱动电路采用CMOS工艺制成，利用低温多晶硅(LowTemperature Poly-silicon，简称LTPS)的超高载流子迁移率的特性，可以在制作包括NMOS(例如晶体管T1、T3)和PMOS(例如晶体管T0、T2)的栅极驱动电路。
如图5所示，栅极驱动电路由移位寄存器、第一输出器和第二输出器组成。移位寄存器中主要包括锁存器和与非门电路。VGH为高电平信号线，VGL为低电平信号线。此外，锁存器连接有第一初级时钟信号线，与非门电路连接有第二初级时钟信号线。例如，在图3中的第一个栅极驱动电路中，锁存器连接CK1_1，与非门电路连接CK1_3(如图5)；又如，在图3中的第二个栅极驱动电路中，则是锁存器连接CK1_3，与非门电路连接CK1_1。CK1_1和CK1_3均输出脉冲信号(参照图7)，且二者的相位差为180°。
如图5所示，本实施例中，锁存器包括NMOS晶体管T9、T10、T11、T12、T13、T14，及PMOS晶体管T4、T5、T7、T8、T15、T16。其中，T7、T10、T13、T15的栅极连接CK1_1，T4、T9的栅极连接第一触发信号端Q(N-1)，T8、T12的栅极连接锁存器的输出端。T13的源极连接VGL，T15的源极连接VGH，T13、T15的漏极与T5、T11的栅极连接。T4、T8的源极连接VGH，T4的漏极连接T5的源极，T8的漏极连接T7的源极。T9、T12的源极连接VGL，T9的漏极连接T10的源极，T12的漏极连接T11的源极。T5、T7、T10、T11的漏极与T14、T16的栅极连接于P点。T14的源极连接VGL，T16的源极连接VGH，T14、T16的漏极相连，且作为锁存器的输出端。
此外，锁存器还包括PMOS晶体管T6。T6的栅极连接复位信号线Reset，T6的源极连接VGH，T6的漏极连接T14、T16的栅极，即P点。
如图5所示，本实施例中，移位寄存器中的与非门电路包括NMOS晶体管T41、T42，及PMOS晶体管T39、T40。T39、T41的栅极连接CK1_3，T40、T42的栅极连接锁存器的输出端。T42的源极连接VGL，T42的漏极连接T41的源极，T41的漏极作为与非门电路的输出端。T39、T40的源极连接VGH，T39、T40的漏极连接T41的漏极。
进一步的是，移位寄存器中还包括设置于与非门电路之后的反相器，该反相器包括NMOS晶体管T38和PMOS晶体管T37。T37、T38的栅极连接与非门电路的输出端，T37的源极连接VGH，T38的源极连接VGL，T37、T38的漏极相连，且作为移位寄存器的输出端。
进一步的是，移位寄存器中还包括正反向选择电路。通过正向扫描信号线U2D和反向扫描信号线D2U输出不同的高、低电平，正反向选择电路能够选择性的接收来自上一级栅极驱动电路或来自下一级栅极驱动电路的第一触发信号，从而实现从上至下(正向扫描)和从下至上(反相扫描)两种扫描方式。
具体的，正反向选择电路包括NMOS晶体管T1、T3，及PMOS晶体管T0、T2。T1、T2的栅极连接U2D，T0、T3的栅极连接D2U。T0、T1的源极连接前一级移位寄存器的输出端(如果是第一级移位寄存器则连接正向触发信号线STVF)，T2、T3的源极连接后一级移位寄存器的输出端(如果是最后一级移位寄存器则连接STVR反向触发信号线)。T0、T1、T2、T3的漏极相连，且作为正反向选择电路的输出端。
本实施例中，第一输出器中包括与非门电路和缓存器。
第一输出器中的与非门电路包括NMOS晶体管T21、T22，及PMOS晶体管T19、T20。T19、T21的栅极连接第一次级时钟信号线CK2_1，T20、T22的栅极连接移位寄存器的输出端。T22的源极连接VGL，T22的漏极连接T21的源极，T21的漏极作为与非门电路的输出端。T19、T20的源极连接VGH，T19、T20的漏极连接T21的漏极。
第一输出器中的缓存器包括NMOS晶体管T18、T24、T26，及PMOS晶体管T17、T23、T25。T17、T18的栅极连接与非门电路的输出端，T17、T18的漏极连接T23、T24的栅极，T23、T24的漏极连接T25、T26的栅极，T25、T26的漏极连接栅线gn。T17、T23、T25的源极连接VGH，T18、T24、T26的源极连接VGL。
本实施例中，第二输出器中也包括与非门电路和缓存器。
第二输出器中的与非门电路包括NMOS晶体管T29、T30，及PMOS晶体管T27、T28。T27、T29的栅极连接第二次级时钟信号线CK2_2，T28、T30的栅极连接移位寄存器的输出端。T30的源极连接VGL，T30的漏极连接T29的源极，T29的漏极作为与非门电路的输出端。T27、T28的源极连接VGH，T27、T28的漏极连接T29的漏极。
第二输出器中的缓存器包括NMOS晶体管T32、T34、T36，及PMOS晶体管T31、T33、T35。T31、T32的栅极连接与非门电路的输出端，T31、T32的漏极连接T33、T34的栅极，T33、T34的漏极连接T35、T36的栅极，T35、T36的漏极连接栅线gn+1。T31、T33、T35的源极连接VGH，T32、T34、T36的源极连接VGL。
如图6所示，栅极驱动电路由移位寄存器、第一输出器、第二输出器和正反向选择电路组成，其中的具体电路与图5中基本相同。其不同点在于，锁存器连接有第三初级时钟信号线，与非门电路连接有第四初级时钟信号线。例如，在图4中的第一个栅极驱动电路中，锁存器连接CK1_2，与非门电路连接CK1_4(如图6)；又如，在图4中的第二个栅极驱动电路中，则是锁存器连接CK1_4，与非门电路连接CK1_2。CK1_2和CK1_4均输出脉冲信号(参照图7)，且二者的相位差为180°。第一输出器和第二输出器中均包括与非门电路和缓存器，其中的具体器件也与图5中基本相同。其不同点在于，第一输出器连接有第三次级时钟信号线CK2_3，第二输出器连接有第四次级时钟信号线CK2_4。
本实施例提供的显示装置的工作过程如下：
如图7所示，本实施例以正向扫描为例，U2D始终输出高电平，D2U始终输出低电平，则每个移位寄存器中的T0和T1导通，T2和T3关断。
Reset首先输出低电平脉冲，使各个移位寄存器中的T6全部导通，则P点为高电平，再经T14和T16组成的反相器之后，使各个移位寄存器中的第二触发信号Q(N)均保持为低电平。
首先由STVF向左侧(和右侧)第一个移位寄存器输出第一触发信号Q(0)，使锁存器中的T9导通，当CK1_1输出高电平时，锁存器中的T10也导通，使P点为低电平，再经T14和T16组成的反相器之后，输出第二触发信号Q(1)。如果是反相扫描，则由STVR输出第一触发信号。
然后，在第一扫描周期t1和第二扫描周期t2中，CK1_1输出低电平，CK1_3输出高电平。CK1_1输出的低电平经由T13和T15组成的反相器之后，使锁存器中的T11导通，同时Q(1)使锁存器中的T12导通，则P点能够保持为低电平，使Q(1)得以持续输出。同时，在移位寄存器中的与非门电路中，T41和T42同时导通，即CK1_3和Q(1)进行与非运算，输出低电平，再经过由T37和T38组成的反相器之后，输出初级驱动信号G(1)。而在其他时刻，CK1_3和G(1)中均至少有一个为低电平，使T39和T40至少有一个导通，且T41和T42不能同时导通，则CK1_3和Q(1)进行与非运算之后输出高电平，因此不能输出G(1)。
另一方面，此时的Q(1)还输入至第二个移位寄存器中，并作为第二个移位寄存器的第一触发信号。
在t1中，CK2_1输出高电平。第一输出器中的与非门电路中，T21和T22同时导通，即CK2_1和G(1)进行与非运算，输出低电平。缓存器接收该低电平，并向第一条栅线g1输出高电平的栅极驱动信号。
在t2中，CK2_2输出高电平。第二输出器中的与非门电路中，T29和T30同时导通，即CK2_2和G(1)进行与非运算，输出低电平。缓存器接收该低电平，并向第二条栅线g2输出高电平的栅极驱动信号。
在第三扫描周期t3和第四扫描周期t4中，CK1_3为低电平，移位寄存器不再输出G(1)，则该栅极驱动电路向g1和g2输出低电平。
在之后的各个扫描周期中，Q(1)和Q(0)始终为低电平，使T4和T8导通；又因为T5和T7中必然有一个导通(CK1_1为高电平时，T5导通，CK1_1为低电平时，T7导通)，所以锁存器能够将P点锁定为高电平，从而不会再输出Q(1)，以保持g1和g2的低电平。
在第五扫描周期t5和第六扫描周期t6中，第二个栅极驱动电路分别向第五条栅线g5和第六条栅线g6输出栅极驱动信号。以此类推，即可实现所有栅线的驱动。
显示区域右侧的各个栅极驱动电路的工作过程与左侧相同，只是在时序上延后两个扫描周期，因此不再赘述。
本发明实施例提供的显示装置采用GOA技术，可利用CMOS工艺将各级栅极驱动电路制作在阵列基板的边框区域。本发明实施例中，一个栅极驱动电路能够驱动两条栅线，并且配合交错驱动的方式，将栅极驱动电路均分在显示区域两侧，因此一个栅极驱动电路在长度方向上的可用尺寸与4条栅线相当。相比于现有技术中一个栅极驱动电路驱动一条栅线的技术方案，本发明实施例中栅极驱动电路在长度方向上的尺寸增加为原来的4倍，则在宽度方向上可以减小为原来的1/4，从而显著减小了阵列基板的边框区域的GOA电路的宽度，进而减小了显示装置的边框宽度。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (12)

1.一种栅极驱动电路，包括移位寄存器、第一输出器和第二输出器；
在连续的第一扫描周期和第二扫描周期中，所述移位寄存器向所述第一输出器和所述第二输出器输出初级驱动信号；
在所述第一扫描周期中，所述第一输出器在所述初级驱动信号的驱动下，向第一栅线输出栅极驱动信号；
在所述第二扫描周期中，所述第二输出器在所述初级驱动信号的驱动下，向第二栅线输出栅极驱动信号，
其中，所述移位寄存器中包括锁存器和与非门电路；
在所述第一扫描周期和所述第二扫描周期之前，所述锁存器接收第一触发信号，并输出第二触发信号；
在所述第一扫描周期和所述第二扫描周期中，所述锁存器持续输出所述第二触发信号，所述移位寄存器中的与非门电路在所述第二触发信号的驱动下输出所述初级驱动信号，
所述锁存器连接有第一初级时钟信号线，所述移位寄存器中的与非门电路连接有第二初级时钟信号线；
所述第一初级时钟信号线和所述第二初级时钟信号线均输出脉冲信号，且二者的相位差为180°，
所述锁存器包括NMOS晶体管T9、T10、T11、T12、T13、T14，及PMOS晶体管T4、T5、T7、T8、T15、T16；
T7、T10、T13、T15的栅极连接所述第一初级时钟信号线，T4、T9的栅极连接第一触发信号端，T8、T12的栅极连接所述锁存器的输出端；
T13的源极连接低电平信号线，T15的源极连接高电平信号线，T13、T15的漏极与T5、T11的栅极连接；
T4、T8的源极连接高电平信号线，T4的漏极连接T5的源极，T8的漏极连接T7的源极；
T9、T12的源极连接低电平信号线，T9的漏极连接T10的源极，T12的漏极连接T11的源极；
T5、T7、T10、T11的漏极与T14、T16的栅极连接；
T14的源极连接低电平信号线，T16的源极连接高电平信号线，T14、T16的漏极相连，且作为所述锁存器的输出端。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述移位寄存器中的与非门电路包括NMOS晶体管T41、T42，及PMOS晶体管T39、T40；
T39、T41的栅极连接所述第二初级时钟信号线，T40、T42的栅极连接所述锁存器的输出端；
T42的源极连接低电平信号线，T42的漏极连接T41的源极，T41的漏极作为所述移位寄存器中的与非门电路的输出端；
T39、T40的源极连接高电平信号线，T39、T40的漏极连接T41的漏极。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述移位寄存器中还包括反相器，所述反相器包括NMOS晶体管T38和PMOS晶体管T37；
T37、T38的栅极连接所述移位寄存器中的与非门电路的输出端，T37的源极连接高电平信号线，T38的源极连接低电平信号线，T37、T38的漏极相连，且作为所述移位寄存器的输出端。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述移位寄存器中还包括正反向选择电路。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述正反向选择电路包括NMOS晶体管T1、T3，及PMOS晶体管T0、T2；
T1、T2的栅极连接正向扫描信号线，T0、T3的栅极连接反向扫描信号线；
T0、T1的源极连接前一级移位寄存器的输出端或正向触发信号线，T2、T3的源极连接后一级移位寄存器的输出端或反向触发信号线；
T0、T1、T2、T3的漏极相连，且作为所述正反向选择电路的输出端。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一输出器连接有第一次级时钟信号线，所述第二输出器连接有第二次级时钟信号线；
在所述第一扫描周期中，所述第一次级时钟信号线输出高电平；
在所述第二扫描周期中，所述第二次级时钟信号线输出高电平。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述第一输出器中包括与非门电路和缓存器；
在所述第一扫描周期中，所述第一输出器中的与非门电路对所述第一次级时钟信号线输出的高电平和所述初级驱动信号进行与非运算，输出低电平；
所述缓存器接收所述低电平，并向第一栅线输出栅极驱动信号。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第一输出器中的与非门电路包括NMOS晶体管T21、T22，及PMOS晶体管T19、T20；
T19、T21的栅极连接所述第一次级时钟信号线，T20、T22的栅极连接所述移位寄存器的输出端；
T22的源极连接低电平信号线，T22的漏极连接T21的源极，T21的漏极作为所述第一输出器中的与非门电路的输出端；
T19、T20的源极连接高电平信号线，T19、T20的漏极连接T21的漏极；
所述缓存器包括NMOS晶体管T18、T24、T26，及PMOS晶体管T17、T23、T25；
T17、T18的栅极连接所述第一输出器中的与非门电路的输出端，T17、T18的漏极连接T23、T24的栅极，T23、T24的漏极连接T25、T26的栅极，T25、T26的漏极连接所述第一栅线；
T17、T23、T25的源极连接高电平信号线，T18、T24、T26的源极连接低电平信号线。
9.根据权利要求6所述的栅极驱动电路，其特征在于，所述第二输出器中包括与非门电路和缓存器；
在所述第二扫描周期中，所述第二输出器中的与非门电路对所述第二次级时钟信号线输出的高电平和所述初级驱动信号进行与非运算，输出低电平；
所述缓存器接收所述低电平，并向第二栅线输出栅极驱动信号。
10.根据权利要求9所述的栅极驱动电路，其特征在于，所述第二输出器中的与非门电路包括NMOS晶体管T29、T30，及PMOS晶体管T27、T28；
T27、T29的栅极连接所述第二次级时钟信号线，T28、T30的栅极连接所述移位寄存器的输出端；
T30的源极连接低电平信号线，T30的漏极连接T29的源极，T29的漏极作为所述第二输出器中的与非门电路的输出端；
T27、T28的源极连接高电平信号线，T27、T28的漏极连接T29的漏极；
所述缓存器包括NMOS晶体管T32、T34、T36，及PMOS晶体管T31、T33、T35；
T31、T32的栅极连接所述第二输出器中的与非门电路的输出端，T31、T32的漏极连接T33、T34的栅极，T33、T34的漏极连接T35、T36的栅极，T35、T36的漏极连接所述第二栅线；
T31、T33、T35的源极连接高电平信号线，T32、T34、T36的源极连接低电平信号线。
11.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路为GOA栅极驱动电路。
12.一种显示装置，包括若干级联的如权利要求1至11任一项所述的栅极驱动电路，所述显示装置采用交错驱动方式进行显示。
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