CN104992653B - 一种扫描驱动电路 - Google Patents

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Abstract

本发明提供一种扫描驱动电路，用于对级联的扫描线进行驱动操作，其包括输入控制模块、锁存模块、驱动信号产生模块、输出控制模块、恒压高电平源以及恒压低电平源。本发明的扫描驱动电路通过上一级的级联信号以及下一级的级联信号进行输入控制模块的驱动，可以有效的降低干扰，并且整个扫描驱动电路的动态功耗较小。

Description

一种扫描驱动电路
技术领域
本发明涉及显示驱动领域，特别是涉及一种扫描驱动电路。
背景技术
Gate Driver On Array，简称GOA，即在现有薄膜晶体管液晶显示器的阵列基板上制作扫描驱动电路，实现对扫描线逐行扫描的驱动方式。
但是现有的扫描驱动电路均需要使用时钟信号CK和上一级的级联信号Q_N-1进行驱动，由于上一级的级联信号在容易受到相应的时钟信号CK的干扰，造成影响正常的显示驱动。同时上一级的级联信号Q_N-1的波动也会造成扫描驱动电路额外的功耗。
故，有必要提供一种扫描驱动电路，以解决现有技术所存在的问题。
发明内容
本发明的目的在于提供一种结构简单且功耗较小的扫描驱动电路，以解决现有的扫描驱动电路的动态功耗较大的技术问题。
为解决上述问题，本发明提供的技术方案如下：
本发明实施例提供一种扫描驱动电路，用于对级联的扫描线进行驱动操作，其包括：
输入控制模块，用于输入本级的第一时钟信号、上一级的级联信号以及下一级的级联信号，并根据所述本级的第一时钟信号、所述上一级的级联信号以及所述下一级的级联信号产生控制信号；
锁存模块，用于对所述控制信号进行锁存操作；
驱动信号产生模块，用于根据所述控制信号以及本级的第二时钟信号产生驱动信号；
输出控制模块，用于根据所述驱动信号输出本级的扫描信号；
恒压高电平源，用于提供高电平电压；以及
恒压低电平源，用于提供低电平电压。
在本发明所述的扫描驱动电路中，所述输入控制模块包括第一开关管、第二开关管、第三开关管、第四开关管、第五开关管以及第六开关管；
所述第一开关管的控制端输入所述本级的第一时钟信号，所述第一开关管的输入端与所述恒压高电平源连接，所述第一开关管的输出端与所述输入控制模块的输出端连接；
所述第二开关管的控制端输入所述上一级的级联信号，所述第二开关管的输入端与所述恒压高电平源连接，所述第二开关管的输出端与所述第三开关管的输入端连接；
所述第三开关管的控制端输入所述下一级的级联信号，所述第三开关管的输出端与所述输入控制模块的输出端连接；
所述第四开关管的控制端输入所述本级的第一时钟信号，所述第四开关管的输入端与所述第五开关管的输出端连接，所述第四开关管的输出端与所述输入控制模块的输出端连接；
所述第五开关管的控制端输入所述上一级的级联信号，所述第五开关管的输入端与所述恒压低电平源连接；
所述第六开关管的控制端输入所述下一级的级联信号，所述第六开关管的输入端与所述恒压低电平源连接，所述第六开关管的输出端与所述第五开关管的输出端连接。
在本发明所述的扫描驱动电路中，所述输入控制模块包括第一开关管、第二开关管、第三开关管、第四开关管、第五开关管以及第六开关管；
所述第一开关管的控制端输入所述本级的第一时钟信号，所述第一开关管的输入端与所述恒压高电平源连接，所述第一开关管的输出端与所述输入控制模块的输出端连接；
所述第二开关管的控制端输入所述上一级的级联信号，所述第二开关管的输入端与所述恒压高电平源连接，所述第二开关管的输出端与所述第三开关管的输入端连接；
所述第三开关管的控制端输入所述下一级的级联信号，所述第三开关管的输出端与所述输入控制模块的输出端连接；
所述第四开关管的控制端输入所述本级的第一时钟信号，所述第四开关管的输入端与所述恒压低电平源连接，所述第四开关管的输出端与所述第五开关管的输入端连接；
所述第五开关管的控制端输入所述上一级的级联信号，所述第五开关管的输出端与所述输入控制模块的输出端连接；
所述第六开关管的控制端输入所述下一级的级联信号，所述第六开关管的输入端与所述第五开关管的输入端连接，所述第六开关管的输出端与所述输入控制模块的输出端连接。
在本发明所述的扫描驱动电路中，所述第一开关管、所述第二开关管以及所述第三开关管为PMOS管，所述第四开关管、所述第五开关管以及所述第六开关管为NMOS管。
在本发明所述的扫描驱动电路中，所述锁存模块包括第一反相器、第二反相器、第七开关管、第八开关管、第九开关管、第十开关管、第十一开关管、第十二开关管、第十三开关管以及第十四开关管；
所述第七开关管的控制端与所述输入控制模块的输出端连接，所述第七开关管的输入端与所述恒压高电平源连接，所述第七开关管的输出端与所述第八开关管的输入端连接；
所述第八开关管的控制端输入上一级的级联信号，所述第八开关管的输出端通过所述第二反相器与所述锁存模块的输出端连接；
所述第九开关管的控制端输入上一级的级联信号，所述第九开关管的输出端通过所述第二反相器与所述锁存模块的输出端连接；
所述第十开关管的控制端通过所述第一反相器与所述输入控制模块的输出端连接，所述第十开关管的输入端与所述恒压低电平源连接，所述第十开关管的输出端与所述第九开关管的输入端连接；
所述第十一开关管的控制端通过所述第一反相器与所述输入控制模块的输出端连接，所述第十一开关管的输入端与所述恒压高电平源连接，所述第十一开关管的输出端与所述第十二开关管的输入端连接；
所述第十二开关管的控制端与所述锁存模块的输出端连接，所述第十二开关管的输出端通过所述第二反相器与所述锁存模块的输出端连接；
所述第十三开关管的控制端与所述锁存模块的输出端连接，所述第十三开关管的输出端通过所述第二反相器与所述锁存模块的输出端连接；
所述第十四开关管的控制端与所述输入控制模块的输出端连接，所述第十四开关管的输入端与所述恒压低电平源连接，所述第十四开关管的输出端与所述第十三开关管的输入端连接。
在本发明所述的扫描驱动电路中，所述第七开关管、所述第八开关管、所述第十一开关管以及所述第十二开关管为PMOS管，所述第九开关管、所述第十开关管、所述第十三开关管以及所述第十四开关管为NMOS管。
在本发明所述的扫描驱动电路中，所述驱动信号产生模块包括第十五开关管、第十六开关管、第十七开关管以及第十八开关管；
所述第十五开关管的控制端与所述锁存模块的输出端连接，所述第十五开关管的输入端与所述恒压高电平源连接，所述第十五开关管的输出端与所述驱动信号产生模块的输出端连接；
所述第十六开关管的控制端输入本级的第二时钟信号，所述第十六开关管的输入端与所述恒压高电平源连接，所述第十六开关管的输出端与所述驱动信号产生模块的输出端连接；
所述第十七开关管的控制端与所述锁存模块的输出端连接，所述第十七开关管的输入端与所述第十八开关管的输出端连接，所述第十七开关管的输出端与所述驱动信号产生模块的输出端连接；
所述第十八开关管的控制端输入本级的第二时钟信号，所述第十八开关管的输入端与所述恒压低电平源连接。
在本发明所述的扫描驱动电路中，所述第十五开关管和所述第十六开关管为PMOS管，所述第十七开关管和所述第十八开关管为NMOS管。
在本发明所述的扫描驱动电路中，将所述控制信号的反向信号作为本级的级联信号输入到下一级的扫描驱动电路中。
在本发明所述的扫描驱动电路中，所述输出控制模块包括第十九开关管、第二十开关管、第二十一开关管、第二十二开关管、第二十三开关管以及第二十四开关管；
所述第十九开关管的控制端与所述驱动信号产生模块的输出端连接，所述第十九开关管的输入端与所述恒压高电平源连接，所述第十九开关管的输出端分别与所述第二十一开关管的控制端和所述第二十二开关管的控制端连接；
所述第二十开关管的控制端与所述驱动信号产生模块的输出端连接，所述第二十开关管的输入端与所述恒压低电平源连接，所述第二十开关管的输出端分别与所述二十一开关管的控制端和所述第二十二开关管的控制端连接；
所述二十一开关管的输入端与所述恒压高电平源连接，所述二十一开关管的输出端分别与所述第二十三开关管的控制端和所述第二十四开关管的控制端连接；
所述第二十二开关管的输入端与所述恒压低电平源连接，所述第二十二开关管的输出端分别与所述第二十三开关管的控制端和所述第二十四开关管的控制端连接；
所述第二十三开关管的输入端与所述恒压高电平源连接，所述第二十三开关管的输出端与所述输出控制模块的输出端连接；
所述第二十四开关管的输入端与所述恒压低电平源连接，所述第二十四开关管的输出端与所述输出控制模块的输出端连接；
其中所述第十九开关管、所述第二十一开关管以及所述第二十三开关管为PMOS管，所述第二十开关管、所述第二十二开关管以及所述第二十四开关管为NMOS管。
相较于现有的扫描驱动电路，本发明的扫描驱动电路通过上一级的级联信号以及下一级的级联信号进行输入控制模块的驱动，可以有效的降低干扰，并且整个扫描驱动电路的动态功耗较小；解决了现有的扫描驱动电路的动态功耗较大的技术问题。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1为本发明的扫描驱动电路的第一优选实施例的结构示意图；
图2为本发明的扫描驱动电路的第一优选实施例的信号波形示意图；
图3为本发明的扫描驱动电路的第二优选实施例的结构示意图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
在图中，结构相似的单元是以相同标号表示。
请参照图1，图1为本发明的扫描驱动电路的第一优选施实施例的结构示意图。本优选实施例的扫描驱动电路用于对级联的扫描线进行驱动操作，每一级的扫描驱动电路10包括输入控制模块11、锁存模块12、驱动信号产生模块13、输出控制模块14、恒压高电平源VGH以及恒压低电平源VGL。
输入控制模块11用于输入本级的第一时钟信号CK_1、上一级的级联信号Q_N-1以及下一级的级联信号Q_N+1，并根据本级的第一时钟信号CK_1、上一级的级联信号Q_N-1以及下一级的级联信号Q_N+1产生控制信号。锁存模块12用于对控制信号进行锁存操作。驱动信号产生模块13用于根据控制信号以及本级的第二时钟信号CK_2产生驱动信号。输出控制模块14用于根据驱动信号输出本级的扫描信号G_N。恒压高电平源VGH用于提供高电平电压。恒压低电平源VGL用于提供低电平电压。
本优选实施例的输入控制模块11包括第一开关管PT1、第二开关管PT2、第三开关管PT3、第四开关管PT4、第五开关管PT5以及第六开关管PT6。
第一开关管PT1的控制端输入本级的第一时钟信号CK_1，第一开关管PT1的输入端与恒压高电平源VGH连接，第一开关管PT1的输出端与输入控制模块11的输出端连接。
第二开关管PT2的控制端输入上一级的级联信号Q_N-1，第二开关管PT2的输入端与恒压高电平源VGH连接，第二开关管PT2的输出端与第三开关管PT3的输入端连接。
第三开关管PT3的控制端输入下一级的级联信号Q_N+1，第三开关管PT3的输出端与输入控制模块11的输出端连接。
第四开关管PT4的控制端输入本级的第一时钟信号CK_1，第四开关管PT4的输入端与第五开关管PT5的输出端连接，第四开关管PT4的输出端与输入控制模块11的输出端连接。
第五开关管PT5的控制端输入上一级的级联信号Q_N-1，第五开关管PT5的输入端与恒压低电平源VGL连接。
第六开关管PT6的控制端输入下一级的级联信号Q_N+1，第六开关管PT6的输入端与恒压低电平源VGL连接，第六开关管PT6的输出端与第五开关管PT5的输出端连接。
本优选实施例的锁存模块12包括第一反相器121、第二反相器122、第七开关管PT7、第八开关管PT8、第九开关管PT9、第十开关管PT10、第十一开关管PT11、第十二开关管PT12、第十三开关管PT13以及第十四开关管PT14。
第七开关管PT7的控制端与输入控制模块11的输出端连接，第七开关管PT7的输入端与恒压高电平源VGH连接，第七开关管PT7的输出端与第八开关管PT8的输入端连接；
第八开关管PT8的控制端输入上一级的级联信号Q_N-1，第八开关管PT8的输出端通过第二反相器122与锁存模块12的输出端连接；
第九开关管PT9的控制端输入上一级的级联信号Q_N-1，第九开关管PT9的输出端通过第二反相器122与所述锁存模块12的输出端连接；
第十开关管PT10的控制端通过第一反相器121与输入控制模块11的输出端连接，第十开关管PT10的输入端与恒压低电平源VGL连接，第十开关管PT10的输出端与第九开关管PT9的输入端连接；
第十一开关管PT11的控制端通过第一反相器121与输入控制模块11的输出端连接，第十一开关管PT11的输入端与恒压高电平源VGH连接，第十一开关管PT11的输出端与第十二开关管PT12的输入端连接；
第十二开关管PT12的控制端与锁存模块12的输出端连接，第十二开关管PT12的输出端通过第二反相器122与锁存模块12的输出端连接；
第十三开关管PT13的控制端与锁存模块12的输出端连接，第十三开关管PT13的输出端通过第二反相器122与锁存模块12的输出端连接；
第十四开关管PT14的控制端与输入控制模块11的输出端连接，第十四开关管PT14的输入端与恒压低电平源VGL连接，第十四开关管PT14的输出端与第十三开关管PT13的输入端连接。
本优选实施例的驱动信号产生模块13包括第十五开关管PT15、第十六开关管PT16、第十七开关管PT17以及第十八开关管PT18。
第十五开关管PT15的控制端与锁存模块12的输出端连接，第十五开关管PT15的输入端与恒压高电平源VGH连接，第十五开关管PT15的输出端与驱动信号产生模块13的输出端连接；
第十六开关管PT16的控制端输入本级的第二时钟信号CK_2，第十六开关管PT16的输入端与恒压高电平源VGH连接，第十六开关管PT16的输出端与驱动信号产生模块13的输出端连接；
第十七开关管PT17的控制端与锁存模块12的输出端连接，第十七开关管PT17的输入端与第十八开关管PT18的输出端连接，第十七开关管PT17的输出端与驱动信号产生模块13的输出端连接；
第十八开关管PT18的控制端输入本级的第二时钟信号CK_2，第十八开关管PT18的输入端与恒压低电平源VGL连接。
本优选实施例的输出控制模块14包括第十九开关管PT19、第二十开关管PT20、第二十一开关管PT21、第二十二开关管PT22、第二十三开关管PT23以及第二十四开关管PT24。
第十九开关管PT19的控制端与驱动信号产生模块13的输出端连接，第十九开关管PT19的输入端与恒压高电平源VGH连接，第十九开关管PT19的输出端分别与第二十一开关管PT21的控制端和第二十二开关管PT22的控制端连接；
第二十开关管PT20的控制端与驱动信号产生模块13的输出端连接，第二十开关管PT20的输入端与恒压低电平源VGL连接，第二十开关管PT20的输出端分别与二十一开关管PT21的控制端和第二十二开关管PT22的控制端连接；
第二十一开关管PT21的输入端与恒压高电平源VGH连接，第二十一开关管PT21的输出端分别与第二十三开关管PT23的控制端和第二十四开关管PT24的控制端连接；
第二十二开关管PT22的输入端与恒压低电平源VGL连接，第二十二开关管PT22的输出端分别与第二十三开关管PT23的控制端和第二十四开关管PT24的控制端连接；
第二十三开关管PT23的输入端与恒压高电平源VGH连接，第二十三开关管PT23的输出端与输出控制模块14的输出端连接；
第二十四开关管PT24的输入端与恒压低电平源VGL连接，第二十四开关管PT24的输出端与输出控制模块14的输出端连接。
在本优选实施例中第一开关管PT1、第二开关管PT2、第三开关管PT3为PMOS管，第四开关管PT4、第五开关管PT5以及第六开关管PT6为NMOS管。第七开关管PT7、第八开关管PT8、第十一开关管PT11以及第十二开关管PT12为PMOS管，第九开关管PT9、第十开关管PT10、第十三开关管PT13以及第十四开关管PT14为NMOS管。第十五开关管PT15和第十六开关管PT16为PMOS管，第十七开关管PT17和第十八开关管PT18为NMOS管。第十九开关管PT19、第二十一开关管PT21以及第二十三开关管PT23为PMOS管，第二十开关管PT20、第二十二开关管PT22以及第二十四开关管PT24为NMOS管。
本优选实施例的扫描驱动电路使用时，请参照图1至图2，图2为本发明的扫描驱动电路的第一优选实施例的信号波形示意图。
当上一级的级联信号Q_N-1为高电平时，第五开关管PT5导通，这样当第四开关管PT4在高电平的本级的第一时钟信号CK_1的作用下导通时，输入控制模块11的输出端输出低电平的控制信号。
低电平的控制信号通过第一反相器121，转变为高电平的控制信号CK.，输入到第十开关管PT10的控制端，同时第九开关管PT9的控制端输入高电平的上一级的级联信号Q_N-1,这样第九开关管PT9和第十开关管PT10同时导通，且第八开关管PT8断开，恒压低电平源VGL的低电位信号通过第十开关管PT10、第九开关管PT9以及第二反相器122变成高电位的本级的级联信号Q_N，从锁存模块12的输出端输出。该高电位的本级的级联信号Q_N同时输入到下一级的扫描驱动电路中。
随后第一时钟信号CK_1转变为低电平信号，输入控制模块11的输出端通过第一开关管PT1输出高电平的控制信号。
高电平的控制信号XCK输入到第十四开关管PT14的控制端，同时高电位的本级的级联信号Q_N输入到第十三开关管PT13的控制端，这样第十三开关管PT13和第十四开关管PT14同时导通，且第十二开关管PT12断开，恒压低电平源VGL的低电平信号通过第十四开关管PT14、第十三开关管PT13以及第二反相器122变成高电平的本级的级联信号Q_N，从锁存模块12的输出端输出，即对高电位的本级的级联信号Q_N进行了锁存操作。
当第一时钟信号CK_1再次转变为高电平信号时，输入控制模块11的输出端再次输出低电平的控制信号。这时的上一级的级联信号Q_N-1已转为低电平，这时第七开关管PT7和第八开关管PT8导通，恒压高电平源VGH的高电平电位通过第七开关管PT7、第八开关管PT8以及第二反相器122变成低电平的本级的级联信号Q_N，从锁存模块12的输出端输出。该低电平的本级的级联信号Q_N同时输入到下一级的扫描驱动电路中。
随后第一时钟信号CK_1转变为低电平信号，输入控制模块11的输出端通过第一开关管PT1输出高电平的控制信号。
这时高电平的控制信号通过第一反相器121转变为低电平的控制信号CK输入到第十一开关管PT11的控制端，同时低电平的本级的级联信号Q_N输入到第十二开关管PT12的控制端，这样第十一开关管PT11和第十二开关管PT12同时导通，且第十三开关管PT13断开，恒压高电平源VGH的高电平信号通过第十一开关管PT11、第十二开关管PT12以及第二反相器122变成低电平的本级的级联信号Q_N，从锁存模块12的输出端输出，即对低电平的本级的级联信号Q_N进行了锁存操作。
驱动信号产生模块13起到一个与非门的作用，即将锁存模块12输出的本级的级联信号Q_N与本级的第二时钟信号CK_2进行与非运算。具体为，当本级的级联信号Q_N和本级的第二时钟信号CK_2同时为高电平时，第十五开关管PT15和第十六开关管PT16断开，第十七开关管PT17和第十八开关管PT18导通，这时驱动信号产生模块13的输出端输出恒压低电平源VGL的低电平电压。
当本级的第二时钟信号CK_2转为低电平时，第十八开关管PT18断开，第十六开关管PT16导通，驱动信号产生模块13的输出端输出恒压高电平源VGH的高电平电压；当本级的级联信号Q_N转为低电平时，第十五开关管PT15导通，第十七开关管PT17断开，驱动信号产生模块13的输出端输出恒压高电平源VGH的高电平电压。
当驱动信号产生模块13输出的驱动信号为高电平时，第二十开关管PT20导通，第十九开关管PT19断开；恒压低电平源VGL的低电平电压输入到第二十一开关管PT21的控制端以及第二十二开关管PT22的控制端，第二十一开关管PT21导通，第二十二开关管PT22断开，恒压高电平源VGH的高电平电压输入到第二十三开关管PT23的控制端和第二十四开关管PT24的控制端，第二十三开关管PT23断开，第二十四开关管PT24导通，输出控制模块13输出低电平的本级的扫描信号G_N。
当驱动信号产生模块13输出的驱动信号为低电平时，第二十开关管PT20断开，第十九开关管PT19导通；恒压高电平源VGH的高电平电压输入至第二十一开关管PT21的控制端以及第二十二开关管PT22的控制端，第二十一开关管PT21断开，第二十二开关管PT22导通，恒压低电平源VGL的低电平电压输入至第二十三开关管PT23的控制端和第二十四开关管PT24的控制端，第二十三开关管PT23导通，第二十四开关管PT24断开，输出控制模块13输出高电平的本级的扫描信号G_N。
这样即完成了本优选实施例的扫描驱动电路的扫描线的驱动过程。
本优选实施例的扫描驱动电路在工作过程中，如上一级的级联信号Q_N-1出现噪声波动，而下一级的级联信号Q_N+1处于正常状态时，并不会对最终输出的扫描信号G_N，具体如图2的A区域所示。因此本优选实施例的扫描驱动电路通过上一级的级联信号以及下一级的级联信号进行输入控制模块的驱动，可以有效的降低干扰。
请参照图3，图3为本发明的扫描驱动电路的第二优选实施例的结构示意图。在第一优选实施例的基础上，本优选实施例的扫描驱动电路20的输入控制模块21包括第一开关管PT1、第二开关管PT2、第三开关管PT3、第四开关管PT4、第五开关管PT5以及第六开关管PT6。
第一开关管PT1的控制端输入本级的第一时钟信号CK_1，第一开关管PT1的输入端与恒压高电平源VGH连接，第一开关管PT1的输出端与输入控制模块21的输出端连接；
第二开关管PT2的控制端输入上一级的级联信号Q_N-1，第二开关管PT2的输入端与恒压高电平源VGH连接，第二开关管PT2的输出端与第三开关管PT3的输入端连接；
第三开关管PT3的控制端输入下一级的级联信号Q_N+1，第三开关管PT3的输出端与输入控制模块21的输出端连接；
第四开关管PT4的控制端输入本级的第一时钟信号CK_1，第四开关管PT4的输入端与恒压低电平源VGL连接，第四开关管PT4的输出端与第五开关管PT5的输入端连接；
第五开关管PT5的控制端输入上一级的级联信号Q_N-1，第五开关管PT5的输出端与输入控制模块21的输出端连接；
第六开关管PT6的控制端输入下一级的级联信号Q_N+1，第六开关管PT6的输入端与第五开关管PT5的输入端连接，第六开关管PT6的输出端与输入控制模块21的输出端连接。
本优选实施例的扫描驱动电路20的具体工作原理与上述的第一优选实施例的描述相同或相似，具体请参见上述第一优选实施例中的相关描述。
因此本优选实施例的扫描驱动电路在第一优选实施例的基础上进一步加强了该扫描驱动电路的配置灵活性。
本发明的扫描驱动电路通过上一级的级联信号以及下一级的级联信号进行输入控制模块的驱动，可以有效的降低干扰，并且整个扫描驱动电路的动态功耗较小；解决了现有的扫描驱动电路的动态功耗较大的技术问题。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (9)

1.一种扫描驱动电路，用于对级联的扫描线进行驱动操作，其特征在于，包括：
输入控制模块，用于输入本级的第一时钟信号、上一级的级联信号以及下一级的级联信号，并根据所述本级的第一时钟信号、所述上一级的级联信号以及所述下一级的级联信号产生控制信号；
锁存模块，用于对所述控制信号进行锁存操作；
驱动信号产生模块，用于根据所述控制信号以及本级的第二时钟信号产生驱动信号；
输出控制模块，用于根据所述驱动信号输出本级的扫描信号；
恒压高电平源，用于提供高电平电压；以及
恒压低电平源，用于提供低电平电压；
所述输入控制模块包括第一开关管、第二开关管、第三开关管、第四开关管、第五开关管以及第六开关管；
所述第一开关管的控制端输入所述本级的第一时钟信号，所述第一开关管的输入端与所述恒压高电平源连接，所述第一开关管的输出端与所述输入控制模块的输出端连接；
所述第二开关管的控制端输入所述上一级的级联信号，所述第二开关管的输入端与所述恒压高电平源连接，所述第二开关管的输出端与所述第三开关管的输入端连接；
所述第三开关管的控制端输入所述下一级的级联信号，所述第三开关管的输出端与所述输入控制模块的输出端连接；
所述第四开关管的控制端输入所述本级的第一时钟信号，所述第四开关管的输入端与所述第五开关管的输出端连接，所述第四开关管的输出端与所述输入控制模块的输出端连接；
所述第五开关管的控制端输入所述上一级的级联信号，所述第五开关管的输入端与所述恒压低电平源连接；
所述第六开关管的控制端输入所述下一级的级联信号，所述第六开关管的输入端与所述恒压低电平源连接，所述第六开关管的输出端与所述第五开关管的输出端连接。
2.根据权利要求1所述的扫描驱动电路，其特征在于，所述输入控制模块可以替换为以下技术方案，其包括：第一开关管、第二开关管、第三开关管、第四开关管、第五开关管以及第六开关管；
所述第一开关管的控制端输入所述本级的第一时钟信号，所述第一开关管的输入端与所述恒压高电平源连接，所述第一开关管的输出端与所述输入控制模块的输出端连接；
所述第二开关管的控制端输入所述上一级的级联信号，所述第二开关管的输入端与所述恒压高电平源连接，所述第二开关管的输出端与所述第三开关管的输入端连接；
所述第三开关管的控制端输入所述下一级的级联信号，所述第三开关管的输出端与所述输入控制模块的输出端连接；
所述第四开关管的控制端输入所述本级的第一时钟信号，所述第四开关管的输入端与所述恒压低电平源连接，所述第四开关管的输出端与所述第五开关管的输入端连接；
所述第五开关管的控制端输入所述上一级的级联信号，所述第五开关管的输出端与所述输入控制模块的输出端连接；
所述第六开关管的控制端输入所述下一级的级联信号，所述第六开关管的输入端与所述第五开关管的输入端连接，所述第六开关管的输出端与所述输入控制模块的输出端连接。
3.根据权利要求1或2所述的扫描驱动电路，其特征在于，所述第一开关管、所述第二开关管以及所述第三开关管为PMOS管，所述第四开关管、所述第五开关管以及所述第六开关管为NMOS管。
4.根据权利要求1所述的扫描驱动电路，其特征在于，所述锁存模块包括第一反相器、第二反相器、第七开关管、第八开关管、第九开关管、第十开关管、第十一开关管、第十二开关管、第十三开关管以及第十四开关管；
所述第七开关管的控制端与所述输入控制模块的输出端连接，所述第七开关管的输入端与所述恒压高电平源连接，所述第七开关管的输出端与所述第八开关管的输入端连接；
所述第八开关管的控制端输入上一级的级联信号，所述第八开关管的输出端通过所述第二反相器与所述锁存模块的输出端连接；
所述第九开关管的控制端输入上一级的级联信号，所述第九开关管的输出端通过所述第二反相器与所述锁存模块的输出端连接；
所述第十开关管的控制端通过所述第一反相器与所述输入控制模块的输出端连接，所述第十开关管的输入端与所述恒压低电平源连接，所述第十开关管的输出端与所述第九开关管的输入端连接；
所述第十一开关管的控制端通过所述第一反相器与所述输入控制模块的输出端连接，所述第十一开关管的输入端与所述恒压高电平源连接，所述第十一开关管的输出端与所述第十二开关管的输入端连接；
所述第十二开关管的控制端与所述锁存模块的输出端连接，所述第十二开关管的输出端通过所述第二反相器与所述锁存模块的输出端连接；
所述第十三开关管的控制端与所述锁存模块的输出端连接，所述第十三开关管的输出端通过所述第二反相器与所述锁存模块的输出端连接；
所述第十四开关管的控制端与所述输入控制模块的输出端连接，所述第十四开关管的输入端与所述恒压低电平源连接，所述第十四开关管的输出端与所述第十三开关管的输入端连接。
5.根据权利要求4所述的扫描驱动电路，其特征在于，所述第七开关管、所述第八开关管、所述第十一开关管以及所述第十二开关管为PMOS管，所述第九开关管、所述第十开关管、所述第十三开关管以及所述第十四开关管为NMOS管。
6.根据权利要求1所述的扫描驱动电路，其特征在于，所述驱动信号产生模块包括第十五开关管、第十六开关管、第十七开关管以及第十八开关管；
所述第十五开关管的控制端与所述锁存模块的输出端连接，所述第十五开关管的输入端与所述恒压高电平源连接，所述第十五开关管的输出端与所述驱动信号产生模块的输出端连接；
所述第十六开关管的控制端输入本级的第二时钟信号，所述第十六开关管的输入端与所述恒压高电平源连接，所述第十六开关管的输出端与所述驱动信号产生模块的输出端连接；
所述第十七开关管的控制端与所述锁存模块的输出端连接，所述第十七开关管的输入端与所述第十八开关管的输出端连接，所述第十七开关管的输出端与所述驱动信号产生模块的输出端连接；
所述第十八开关管的控制端输入本级的第二时钟信号，所述第十八开关管的输入端与所述恒压低电平源连接。
7.根据权利要求6所述的扫描驱动电路，其特征在于，所述第十五开关管和所述第十六开关管为PMOS管，所述第十七开关管和所述第十八开关管为NMOS管。
8.根据权利要求1所述的扫描驱动电路，其特征在于，将所述控制信号的反向信号作为本级的级联信号输入到下一级的扫描驱动电路中。
9.根据权利要求1所述的扫描驱动电路，其特征在于，所述输出控制模块包括第十九开关管、第二十开关管、第二十一开关管、第二十二开关管、第二十三开关管以及第二十四开关管；
所述第十九开关管的控制端与所述驱动信号产生模块的输出端连接，所述第十九开关管的输入端与所述恒压高电平源连接，所述第十九开关管的输出端分别与所述第二十一开关管的控制端和所述第二十二开关管的控制端连接；
所述第二十开关管的控制端与所述驱动信号产生模块的输出端连接，所述第二十开关管的输入端与所述恒压低电平源连接，所述第二十开关管的输出端分别与所述二十一开关管的控制端和所述第二十二开关管的控制端连接；
所述第二十一开关管的输入端与所述恒压高电平源连接，所述第二十一开关管的输出端分别与所述第二十三开关管的控制端和所述第二十四开关管的控制端连接；
所述第二十二开关管的输入端与所述恒压低电平源连接，所述第二十二开关管的输出端分别与所述第二十三开关管的控制端和所述第二十四开关管的控制端连接；
所述第二十三开关管的输入端与所述恒压高电平源连接，所述第二十三开关管的输出端与所述输出控制模块的输出端连接；
所述第二十四开关管的输入端与所述恒压低电平源连接，所述第二十四开关管的输出端与所述输出控制模块的输出端连接；
其中所述第十九开关管、所述第二十一开关管以及所述第二十三开关管为PMOS管，所述第二十开关管、所述第二十二开关管以及所述第二十四开关管为NMOS管。
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