CN105702223B - 减小时钟信号负载的cmos goa电路 - Google Patents

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Abstract

本发明提供一种减小时钟信号负载的CMOS GOA电路，设置有输入控制模块(1)、锁存模块(2)、复位模块(3)、信号处理模块(4)、及输出缓冲模块(5)；在输入控制模块(1)中，时钟信号(CK(M))只需要控制驱动第二和第五N型薄膜晶体管(T2、T5)，能够减少时钟信号驱动的薄膜晶体管数量，减小时钟信号的负载，降低时钟信号的阻容延迟和功耗；锁存模块(2)采用上两级第N‑2级GOA单元的反相扫描驱动信号(XGate(N‑2))作为级传信号(Q(N))的输入控制信号，解决级传信号(Q(N))输入时出现的竞争问题，采用下两级第N+2级GOA单元的扫描驱动信号(Gate(N+2))或反相扫描驱动信号(XGate(N+2))作为级传信号(Q(N))的下拉控制信号，解决级传信号(Q(N))在下拉过程中出现的竞争问题。

Description

减小时钟信号负载的CMOS GOA电路
技术领域
本发明涉及显示技术领域，尤其涉及一种减小时钟信号负载的CMOS GOA电路。
背景技术
GOA(Gate Driver on Array)技术即阵列基板行驱动技术，是利用薄膜晶体管(Thin Film Transistor，TFT)液晶显示器阵列制程将栅极扫描驱动电路制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。
GOA电路具有两项基本功能：第一是输出扫描驱动信号，驱动面板内的栅极线，打开显示区内的TFT，以对像素进行充电；第二是移位寄存功能，当一扫描驱动信号输出完成后，通过时钟信号控制进行下一扫描驱动信号的输出，并依次传递下去。
随着低温多晶硅(Low Temperature Poly-Silicon，LTPS)半导体薄膜晶体管的发展，LTPS TFT液晶显示器也越来越受关注。由于LTPS的硅结晶排列较非晶硅有次序，LTPS半导体具有超高的载流子迁移率，采用LTPS TFT的液晶显示器具有高分辨率、反应速度快、高亮度、高开口率等优点，相应的，LTPS TFT液晶显示器的面板周边集成电路也成为显示技术关注的焦点。
图1所示为一种现有的CMOS GOA电路，包括级联的多个GOA单元，设N为正整数，第N级GOA单元包括：输入控制模块100、复位模块200、锁存模块300、信号处理模块400、与输出缓冲模块500。
其中，输入控制模块100接入上一级GOA单元的级传信号Q(N-1)、第一时钟信号CK(1)、第一反相时钟信号XCK(1)、恒压高电位信号VGH、及恒压低电位信号VGL，将与上一级GOA单元的级传信号Q(N-1)电位相反的信号P(N)输入锁存模块300。在该输入控制模块100中，第一时钟信号CK(1)除了控制第四N型薄膜晶体管T4外，还对由第十P型薄膜晶体管T10与第十一N型薄膜晶体管T11构成的反相器进行控制，以得到第一反相时钟信号XCK(1)。
锁存模块300包括一反相器F，将信号P(N)反相后得到该第N级GOA单元的级传信号Q(N)，锁存模块300对级传信号Q(N)进行锁存。在该锁存模块300中，第一时钟信号CK(1)需控制第六P型薄膜晶体管T6。
复位模块200用于对该第N级GOA单元的级传信号Q(N)进行清零处理。
信号处理模块400接入锁存的级传信号Q(N)、第二时钟信号CK(2)、恒压高电位信号VGH、及恒压低电位信号VGL，用于对第二时钟信号CK(2)与级传信号Q(N)做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号Gate(N)。
所述输出缓冲模块500电性连接信号处理模块400，用于增加扫描驱动信号Gate(N)的驱动能力，减小信号传输过程中的阻容负载(RC Loading)该现有的CMOS GOA电路的工作过程如下：
当上一级级传信号Q(N-1)高电位脉冲来临时，第一时钟信号CK(1)为高电位，此时第一P型薄膜晶体管T1、第三N型薄膜晶体管T3和第四N型薄膜晶体管T4打开，Q(N)点被充至高电位；当第一时钟信号CK(1)作用完毕之后，第一P型薄膜晶体管T1和第四N型薄膜晶体管T4关闭，第六P型薄膜晶体管T6和第九N型薄膜晶体管T9打开，此时级传信号Q(N)被锁存起来；当第二时钟信号CK(2)的高电位脉冲来临时，扫描驱动信号Gate(N)输出高电位；当第二时钟信号CK(2)作用完毕之后，扫描驱动信号Gate(N)稳定在低电位。
由以上描述可知，虽然该现有的CMOS GOA电路具有很好的逻辑功能，但是存在着一个不可避免的问题，时钟信号在GOA电路驱动时驱动的薄膜晶体管数目较多，如当进行级传信号的输入时，时钟信号需要控制T4、T6、T10、和T11这四个薄膜晶体管，因此时钟信号需要承受很大的负载，这会造成时钟信号的阻容延迟和功耗增大。
发明内容
本发明的目的在于提供一种CMOS GOA电路，能够减少时钟信号驱动的薄膜晶体管数量，减小时钟信号的负载，降低时钟信号的阻容延迟和功耗。
为实现上述目的，本发明提供一种减小时钟信号负载的CMOS GOA电路，包括：多级GOA单元，其中奇数级GOA单元级联，偶数级GOA单元级联；
设N为正整数，除第一级、第二级、倒数第二级、及最后一级GOA单元外，第N级GOA单元包括：输入控制模块、电性连接输入控制模块的锁存模块、电性连接锁存模块的复位模块、电性连接锁存模块的信号处理模块、及电性连接信号处理模块的输出缓冲模块；
所述输入控制模块接入第N-2级GOA单元的级传信号、及第M条时钟信号，用于将第N-2级GOA单元的级传信号进行两次反相，得到级传信号，并将级传信号输入锁存模块；
所述锁存模块接入第N-2级GOA单元的反相扫描驱动信号作为级传信号的输入控制信号，用于对级传信号进行锁存；同时，所述锁存模块还接入第N+2级GOA单元的扫描驱动信号或者第N+2级GOA单元的反相扫描驱动信号作为级传信号的下拉控制信号；
所述复位模块用于对级传信号进行清零处理；
所述信号处理模块用于对第M+2条时钟信号与级传信号做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号；
所述输出缓冲模块用于输出扫描驱动信号并增加扫描驱动信号的驱动能力。
所述输入控制模块包括：串联的第一P型薄膜晶体管、第二N型薄膜晶体管、与第三N型薄膜晶体管、以及串联的第四P型薄膜晶体管、第五N型薄膜晶体管、与第六N型薄膜晶体管；第一P型薄膜晶体管的栅极接入第N-2级GOA单元的级传信号，源极接入恒压高电位信号，漏极电性连接于第二N型薄膜晶体管的源极；第二N型薄膜晶体管的栅极接入第M条时钟信号，漏极电性连接于第三N型薄膜晶体管的源极；第三N型薄膜晶体管的栅极接入第N-2级GOA单元的级传信号，漏极接入恒压低电位信号；第四P型薄膜晶体管的栅极电性连接于第一P型薄膜晶体管的漏极及第二N型薄膜晶体管的源极，源极接入恒压高电位信号，漏极电性连接于第五N型薄膜晶体管的源极；第五N型薄膜晶体管的栅极接入第M条时钟信号，漏极电性连接于第六N型薄膜晶体管的源极；第六N型薄膜晶体管的栅极电性连接于第一P型薄膜晶体管的漏极及第二N型薄膜晶体管的源极，漏极接入恒压低电位信号；所述第四P型薄膜晶体管的漏极及第五N型薄膜晶体管的源极输出级传信号。
当所述锁存模块接入第N+2级GOA单元的扫描驱动信号作为级传信号的下拉控制信号时，所述锁存模块包括：第七P型薄膜晶体管、第八N型薄膜晶体管、第九P型薄膜晶体管、第十P型薄膜晶体管、第十一N型薄膜晶体管、及第十二N型薄膜晶体管；第七P型薄膜晶体管的栅极接入级传信号，源极接入恒压高电位信号，漏极电性连接于第八N型薄膜晶体管的源极及节点；第八N型薄膜晶体管的栅极接入级传信号，漏极接入恒压低电位信号；第九P型薄膜晶体管的栅极电性连接于节点，源极接入恒压高电位信号，漏极电性连接于第十P型薄膜晶体管的源极；第十P型薄膜晶体管的栅极接入第N+2级GOA单元的扫描驱动信号，漏极电性连接于第十一N型薄膜晶体管的源极及级传信号；第十一N型薄膜晶体管的栅极接入第N-2级GOA单元的反相扫描驱动信号，漏极电性连接于第十二N型薄膜晶体管的源极；第十二N型薄膜晶体管的栅极电性连接于节点，漏极接入恒压低电位信号。
当所述锁存模块接入第N+2级GOA单元的反相扫描驱动信号作为级传信号的下拉控制信号时，所述锁存模块包括：第七P型薄膜晶体管、第八N型薄膜晶体管、第九P型薄膜晶体管、第十N型薄膜晶体管、第十一N型薄膜晶体管、及第十二N型薄膜晶体管；第七P型薄膜晶体管的栅极接入级传信号，源极接入恒压高电位信号，漏极电性连接于第十N型薄膜晶体管的源极及节点；第十N型薄膜晶体管的栅极接入第N+2级GOA单元的反相扫描驱动信号，漏极电性连接于第八N型薄膜晶体管的源极；第八N型薄膜晶体管的栅极接入级传信号，漏极接入恒压低电位信号；第九P型薄膜晶体管的栅极电性连接于节点，源极接入恒压高电位信号，漏极电性连接于第十一N型薄膜晶体管的源极及级传信号；第十一N型薄膜晶体管的栅极接入第N-2级GOA单元的反相扫描驱动信号，漏极电性连接于第十二N型薄膜晶体管的源极；第十二N型薄膜晶体管的栅极电性连接于节点，漏极接入恒压低电位信号。
所述复位模块包括第十三P型薄膜晶体管，第十三P型薄膜晶体管的栅极接入复位信号，源极接入恒压高电位信号，漏极经节点电性连接锁存模块。
所述信号处理模块包括一与非门，该与非门的第一输入端接入级传信号，第二输入端接入第M+2条时钟信号，输出端电性连接输出缓冲模块。
所述输出缓冲模块包括依次串联的三个反相器，最靠近信号处理模块的第一个反相器的输入端电性连接与非门的输出端，最远离信号处理模块的第三个反相器的输出端输出扫描驱动信号，第二个反相器的输出端输出第N级反相扫描驱动信号。
所述时钟信号包括四条时钟信号：第一条时钟信号、第二条时钟信号、第三条时钟信号、及第四条时钟信号；当第M条时钟信号为第三条时钟信号时，第M+2条时钟信号为第一条时钟信号；当第M条时钟信号为第四条时钟信号时，第M+2条时钟信号为第二条时钟信号；
级联的奇数级GOA单元接入第一条时钟信号与第三条时钟信号，级联的偶数级GOA单元接入第二条时钟信号与第四条时钟信号。
所述与非门包括相对设置的第十四P型薄膜晶体管与第十五P型薄膜晶体管、以及串联的第十六N型薄膜晶体管与第十七N型薄膜晶体管；第十四P型薄膜晶体管的栅极与第十六N型薄膜晶体管的栅极电性连接作为该与非门的第一输入端，第十五P型薄膜晶体管的栅极与第十七N型薄膜晶体管的栅极电性连接作为该与非门的第二输入端，第十四P型薄膜晶体管与第十五P型薄膜晶体管的源极均接入恒压高电位信号，第十四P型薄膜晶体管与第十五P型薄膜晶体管的漏极均与第十六N型薄膜晶体管的源极电性连接作为该与非门的输出端，第十六N型薄膜晶体管的漏极与第十七N型薄膜晶体管的源极电性连接，第十七N型薄膜晶体管的漏极接入恒压低电位信号。
每一反相器包括串联的第十八P型薄膜晶体管与第十九N型薄膜晶体管；所述第十八P型薄膜晶体管与第十九N型薄膜晶体管的栅极相互电性连接构成该反相器的输入端，所述第十八P型薄膜晶体管的源极接入恒压高电位信号，所述第十九N型薄膜晶体管的漏极接入恒压低电位信号，所述第十八P型薄膜晶体管的漏极与第十九N型膜晶体管的源极相互电性连接构成该反相器的输出端；前一个反相器的输出端电性连接后一个反相器的输入端。
本发明的有益效果：本发明提供的减小时钟信号负载的CMOS GOA电路，设置有输入控制模块、锁存模块、复位模块、信号处理模块、及输出缓冲模块；在输入控制模块中，时钟信号只需要控制驱动第二N型薄膜晶体管和第五N型薄膜晶体管，相较于现有的CMOS GOA电路，能够减少时钟信号驱动的薄膜晶体管数量，减小时钟信号的负载，降低时钟信号的阻容延迟和功耗；锁存模块采用第N-2级GOA单元的反相扫描驱动信号作为级传信号的输入控制信号，解决级传信号输入时出现的竞争问题，采用第N+2级GOA单元的扫描驱动信号或第N+2级GOA单元的反相扫描驱动信号作为级传信号的下拉控制信号，解决级传信号在下拉过程中出现的竞争问题。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为现有的一种CMOS GOA电路的电路图；
图2为本发明的减小时钟信号负载的CMOS GOA电路第一实施例的电路图；
图3为本发明的减小时钟信号负载的CMOS GOA电路第二实施例的电路图；
图4为本发明的减小时钟信号负载的CMOS GOA电路中与非门的具体电路结构图；
图5为本发明的减小时钟信号负载的CMOS GOA电路中反相器的具体电路结构图；
图6为本发明的减小时钟信号负载的CMOS GOA电路的时序图；
图7为本发明的减小时钟信号负载的CMOS GOA电路的第一实施例的驱动架构的示意图；
图8为本发明的减小时钟信号负载的CMOS GOA电路的第二实施例的驱动架构的示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
本发明提供一种减小时钟信号负载的CMOS GOA电路。
请参阅图2，本发明的减小时钟信号负载的CMOS GOA电路的第一实施例包括：多级GOA单元，其中奇数级GOA单元级联，偶数级GOA单元级联。设N为正整数，除第一级、第二级、倒数第二级、及最后一级GOA单元外，第N级GOA单元包括：输入控制模块1、电性连接输入控制模块1的锁存模块2、电性连接锁存模块2的复位模块3、电性连接锁存模块2的信号处理模块4、及电性连接信号处理模块4的输出缓冲模块5。
所述输入控制模块1接入第N-2级GOA单元的级传信号Q(N-2)、及第M条时钟信号CK(M)，用于将第N-2级GOA单元的级传信号Q(N-2)进行两次反相，得到级传信号Q(N)，并将级传信号Q(N)输入锁存模块2。
具体地，所述输入控制模块1包括：串联的第一P型薄膜晶体管T1、第二N型薄膜晶体管T2、与第三N型薄膜晶体管T3、以及串联的第四P型薄膜晶体管T4、第五N型薄膜晶体管T5、与第六N型薄膜晶体管T6；第一P型薄膜晶体管T1的栅极接入第N-2级GOA单元的级传信号Q(N-2)，源极接入恒压高电位信号VGH，漏极电性连接于第二N型薄膜晶体管T2的源极；第二N型薄膜晶体管T2的栅极接入第M条时钟信号CK(M)，漏极电性连接于第三N型薄膜晶体管T3的源极；第三N型薄膜晶体管T3的栅极接入第N-2级GOA单元的级传信号Q(N-2)，漏极接入恒压低电位信号VGL；第四P型薄膜晶体管T4的栅极电性连接于第一P型薄膜晶体管T1的漏极及第二N型薄膜晶体管T2的源极，源极接入恒压高电位信号VGH，漏极电性连接于第五N型薄膜晶体管T5的源极；第五N型薄膜晶体管T5的栅极接入第M条时钟信号CK(M)，漏极电性连接于第六N型薄膜晶体管T6的源极；第六N型薄膜晶体管T6的栅极电性连接于第一P型薄膜晶体管T1的漏极及第二N型薄膜晶体管T2的源极，漏极接入恒压低电位信号VGL；所述第四P型薄膜晶体管T4的漏极及第五N型薄膜晶体管T5的源极输出级传信号Q(N)。
进一步地，当第M条时钟信号CK(M)均为高电位时，控制第二N型薄膜晶体管T2与第五N型薄膜晶体管T5打开，若第N-2级GOA单元的级传信号Q(N-2)为高电位，则第三N型薄膜晶体管T3打开，恒压低电位信号VGL经导通的第二N型薄膜晶体管T2与第三N型薄膜晶体管T3对第N-2级GOA单元的级传信号Q(N-2)进行第一次反相，之后第四P型薄膜晶体管T4受恒压低电位信号VGL的控制打开，恒压高电位信号VGH经导通的第四P型薄膜晶体管T4对第N-2级GOA单元的级传信号Q(N-2)进行第二次反相，输出高电位的级传信号Q(N)；而若第N-2级GOA单元的级传信号Q(N-2)为低电位，则第一P型薄膜晶体管T1打开，恒压高电位信号VGH经导通的第一P型薄膜晶体管T1对第N-2级GOA单元的级传信号Q(N-2)进行第一次反相，之后第六N型薄膜晶体管T6受恒压高电位信号VGH的控制打开，恒压低电位信号VGL经导通的第五N型薄膜晶体管T5与第六N型薄膜晶体管T6对第N-2级GOA单元的级传信号Q(N-2)进行第二次反相，输出低电位的级传信号Q(N)。
在图2所示的第一实施例中，所述锁存模块2用于对级传信号Q(N)进行锁存，其接入第N-2级GOA单元的反相扫描驱动信号XGate(N-2)作为级传信号Q(N)的输入控制信号来解决级传信号Q(N)输入时出现的竞争问题，接入第N+2级GOA单元的扫描驱动信号Gate(N+2)作为级传信号Q(N)的下拉控制信号来解决级传信号Q(N)在下拉过程中出现的竞争问题。
所述锁存模块2的具体结构包括：第七P型薄膜晶体管T7、第八N型薄膜晶体管T8、第九P型薄膜晶体管T9、第十P型薄膜晶体管T10、第十一N型薄膜晶体管T11、及第十二N型薄膜晶体管T12；第七P型薄膜晶体管T7的栅极接入级传信号Q(N)，源极接入恒压高电位信号VGH，漏极电性连接于第八N型薄膜晶体管T8的源极及节点P(N)；第八N型薄膜晶体管T8的栅极接入级传信号Q(N)，漏极接入恒压低电位信号VGL；第九P型薄膜晶体管T9的栅极电性连接于节点P(N)，源极接入恒压高电位信号VGH，漏极电性连接于第十P型薄膜晶体管T10的源极；第十P型薄膜晶体管T10的栅极接入第N+2级GOA单元的扫描驱动信号Gate(N+2)，漏极电性连接于第十一N型薄膜晶体管T11的源极及级传信号Q(N)；第十一N型薄膜晶体管T11的栅极接入第N-2级GOA单元的反相扫描驱动信号XGate(N-2)，漏极电性连接于第十二N型薄膜晶体管T12的源极；第十二N型薄膜晶体管T12的栅极电性连接于节点P(N)，漏极接入恒压低电位信号VGL。
所述复位模块3包括第十三P型薄膜晶体管T13，第十三P型薄膜晶体管T13的栅极接入复位信号Reset，源极接入恒压高电位信号VGH，漏极经节点P(N)电性连接锁存模块2，用于对级传信号Q(N)进行清零处理。
所述信号处理模块4包括一与非门NAND，该与非门NAND的第一输入端接入级传信号Q(N)，第二输入端接入第M+2条时钟信号CK(M+2)，输出端电性连接输出缓冲模块5，用于对第M+2条时钟信号CK(M+2)与级传信号Q(N)做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号Gate(N)。
具体地，如图4所示，所述与非门NAND包括相对设置的第十四P型薄膜晶体管T14与第十五P型薄膜晶体管T15、以及串联的第十六N型薄膜晶体管T16与第十七N型薄膜晶体管T17；第十四P型薄膜晶体管T14的栅极与第十六N型薄膜晶体管T16的栅极电性连接作为该与非门NAND的第一输入端，第十五P型薄膜晶体管T15的栅极与第十七N型薄膜晶体管T17的栅极电性连接作为该与非门NAND的第二输入端，第十四P型薄膜晶体管T14与第十五P型薄膜晶体管T15的源极均接入恒压高电位信号VGH，第十四P型薄膜晶体管T14与第十五P型薄膜晶体管T15的漏极均与第十六N型薄膜晶体管T16的源极电性连接作为该与非门NAND的输出端，第十六N型薄膜晶体管T16的漏极与第十七N型薄膜晶体管T17的源极电性连接，第十七N型薄膜晶体管T17的漏极接入恒压低电位信号VGL。
进一步地，只有在该与非门NAND的第一输入端与第二输入端均输入高电位，即级传信号Q(N)与第M+2条时钟信号CK(M+2)均为高电位的情况下，第十六N型薄膜晶体管T16与第十七N型薄膜晶体管T17同时打开，输出端才输出恒压低电位信号VGL的低电位；至少第一输入端与第二输入端的其中之一输入低电位，即至少级传信号Q(N)与第M+2条时钟信号CK(M+2)的其中之一为低电位的情况下，至少第十四P型薄膜晶体管T14与第十五P型薄膜晶体管T15的其中之一打开，输出端便输出恒压高电位信号VGH的高电位。
所述输出缓冲模块5包括依次串联的奇数个反相器F，用于输出扫描驱动信号Gate(N)并增加扫描驱动信号Gate(N)的驱动能力。
优选的，所述输出缓冲模块5包括依次串联的三个反相器F，最靠近信号处理模块4的第一个反相器F的输入端电性连接与非门NAND的输出端，最远离信号处理模块4的第三个反相器F的输出端输出扫描驱动信号Gate(N)，而位于中间的第二个反相器F的输出端输出第N级反相扫描驱动信号XGate(N)。
具体地，如图5所示，每一反相器F包括串联的第十八P型薄膜晶体管T18与第十九N型薄膜晶体管T19；所述第十八P型薄膜晶体管T18与第十九N型薄膜晶体管T19的栅极相互电性连接构成该反相器F的输入端，所述第十八P型薄膜晶体管T18的源极接入恒压高电位信号VGH，所述第十九N型薄膜晶体管T19的漏极接入恒压低电位信号VGL，所述第十八P型薄膜晶体管T18的漏极与第十九N型膜晶体管T19的源极相互电性连接构成该反相器F的输出端；前一个反相器F的输出端电性连接后一个反相器F的输入端。
进一步地，当反相器F的输入端输入高电位时，第十九N型薄膜晶体管T19打开，输出端输出恒压低电位信号VGL的低电位；当反相器F的输入端输入低电位时，第十八P型薄膜晶体管T18打开，输出端输出恒压高电位信号VGH的高电位。
优选的，各个薄膜晶体管均为低温多晶硅半导体薄膜晶体管。
结合图2、及图7，本发明的第一实施例中，所述时钟信号包括四条时钟信号：第一条时钟信号CK(1)、第二条时钟信号CK(2)、第三条时钟信号CK(3)、及第四条时钟信号CK(4)；当第M条时钟信号CK(M)为第三条时钟信号CK(3)时，第M+2条时钟信号CK(M+2)为第一条时钟信号CK(1)；当第M条时钟信号CK(M)为第四条时钟信号CK(4)时，第M+2条时钟信号CK(M+2)为第二条时钟信号CK(2)。级联的奇数级GOA单元接入第一条时钟信号CK(1)与第三条时钟信号CK(3)，级联的偶数级GOA单元接入第二条时钟信号CK(2)与第四条时钟信号CK(4)。其中，第一级、第二级、倒数第二级、最后一级GOA单元可以采用如图1所示的现有的GOA单元，并在第一级、第二级GOA单元中接入电路的起始信号STV，以驱动CMOS GOA电路开始工作，除去上述的第一级、第二级、倒数第二级、最后一级GOA单元外，其余各个GOA单元均接入第N-2级GOA单元的级传信号Q(N-2)、第N-2级GOA单元的反相扫描驱动信号XGate(N-2)、以及第N+2级GOA单元的扫描驱动信号Gate(N+2)。
结合图2、与图6，本发明的减小时钟信号负载的CMOS GOA电路的第一实施例的具体工作过程为：
当第N-2级GOA单元的级传信号Q(N-2)的高电位脉冲和反相扫描驱动信号XGate(N-2)的低电位脉冲来临时，第M条时钟信号CK(M)为高电位，此时第二N型薄膜晶体管T2、第三N型薄膜晶体管T3和第四P型薄膜晶体管T4打开，级传信号Q(N)被充电至高电位，同时，第十一N型薄膜晶体管T11受第N-2级GOA单元的反相扫描驱动信号XGate(N-2)的控制关闭，防止接入第十二N型薄膜晶体管T12漏极的恒压低电位信号VGL传输至级传信号Q(N)，因此级传信号Q(N)的输入不存在任何竞争路径。在这一过程中，第M条时钟信号CK(M)只需要控制T2和T5两个晶体管，相较于现有的CMOS GOA电路，时钟信号驱动的薄膜晶体管数量减半，减小了时钟信号的负载，降低了时钟信号的阻容延迟和功耗。
下一时刻，第M条时钟信号CK(M)转变至低电位，级传信号Q(N)被锁存模块2锁存在高电位。
当第M+2条时钟信号CK(M+2)的高电位脉冲来临时，信号处理模块4的与非门NAND输出低电位，经过输出缓冲模块5，反相扫描驱动信号XGate(N)输出低电位，扫描驱动信号Gate(N)输出高电位。
当第M+2条时钟信号CK(M+2)的高电位脉冲作用完毕转变为低电位之后，信号处理模块4的与非门NAND输出高电位，经过输出缓冲模块5，反相扫描驱动信号XGate(N)维持高电位，扫描驱动信号Gate(N)维持低电位。
之后，当第M条时钟信号CK(M)再度转变为高电位时，第N-2级的级传信号Q(N-2)为低电位，第N+2级的扫描驱动信号Gate(N+2)为高电位，此时第五N型薄膜晶体管T5与第六N型薄膜晶体管T6打开，级传信号Q(N)被下拉至低电位，同时，受第N+2级的扫描驱动信号Gate(N+2)控制的第十P型薄膜晶体管T10关闭，防止接入第九P型薄膜晶体管T9源极的恒压高电位信号VGH传输至级传信号Q(N)，因此级传信号Q(N)的下拉不存在任何竞争路径。
当第M条时钟信号CK(M)的高电位作用完毕之后，级传信号Q(N)维持低电位。
请参阅图3，本发明的减小时钟信号负载的CMOS GOA电路的第二实施例与第一实施例仅锁存模块2的具体电路结构有区别，其它模块均没有变化。如图3所示，在第二实施例中，所述锁存模块2接入第N-2级GOA单元的反相扫描驱动信号XGate(N-2)作为级传信号Q(N)的输入控制信号来解决级传信号Q(N)输入时出现的竞争问题，接入第N+2级GOA单元的反相扫描驱动信号XGate(N+2)作为级传信号Q(N)的下拉控制信号来解决级传信号Q(N)在下拉过程中出现的竞争问题。
该锁存模块2的具体结构包括：第七P型薄膜晶体管T7、第八N型薄膜晶体管T8、第九P型薄膜晶体管T9、第十N型薄膜晶体管T10、第十一N型薄膜晶体管T11、及第十二N型薄膜晶体管T12；第七P型薄膜晶体管T7的栅极接入级传信号Q(N)，源极接入恒压高电位信号VGH，漏极电性连接于第十N型薄膜晶体管T10的源极及节点P(N)；第十N型薄膜晶体管T10的栅极接入第N+2级GOA单元的反相扫描驱动信号XGate(N+2)，漏极电性连接于第八N型薄膜晶体管T8的源极；第八N型薄膜晶体管T8的栅极接入级传信号Q(N)，漏极接入恒压低电位信号VGL；第九P型薄膜晶体管T9的栅极电性连接于节点P(N)，源极接入恒压高电位信号VGH，漏极电性连接于第十一N型薄膜晶体管T11的源极及级传信号Q(N)；第十一N型薄膜晶体管T11的栅极接入第N-2级GOA单元的反相扫描驱动信号XGate(N-2)，漏极电性连接于第十二N型薄膜晶体管T12的源极；第十二N型薄膜晶体管T12的栅极电性连接于节点P(N)，漏极接入恒压低电位信号VGL。
结合图3与图6，本发明的减小时钟信号负载的CMOS GOA电路的第二实施例的具体工作过程为：
当第N-2级GOA单元的级传信号Q(N-2)的高电位脉冲和反相扫描驱动信号XGate(N-2)的低电位脉冲来临时，第M条时钟信号CK(M)为高电位，此时第二N型薄膜晶体管T2、第三N型薄膜晶体管T3和第四P型薄膜晶体管T4打开，级传信号Q(N)被充电至高电位，同时，第十一N型薄膜晶体管T11受第N-2级GOA单元的反相扫描驱动信号XGate(N-2)的控制关闭，防止接入第十二N型薄膜晶体管T12漏极的恒压低电位信号VGL传输至级传信号Q(N)，因此级传信号Q(N)的输入不存在任何竞争路径。在这一过程中，第M条时钟信号CK(M)只需要控制T2和T5两个晶体管，相较于现有的CMOS GOA电路，时钟信号驱动的薄膜晶体管数量减半，减小了时钟信号的负载，降低了时钟信号的阻容延迟和功耗。
下一时刻，第M条时钟信号CK(M)转变至低电位，级传信号Q(N)被锁存模块2锁存在高电位。
当第M+2条时钟信号CK(M+2)的高电位脉冲来临时，信号处理模块4的与非门NAND输出低电位，经过输出缓冲模块5，反相扫描驱动信号XGate(N)输出低电位，扫描驱动信号Gate(N)输出高电位。
当第M+2条时钟信号CK(M+2)的高电位脉冲作用完毕转变为低电位之后，信号处理模块4的与非门NAND输出高电位，经过输出缓冲模块5，反相扫描驱动信号XGate(N)维持高电位，扫描驱动信号Gate(N)维持低电位。
之后，当第M条时钟信号CK(M)再度转变为高电位时，第N-2级的级传信号Q(N-2)为低电位，第N+2级的反相扫描驱动信号XGate(N+2)为低电位，此时第五N型薄膜晶体管T5与第六N型薄膜晶体管T6打开，级传信号Q(N)被下拉至低电位，同时，受第N+2级的反相扫描驱动信号XGate(N+2)控制的第十N型薄膜晶体管T10关闭，第七P型薄膜晶体管T7受级传信号Q(N)的控制打开，恒压高电位信号VGH经导通的第七P型薄膜晶体管T7使得节点P(N)为高电位，受节点P(N)控制的第九P型薄膜晶体管T9关闭，防止接入该第九P型薄膜晶体管T9源极的恒压高电位信号VGH传输至级传信号Q(N)，因此级传信号Q(N)的下拉不存在任何竞争路径。
当第M条时钟信号CK(M)的高电位作用完毕之后，级传信号Q(N)维持低电位。
结合图3、及图8，本发明的第二实施例中，所述时钟信号包括四条时钟信号：第一条时钟信号CK(1)、第二条时钟信号CK(2)、第三条时钟信号CK(3)、及第四条时钟信号CK(4)；当第M条时钟信号CK(M)为第三条时钟信号CK(3)时，第M+2条时钟信号CK(M+2)为第一条时钟信号CK(1)；当第M条时钟信号CK(M)为第四条时钟信号CK(4)时，第M+2条时钟信号CK(M+2)为第二条时钟信号CK(2)。级联的奇数级GOA单元接入第一条时钟信号CK(1)与第三条时钟信号CK(3)，级联的偶数级GOA单元接入第二条时钟信号CK(2)与第四条时钟信号CK(4)。其中，第一级、第二级、倒数第二级、最后一级GOA单元可以采用如图1所示的现有的GOA单元电路，并在第一级、第二级GOA单元中接入电路的起始信号STV，以驱动CMOS GOA电路开始工作，除去上述的第一级、第二级、倒数第二级、最后一级GOA单元外，其余各个GOA单元均接入第N-2级GOA单元的级传信号Q(N-2)、第N-2级GOA单元的反相扫描驱动信号XGate(N-2)、以及第N+2级GOA单元的反相扫描驱动信号XGate(N+2)。
综上所述，本发明的减小时钟信号负载的CMOS GOA电路，设置有输入控制模块、锁存模块、复位模块、信号处理模块、及输出缓冲模块；在输入控制模块中，时钟信号只需要控制驱动第二N型薄膜晶体管和第五N型薄膜晶体管，相较于现有的CMOS GOA电路，能够减少时钟信号驱动的薄膜晶体管数量，减小时钟信号的负载，降低时钟信号的阻容延迟和功耗；锁存模块采用第N-2级GOA单元的反相扫描驱动信号作为级传信号的输入控制信号，解决级传信号输入时出现的竞争问题，采用第N+2级GOA单元的扫描驱动信号或第N+2级GOA单元的反相扫描驱动信号作为级传信号的下拉控制信号，解决级传信号在下拉过程中出现的竞争问题。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。

Claims (9)

1.一种减小时钟信号负载的CMOS GOA电路，其特征在于，包括：多级GOA单元，其中奇数级GOA单元级联，偶数级GOA单元级联；
设N为正整数，除第一级、第二级、倒数第二级、及最后一级GOA单元外，第N级GOA单元包括：输入控制模块(1)、电性连接输入控制模块(1)的锁存模块(2)、电性连接锁存模块(2)的复位模块(3)、电性连接锁存模块(2)的信号处理模块(4)、及电性连接信号处理模块(4)的输出缓冲模块(5)；
所述输入控制模块(1)接入第N-2级GOA单元的级传信号(Q(N-2))、及第M条时钟信号(CK(M))，用于将第N-2级GOA单元的级传信号(Q(N-2))进行两次反相，得到级传信号(Q(N))，并将级传信号(Q(N))输入锁存模块(2)；
所述锁存模块(2)接入第N-2级GOA单元的反相扫描驱动信号(XGate(N-2))作为级传信号(Q(N))的输入控制信号，用于对级传信号(Q(N))进行锁存；同时，所述锁存模块(2)还接入第N+2级GOA单元的扫描驱动信号(Gate(N+2))或者第N+2级GOA单元的反相扫描驱动信号(XGate(N+2))作为级传信号(Q(N))的下拉控制信号；
所述复位模块(3)用于对级传信号(Q(N))进行清零处理；
所述信号处理模块(4)用于对第M+2条时钟信号(CK(M+2))与级传信号(Q(N))做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号(Gate(N))；
所述输出缓冲模块(5)用于输出扫描驱动信号(Gate(N))并增加扫描驱动信号(Gate(N))的驱动能力；
所述输入控制模块(1)包括：串联的第一P型薄膜晶体管(T1)、第二N型薄膜晶体管(T2)、与第三N型薄膜晶体管(T3)、以及串联的第四P型薄膜晶体管(T4)、第五N型薄膜晶体管(T5)、与第六N型薄膜晶体管(T6)；第一P型薄膜晶体管(T1)的栅极接入第N-2级GOA单元的级传信号(Q(N-2))，源极接入恒压高电位信号(VGH)，漏极电性连接于第二N型薄膜晶体管(T2)的源极；第二N型薄膜晶体管(T2)的栅极接入第M条时钟信号(CK(M))，漏极电性连接于第三N型薄膜晶体管(T3)的源极；第三N型薄膜晶体管(T3)的栅极接入第N-2级GOA单元的级传信号(Q(N-2))，漏极接入恒压低电位信号(VGL)；第四P型薄膜晶体管(T4)的栅极电性连接于第一P型薄膜晶体管(T1)的漏极及第二N型薄膜晶体管(T2)的源极，源极接入恒压高电位信号(VGH)，漏极电性连接于第五N型薄膜晶体管(T5)的源极；第五N型薄膜晶体管(T5)的栅极接入第M条时钟信号(CK(M))，漏极电性连接于第六N型薄膜晶体管(T6)的源极；第六N型薄膜晶体管(T6)的栅极电性连接于第一P型薄膜晶体管(T1)的漏极及第二N型薄膜晶体管(T2)的源极，漏极接入恒压低电位信号(VGL)；所述第四P型薄膜晶体管(T4)的漏极及第五N型薄膜晶体管(T5)的源极输出级传信号(Q(N))。
2.如权利要求1所述的减小时钟信号负载的CMOS GOA电路，其特征在于，当所述锁存模块(2)接入第N+2级GOA单元的扫描驱动信号(Gate(N+2))作为级传信号(Q(N))的下拉控制信号时，所述锁存模块(2)包括：第七P型薄膜晶体管(T7)、第八N型薄膜晶体管(T8)、第九P型薄膜晶体管(T9)、第十P型薄膜晶体管(T10)、第十一N型薄膜晶体管(T11)、及第十二N型薄膜晶体管(T12)；第七P型薄膜晶体管(T7)的栅极接入级传信号(Q(N))，源极接入恒压高电位信号(VGH)，漏极电性连接于第八N型薄膜晶体管(T8)的源极及节点(P(N))；第八N型薄膜晶体管(T8)的栅极接入级传信号(Q(N))，漏极接入恒压低电位信号(VGL)；第九P型薄膜晶体管(T9)的栅极电性连接于节点(P(N))，源极接入恒压高电位信号(VGH)，漏极电性连接于第十P型薄膜晶体管(T10)的源极；第十P型薄膜晶体管(T10)的栅极接入第N+2级GOA单元的扫描驱动信号(Gate(N+2))，漏极电性连接于第十一N型薄膜晶体管(T11)的源极及级传信号(Q(N))；第十一N型薄膜晶体管(T11)的栅极接入第N-2级GOA单元的反相扫描驱动信号(XGate(N-2))，漏极电性连接于第十二N型薄膜晶体管(T12)的源极；第十二N型薄膜晶体管(T12)的栅极电性连接于节点(P(N))，漏极接入恒压低电位信号(VGL)。
3.如权利要求1所述的减小时钟信号负载的CMOS GOA电路，其特征在于，当所述锁存模块(2)接入第N+2级GOA单元的反相扫描驱动信号(XGate(N+2))作为级传信号(Q(N))的下拉控制信号时，所述锁存模块(2)包括：第七P型薄膜晶体管(T7)、第八N型薄膜晶体管(T8)、第九P型薄膜晶体管(T9)、第十N型薄膜晶体管(T10)、第十一N型薄膜晶体管(T11)、及第十二N型薄膜晶体管(T12)；第七P型薄膜晶体管(T7)的栅极接入级传信号(Q(N))，源极接入恒压高电位信号(VGH)，漏极电性连接于第十N型薄膜晶体管(T10)的源极及节点(P(N))；第十N型薄膜晶体管(T10)的栅极接入第N+2级GOA单元的反相扫描驱动信号(XGate(N+2))，漏极电性连接于第八N型薄膜晶体管(T8)的源极；第八N型薄膜晶体管(T8)的栅极接入级传信号(Q(N))，漏极接入恒压低电位信号(VGL)；第九P型薄膜晶体管(T9)的栅极电性连接于节点(P(N))，源极接入恒压高电位信号(VGH)，漏极电性连接于第十一N型薄膜晶体管(T11)的源极及级传信号(Q(N))；第十一N型薄膜晶体管(T11)的栅极接入第N-2级GOA单元的反相扫描驱动信号(XGate(N-2))，漏极电性连接于第十二N型薄膜晶体管(T12)的源极；第十二N型薄膜晶体管(T12)的栅极电性连接于节点(P(N))，漏极接入恒压低电位信号(VGL)。
4.如权利要求1所述的减小时钟信号负载的CMOS GOA电路，其特征在于，所述复位模块(3)包括第十三P型薄膜晶体管(T13)，第十三P型薄膜晶体管(T13)的栅极接入复位信号(Reset)，源极接入恒压高电位信号(VGH)，漏极经节点(P(N))电性连接锁存模块(2)。
5.如权利要求1所述的减小时钟信号负载的CMOS GOA电路，其特征在于，所述信号处理模块(4)包括一与非门(NAND)，该与非门(NAND)的第一输入端接入级传信号(Q(N))，第二输入端接入第M+2条时钟信号(CK(M+2))，输出端电性连接输出缓冲模块(5)。
6.如权利要求5所述的减小时钟信号负载的CMOS GOA电路，其特征在于，所述输出缓冲模块(5)包括依次串联的三个反相器(F)，最靠近信号处理模块(4)的第一个反相器(F)的输入端电性连接与非门(NAND)的输出端，最远离信号处理模块(4)的第三个反相器(F)的输出端输出扫描驱动信号(Gate(N))，第二个反相器(F)的输出端输出第N级反相扫描驱动信号(XGate(N))。
7.如权利要求1所述的减小时钟信号负载的CMOS GOA电路，其特征在于，所述时钟信号包括四条时钟信号：第一条时钟信号(CK(1))、第二条时钟信号(CK(2))、第三条时钟信号(CK(3))、及第四条时钟信号(CK(4))；当第M条时钟信号(CK(M))为第三条时钟信号(CK(3))时，第M+2条时钟信号(CK(M+2))为第一条时钟信号(CK(1))；当第M条时钟信号(CK(M))为第四条时钟信号(CK(4))时，第M+2条时钟信号(CK(M+2))为第二条时钟信号(CK(2))；
级联的奇数级GOA单元接入第一条时钟信号(CK(1))与第三条时钟信号(CK(3))，级联的偶数级GOA单元接入第二条时钟信号(CK(2))与第四条时钟信号(CK(4))。
8.如权利要求5所述的减小时钟信号负载的CMOS GOA电路，其特征在于，所述与非门(NAND)包括相对设置的第十四P型薄膜晶体管(T14)与第十五P型薄膜晶体管(T15)、以及串联的第十六N型薄膜晶体管(T16)与第十七N型薄膜晶体管(T17)；第十四P型薄膜晶体管(T14)的栅极与第十六N型薄膜晶体管(T16)的栅极电性连接作为该与非门(NAND)的第一输入端，第十五P型薄膜晶体管(T15)的栅极与第十七N型薄膜晶体管(T17)的栅极电性连接作为该与非门(NAND)的第二输入端，第十四P型薄膜晶体管(T14)与第十五P型薄膜晶体管(T15)的源极均接入恒压高电位信号(VGH)，第十四P型薄膜晶体管(T14)与第十五P型薄膜晶体管(T15)的漏极均与第十六N型薄膜晶体管(T16)的源极电性连接作为该与非门(NAND)的输出端，第十六N型薄膜晶体管(T16)的漏极与第十七N型薄膜晶体管(T17)的源极电性连接，第十七N型薄膜晶体管(T17)的漏极接入恒压低电位信号(VGL)。
9.如权利要求6所述的减小时钟信号负载的CMOS GOA电路，其特征在于，每一反相器(F)包括串联的第十八P型薄膜晶体管(T18)与第十九N型薄膜晶体管(T19)；所述第十八P型薄膜晶体管(T18)与第十九N型薄膜晶体管(T19)的栅极相互电性连接构成该反相器(F)的输入端，所述第十八P型薄膜晶体管(T18)的源极接入恒压高电位信号(VGH)，所述第十九N型薄膜晶体管(T19)的漏极接入恒压低电位信号(VGL)，所述第十八P型薄膜晶体管(T18)的漏极与第十九N型膜晶体管(T19)的源极相互电性连接构成该反相器(F)的输出端；前一个反相器(F)的输出端电性连接后一个反相器(F)的输入端。
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