KR102007615B1 - 클럭신호의 로드를 감소하는 cmos goa회로 - Google Patents

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Abstract

클럭신호의 로드를 감소하는 CMOS GOA회로에 있어서, 입력제어모듈(1), 래치모듈(2), 리셋모듈(3), 신호처리모듈(4), 및 출력버퍼모듈(5)가 설치되어 있으며; 입력제어모듈(1)에서는, 클럭신호(CK(M))가 제2N형 박막트랜지스터(T2)와 제5N형 박막트랜지스터(T5)의 구동만 제어하게 되어, 클럭신호로 구동되는 박막 트랜지스터의 수량을 감소할 수 있으며, 클럭신호의 로드를 감소하며, 클럭신호의 RC지연과 전력소모를 낮출 수 있다; 래치모듈(2)은 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호 (XGate(N-2))를 단계전송신호(Q(N))의 입력제어신호로 사용하여, 단계전송신호 (Q(N))가 출력 시의 발생하는 경쟁 문제를 해결하고, 다음 2단계인 제N+2단계의 GOA유닛의 스캔구동신호 (Gate(N+2)) 또는 다음 2단계인 제N+2단계의 GOA유닛의 인버트 스캔구동신호(XGate(N+2))를 단계전송신호 (Q(N))의 풀다운 제어신호로 사용하여, 단계전송신호 (Q(N))가 풀다운 과정에서 발생한 경쟁 문제를 해결한다.

Description

클럭신호의 로드를 감소하는 CMOS GOA회로
본 발명은 디스플레이 기술분야에 관한 것이며, 특히 클럭신호의 로드를 감소하는 CMOS GOA회로에 관한 것이다.
GOA(Gate Driver on Array)기술 즉, 어레이 기판의 행구동 기술은 박막트랜지스터(Thin Film Transistor, TFT) 액정 디스플레이어 어레이 제작 프로세스를 이용하여 게이트 스캔구동 회로를 박막트랜지스터 어레이 기판에 제작한다. 한 행씩 스캔하는 구동방식으로써, 생산비용을 낮추고 또한 패널의 내로 베젤 설계를 구현할 수 있는 장점를 구비하며, 여러 종류의 디스플레이어에서 사용된다.
GOA회로는 두 개의 기본 기능을 갖고 있다. 첫 번째는 스캔구동신호를 출력하여 패널 내의 게이트 라인을 구동하고, 디스플레이 영역 내의 TFT를 활성화 시켜 픽셀을 충전하는 것과; 두 번째는, 스캔구동신호가 출력을 완수한 다음, 클럭신호를 통해 다음 스캔구동신호의 출력을 제어하되, 순차적으로 전달하여 진행하는 시프트 레지스터 기능을 갖는다.
저온 폴리신리콘(Low Temperature Poly-Silicon, LTPS) 반도체 박막 트랜지스터의 발전에 따라, LTPS TFT 액정 디스플레이어도 점차적으로 주목받고 있다. LTPS의 실리콘 결정 배열이 비정질 실리콘에 비해 질서적이므로, LTPS 반도체는 초고적인 캐리어 이동성을 구비한다. LTPS TFT를 이용한 액정 디스플레이어는 고해상도, 빠른 반응속도, 높은 휘도, 높은 개구율 등의 장점을 구비하므로, LTPS TFT 액정 디스플레이어에 상응된 패널 주변 IC회로 역시 디스플레이 기술분야의 관심의 초점이 되었다.
도 1은 종래의 CMOS GOA회로를 도시하였으며, 이는 캐스케이드 연결된 복수의 GOA유닛을 포함하며, N은 정정수로 설정하고, 제N단계 GOA유닛은 입력제어모듈(100), 리셋모듈(200), 래치모듈(300), 신호처리모듈(400), 및 출력버퍼모듈(500)를 포함한다.
여기서, 입력제어모듈(100)은 앞으로 1단계 GOA유닛의 단계전송신호(Q(N-1)), 제1 클럭신호(CK(1)), 제1 인버트 클럭신호(X(CK(1))), 정전압 고전위신호(VGH), 및 정전압 저전위신호(VGL)를 수신하여, 앞으로 1단계 GOA유닛의 단계전송신호(Q(N-1))의 전위와 반대로된 신호(P(N))를 래치모듈(300)에 입력시킨다. 상기 입력제어모듈(100)에서, 제1 클럭신호(CK(1))는 제4N형 박막트랜지스터(T4)를 제어하는 이외에, 제1 인버트 클럭신호(X(CK(1)))를 얻도록 또한 제10P형 박막트랜지스터(T10)와 제11N형 박막트랜지스터(T11)로 구성된 인버터에 대하여 제어한다.
래치모듈(300)은 인버터(F)를 포함하며, 신호(P(N))를 인버터 한 후 상기 제N단* GOA유닛의 단계전송신호(Q(N))을 얻게 되고, 단계전송신호(Q(N))를 래치모듈(300)에 래치시킨다. 상기 래치모듈(300)에서, 제1 클럭신호(CK(1))는 제6P형 박막트랜지스터(T6)를 제어해야 한다.
리셋모듈(200)는 상기 제제N단계GOA유닛의 단계전송신호(Q(N))에 대하여 zero처리를 진행하는데 사용된다.
신호처리모듈(400)는 래치 된 단계전송신호(Q(N)), 제2 클럭신호(CK(2)), 정전압 고전위신호(VGH), 및 정전압 저전위신호(VGL)를 수신하여, 제2 클럭신호(CK(2))와 단계전송신호(Q(N))의 낸드 논리연산을 수행하여 상기 제N단계 GOA유닛의 스캔구동신호(Gate(N))를 생성한다.
상기 출력버퍼모듈(500)는 스캔구동신호(Gate(N))의 구동 능력을 증진시키고, 신호전송과정 중의 RC 로드(RC Loading)를 감소시키도록 신호처리모듈(400)에 전기적으로 연결된다. 이러한 종래의 CMOS GOA회로의 작동 과정은 다음과 같다.
전 단계 전송신호(Q(N-1))의 고전위펄스가 도착할 경우, 제1 클럭신호(CK(1))는 고전위이고, 이때 제1P형 박막트랜지스터(T1), 제3N형 박막트랜지스터(T3) 및 제4N형 박막트랜지스터(T4)는 활성화되고, (Q(N))점은 고전위로 충전되며; 제1 클럭신호(CK(1))가 작용을 완수한 다음, 제1P형 박막트랜지스터(T1)과 제4N형 박막트랜지스터(T4)는 비활성화 되고, 제6P형 박막트랜지스터(T6)과 제9N형 박막트랜지스터(T9)는 활성화되며, 이때 단계전송신호(Q(N))는 래치되고; 제2 클럭신호(CK(2))의 고전위펄스가 도착할 경우, 스캔구동신호(Gate(N))는 고전위를 출력하고; 제2 클럭신호(CK(2))가 작용을 완수한 다음, 스캔구동신호(Gate(N))는 저전위를 유지한다.
상기 설명을 통해, 상기 종래 CMOS GOA회로는 아주 좋은 논리 기능을 갖고 있으나, GOA회로가 구동될 경우 클럭신호로 구동된 박막 트랜지스터의 개수가 상당히 많다는 문제가 불가피하게 존재함을 알 수 있다. 단계전송신호의 입력을 실행하려면, 클럭신호는 4개의 박막트랜지스터(T4, T6, T10 및 T11)을 제어해야 하며, 따라서 클럭신호는 많은 로드를 부담하게 되며, 이는 클럭신호의 RC지연과 전력소모를 증가시킨다.
본 발명의 목적은, 클럭신호가 구동하는 박막 트랜지스터의 수량을 감소할 수 있으므로, 클럭신호의 로드를 감소하여, 클럭신호의 RC지역과 전력소모를 낮추는 CMOS GOA회로를 제공하는데 있다.
상기 목적을 실현하기 위하여, 홀수 단계의 GOA유닛은 캐스케이드로 연결되고, 짝수 단계의 GOA유닛은 캐스케이드로 연결되는 다단계의 GOA유닛을 포함하며;
N을 정정수로 설정하고, 제1단계, 제2단계, 마지막 제2단계, 및 마지막 단계 GOA유닛을 제외한, 제N단계의 GOA유닛은 입력제어모듈, 입력제어모듈과 전기적으로 연결된 래치모듈, 래치모듈과 전기적으로 연결된 리셋모듈, 래치모듈과 전기적으로 연결된 신호처리모듈, 및 신호처리모듈과 전기적으로 연결된 출력버퍼모듈을 포함하며;
상기 입력제어모듈은 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호, 및 제M번째 클럭신호를 수신하여, 제N-2단계 GOA유닛의 단계전송신호를 2회 인버터 하는데 사용하여, 단계전송신호를 얻어 래치모듈에 입력시키며;
상기 래치모듈은 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔 구동신호를 수신하여 단계전송신호의 입력제어 신호로 단계전송신호를 래치 하는데 사용되며; 동시에, 상기 래치모듈은 뒤로 2단계인 제N+2단계 GOA유닛의 스캔구동신호 또는 뒤로 2단계인 제N+2단계 GOA유닛의 인버트 스캔구동신호를 수신하여 단계전송신호의 풀다운제어신호로 사용하며;
상기 리셋모듈은 단계전송신호에 대하여 리셋 프로세스를 진행하는데 사용되며;
상기 신호처리모듈은 상기 제N단계 GOA유닛의 스캔구동신호를 생성시키도록 제M+2번째 클럭신호와 단계전송신호에 대하여 낸드(NAND) 논리 처리를 진행하며;
상기 출력버퍼모듈은 스캔구동신호를 출력하여 스캔구동신호의 구동능력을 증가시키는 클럭신호의 로드를 감소하는 CMOS GOA회로를 제공한다.
상기 입력제어모듈은 직렬로 연결된 제1P형 박막트랜지스터, 제2N형 박막트랜지스터, 및 제3N형 박막트랜지스터, 그리고 직렬로 연결된 제4P형 박막트랜지스터, 제5N형 박막트랜지스터, 및 제6N형 박막트랜지스터를 포함하며; 제1P형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제2N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제2N형 박막트랜지스터의 게이트는 제M번째 클럭신호를 수신하고, 드레인은 제3N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제3N형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호를 수신하고, 드레인은 정전압 저전위신호를 수신하며; 제4P형 박막트랜지스터의 게이트는 제1P형 박막트랜지스터의 드레인과 제2N형 박막트랜지스터의 소스에 전기적으로 연결되고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제5N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제5N형 박막트랜지스터의 게이트는 제M번째 클럭신호를 수신하고, 드레인은 제6N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제6N형 박막트랜지스터의 게이트는 제1P형 박막트랜지스터의 드레인과 제2N형 박막트랜지스터의 소스에 전기적으로 연결되고, 드레인은 정전압 저전위신호를 수신하며; 상기 제4P형 박막트랜지스터의 드레인과 제5N형 박막트랜지스터의 소스는 단계전송신호를 출력한다.
상기 래치모듈은 뒤로 2단계인 제N+2단계의 GOA유닛의 스캔구동신호를 수신하여 단계전송신호의 풀다운제어신호로 사용할 경우, 상기 래치모듈은 제7P형 박막트랜지스터, 제8N형 박막트랜지스터, 제9P형 박막트랜지스터, 제10P형 박막트랜지스터, 제11N형 박막트랜지스터, 및 제12N형 박막트랜지스터를 포함하며; 제7P형 박막트랜지스터의 게이트는 단계전송신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제8N형 박막트랜지스터의 소스와 노드에 전기적으로 연결되고; 제8N형 박막트랜지스터의 게이트는 단계전송신호를 수신하고, 드레인은 정전압 저전위신호를 수신하며; 제9P형 박막트랜지스터의 게이트는 노드에 전기적으로 연결되고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제10P형 박막트랜지스터의 소스에 전기적으로 연결되며; 제10P형 박막트랜지스터의 게이트는 뒤로 2단계인 제N+2단계의 GOA유닛의 스캔구동신호를 수신하고, 드레인은 제11N형 박막트랜지스터의 소스 및 단계전송신호에 전기적으로 연결되며; 제11N형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호를 수신하고, 드레인은 제12N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제12N형 박막트랜지스터의 게이트는 노드에 전기적으로 연결되고,드레인은 정전압 저전위신호를 수신한다.
상기 래치모듈이 뒤로 2단계인 제N+2단계의 GOA유닛의 인버트 스캔구동신호를 수신하여 단계전송신호의 풀다운제어신호로 사용할 경우, 상기 래치모듈은 제7P형 박막트랜지스터, 제8N형 박막트랜지스터, 제9P형 박막트랜지스터, 제10N형 박막트랜지스터, 제11N형 박막트랜지스터, 및 제12N형 박막트랜지스터를 포함하며; 제7P형 박막트랜지스터의 게이트는 단계전송신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제10N형 박막트랜지스터의 소스 및 노드에 전기적으로 연결되며; 제10N형 박막트랜지스터의 게이트는 다음 2단계인 제N+2단계의 GOA유닛의 인버트 스캔구동신호를 수신하고, 드레인은 제8N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제8N형 박막트랜지스터의 게이트는 단계전송신호를 수신하고, 드레인은 정전압 저전위신호를 수신하며; 제9P형 박막트랜지스터의 게이트는 노드에 전기적으로 연결되고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제11N형 박막트랜지스터의 소스 및 단계전송신호에 전기적으로 연결되며; 제11N형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계 GOA유닛의 인버트 스캔구동신호를 수신하고, 드레인은 제12N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제12N형 박막트랜지스터의 게이트는 노드에 전기적으로 연결되고, 드레인은 정전압 저전위신호를 수신한다.
상기 리셋모듈은 게이트는 리셋신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 노드를 통해 래치모듈에 전기적으로 연결되는 제13P형 박막트랜지스터를 포함한다.
상기 신호처리모듈은 제1 입력단은 단계전송신호를 수신하고, 제2 입력단은 제M+2번째 클럭신호를 수신하고, 출력단은 출력버퍼모듈에 전기적으로 연결되는 낸드 게이트(NAND gate)를 포함한다.
상기 출력버퍼모듈은 순차적으로 직렬로 연결된 3개의 인버터를 포함하며, 신호처리모듈에 가장 근접한 첫 번째 인버터의 입력단은 낸드 게이트(NAND gate)의 출력단에 전기적으로 연결되고, 신호처리모듈에 가장 멀리 있는 세 번째 인버터의 출력단은 스캔구동신호를 출력하고, 두 번째 인버터의 출력단은 제N단계 인버트 스캔구동신호를 출력한다.
상기 클럭신호는 제1번째 클럭신호, 제2번째 클럭신호, 제3번째 클럭신호, 및 제4번째 클럭신호인 4개의 클럭신호를 포함하며; 제M번째 클럭신호가 제3번재 클럭신호로 된 경우, 제M+2번째 클럭신호는 제1번째 클럭신호로 되고; 제M번째 클럭신호가 제4번째 클럭신호로 될 경우, 제M+2번째 클럭신호는 제2번째 클럭신호로 되고;
캐스케이드로 연결된 홀수 단계의 GOA유닛은 제1번째 클럭신호와 제3번째 클럭신호를 수신하고, 캐스케이드로 연결된 짝수 단계의 GOA유닛들은 제2번째 클럭신호와 제4번째 클럭신호를 수신한다.
상기 낸드 게이트(NAND gate)는 상대로 설치된 제14P형 박막트랜지스터과 제15P형 박막트랜지스터, 및 직렬로 연결된 제16N형 박막트랜지스터과 제17N형 박막트랜지스터를 포함하며; 제14P형 박막트랜지스터의 게이트와 제16N형 박막트랜지스터의 게이트는 전기적으로 연결되어 상기 낸드 게이트(NAND gate)의 제1 입력단으로 사용되고, 제15P형 박막트랜지스터의 게이트와 제17N형 박막트랜지스터의 게이트는 적기적으로 연결되어 상기 낸드 게이트(NAND gate)의 제2 입력단으로 사용되고, 제14P형 박막트랜지스터와 제15P형 박막트랜지스터의 소스는 모두 정전압 고전위신호를 수신하고, 제14P형 박막트랜지스터와 제15P형 박막트랜지스터의 드레인은 모두 제16N형 박막트랜지스터의 소스에 연결되어 상기 낸드 게이트(NAND gate)의 출력단으로 사용되고, 제16N형 박막트랜지스터의 드레인과 제17N형 박막트랜지스터의 소스는 적기적으로 연결되고, 제17N형 박막트랜지스터의 드레인은 정전압 저전위신호를 수신한다.
각 인버터는 직렬로 연결된 제18P형 박막트랜지스터와 제19N형 박막트랜지스터를 포함하고; 상기 제18P형 박막트랜지스터와 제19N형 박막트랜지스터의 게이트는 서로 전기적으로 연결되어 상기 인버터의 입력단을 구성하고, 상기 제18P형 박막트랜지스터의 소스는 정전압 고전위신호를 수신하고, 상기 제19N형 박막트랜지스터의 드레인은 정전압 저전위신호를 수신하고, 상기 제18P형 박막트랜지스터의 드레인과 제19N형 박막트랜지스터의 소스는 서로 전기적으로 연결되어 상기 인버터의 출력단을 구성하고; 앞으로 위치한 인버터 출력단은 뒤에 위치한 인버터의 입력단에 전기적으로 연결된다.
또한, 본 발명은 홀수 단계의 GOA유닛은 캐스케이드로 연결되고, 짝수 단계의 GOA유닛은 캐스케이드로 연결되는 다단계의 GOA유닛을 포함하며;
N을 정정수로 설정하고, 제1단계, 제2단계, 마지막 제2단계, 및 마지막 단계 GOA유닛을 제외한, 제N단계의 GOA유닛은 입력제어모듈, 입력제어모듈과 전기적으로 연결된 래치모듈, 래치모듈과 전기적으로 연결된 리셋모듈, 래치모듈과 전기적으로 연결된 신호처리모듈, 및 신호처리모듈과 전기적으로 연결된 출력버퍼모듈을 포함하며;
상기 입력제어모듈은 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호, 및 제M번째 클럭신호를 수신하여, 제N-2단계 GOA유닛의 단계전송신호를 2회 인버터 하는데 사용하여, 단계전송신호를 얻어 래치모듈에 입력시키며;
상기 래치모듈은 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔 구동신호를 수신하여 단계전송신호의 입력제어 신호로 단계전송신호를 래치 하는데 사용되며; 동시에, 상기 래치모듈은 뒤로 2단계인 제N+2단계 GOA유닛의 스캔구동신호 또는 뒤로 2단계인 제N+2단계GOA유닛의 인버트 스캔구동신호를 수신하여 단계전송신호의 풀다운제어신호로 사용하며;
상기 리셋모듈은 단계전송신호에 대하여 리샛 프로세스를 진행하는데 사용되며;
상기 신호처리모듈은 상기 제N단계 GOA유닛의 스캔구동신호를 생성시키도록 제M+2번째 클럭신호와 단계전송신호에 대하여 낸드(NAND) 논리 처리를 진행하며;
상기 출력버퍼모듈은 스캔구동신호를 출력하여 스캔구동신호의 구동능력을 증가시키고;
여기서, 상기 입력제어모듈은 직렬로 연결된 제1P형 박막트랜지스터, 제2N형 박막트랜지스터, 및 제3N형 박막트랜지스터, 그리고 직렬로 연결된 제4P형 박막트랜지스터, 제5N형 박막트랜지스터, 및 제6N형 박막트랜지스터를 포함하며; 제1P형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제2N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제2N형 박막트랜지스터의 게이트는 제M번째 클럭신호를 수신하고, 드레인은 제3N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제3N형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호를 수신하고, 드레인은 정전압 저전위신호를 수신하며; 제4P형 박막트랜지스터의 게이트는 제1P형 박막트랜지스터의 드레인과 제2N형 박막트랜지스터의 소스에 전기적으로 연결되고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제5N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제5N형 박막트랜지스터의 게이트는 제M번째 클럭신호를 수신하고, 드레인은 제6N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제6N형 박막트랜지스터의 게이트는 제1P형 박막트랜지스터의 드레인과 제2N형 박막트랜지스터의 소스에 전기적으로 연결되고, 드레인은 정전압 저전위신호를 수신하며; 상기 제4P형 박막트랜지스터의 드레인과 제5N형 박막트랜지스터의 소스는 단계전송신호를 출력하며;
여기서, 상기 리셋모듈은 게이트는 리셋신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 노드를 통해 래치모듈에 전기적으로 연결되는 제13P형 박막트랜지스터를 포함하는 클럭신호의 로드를 감소하는 CMOS GOA회로를 제공한다.
본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로는, 입력제어모듈, 래치모듈, 리셋모듈, 신호처리모듈, 및 출력버퍼모듈이 설치되어 있으며; 입력제어모듈에서는, 클럭신호가 제2N형 박막트랜지스터와 제5N형 박막트랜지스터의 구동만 제어하게 되며, 종래의 CMOS GOA회로에 비해, 클럭신호로 구동되는 박막 트랜지스터의 수량을 감소할 수 있으며, 클럭신호의 로드를 감소하며, 클럭신호의 RC지연과 전력소모를 낮출 수 있다. 래치모듈은 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호를 단계전송신호의 입력제어 신호로 사용하여, 단계전송신호가 출력 시의 발생하는 경쟁 문제를 해결하고, 다음 2단계인 제N+2단계의 GOA유닛의 스캔구동신호 또는 다음 2단계인 제N+2단계의 GOA유닛의 인버트 스캔구동신호를 단계전송신호의 풀다운 제어신호로 사용하여, 단계전송신호가 풀다운 과정에서 발생한 경쟁 문제를 해결한다.
본 발명의 기술특징 및 기술내용을 더욱 구체적으로 이해하기 위해 본 발명에 관한 이하 상세한 설명과 첨부된 도면을 참조하기를 바란다. 그러나 이는 본 발명을 한정하기 위한 것은 아니다.
첨부한 도면에서,
도 1은 종래의 CMOS GOA회로의 회로도이다.
도 2는 본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로의 제1 실시예의 회로도이다.
도 3은 본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로의 제2 실시예의 회로도이다
도 4는 본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로 중의 낸드 게이트(NAND gate)의 상세한 회로 구조도이다.
도 5는 본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로 중의 인버터의 상세한 회로 구조도이다.
도 6은 본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로의 순서도이다.
도 7은 본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로의 제1 실시예 중의 구동 구조의 개략도이다.
도 8은 본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로의 제2 실시예 중의 구동구조의 개략도이다.
이하, 본 발명에서 사용된 기술수단 및 그 효과에 대하여 진일보로 설명하기 위하여, 본발명의 바람직한 실시예 및 그의 첨부 도면을 결합하여 상세히 설명한다.
본 발명은 클럭신호의 로드를 감소하는 CMOS GOA회로를 제공한다.
도 2를 참조하면, 이는 본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로의 제1 실시예는 홀수 단계의 GOA유닛은 캐스케이드로 연결되고, 짝수 단계의 GOA유닛은 캐스케이드로 연결되는 다단계의 GOA유닛을 포함한다. N을 정정수로 설정하고, 제1단계, 제2단계, 마지막 제2단계, 및 마지막 단계 GOA유닛을 제외한, 제N단계 GOA유닛은 입력제어모듈(1), 입력제어모듈(1)과 전기적으로 연결된 래치모듈(2), 래치모듈(2)과 전기적으로 연결된 리셋모듈(3), 래치모듈(2)과 전기적으로 연결된 신호처리모듈(4), 및 신호처리모듈(4)과 전기적으로 연결된 출력버퍼모듈(5)을 포함한다.
상기 입력제어모듈(1)은 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호(Q(N-2)), 및 제M번째 클럭신호(CK(M))를 수신하여, 제N-2단계 GOA유닛의 단계전송신호 (Q(N-2))를 2회 인버터 하는데 사용하여, 단계전송신호 (Q(N))를 얻어 래치모듈(2)에 입력시킨다.
구체적으로, 상기 입력제어모듈(1)은 직렬로 연결된 제1P형 박막트랜지스터(T1), 제2N형 박막트랜지스터(T2), 및 제3N형 박막트랜지스터(T3), 그리고 직렬로 연결된 제4P형 박막트랜지스터(T4), 제5N형 박막트랜지스터(T5), 및 제6N형 박막트랜지스터(T6)를 포함한다. 제1P형 박막트랜지스터(T1)의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호(Q(N-2))를 수신하고, 소스는 정전압 고전위신호(VGH)를 수신하고, 드레인은 제2N형 박막트랜지스터(T2)의 소스에 전기적으로 연결되며; 제2N형 박막트랜지스터(T2)의 게이트는 제M번째 클럭신호(CK(M))를 수신하고, 드레인은 제3N형 박막트랜지스터(T3)의 소스에 전기적으로 연결되며; 제3N형 박막트랜지스터(T3)의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호(Q(N-2))를 수신하고, 드레인은 정전압저전위신(VGL)호를 수신하며; 제4P형 박막트랜지스터(T4)의 게이트는 제1P형 박막트랜지스터(T1)의 드레인과 제2N형 박막트랜지스터(T2)의 소스에 전기적으로 연결되고, 소스는 정전압 고전위신호(VGH)를 수신하고, 드레인은 제5N형 박막트랜지스터(T5)의 소스에 전기적으로 연결되며; 제5N형 박막트랜지스터(T5)의 게이트는 제M번째 클럭신호(CK(M))를 수신하고, 드레인은 제6N형 박막트랜지스터(T6)의 소스에 전기적으로 연결되며; 제6N형 박막트랜지스터(T6)의 게이트는 제1P형 박막트랜지스터(T1)의 드레인과 제2N형 박막트랜지스터(T2)의 소스에 전기적으로 연결되고, 드레인은 정전압 저전위신호(VGL)를 수신하며; 상기 제4P형 박막트랜지스터(T4)의 드레인과 제5N형 박막트랜지스터(T5)의 소스는 단계전송신호(Q(N))를 출력한다.
진일보로, 제M번째 클럭신호(CK(M))가 모두 고전위인 경우, 제2N형 박막트랜지스터(T2)와 제5N형 박막트랜지스터(T5)가 활성화되도록 제어되고, 제N-2단계의 GOA유닛의 단계전송신호(Q(N-2))가 고전위이면, 제3N형 박막트랜지스터(T3)가 활성화되고, 정전압 저전위신호(VGL)는 도통된 제2N형 박막트랜지스터(T2)와 제3N형 박막트랜지스터(T3)를 통해 제N-2단계 GOA유닛의 단계전송신호(Q(N-2))에 대하여 1차 인버터를 진해하고, 그 다음 제4P형 박막트랜지스터(T4)는 정전압 저전위신호(VGL)의 제어에 의해 활성화되고, 정전압 고전위신호(VGH)는 도통된 제4P형 박막트랜지스터(T4)를 통해 제N-2단계 GOA유닛의 단계전송신호(Q(N-2))에 대하여 2차 인버터를 진해하여, 고전위의 단계전송신호(Q(N))를 출력한다. 그러나 제N-2단계 GOA유닛의 단계전송신호(Q(N-2))가 저전위이면, 제1P형 박막트랜지스터(T1)가 활성화되고, 정전압 고전위신호(VGH)는 도통된 제1P형 박막트랜지스터(T1)를 통해 제N-2단계 GOA유닛의 단계전송신호(Q(N-2))에 대하여 1차 인버터를 진행하고, 그 다음 제6N형 박막트랜지스터(T6)는 정전압 고전위신호(VGH)의 제어에 의해 활성화되고, 정전압 저전위신호(VGL)는 도통된 제5N형 박막트랜지스터(T5)와 제6N형 박막트랜지스터(T6)를 통해 제N-2단계 GOA유닛의 단계전송신호(Q(N-2))에 대하여 2차 인버터를 진행하여, 저전위의 단계전송신호(Q(N))를 출력한다.
도 2에서 도시된 제1 실시예에서, 상기 래치모듈(2)는 단계전송신호(Q(N))를 래치(latch)하는데 사용되며, 이는 앞으로 2단계인 제N-2단계 GOA유닛의 인버트 스캔구동신호(XGate(N-2))를 수신하여 단계전송신호(Q(N))의 입력제어 신호로 사용하여 단계전송신호(Q(N))가 입력 시 발생되는 경쟁문제를 해결하고, 다음 2단계인 제N+2단계 GOA유닛의 스캔구동신호(Gate(N+2))를 단계전송신호(Q(N))의 풀다운제어신호로 사용하여 단계전송신호(Q(N))가 풀다운 과정에서 발행되는 경쟁문제를 해결한다.
상기 래치모듈(2)의 상세한 구성은 제7P형 박막트랜지스터(T7), 제8N형 박막트랜지스터(T8), 제9P형 박막트랜지스터(T9), 제10P형 박막트랜지스터(T10), 제11N형 박막트랜지스터(T11), 및 제12N형 박막트랜지스터(T12)를 포함하며; 제7P형 박막트랜지스터(T7)의 게이트는 단계전송신호(Q(N))를 수신하고, 소스는 정전압 고전위신호(VGH)를 수신하고, 드레인은 제8N형 박막트랜지스터(T8)의 소스와 노드에 전기적으로 연결되며; 제8N형 박막트랜지스터(T8)의 게이트는 단계전송신호(Q(N))를 수신하고, 드레인은 정전압 저전위신호(VGL)를 수신하며; 제9P형 박막트랜지스터(T9)의 게이트는 노드에 전기적으로 연결되고, 소스는 정전압 고전위신호(VGH)를 수신하고, 드레인은 제10P형 박막트랜지스터(T10)의 소스에 전기적으로 연결되며; 제10P형 박막트랜지스터(T10)의 게이트는 뒤로 2단계인 제N+2단계의 GOA유닛의 스캔구동신호(Gate(N+2))를 수신하고, 드레인은 제11N형 박막트랜지스터(T11)의 소스 및 단계전송신호(Q(N))에 전기적으로 연결되며; 제11N형 박막트랜지스터(T11)의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호(XGate(N-2))를 수신하고, 드레인은 제12N형 박막트랜지스터(T12)의 소스에 전기적으로 연결되며; 제12N형 박막트랜지스터(T12)의 게이트는 노드에 전기적으로 연결되고, 드레인은 정전압 저전위신호(VGL)을 수신한다.
상기 리셋모듈(3)은 게이트는 리셋신호(Reset)를 수신하고, 소스는 정전압 고전위신호(VGH)를 수신하고, 드레인은 노드P(N)를 통해 래치모듈(2)에 전기적으로 연결하고, 단계전송신호(Q(N))에 대하여 리샛 처리를 진행하는 제13P형 박막트랜지스터(T13)을 포함한다.
상기 신호처리모듈(4)는, 제1 입력단은 단계전송신호(Q(N))를 수신하고, 제2 입력단은 제M+2번째 클럭신호(CK(M+2))를 수신하고, 출력단은 출력버퍼모듈(5)에 전기적으로 연결되고, 상기 제N단계 GOA유닛의 스캔구동신호(Gate(N))가 생성되도록 제M+2번째 클럭신호(CK(M+2))와 단계전송신호(Q(N))에 대하여 낸드(NAND)논리연산 하는 낸드 게이트(NAND gate)를 포함한다.
구체적으로, 상기 낸드 게이트(NAND)는 상대로 설치된 제14P형 박막트랜지스터(T14)과 제15P형 박막트랜지스터(T15), 및 직렬로 연결된 제16N형 박막트랜지스터(T16)과 제17N형 박막트랜지스터(T17)를 포함하며; 제14P형 박막트랜지스터(T14)의 게이트와 제16N형 박막트랜지스터(T16)의 게이트는 전기적으로 연결되어 상기 낸드 게이트(NAND) 의 제1 입력단으로 사용되고, 제15P형 박막트랜지스터(T15)의 게이트와 제17N형 박막트랜지스터(T17)의 게이트는 적기적으로 연결되어 상기 낸드 게이트(NAND)의 제2 입력단으로 사용되고, 제14P형 박막트랜지스터(T14)와 제15P형 박막트랜지스터(T15)의 소스는 모두 정전압 고전위신호(VGH)를 수신하고, 제14P형 박막트랜지스터(T14)와 제15P형 박막트랜지스터(T15)의 드레인은 모두 제16N형 박막트랜지스터(T16)의 소스에 연결되어 상기 낸드 게이트(NAND)의 출력단으로 사용되고, 제16N형 박막트랜지스터(T16)의 드레인과 제17N형 박막트랜지스터(T17)의 소스는 적기적으로 연결되고, 제17N형 박막트랜지스터(T17)의 드레인은 정전압 저전위신호(VGL)를 수신한다.
진일보로, 상기 낸드 게이트(NAND)의 제1 입력단과 제2 입력단 모두 고전위를 입력할 경우, 즉, 단계전송신호(Q(N))와 제M+2번째 클럭신호(CK(M+2))가 모두 고전위인 경우에만, 제16N형 박막트랜지스터(T16)와 제17N형 박막트랜지스터(T17)가 동시에 활성화되고, 출력단은 정전압 저전위신호(VGL)의 저전위를 출력한다; 적어도 제1 입력단와 제2 입력단 중의 하나가 저전위를 입력할 경우, 즉, 적어도 단계전송신호(Q(N))와 제M+2번째 클럭신호(CK(M+2)) 중의 하나가 저전위인 경우, 적어도 제14P형 박막트랜지스터(T14)와 제15P형 박막트랜지스터(T15) 중의 하나가 활성화되고, 출력단은 정전압 고전위신호(VGH)의 고전위를 출력한다.
상기 출력버퍼모듈(5)는, 스캔구동신호(Gate(N))를 출력하여 스캔구동신호(Gate(N))의 구동능력을 증가시키도록 순차적으로 직렬로 연결 홀수 개의 인버터(F)를 포함한다.
바람직하게는, 상기 출력버퍼모듈(5)는 순차적으로 직렬로 연결된 3개의 인버터(F)를 포함하며, 신호처리모듈(4)에 가장 근접한 첫 번째 인버터(F)의 입력단은 낸드 게이트(NAND)의 출력단에 전기적으로 연결되고, 신호처리모듈(4)에 가장 멀리 있는 세 번째 인버터(F)의 출력단은 스캔구동신호(Gate(N))를 출력하고, 중간에 위치한 두 번째 인버터(F)의 출력단은 제N단계 인버트 스캔구동신호(XGate(N))를 출력한다.
구체적으로, 도 5에서 도시된 바와 같이, 각 인버터(F)는 직렬로 연결된 제18P형 박막트랜지스터(T18)와 제19N형 박막트랜지스터(T19)를 포함하고; 상기 제18P형 박막트랜지스터(T18)와 제19N형 박막트랜지스터(T19)의 게이트는 서로 전기적으로 연결되어 상기 인버터(F)의 입력단을 구성하고, 상기 제18P형 박막트랜지스터(T8)의 소스는 정전압 고전위신호(VGH)를 수신하고, 상기 제19N형 박막트랜지스터(T19)의 드레인은 정전압 저전위신호(VGL)를 수신하고, 상기 제18P형 박막트랜지스터(T18)의 드레인과 제19N형 박막트랜지스터(T19)의 소스는 서로 전기적으로 연결되어 상기 인버터(F)의 출력단을 구성하고; 앞으로 위치한 인버터(F)의 출력단은 뒤에 위치한 인버터(F)의 입력단에 전기적으로 연결된다.
진일보로, 인버터(F)의 입력단에 고전위 입력될 경우, 제19N형 박막트랜지스터(T19)가 활성화되고, 출력단은 정전압 저전위신호(VGL)의 저전위를 출력하며; 인버터(F)의 입력단에 저전위가 입력될 경우, 제18P형 박막트랜지스터(T18)가 활성화되고, 출력은 정전압 고전위신호(VGH)의 고전위를 출력한다.
바람직하게는, 각 박막트랜지스터는 모두 저온 폴리 실리콘 박막트랜지스터이다.
도 2, 및 도 7을 결합하면, 본 발명의 제1 실시예에서, 상기 클럭신호는 제1번째 클럭신호(CK(1)), 제2번째 클럭신호(CK(2)), 제3번째 클럭신호(CK(3)), 및 제4번째 클럭신호(CK(4))인 4개 클럭신호를 포함하며; 제M번째 클럭신호(CK(M))가 제3번째 클럭신호(CK(3))로 될 경우, 제M+2번째 클럭신호(CK(M+2))는 제1번째 클럭신호(CK(1))로 되고; 제M번째 클럭신호(CK(M))가 제4번째 클럭신호(CK(4))로 될 경우, 제M+2번째 클럭신호(CK(M+2))는 제2번째 클럭신호(CK(2))가 된다. 캐스케이드로 연결된 홀수 단계의 GOA유닛은 제1번째 클럭신호(CK(1))와 제3번째 클럭신호(CK(3))를 수신하고, 캐스케이드로 연결된 짝수 단계의 GOA유닛은 제2번째 클럭신호(CK(2))와 제4번째 클럭신호(CK(4))를 수신한다. 여기서, 제1단계, 제2단계, 마지막 제2단계, 마지막 단계의 GOA유닛은 도 1에서 도시된 종래의 GOA유닛을 적용할 수 있으며, 제1단계, 제2단계의 GOA유닛에서는 회로의 스타트 신호 (STV)를 수신하여, CMOS GOA회로를 구동하여 작동을 시작하며, 상기 제1단계, 제2단계, 마지막 제2단계, 마지막 단계의 GOA유닛 이외의, 남은 각 GOA유닛은 모두 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호(Q(N-2)), 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호(XGate(N-2)), 및 다음 2단계인 제N+2단계의 GOA유닛의 스캔구동신호(Gate(N+2))를 수신한다.
도 2, 와 도 6을 결합하면, 본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로의 제1 실시예의 상세한 작동과정은 다음과 같다.
앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호(Q(N-2))의 고전위펄스와인버트 스캔구동신호(XGate(N-2))의 저전위 펄스가 도착할 경우, 제M번째 클럭신호(CK(M))는 고전위되고, 이때 제2N형 박막트랜지스터(T2), 제3N형 박막트랜지스터(T3) 및 제4P형 박막트랜지스터(T4)는 활성화되고, 단계전송신호(Q(N))는 고전위로 충전되며, 동시에, 제11N형 박막트랜지스터(T11)는 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호(XGate(N-2))의 제어에 의해 비활성화 되어, 제12N형 박막트랜지스터(T12)의 드레인에 수신된 정전압 저전위신호(VGL)가 단계전송신호(Q(N))로 전송하는 것을 방지하며, 따라서 단계전송신호(Q(N))를 수신하는 어떠한 경쟁 경로도 존재하지 않는다. 이러한 과정에서, 제M번째 클럭신호(CK(M))는 T2와 T5 두 개의 트랜지스터만 제어할 필요가 있으며, 종래의 CMOS GOA회로에 비해, 클럭신호로 구동된 박막 트랜지스터의 수량이 반으로 줄어들었으며, 클럭신호의 로드를 감소하였고, 클럭신호의 RC 지연과 전력소모를 낮추게 되었다.
다음 시각에는, 제M번째 클럭신호(CK(M))는 저전위로 변화되어, 단계전송신호(Q(N))는 고전위로 래치모듈(2)에 래치된다.
제M+2번째 클럭신호(CK(M+2))의 고전이 펄스가 도착할 경우, 신호처리모듈(4)의 낸드 게이트(NAND)은 저전위를 출력하며, 출력버퍼모듈(5)를 통과하여 인버트 스캔구동신호(XGate(N))는 저전위를 출력하고, 스캔구동신호Gate(N)는 고전위를 출력한다.
제M+2번째 클럭신호(CK(M+2))의 고전위 펄스가 작용을 완료하여 저전위로 변화된 다음, 신호처리모듈(4)의 낸드 게이트(NAND)는 고전위를 출력하고, 출력버퍼모듈(5)를 통과하여, 인버트 스캔구동신호(XGate(N))는 고전위를 유지하고, 스캔구동신호(Gate(N))는 저전위를 유지한다.
다음, 제M번째 클럭신호(CK(M))가 다시 고전위로 변환될 경우, 앞으로 2단계인제N-2단계의 단계전송신호(Q(N-2))는 저전위이고, 다음 2단계인 제N+2단계의 스캔구동신호(Gate(N+2))는 고전위이며, 이때 제5N형 박막트랜지스터(T5)와 제6N형 박막트랜지스터(T6)은 활성화되고, 단계전송신호(Q(N))는 저전위로 풀다운 되며, 동시에, 다음 2단계인 제N+2단계의 스캔구동신호(Gate(N+2))에 제어에 의해 제10P형 박막트랜지스터(T10)은 비활성화 되어, 제9P형 박막트랜지스터(T9)의 소스에 수신된 정전압 고전위신호(VGH)가 단계전송신호(Q(N))로 전송되는 것을 방지하며, 따라서 단계전송신호(Q(N))의 풀다운에 있어서 어떠한 경쟁 경로도 존재하지 않게 된다.
제M번째 클럭신호(CK(M))의 고전위가 작용을 완료한 후, 단계전송신호(Q(N))는 저전위를 유지한다.
도 3을 참조하면, 본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로의 제2 실시예와 제1 실시예는 래치모듈(2)의 상세한 회로구조면에서만 차이가 존재하고, 기타 모듈은 변화가 없다. 도 3에서 도시된 바와 같이, 제2 실시예에서, 상기 래치모듈(2)는 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호(XGate(N-2))를 수신하여 단계전송신호(Q(N))의 입력신호로 사용하여 단계전송신호(Q(N))가 입력될 때 발생하는 경쟁 문제를 해결하며, 다음 2단계인 제N+2단계의 GOA유닛의 인버트 스캔구동신호(XGate(N+2))을 수신하여 단계전송신호(Q(N))의 풀다운 제어신호로 사용하여 단계전송신호(Q(N))가 풀다운 과정에서 발생되는 경쟁문제를 해결한다.
상기 래치모듈(2)의 상세한 구조는 제7P형 박막트랜지스터(T7), 제8N형 박막트랜지스터(T8), 제9P형 박막트랜지스터(T9), 제10N형 박막트랜지스터(T10), 제11N형 박막트랜지스터(T11), 및 제12N형 박막트랜지스터(T12)를 포함하며; 제7P형 박막트랜지스터(T7)의 게이트는 단계전송신호(Q(N))를 수신하고, 소스는 정전압 고전위신호(VGH)를 수신하고, 드레인은 제10N형 박막트랜지스터(T10)의 소스 및 노드P(N)에 전기적으로 연결되며; 제10N형 박막트랜지스터(T10)의 게이트는 다음 2단계인 제N+2단계의 GOA유닛의 인버트 스캔구동신호(XGate(N+2))를 수신하고, 드레인은 제8N형 박막트랜지스터(T8)의 소스에 전기적으로 연결되며; 제8N형 박막트랜지스터(T8)의 게이트는 단계전송신호(Q(N))를 수신하고, 드레인은 정전압 저전위신호(VGL)를 수신하며; 제9P형 박막트랜지스터(T9)의 게이트는 노드P(N)에 전기적으로 연결되고, 소스는 정전압 고전위신호(VGH)를 수신하고, 드레인은 제11N형 박막트랜지스터(T11)의 소스 및 단계전송신호(Q(N))에 전기적으로 연결되며; 제11N형 박막트랜지스터(T11)의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호(XGate(N-2))를 수신하고, 드레인은 제12N형 박막트랜지스터(T12)의 소스에 전기적으로 연결되며; 제12N형 박막트랜지스터(T12)의 게이트는 노드P(N)에 전기적으로 연결되며, 드레인은 정전압 저전위신호(VGL)를 수신한다.
도 3과 도 6을 결합하면, 본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로의 제2 실시예의 구체적 작동과정은 다음과 같다:
앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호(Q(N-2))의 고전위 펄스와 인버트 스캔구동신호(XGate(N-2))의 저전위 펄스가 도착할 경우, 제M번째 클럭신호(CK(M))는 고전위이고, 이때 제2N형 박막트랜지스터(T2), 제3N형 박막트랜지스터(T3) 및 제4P형 박막트랜지스터(T4)는 활성화되고, 단계전송신호(Q(N))는 고전위로 충전되며, 동시에, 제11N형 박막트랜지스터(T11)는 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호(XGate(N-2))의 제어에 의해 비활성화 되어, 제12N형 박막트랜지스터(T12)의 드레인에 수신된 정전압 저전위신호(VGL)가 단계전송신호(Q(N))로 전송되는 것을 방지하며, 따라서 단계전송신호(Q(N))의 입력은 기타 경쟁경로가 존재하지 않는다. 이러한 과정에서, 제M번째 클럭신호(CK(M))는 T2와 T5 두 개의 트랜지스터만 제어하면, 종래의 CMOS GOA회로에 비해, 클럭신호로 구동된 박막 트랜지스터의 수량의 반으로 감소되고, 클럭신호의 로드를 감소시켰으며, 클럭신호의 RC지연과 전력소모를 낮추게 되었다.
다음 시각에, 제M번째 클럭신호(CK(M))는 저전위로 변환되고, 단계전송신호(Q(N))는 고전위로 래치모듈(2)에 래치된다.
제M+2번째 클럭신호(CK(M+2))의 고전위 펄스가 도착할 경우, 신호처리모듈(4)의낸드 게이트(NAND)은 저전위를 출력하고, 출력버퍼모듈(5)를 통과하여, 인버트 스캔구동신호(XGate(N))가 저전위를 출력하고, 스캔구동신호(Gate(N))가 고전위를 출력한다.
제M+2번째 클럭신호(CK(M+2))의 고전위 펄스가 작용을 완료하여 저전위로 변환한 다음, 신호처리모듈(4)의 낸드 게이트(NAND)는 고전위을 출력하고, 출력버퍼모듈(5)를 통과하여, 인버트 스캔구동신호(XGate(N))는 고전위를 유지하고, 스캔구동신호(Gate(N))는 저전위를 유지한다.
다음, 제M번째 클럭신호(CK(M))가 다시 고전위로 변환될 경우, 앞으로 2단계인제N-2단계의 단계전송신호(Q(N-2))는 저전위이고, 다음 2단계인 제N+2단계의 인버트 스캔구동신호(XGate(N+2))는 저전위이며, 이때 제5N형 박막트랜지스터(T5)와 제6N형 박막트랜지스터(T6)은 활성화되고, 단계전송신호(Q(N))는 저전위로 풀다운 되며, 동시에, 다음 2단계인 제N+2단계의 인버트 스캔구동신호(XGate(N+2))의 제어에 의해 제10N형 박막트랜지스터(T10)은 비활성화 되고, 제7P형 박막트랜지스터(T7)은 단계전송신호(Q(N))의 제어에 의해 활성화 되며, 정전압 고전위신호(VGH)는 도통된 제7P형 박막트랜지스터(T7)를 통해 노드P(N)를 고전위로 되게 하며, 노드P(N)에 제어 받는 제9P형 박막트랜지스터(T9)는 비활성화 되어, 상기 제9P형 박막트랜지스터(T9)의 소스에서 수신된 정전압 고전위신호(VGH)가 단계전송신호(Q(N))로 전송하는 것을 방지하며, 따라서 단계전송신호(Q(N))의 풀다운은 기타 경쟁 경로가 존재하지 않게 된다.
제M번째 클럭신호(CK(M))의 고전위가 작용을 완료한 후, 단계전송신호(Q(N))는 저전위를 유지한다.
도 3, 및 도 8을 결합하면, 본 발명의 제2 실시예에서, 상기 클럭신호는 제1번째 클럭신호(CK(1)), 제2번째 클럭신호(CK(2)), 제3번째 클럭신호(CK(3)), 및 제4번째 클럭신호(CK(4))인 4 개의 클럭신호를 포함한다. 제M번째 클럭신호(CK(M))가 제3번째 클럭신호(CK(3))로 된 경우, 제M+2번째 클럭신호(CK(M+2))는 제1번째 클럭신호(CK(1))가 된다. 제M번째 클럭신호(CK(M))가 제4번째 클럭신호(CK(4))로 된 경우, 제M+2번째 클럭신호(CK(M+2))는 제2번째 클럭신호(CK(2))가 된다. 캐스케이드로 연결된 홀수 단계의 GOA유닛은 제1번째 클럭신호(CK(1))와 제3번째 클럭신호(CK(3))를 수신하고, 캐스케이드로 연결된 짝수 단계의 GOA유닛은 제2번째 클럭신호(CK(2))와 제4번째 클럭신호(CK(4))를 수신한다. 여기서, 제1단계, 제2단계, 마지막 제2단계, 마지막 단계 GOA유닛은 도 1에서 도시된 종래의 GOA유닛 회로를 적용할 수 있으며, 제1단계, 제2단계의 GOA유닛에는 회로의 스타트 신호 (STV)를 수신하여 CMOS GOA회로를 구동시켜 작동을 시작한다. 상기 제1단계, 제2단계, 마지막 제2단계, 마지막 단계의 GOA유닛을 제외한, 기타 각 GOA유닛은 모두 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호(Q(N-2)), 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호(XGate(N-2)), 및 다음 2단계인 제N+2단계의 GOA유닛의 인버트 스캔구동신호(XGate(N+2))를 수신한다.
상기 내용을 종합하면, 본 발명의 클럭신호의 로드를 감소하는 CMOS GOA회로는, 입력제어모듈, 래치모듈, 리셋모듈, 신호처리모듈, 및 출력버퍼모듈가 설치되어 있으며; 입력제어모듈에서는, 클럭신호가 제2N형 박막트랜지스터와 제5N형 박막트랜지스터의 구동만 제어하게 되며, 종래의 CMOS GOA회로에 비해, 클럭신호로 구동되는 박막 트랜지스터의 수량을 감소할 수 있으며, 클럭신호의 로드를 감소하며, 클럭신호의 RC지연과 전력소모를 낮출 수 있다. 래치모듈은 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호를 단계전송신호의 입력제어 신호로 사용하여, 단계전송신호가 출력 시의 발생하는 경쟁 문제를 해결하고, 다음 2단계인 제N+2단계의 GOA유닛의 스캔구동신호 또는 다음 2단계인 제N+2단계의 GOA유닛의 인버트 스캔구동신호를 단계전송신호의 풀다운 제어신호로 사용하여, 단계전송신호가 풀다운 과정에서 발생한 경쟁 문제를 해결한다.
이상 설명은, 본 기술분야의 당업자에게 있어서, 본 발명의 기술방안 및 기술사상에 의해 다른 다양한 상응된 수정 및 변형이 가능하며, 이러한 수정 및 변형은 모두 본 발명의 특허청구범위에 속해야 한다.

Claims (18)

  1. 홀수 단계의 GOA유닛은 캐스케이드로 연결되고, 짝수 단계의 GOA유닛은 캐스케이드로 연결되는 다단계의 GOA유닛을 포함하며;
    N을 정정수로 설정하고, 제1단계, 제2단계, 마지막 제2단계, 및 마지막 단계의GOA유닛을 제외한, 제N단계의 GOA유닛은 입력제어모듈, 입력제어모듈과 전기적으로 연결된 래치모듈, 래치모듈과 전기적으로 연결된 리셋모듈, 래치모듈과 전기적으로 연결된 신호처리모듈, 및 신호처리모듈과 전기적으로 연결된 출력버퍼모듈을 포함하며;
    상기 입력제어모듈은 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호, 및 제M번째 클럭신호를 수신하여, 제N-2단계 GOA유닛의 단계전송신호를 2회 인버터 하는데 사용하여, 단계전송신호를 얻어 래치모듈에 입력시키며;
    상기 래치모듈은 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔 구동신호를 수신하여 단계전송신호의 입력제어신호로 단계전송신호를 래치 하는데 사용되며; 동시에, 상기 래치모듈은 뒤로 2단계인 제N+2단계 GOA유닛의 스캔구동신호 또는 뒤로 2단계인 제N+2단계 GOA유닛의 인버트 스캔구동신호를 수신하여 단계전송신호의 풀다운제어신호로 사용하며;
    상기 리셋모듈은 단계전송신호에 대하여 리셋 프로세스를 진행하는데 사용되며;
    상기 신호처리모듈은 상기 제N단계 GOA유닛의 스캔구동신호를 생성시키도록 제M+2번째 클럭신호와 단계전송신호에 대하여 낸드(NAND) 논리 처리를 진행하며;
    상기 출력버퍼모듈은 스캔구동신호를 출력하여 스캔구동신호의 구동능력을 증가시키는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  2. 청구항 1항에 있어서,
    상기 입력제어모듈은 직렬로 연결된 제1P형 박막트랜지스터, 제2N형 박막트랜지스터, 및 제3N형 박막트랜지스터, 그리고 직렬로 연결된 제4P형 박막트랜지스터, 제5N형 박막트랜지스터, 및 제6N형 박막트랜지스터를 포함하며; 제1P형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제2N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제2N형 박막트랜지스터의 게이트는 제M번째 클럭신호를 수신하고, 드레인은 제3N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제3N형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호를 수신하고, 드레인은 정전압 저전위신호를 수신하며; 제4P형 박막트랜지스터의 게이트는 제1P형 박막트랜지스터의 드레인과 제2N형 박막트랜지스터의 소스에 전기적으로 연결되고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제5N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제5N형 박막트랜지스터의 게이트는 제M번째 클럭신호를 수신하고, 드레인은 제6N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제6N형 박막트랜지스터의 게이트는 제1P형 박막트랜지스터의 드레인과 제2N형 박막트랜지스터의 소스에 전기적으로 연결되고, 드레인은 정전압 저전위신호를 수신하며;
    상기 제4P형 박막트랜지스터의 드레인과 제5N형 박막트랜지스터의 소스는 단계전송신호를 출력하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  3. 청구항 1항에 있어서,
    상기 래치모듈은 뒤로 2단계인 제N+2단계의 GOA유닛의 스캔구동신호를 수신하여 단계전송신호의 풀다운제어신호로 사용할 경우, 상기 래치모듈은 제7P형 박막트랜지스터, 제8N형 박막트랜지스터, 제9P형 박막트랜지스터, 제10P형 박막트랜지스터, 제11N형 박막트랜지스터, 및 제12N형 박막트랜지스터를 포함하며; 제7P형 박막트랜지스터의 게이트는 단계전송신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제8N형 박막트랜지스터의 소스 및 노드에 전기적으로 연결되며; 제8N형 박막트랜지스터의 게이트는 단계전송신호를 수신하고, 드레인은 정전압 저전위신호를 수신하며; 제9P형 박막트랜지스터의 게이트는 노드에 전기적으로 연결되고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제10P형 박막트랜지스터의 소스에 전기적으로 연결되며; 제10P형 박막트랜지스터의 게이트는 뒤로 2단계인 제N+2단계의 GOA유닛의 스캔구동신호를 수신하고, 드레인은 제11N형 박막트랜지스터의 소스 및 단계전송신호에 전기적으로 연결되며; 제11N형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호를 수신하고, 드레인은 제12N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제12N형 박막트랜지스터의 게이트는 노드에 전기적으로 연결되고, 드레인은 정전압 저전위신호을 수신하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  4. 청구항 1항에 있어서,
    상기 래치모듈은 뒤로 2단계인 제N+2단계의 GOA유닛의 인버트 스캔구동신호를 수신하여 단계전송신호의 풀다운제어신호로 사용할 경우, 상기 래치모듈은 제7P형 박막트랜지스터, 제8N형 박막트랜지스터, 제9P형 박막트랜지스터, 제10N형 박막트랜지스터, 제11N형 박막트랜지스터, 및 제12N형 박막트랜지스터를 포함하며; 제7P형 박막트랜지스터의 게이트는 단계전송신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제10N형 박막트랜지스터의 소스 및 노드에 전기적으로 연결되며; 제10N형 박막트랜지스터의 게이트는 다음 2단계인 제N+2단계의 GOA유닛의 인버트 스캔구동신호를 수신하고, 드레인은 제8N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제8N형 박막트랜지스터의 게이트는 단계전송신호를 수신하고, 드레인은 정전압 저전위신호를 수신하며; 제9P형 박막트랜지스터의 게이트는 노드에 전기적으로 연결되고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제11N형 박막트랜지스터의 소스 및 단계전송신호에 전기적으로 연결되며; 제11N형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계 GOA유닛의 인버트 스캔구동신호를 수신하고, 드레인은 제12N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제12N형 박막트랜지스터의 게이트는 노드에 전기적으로 연결되고, 드레인은 정전압 저전위신호를 수신하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  5. 청구항 1항에 있어서,
    상기 리셋모듈은, 게이트는 리셋신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 노드를 통해 래치모듈에 전기적으로 연결되는 제13P형 박막트랜지스터를 포함하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  6. 청구항 1항에 있어서,
    상기 신호처리모듈은, 제1 입력단은 단계전송신호를 수신하고, 제2 입력단은 제M+2번째 클럭신호를 수신하고, 출력단은 출력버퍼모듈에 전기적으로 연결되는 낸드 게이트(NAND gate)를 포함하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  7. 청구항 6항에 있어서,
    상기 출력버퍼모듈은 순차적으로 직렬로 연결된 3개의 인버터를 포함하며, 신호처리모듈에 가장 근접한 첫 번째 인버터의 입력단은 낸드 게이트(NAND gate)의 출력단에 전기적으로 연결되고, 신호처리모듈에 가장 멀리에 있는 세 번째 인버터의 출력단은 스캔구동신호를 출력하고, 두 번째 인버터의 출력단은 제N단계 인버트 스캔구동신호를 출력하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  8. 청구항 1항에 있어서,
    상기 클럭신호는 제1번째 클럭신호, 제2번째 클럭신호, 제3번째 클럭신호, 및 제4번째 클럭신호인 4개의 클럭신호를 포함하며; 제M번째 클럭신호가 제3번째 클럭신호로 된 경우, 제M+2번째 클럭신호는 제1번째 클럭신호로 되고; 제M번째 클럭신호가 제4번째 클럭신호로 될 경우, 제M+2번째 클럭신호는 제2번째 클럭신호로 되고; 캐스케이드로 연결된 홀수 단계의 GOA유닛은 제1번째 클럭신호와 제3번째 클럭신호를 수신하고, 캐스케이드로 연결된 짝수 단계의 GOA유닛은 제2번째 클럭신호와 제4번째 클럭신호를 수신하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  9. 청구항 6항에 있어서,
    상기 낸드 게이트(NAND gate)는 상대로 설치된 제14P형 박막트랜지스터과 제15P형 박막트랜지스터, 및 직렬로 연결된 제16N형 박막트랜지스터과 제17N형 박막트랜지스터를 포함하며; 제14P형 박막트랜지스터의 게이트와 제16N형 박막트랜지스터의 게이트는 전기적으로 연결되어 상기 낸드 게이트(NAND gate)의 제1 입력단으로 사용되고, 제15P형 박막트랜지스터의 게이트와 제17N형 박막트랜지스터의 게이트는 적기적으로 연결되어 상기 낸드 게이트(NAND gate)의 제2 입력단으로 사용되고, 제14P형 박막트랜지스터와 제15P형 박막트랜지스터의 소스는 모두 정전압 고전위신호를 수신하고, 제14P형 박막트랜지스터와 제15P형 박막트랜지스터의 드레인은 모두 제16N형 박막트랜지스터의 소스에 연결되어 상기 낸드 게이트(NAND gate)의 출력단으로 사용되고, 제16N형 박막트랜지스터의 드레인과 제17N형 박막트랜지스터의 소스는 적기적으로 연결되고, 제17N형 박막트랜지스터의 드레인은 정전압 저전위신호를 수신하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  10. 청구항 7항에 있어서,
    각 인버터는 직렬로 연결된 제18P형 박막트랜지스터와 제19N형 박막트랜지스터를 포함하고; 상기 제18P형 박막트랜지스터와 제19N형 박막트랜지스터의 게이트는 서로 전기적으로 연결되어 상기 인버터의 입력단을 구성하고, 상기 제18P형 박막트랜지스터의 소스는 정전압 고전위신호를 수신하고, 상기 제19N형 박막트랜지스터의 드레인은 정전압 저전위신호를 수신하고, 상기 제18P형 박막트랜지스터의 드레인과 제19N형 박막트랜지스터의 소스는 서로 전기적으로 연결되어 상기 인버터의 출력단을 구성하고; 앞으로 위치한 인버터 출력단은 뒤에 위치한 인버터의 입력단에 전기적으로 연결되는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  11. 홀수 단계의 GOA유닛은 캐스케이드로 연결되고, 짝수 단계의 GOA유닛은 캐스케이드로 연결되는 다단계의 GOA유닛을 포함하며;
    N을 정정수로 설정하고, 제1단계, 제2단계, 마지막 제2단계, 및 마지막 단계 GOA유닛을 제외한, 제N단계의 GOA유닛은 입력제어모듈, 입력제어모듈과 전기적으로 연결된 래치모듈, 래치모듈과 전기적으로 연결된 리셋모듈, 래치모듈과 전기적으로 연결된 신호처리모듈, 및 신호처리모듈과 전기적으로 연결된 출력버퍼모듈을 포함하며;
    상기 입력제어모듈은 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호, 및 제M번째 클럭신호를 수신하여, 제N-2단계 GOA유닛의 단계전송신호를 2회 인버터하는데 사용하여, 단계전송신호를 얻어 래치모듈에 입력시키며;
    상기 래치모듈은 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔 구동신호를 수신하여 단계전송신호의 입력제어 신호로 단계전송신호를 래치 하는데 사용되며; 동시에, 상기 래치모듈은 뒤로 2단계인 제N+2단계 GOA유닛의 스캔구동신호 또는 뒤로 2단계인 제N+2단계GOA유닛의 인버트 스캔구동신호를 수신하여 단계전송신호의 풀다운제어신호로 사용하며;
    상기 리셋모듈은 단계전송신호에 대하여 리셋 프로세스를 진행하는데 사용되며;
    상기 신호처리모듈은 상기 제N단계 GOA유닛의 스캔구동신호를 생성시키도록 제M+2번째 클럭신호와 단계전송신호에 대하여 낸드(NAND) 논리 처리를 진행하며;
    상기 출력버퍼모듈은 스캔구동신호를 출력하여 스캔구동신호의 구동능력을 증가시키고;
    여기서, 상기 입력제어모듈은 직렬로 연결된 제1P형 박막트랜지스터, 제2N형 박막트랜지스터, 및 제3N형 박막트랜지스터, 그리고 직렬로 연결된 제4P형 박막트랜지스터, 제5N형 박막트랜지스터, 및 제6N형 박막트랜지스터를 포함하며; 제1P형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제2N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제2N형 박막트랜지스터의 게이트는 제M번째 클럭신호를 수신하고, 드레인은 제3N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제3N형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 단계전송신호를 수신하고, 드레인은 정전압 저전위신호를 수신하며; 제4P형 박막트랜지스터의 게이트는 제1P형 박막트랜지스터의 드레인과 제2N형 박막트랜지스터의 소스에 전기적으로 연결되고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제5N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제5N형 박막트랜지스터의 게이트는 제M번째 클럭신호를 수신하고, 드레인은 제6N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제6N형 박막트랜지스터의 게이트는 제1P형 박막트랜지스터의 드레인과 제2N형 박막트랜지스터의 소스에 전기적으로 연결되고, 드레인은 정전압 저전위신호를 수신하며; 상기 제4P형 박막트랜지스터의 드레인과 제5N형 박막트랜지스터의 소스는 단계전송신호를 출력하며;
    여기서, 상기 리셋모듈은 게이트는 리셋신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 노드를 통해 래치모듈에 전기적으로 연결되는 제13P형 박막트랜지스터를 포함하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  12. 청구항 11항에 있어서,
    상기 래치모듈은 다음 2단계인 제N+2단계의 GOA유닛의 스캔구동신호를 수신하여 단계전송신호의 풀다운제어신호로 사용할 경우, 상기 래치모듈은 제7P형 박막트랜지스터, 제8N형 박막트랜지스터, 제9P형 박막트랜지스터, 제10P형 박막트랜지스터, 제11N형 박막트랜지스터, 및 제12N형 박막트랜지스터를 포함하며; 제7P형 박막트랜지스터의 게이트는 단계전송신호를 수신하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제8N형 박막 트랜지스터의 소스 및 노드에 전기적으로 연결하며; 제8N형 박막 트랜지스터의 게이트는 단계전송신호를 수신하고, 드레인은 정전압 저전위신호를 수신하며; 제9P형 박막 트랜지스터의 게이트는 노드에 전기적으로 연결하고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제10P형 박막트랜지스터의 소스에 전기적으로 연결되며; 제10P형 박막 트랜지스터의 게이트는 다음 2단계인 제N+2단계의 GOA유닛의 스캔구동신호를 수신하고, 드레인은 제11N형 박막 트랜지스터의 소스 및 단계전송신호에 전기적으로 연결되며; 제11N형 박막 트랜지스터의 게이트는 앞으로 2단계인 제N-2단계의 GOA유닛의 인버트 스캔구동신호를 수신하고, 드레인은 제12N형 박막 트랜지스터의 소스에 전기적으로 연결되며; 제12N형 박막 트랜지스터의 게이트는 노드에 전기적으로 연결되고, 드레인은 정전압 저전위신호를 수신하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  13. 청구항 11항에 있어서,
    상기 래치모듈은 뒤로 2단계인 제N+2단계의 GOA유닛의 인버트 스캔구동신호를 수신하여 단계전송신호의 풀다운제어신호로 사용할 경우, 상기 래치모듈은 제7P형 박막트랜지스터, 제8N형 박막트랜지스터, 제9P형 박막트랜지스터, 제10N형 박막트랜지스터, 제11N형 박막트랜지스터, 및 제12N형 박막트랜지스터를 포함하며; 제7P형 박막트랜지스터의 게이트는 단계전송신호를 수신하고, 소스는 정전압 고전위신호를 수신하고,드레인은 제10N형 박막트랜지스터의 소스 및 노드에 전기적으로 연결되며; 제10N형 박막트랜지스터의 게이트는 다음 2단계인 제N+2단계의 GOA유닛의 인버트 스캔구동신호를 수신하고, 드레인은 제8N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제8N형 박막트랜지스터의 게이트는 단계전송신호를 수신하고, 드레인은 정전압 저전위신호를 수신하며; 제9P형 박막트랜지스터의 게이트는 노드에 전기적으로 연결되고, 소스는 정전압 고전위신호를 수신하고, 드레인은 제11N형 박막트랜지스터의 소스 및 단계전송신호에 전기적으로 연결되며; 제11N형 박막트랜지스터의 게이트는 앞으로 2단계인 제N-2단계 GOA유닛의 인버트 스캔구동신호를 수신하고, 드레인은 제12N형 박막트랜지스터의 소스에 전기적으로 연결되며; 제12N형 박막트랜지스터의 게이트는 노드에 전기적으로 연결되고, 드레인은 정전압 저전위신호를 수신하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  14. 청구항 11항에 있어서,
    상기 신호처리모듈은, 제1 입력단은 단계전송신호를 수신하고, 제2 입력단은 제M+2번째 클럭신호를 수신하고, 출력단은 출력버퍼모듈에 전기적으로 연결되는 낸드 게이트(NAND gate)를 포함하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  15. 청구항 14항에 있어서,
    상기 출력버퍼모듈은, 순차적으로 직렬로 연결된 3개의 인버터를 포함하며, 신호처리모듈에 가장 근접한 첫 번째 인버터의 입력단은 낸드 게이트(NAND gate)의 출력단에 전기적으로 연결되고, 신호처리모듈에 가장 멀리 있는 세 번째 인버터의 출력단은 스캔구동신호를 출력하고, 두 번째 인버터의 출력단은 제N단계 인버트 스캔구동신호를 출력하는 것을 특징으로의 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  16. 청구항 11항에 있어서,
    상기 클럭신호는 제1번째 클럭신호, 제2번째 클럭신호, 제3번째 클럭신호, 및 제4번째 클럭신호인 4개의 클럭신호를 포함하며; 제M번째 클럭신호가 제3번째 클럭신호로 된 경우, 제M+2번째 클럭신호는 제1번째 클럭신호로 되고; 제M번째 클럭신호가 제4번째 클럭신호로 될 경우, 제M+2번째 클럭신호는 제2번째 클럭신호로 되고; 캐스케이드로 연결된 홀수 단계의 GOA유닛은 제1번째 클럭신호와 제3번째 클럭신호를 수신하고, 캐스케이드로 연결된 짝수 단계의 GOA유닛들은 제2번째 클럭신호와 제4번째 클럭신호를 수신하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  17. 청구항 14항에 있어서,
    상기 낸드 게이트(NAND gate)는 상대로 설치된 제14P형 박막트랜지스터과 제15P형 박막트랜지스터, 및 직렬로 연결된 제16N형 박막트랜지스터과 제17N형 박막트랜지스터를 포함하며; 제14P형 박막트랜지스터의 게이트와 제16N형 박막트랜지스터의 게이트는 전기적으로 연결되어 상기 낸드 게이트(NAND gate)의 제1 입력단으로 사용되고, 제15P형 박막트랜지스터의 게이트와 제17N형 박막트랜지스터의 게이트는 적기적으로 연결되어 상기 낸드 게이트(NAND gate)의 제2 입력단으로 사용되고, 제14P형 박막트랜지스터와 제15P형 박막트랜지스터의 소스는 모두 정전압 고전위신호를 수신하고, 제14P형 박막트랜지스터와 제15P형 박막트랜지스터의 드레인은 모두 제16N형 박막트랜지스터의 소스에 연결되어 상기 낸드 게이트(NAND gate)의 출력단으로 사용되고, 제16N형 박막트랜지스터의 드레인과 제17N형 박막트랜지스터의 소스는 적기적으로 연결되고, 제17N형 박막트랜지스터의 드레인은 정전압 저전위신호를 수신하는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
  18. 청구항 15항에 있어서,
    각 인버터는 직렬로 연결된 제18P형 박막트랜지스터와 제19N형 박막트랜지스터를 포함하고; 상기 제18P형 박막트랜지스터와 제19N형 박막트랜지스터의 게이트는 서로 전기적으로 연결되어 상기 인버터의 입력단을 구성하고, 상기 제18P형 박막트랜지스터의 소스는 정전압 고전위신호를 수신하고, 상기 제19N형 박막트랜지스터의 드레인은 정전압 저전위신호를 수신하고, 상기 제18P형 박막트랜지스터의 드레인과 제19N형 박막트랜지스터의 소스는 서로 전기적으로 연결되어 상기 인버터의 출력단을 구성하고; 앞으로 위치한 인버터 출력단은 뒤에 위치한 인버터의 입력단에 전기적으로 연결되는 것을 특징으로 하는 클럭신호의 로드를 감소하는 CMOS GOA회로.
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