JP2019505846A - クロック信号の負荷を低減させるｃｍｏｓ ｇｏａ回路 - Google Patents

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Abstract

【課題】本発明は、クロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路を提供する。
【解決手段】入力制御モジュール、ラッチモジュール、リセットモジュール、信号処理モジュール、出力バッファモジュールからなる。入力制御モジュールで、クロック信号は、第２Ｎ型と第５Ｎ型の薄膜トランジスタの駆動のみを制御するため、クロック信号が駆動する薄膜トランジスタの数が減り、クロック信号の負荷が小さくなり、その抵抗遅延と消費電力が低減する。ラッチモジュールは、２つ前のステージ第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号を採用し発信信号の入力制御信号とし、発信信号の入力時に生じる競合問題を解決し、２つ後ろのステージ第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号または反転スキャン駆動信号を採用し発信信号のプルダウン制御信号とし、発信信号のプルダウン過程で生じる競合問題を解決する。
【選択図】図２

Description

本発明は、液晶表示の技術分野に関し、特に、クロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路に関する。
ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ）技術は、アレイ基板の駆動技術であり、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）液晶表示装置におけるアレイ製造工程によって、ゲート電極スキャン駆動回路を薄膜トランジスタのアレイ基板上に製作することによって、行ごとにスキャンする駆動方法を実現するとともに、生産コストを削減でき、額縁の狭いデザインのパネルを実現できるという長所を備え、多様な表示装置に使用されている。
ＧＯＡ回路は、２つの基本的な機能を備える。１つ目に、スキャン駆動信号を出力し、パネル内のゲート電極線を駆動させ、表示領域内のＴＦＴをオンにすることで、画素に充電を行う。２つ目はシフトレジスタ機能であり、スキャン駆動信号の出力が終わると、クロック信号によって次のスキャン駆動信号が出力されるように制御するとともに、順番に伝送させる。
低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ、ＬＴＰＳ）半導体の薄膜トランジスタの発展に伴い、ＬＴＰＳ ＴＦＴ液晶表示装置は、ますます注目を集めている。ＬＴＰＳの結晶シリコンの配列は、アモルファスシリコンに比べ規則正しく、ＬＴＰＳ半導体は、非常に高いキャリア移動度を備え、ＬＴＰＳ ＴＦＴの液晶表示装置を採用することで高い解像度、速い反応速度、高い輝度、高い開口率等の長所を備える。これに伴い、ＬＴＰＳ ＴＦＴ液晶表示装置におけるパネル周辺の集成回路も表示技術において注目の的となっている。
図１は、縦続接続の複数のＧＯＡユニットからなる従来のＣＭＯＳ ＧＯＡ回路であり、Ｎは正整数とする。第ＮステージＧＯＡユニットは、入力制御モジュール１００と、リセットモジュール２００と、ラッチモジュール３００と、信号処理モジュール４００と、出力バッファモジュール５００と、からなる。
そのうち、入力制御モジュール１００には、１つ前のＧＯＡユニットの発信信号Ｑ（Ｎ−１）と、第１クロック信号ＣＫ（１）と、第１反転クロック信号ＸＣＫ（１）と、定電圧高電位信号ＶＧＨと、定電圧低電位信号ＶＧＬが印加されるとともに、１つ前のＧＯＡユニットの発信信号Ｑ（Ｎ−１）と電位が逆である信号Ｐ（Ｎ）をラッチモジュール３００に入力する。前記入力制御モジュール１００において、第１クロック信号ＣＫ（１）は、第４Ｎ型薄膜トランジスタＴ４を制御するほか、さらに、第１０Ｐ型薄膜トランジスタＴ１０と第１１Ｎ型薄膜トランジスタＴ１１からなるインバータを制御することにより、第１反転クロック信号ＸＣＫ（１）を取得する。
ラッチモジュール３００は、インバータＦを備え、信号Ｐ（Ｎ）を反転させた後、前記第ＮステージＧＯＡユニットの発信信号Ｑ（Ｎ）を取得し、ラッチモジュール３００は、発信信号Ｑ（Ｎ）をラッチする。前記ラッチモジュール３００において、第１クロック信号ＣＫ（１）は、第６Ｐ型薄膜トランジスタＴ６を制御する必要がある。
リセットモジュール２００は、前記第ＮステージＧＯＡユニットの発信信号Ｑ（Ｎ）にリセット処理を行うのに用いられる。
信号処理モジュール４００には、ラッチされた発信信号Ｑ（Ｎ）と、第２クロック信号ＣＫ（２）と、定電圧高電位信号ＶＧＨと、定電圧低電位信号ＶＧＬとが印加されるとともに、第２クロック信号ＣＫ（２）と発信信号Ｑ（Ｎ）に対してＮＡＮＤ論理処理をすることで、前記第ＮステージＧＯＡユニットのスキャン駆動信号Ｇａｔｅ（Ｎ）を生成するのに用いられる。
前記出力バッファモジュール５００は、信号処理モジュール４００に電気的に接続されるとともに、スキャン駆動信号Ｇａｔｅ（Ｎ）の駆動能力を向上させて信号伝送プロセスにおける抵抗負荷（ＲＣ Ｌｏａｄｉｎｇ）を低減するのに用いられる。前記従来のＣＭＯＳ ＧＯＡ回路の動作プロセスは以下の通りである。
１つ前の発信信号Ｑ（Ｎ−１）の高電位パルスが來る場合、第１クロック信号ＣＫ（１）は高電位であり、この時、第１Ｐ型薄膜トランジスタＴ１、第３Ｎ型薄膜トランジスタＴ３、第４Ｎ型薄膜トランジスタＴ４は、オンになり、Ｑ（Ｎ）点は、充電されて高電位になる。第１クロック信号ＣＫ（１）の動作が完了すると、第１Ｐ型薄膜トランジスタＴ１と第４Ｎ型薄膜トランジスタＴ４は、オフになり、第６Ｐ型薄膜トランジスタＴ６と第９Ｎ型薄膜トランジスタＴ９はオンになり、この時、発信信号Ｑ（Ｎ）は、ラッチされる。第２クロック信号ＣＫ（２）の高電位パルスが來ると、スキャン駆動信号Ｇａｔｅ（Ｎ）は、高電位を出力する。第２クロック信号ＣＫ（２）の動作が完了すると、スキャン駆動信号Ｇａｔｅ（Ｎ）は、低電位に安定する。
上述の説明から分かる通り、前記従来のＣＭＯＳ ＧＯＡ回路は、優れた論理機能を備えるが、必然的な問題が１つ存在する。つまり、クロック信号がＧＯＡ回路の駆動時に駆動させる薄膜トランジスタの数が比較的多く、仮に発信信号を入力すると、クロック信号は、Ｔ４、Ｔ６、Ｔ１０、Ｔ１１の４つの薄膜トランジスタを制御する必要があるため、クロック信号は、大きな負荷を受け入れなければならず、これにより、クロック信号の抵抗遅延と消費電力の増加が引き起こされる。
本発明は、クロック信号が駆動させる薄膜トランジスタの数を減らすことができ、クロック信号の負荷を小さくするとともに、クロック信号の抵抗遅延と消費電力を低減させるＣＭＯＳ ＧＯＡ回路を提供することを目的とする。
上述の目的を実現するため、本発明は、クロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路を提供する。前記ＣＭＯＳ ＧＯＡ回路は、複数ステージのＧＯＡユニットからなり、そのうち、奇数ステージのＧＯＡユニットは縦続接続され、偶数ステージのＧＯＡユニットは縦続接続される。
Ｎは正整数とする。第１ステージ、第２ステージ、後ろから２つ目のステージ、最後のステージのＧＯＡユニットを除く、第ＮステージＧＯＡユニットは、入力制御モジュールと、入力制御モジュールに電気的に接続されたラッチモジュールと、ラッチモジュールに電気的に接続されたリセットモジュールと、ラッチモジュールに電気的に接続された信号処理モジュールと、信号処理モジュールに電気的に接続された出力バッファモジュールを備える。
前記入力制御モジュールには、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号及び第Ｍ条クロック信号が印加され、第Ｎ−２ステージＧＯＡユニットの発信信号を２回反転させて、発信信号を取得するとともに、発信信号をラッチモジュールに入力するのに用いられる。
前記ラッチモジュールには、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、発信信号の入力制御信号とし、発信信号をラッチするのに用いられる。同時に、前記ラッチモジュールには、さらに、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号または２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、発信信号のプルダウン制御信号とする。
前記リセットモジュールは、発信信号にリセット処理を行うのに用いられる。
前記信号処理モジュールは、第Ｍ＋２条クロック信号と発信信号に対してＮＡＮＤ論理処理をすることで前記第ＮステージＧＯＡユニットのスキャン駆動信号を生成するのに用いられる。
前記出力バッファモジュールは、スキャン駆動信号を出力するとともに、スキャン駆動信号の駆動能力を向上させるのに用いられる。
前記入力制御モジュールは、直列連結された第１Ｐ型薄膜トランジスタと、第２Ｎ型薄膜トランジスタと、第３Ｎ型薄膜トランジスタ、及び直列連結された第４Ｐ型薄膜トランジスタと、第５Ｎ型薄膜トランジスタと、第６Ｎ型薄膜トランジスタを備える。第１Ｐ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第２Ｎ型薄膜トランジスタのソース電極に電気的に接続される。第２Ｎ型薄膜トランジスタのゲート電極には、第Ｍ条クロック信号が印加され、ドレイン電極は、第３Ｎ型薄膜トランジスタのソース電極に電気的に接続される。第３Ｎ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号が印加され、ドレイン電極には、定電圧低電位信号が印加される。第４Ｐ型薄膜トランジスタのゲート電極は、第１Ｐ型薄膜トランジスタのドレイン電極及び第２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第５Ｎ型薄膜トランジスタのソース電極に電気的に接続される。第５Ｎ型薄膜トランジスタのゲート電極には、第Ｍ条クロック信号が印加され、ドレイン電極は、第６Ｎ型薄膜トランジスタのソース電極に電気的に接続される。第６Ｎ型薄膜トランジスタのゲート電極は、第１Ｐ型薄膜トランジスタのドレイン電極及び第２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、ドレイン電極には、定電圧低電位信号が印加される。前記第４Ｐ型薄膜トランジスタのドレイン電極及び第５Ｎ型薄膜トランジスタのソース電極は、発信信号を出力する。
前記ラッチモジュールに、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号が印加され、発信信号のプルダウン制御信号とする場合、前記ラッチモジュールは、第７Ｐ型薄膜トランジスタと、第８Ｎ型薄膜トランジスタと、第９Ｐ型薄膜トランジスタと、第１０Ｐ型薄膜トランジスタと、第１１Ｎ型薄膜トランジスタと、第１２Ｎ型薄膜トランジスタを備える。第７Ｐ型薄膜トランジスタのゲート電極には、発信信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第８Ｎ型薄膜トランジスタのソース電極及びノードに電気的に接続される。第８Ｎ型薄膜トランジスタのゲート電極には、発信信号が印加され、ドレイン電極には、定電圧低電位信号が印加される。第９Ｐ型薄膜トランジスタのゲート電極は、ノードに電気的に接続され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第１０Ｐ型薄膜トランジスタのソース電極に電気的に接続される。第１０Ｐ型薄膜トランジスタのゲート電極には、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号が印加され、ドレイン電極は、第１１Ｎ型薄膜トランジスタのソース電極及び発信信号に電気的に接続される。第１１Ｎ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、ドレイン電極は、第１２Ｎ型薄膜トランジスタのソース電極に電気的に接続される。第１２Ｎ型薄膜トランジスタのゲート電極は、ノードに電気的に接続され、ドレイン電極には、定電圧低電位信号が印加される。
前記ラッチモジュールに、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、発信信号のプルダウン制御信号とする場合、前記ラッチモジュールは、第７Ｐ型薄膜トランジスタと、第８Ｎ型薄膜トランジスタと、第９Ｐ型薄膜トランジスタと、第１０Ｎ型薄膜トランジスタと、第１１Ｎ型薄膜トランジスタと、第１２Ｎ型薄膜トランジスタを備える。第７Ｐ型薄膜トランジスタのゲート電極には、発信信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第１０Ｎ型薄膜トランジスタのソース電極及びノードに電気的に接続される。第１０Ｎ型薄膜トランジスタのゲート電極には、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、ドレイン電極は、第８Ｎ型薄膜トランジスタのソース電極に電気的に接続される。第８Ｎ型薄膜トランジスタのゲート電極には発信信号が印加され、ドレイン電極には、定電圧低電位信号が印加される。第９Ｐ型薄膜トランジスタのゲート電極は、ノードに電気的に接続され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第１１Ｎ型薄膜トランジスタのソース電極及び発信信号に電気的に接続される。第１１Ｎ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、ドレイン電極は、第１２Ｎ型薄膜トランジスタのソース電極に電気的に接続される。第１２Ｎ型薄膜トランジスタのゲート電極は、ノードに電気的に接続され、ドレイン電極には、定電圧低電位信号が印加される。
前記リセットモジュールは、第１３Ｐ型薄膜トランジスタを備え、第１３Ｐ型薄膜トランジスタのゲート電極には、リセット信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、ノードを経由してラッチモジュールに電気的に接続される。
前記信号処理モジュールは、ＮＡＮＤゲートを備え、前記ＮＡＮＤゲートの第１入力端子には発信信号が印加され、第２入力端子には、第Ｍ＋２条クロック信号が印加され、出力端子は、出力バッファモジュールに電気的に接続される。
前記出力バッファモジュールは、順に直列連結された３つのインバータを備え、信号処理モジュールに最も近い１つ目のインバータの入力端子は、ＮＡＮＤゲートの出力端子に電気的に接続され、信号処理モジュールから最も離れた３つ目のインバータの出力端子は、スキャン駆動信号を出力し、２つ目のインバータの出力端子は、第Ｎステージ反転スキャン駆動信号を出力する。
前記クロック信号は、第１条クロック信号と、第２条クロック信号と、第３条クロック信号と、第４条クロック信号と、からなる４つのクロック信号を備える。第Ｍ条クロック信号が第３条クロック信号である場合、第Ｍ＋２条クロック信号は、第１条クロック信号である。第Ｍ条クロック信号が第４条クロック信号である場合、第Ｍ＋２条クロック信号は、第２条クロック信号である。
縦続接続の奇数ステージＧＯＡユニットには、第１条クロック信号と第３条クロック信号が印加され、縦続接続の偶数ステージＧＯＡユニットには、第２条クロック信号と第４条クロック信号が印加される。
前記ＮＡＮＤゲートは、相対して設置された第１４Ｐ型薄膜トランジスタと第１５Ｐ型薄膜トランジスタ、及び直列連結された第１６Ｎ型薄膜トランジスタと第１７Ｎ型薄膜トランジスタを備える。第１４Ｐ型薄膜トランジスタのゲート電極と第１６Ｎ型薄膜トランジスタのゲート電極は、電気的に接続され、前記ＮＡＮＤゲートの第１入力端子とし、第１５Ｐ型薄膜トランジスタのゲート電極と第１７Ｎ型薄膜トランジスタのゲート電極は、電気的に接続され、前記ＮＡＮＤゲートの第２入力端子とし、第１４Ｐ型薄膜トランジスタと第１５Ｐ型薄膜トランジスタのソース電極には、いずれにも、定電圧高電位信号が印加され、第１４Ｐ型薄膜トランジスタと第１５Ｐ型薄膜トランジスタのドレイン電極は、いずれも、第１６Ｎ型薄膜トランジスタのソース電極に電気的に接続され、前記ＮＡＮＤゲートの出力端子とし、第１６Ｎ型薄膜トランジスタのドレイン電極と第１７Ｎ型薄膜トランジスタのソース電極は、電気的に接続され、第１７Ｎ型薄膜トランジスタのドレイン電極には、定電圧低電位信号が印加される。
各インバータは、直列連結された第１８Ｐ型薄膜トランジスタと第１９Ｎ型薄膜トランジスタを備える。前記第１８Ｐ型薄膜トランジスタと第１９Ｎ型薄膜トランジスタのゲート電極は、互いに電気的に接続され、前記インバータの入力端子を構成する。前記第１８Ｐ型薄膜トランジスタのソース電極には、定電圧高電位信号が印加され、前記第１９Ｎ型薄膜トランジスタのドレイン電極には、定電圧低電位信号が印加され、前記第１８Ｐ型薄膜トランジスタのドレイン電極と第１９Ｎ型薄膜トランジスタのソース電極は、互いに電気的に接続され、前記インバータの出力端子を構成する。１つ前のインバータの出力端子は、１つ後ろのインバータの入力端子に電気的に接続される。
本発明は、さらに、クロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路を提供する。前記回路は、複数ステージのＧＯＡユニットからなり、そのうち、奇数ステージのＧＯＡユニットは縦続接続され、偶数ステージのＧＯＡユニットは縦続接続される。
Ｎは正整数とする。第１ステージ、第２ステージ、後ろから２つ目のステージ、最後のステージのＧＯＡユニットを除く、第ＮステージＧＯＡユニットは、入力制御モジュールと、入力制御モジュールに電気的に接続されたラッチモジュールと、ラッチモジュールに電気的に接続されたリセットモジュールと、ラッチモジュールに電気的に接続された信号処理モジュールと、信号処理モジュールに電気的に接続された出力バッファモジュールを備える。
前記入力制御モジュールには、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号及び第Ｍ条クロック信号が印加され、第Ｎ−２ステージＧＯＡユニットの発信信号を２回反転させて、発信信号を取得するとともに、発信信号をラッチモジュールに入力するのに用いられる。
前記ラッチモジュールには、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、発信信号の入力制御信号とし、発信信号をラッチするのに用いられる。同時に、前記ラッチモジュールには、さらに、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号または２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、発信信号のプルダウン制御信号とする。
前記リセットモジュールは、発信信号にリセット処理を行うのに用いられる。
前記信号処理モジュールは、第Ｍ＋２条クロック信号と発信信号に対してＮＡＮＤ論理処理をすることで前記第ＮステージＧＯＡユニットのスキャン駆動信号を生成するのに用いられる。
前記出力バッファモジュールは、スキャン駆動信号を出力するとともに、スキャン駆動信号の駆動能力を向上させるのに用いられる。
そのうち、前記入力制御モジュールは、直列連結された第１Ｐ型薄膜トランジスタと、第２Ｎ型薄膜トランジスタと、第３Ｎ型薄膜トランジスタ、及び直列連結された第４Ｐ型薄膜トランジスタと、第５Ｎ型薄膜トランジスタと、第６Ｎ型薄膜トランジスタを備える。第１Ｐ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第２Ｎ型薄膜トランジスタのソース電極に電気的に接続される。第２Ｎ型薄膜トランジスタのゲート電極には、第Ｍ条クロック信号が印加され、ドレイン電極は、第３Ｎ型薄膜トランジスタのソース電極に電気的に接続される。第３Ｎ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号が印加され、ドレイン電極には、定電圧低電位信号が印加される。第４Ｐ型薄膜トランジスタのゲート電極は、第１Ｐ型薄膜トランジスタのドレイン電極及び第２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第５Ｎ型薄膜トランジスタのソース電極に電気的に接続される。第５Ｎ型薄膜トランジスタのゲート電極には、第Ｍ条クロック信号が印加され、ドレイン電極は、第６Ｎ型薄膜トランジスタのソース電極に電気的に接続される。第６Ｎ型薄膜トランジスタのゲート電極は、第１Ｐ型薄膜トランジスタのドレイン電極及び第２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、ドレイン電極には、定電圧低電位信号が印加される。前記第４Ｐ型薄膜トランジスタのドレイン電極及び第５Ｎ型薄膜トランジスタのソース電極は、発信信号を出力する。
そのうち、前記リセットモジュールは、第１３Ｐ型薄膜トランジスタを備え、第１３Ｐ型薄膜トランジスタのゲート電極には、リセット信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、ノードを経由してラッチモジュールに電気的に接続される。
本発明が提供するクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路は、入力制御モジュールと、ラッチモジュールと、リセットモジュールと、信号処理モジュールと、出力バッファモジュールと、からなる。入力制御モジュールにおいて、クロック信号は、第２Ｎ型薄膜トランジスタと第５Ｎ型薄膜トランジスタの駆動を制御するのみでよく、従来のＣＭＯＳ ＧＯＡ回路と比較して、クロック信号が駆動させる薄膜トランジスタの数を減らすことができ、クロック信号の負荷を小さくするとともに、クロック信号の抵抗遅延と消費電力を低減させる。ラッチモジュールは、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号を採用して発信信号の入力制御信号とすることで、発信信号の入力時に生じる競合問題を解決し、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号または２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号を採用して発信信号のプルダウン制御信号とすることで、発信信号のプルダウン過程において生じる競合問題を解決する。
本発明の特徴及び技術内容をさらに分かりやすくするため、以下に本発明に関する詳しい説明と図を参照する。しかしながら、図は参考と説明のためにのみ提供するものであって、本発明に制限を加えるためのものではない。
従来のＣＭＯＳ ＧＯＡ回路の回路図である。 本発明におけるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路の実施例１の回路図である。 本発明におけるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路の実施例２の回路図である。 本発明におけるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路のＮＡＮＤゲートの具体的な回路構造図である。 本発明におけるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路のインバータの具体的な回路構造図である。 本発明におけるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路のシーケンス図である。 本発明におけるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路の実施例１の駆動構成を示した図である。 本発明におけるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路の実施例２の駆動構成を示した図である。
本発明が採用した技術手段及びその効果をさらに詳しく説明するため、以下に本発明の好ましい実施例及び図を添えて詳述する。
本発明は、クロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路を提供する。
図２を参照する。本発明におけるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路の実施例１は、複数ステージのＧＯＡユニットからなる。そのうち、奇数ステージのＧＯＡユニットは縦続接続され、偶数ステージのＧＯＡユニットは縦続接続される。Ｎは正整数とする。第１ステージ、第２ステージ、後ろから２つ目のステージ、最後のステージのＧＯＡユニットを除く、第ＮステージＧＯＡユニットは、入力制御モジュール１と、入力制御モジュール１に電気的に接続されたラッチモジュール２と、ラッチモジュール２に電気的に接続されたリセットモジュール３と、ラッチモジュール２に電気的に接続された信号処理モジュール４と、信号処理モジュール４に電気的に接続された出力バッファモジュール５を備える。
前記入力制御モジュール１には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２）と、第Ｍ条クロック信号ＣＫ（Ｍ）が印加され、第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２）を２回反転させて、発信信号Ｑ（Ｎ）を取得するとともに、発信信号Ｑ（Ｎ）をラッチモジュール２に入力するのに用いられる。
具体的には、前記入力制御モジュール１は、直列連結された第１Ｐ型薄膜トランジスタＴ１と、第２Ｎ型薄膜トランジスタＴ２と、第３Ｎ型薄膜トランジスタＴ３、及び直列連結された第４Ｐ型薄膜トランジスタＴ４と、第５Ｎ型薄膜トランジスタＴ５と、第６Ｎ型薄膜トランジスタＴ６を備える。第１Ｐ型薄膜トランジスタＴ１のゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２）が印加され、ソース電極には、定電圧高電位信号ＶＧＨが印加され、ドレイン電極は、第２Ｎ型薄膜トランジスタＴ２のソース電極に電気的に接続される。第２Ｎ型薄膜トランジスタＴ２のゲート電極には、第Ｍ条クロック信号ＣＫ（Ｍ）が印加され、ドレイン電極は、第３Ｎ型薄膜トランジスタＴ３のソース電極に電気的に接続される。第３Ｎ型薄膜トランジスタＴ３のゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２）が印加され、ドレイン電極には、定電圧低電位信号ＶＧＬが印加される。第４Ｐ型薄膜トランジスタＴ４のゲート電極は、第１Ｐ型薄膜トランジスタＴ１のドレイン電極及び第２Ｎ型薄膜トランジスタＴ２のソース電極に電気的に接続され、ソース電極には、定電圧高電位信号ＶＧＨが印加され、ドレイン電極は、第５Ｎ型薄膜トランジスタＴ５のソース電極に電気的に接続される。第５Ｎ型薄膜トランジスタＴ５のゲート電極には、第Ｍ条クロック信号ＣＫ（Ｍ）が印加され、ドレイン電極は、第６Ｎ型薄膜トランジスタＴ６のソース電極に電気的に接続される。第６Ｎ型薄膜トランジスタＴ６のゲート電極は、第１Ｐ型薄膜トランジスタＴ１のドレイン電極及び第２Ｎ型薄膜トランジスタＴ２のソース電極に電気的に接続され、ドレイン電極には、定電圧低電位信号ＶＧＬが印加される。前記第４Ｐ型薄膜トランジスタＴ４のドレイン電極及び第５Ｎ型薄膜トランジスタＴ５のソース電極は、発信信号Ｑ（Ｎ）を出力する。
さらに、第Ｍ条クロック信号ＣＫ（Ｍ）がすべて、高電位である場合、第２Ｎ型薄膜トランジスタＴ２と第５Ｎ型薄膜トランジスタＴ５を制御してオンにし、仮に、第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２）が高電位である場合、第３Ｎ型薄膜トランジスタＴ３は、オンになる。定電圧低電位信号ＶＧＬは、導通した第２Ｎ型薄膜トランジスタＴ２と第３Ｎ型薄膜トランジスタＴ３によって第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２）に１回目の反転を行った後、第４Ｐ型薄膜トランジスタＴ４は、定電圧低電位信号ＶＧＬに制御されてオンになり、定電圧高電位信号ＶＧＨは、導通した第４Ｐ型薄膜トランジスタＴ４によって第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２）に２回目の反転を行い、高電位の発信信号Ｑ（Ｎ）を出力する。仮に、第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２）が低電位である場合、第１Ｐ型薄膜トランジスタＴ１はオンになり、定電圧高電位信号ＶＧＨは、導通した第１Ｐ型薄膜トランジスタＴ１によって第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２）に１回目の反転を行った後、第６Ｎ型薄膜トランジスタＴ６は、定電圧高電位信号ＶＧＨに制御されてオンになり、定電圧低電位信号ＶＧＬは、導通した第５Ｎ型薄膜トランジスタＴ５と第６Ｎ型薄膜トランジスタＴ６によって第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２）に２回目の反転を行い、低電位の発信信号Ｑ（Ｎ）を出力する。
図２に示す実施例１において、前記ラッチモジュール２は、発信信号Ｑ（Ｎ）をラッチするとともに、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号ＸＧａｔｅ（Ｎ−２）を印加し、発信信号Ｑ（Ｎ）の入力制御信号として発信信号Ｑ（Ｎ）の入力時に生じる競合問題を解決し、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号Ｇａｔｅ（Ｎ＋２）を印加し、発信信号Ｑ（Ｎ）のプルダウン制御信号として発信信号Ｑ（Ｎ）のプルダウン過程において生じる競合問題を解決するのに用いられる。
前記ラッチモジュール２の具体的な構造は、第７Ｐ型薄膜トランジスタＴ７と、第８Ｎ型薄膜トランジスタＴ８と、第９Ｐ型薄膜トランジスタＴ９と、第１０Ｐ型薄膜トランジスタＴ１０と、第１１Ｎ型薄膜トランジスタＴ１１と、第１２Ｎ型薄膜トランジスタＴ１２を備える。第７Ｐ型薄膜トランジスタＴ７のゲート電極には、発信信号Ｑ（Ｎ）が印加され、ソース電極には、定電圧高電位信号ＶＧＨが印加され、ドレイン電極は、第８Ｎ型薄膜トランジスタＴ８のソース電極及びノードＰ（Ｎ）に電気的に接続される。第８Ｎ型薄膜トランジスタＴ８のゲート電極には、発信信号Ｑ（Ｎ）が印加され、ドレイン電極には、定電圧低電位信号ＶＧＬが印加される。第９Ｐ型薄膜トランジスタＴ９のゲート電極は、ノードＰ（Ｎ）に電気的に接続され、ソース電極には、定電圧高電位信号ＶＧＨが印加され、ドレイン電極は、第１０Ｐ型薄膜トランジスタＴ１０のソース電極に電気的に接続される。第１０Ｐ型薄膜トランジスタＴ１０のゲート電極には、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号Ｇａｔｅ（Ｎ＋２）が印加され、ドレイン電極は、第１１Ｎ型薄膜トランジスタＴ１１のソース電極及び発信信号Ｑ（Ｎ）に電気的に接続される。第１１Ｎ型薄膜トランジスタＴ１１のゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号ＸＧａｔｅ（Ｎ−２）が印加され、ドレイン電極は、第１２Ｎ型薄膜トランジスタＴ１２のソース電極に電気的に接続される。第１２Ｎ型薄膜トランジスタＴ１２のゲート電極は、ノードＰ（Ｎ）に電気的に接続され、ドレイン電極には、定電圧低電位信号ＶＧＬが印加される。
前記リセットモジュール３は、第１３Ｐ型薄膜トランジスタＴ１３を備え、第１３Ｐ型薄膜トランジスタＴ１３のゲート電極には、リセット信号Ｒｅｓｅｔが印加され、ソース電極には、定電圧高電位信号ＶＧＨが印加され、ドレイン電極は、ノードＰ（Ｎ）を経由してラッチモジュール２に電気的に接続され、発信信号Ｑ（Ｎ）にリセット処理を行うのに用いられる。
前記信号処理モジュール４は、ＮＡＮＤゲートＮＡＮＤを備え、前記ＮＡＮＤゲートＮＡＮＤの第１入力端子には、発信信号Ｑ（Ｎ）が印加され、第２入力端子には、第Ｍ＋２条クロック信号ＣＫ（Ｍ＋２）が印加され、出力端子は、出力バッファモジュール５に電気的に接続され、第Ｍ＋２条クロック信号ＣＫ（Ｍ＋２）と発信信号Ｑ（Ｎ）に対してＮＡＮＤ論理処理をすることで前記第ＮステージＧＯＡユニットのスキャン駆動信号Ｇａｔｅ（Ｎ）を生成するのに用いられる。
具体的には、図４に示す通り、前記ＮＡＮＤゲートＮＡＮＤは、相対して設置された第１４Ｐ型薄膜トランジスタＴ１４と第１５Ｐ型薄膜トランジスタＴ１５、及び直列連結された第１６Ｎ型薄膜トランジスタＴ１６と第１７Ｎ型薄膜トランジスタＴ１７を備える。第１４Ｐ型薄膜トランジスタＴ１４のゲート電極と第１６Ｎ型薄膜トランジスタＴ１６のゲート電極は、電気的に接続され、前記ＮＡＮＤゲートＮＡＮＤの第１入力端子とし、第１５Ｐ型薄膜トランジスタＴ１５のゲート電極と第１７Ｎ型薄膜トランジスタＴ１７のゲート電極は、電気的に接続され、前記ＮＡＮＤゲートＮＡＮＤの第２入力端子とする。第１４Ｐ型薄膜トランジスタＴ１４と第１５Ｐ型薄膜トランジスタＴ１５のソース電極はいずれにも、定電圧高電位信号ＶＧＨが印加され、第１４Ｐ型薄膜トランジスタＴ１４と第１５Ｐ型薄膜トランジスタＴ１５のドレイン電極はいずれも、第１６Ｎ型薄膜トランジスタＴ１６のソース電極に電気的に接続され、前記ＮＡＮＤゲートＮＡＮＤの出力端子とし、第１６Ｎ型薄膜トランジスタＴ１６のドレイン電極と第１７Ｎ型薄膜トランジスタＴ１７のソース電極は、電気的に接続され、第１７Ｎ型薄膜トランジスタＴ１７のドレイン電極には、定電圧低電位信号ＶＧＬが印加される。
さらに、前記ＮＡＮＤゲートＮＡＮＤの第１入力端子と第２入力端子がいずれも、高電位を入力する際にのみ、発信信号Ｑ（Ｎ）と第Ｍ＋２条クロック信号ＣＫ（Ｍ＋２）のいずれも、高電位である場合、第１６Ｎ型薄膜トランジスタＴ１６と第１７Ｎ型薄膜トランジスタＴ１７は、同時にオンになり、出力端子は、定電圧低電位信号ＶＧＬの低電位を出力する。第１入力端子と第２入力端子のうちの少なくとも１つは、低電位を入力し、発信信号Ｑ（Ｎ）と第Ｍ＋２条クロック信号ＣＫ（Ｍ＋２）のうちの少なくとも１つは、低電位である場合、第１４Ｐ型薄膜トランジスタＴ１４と第１５Ｐ型薄膜トランジスタＴ１５のうちの少なくとも１つは、オンになり、出力端子は、定電圧高電位信号ＶＧＨの高電位を出力する。
前記出力バッファモジュール５は、順に直列連結された奇数個のインバータＦを備え、スキャン駆動信号Ｇａｔｅ（Ｎ）を出力するとともに、スキャン駆動信号Ｇａｔｅ（Ｎ）の駆動能力を向上させるのに用いられる。
前記出力バッファモジュール５は、順に直列連結された３つのインバータＦを備え、信号処理モジュール４に最も近い１つ目のインバータＦの入力端子は、ＮＡＮＤゲートＮＡＮＤの出力端子に電気的に接続され、信号処理モジュール４から最も離れた３つ目のインバータＦの出力端子は、スキャン駆動信号Ｇａｔｅ（Ｎ）を出力し、間に位置する２つ目のインバータＦの出力端子は、第Ｎステージ反転スキャン駆動信号ＸＧａｔｅ（Ｎ）を出力することが好ましい。
具体的には、図５に示す通り、各インバータＦは、直列連結された第１８Ｐ型薄膜トランジスタＴ１８と第１９Ｎ型薄膜トランジスタＴ１９を備える。前記第１８Ｐ型薄膜トランジスタＴ１８と第１９Ｎ型薄膜トランジスタＴ１９のゲート電極は、互いに電気的に接続され、前記インバータＦの入力端子を構成する。前記第１８Ｐ型薄膜トランジスタＴ１８のソース電極には、定電圧高電位信号ＶＧＨが印加され、前記第１９Ｎ型薄膜トランジスタＴ１９のドレイン電極には、定電圧低電位信号ＶＧＬが印加され、前記第１８Ｐ型薄膜トランジスタＴ１８のドレイン電極と第１９Ｎ型薄膜トランジスタＴ１９のソース電極は、互いに電気的に接続され、前記インバータＦの出力端子を構成する。１つ前のインバータＦの出力端子は、１つ後ろのインバータＦの入力端子に電気的に接続される。
さらに、インバータＦの入力端子が高電位を入力する場合、第１９Ｎ型薄膜トランジスタＴ１９は、オンになり、出力端子は、定電圧低電位信号ＶＧＬの低電位を出力する。インバータＦの入力端子が低電位を入力する場合、第１８Ｐ型薄膜トランジスタＴ１８は、オンになり、出力端子は、定電圧高電位信号ＶＧＨの高電位を出力する。
各薄膜トランジスタはいずれも、低温ポリシリコン半導体薄膜トランジスタであることが好ましい。
図２と図７を組み合わせると、本発明の実施例１において、前記クロック信号は、第１条クロック信号ＣＫ（１）と、第２条クロック信号ＣＫ（２）と、第３条クロック信号ＣＫ（３）と、第４条クロック信号ＣＫ（４）と、からなる４つのクロック信号を備える。第Ｍ条クロック信号ＣＫ（Ｍ）が第３条クロック信号ＣＫ（３）である場合、第Ｍ＋２条クロック信号ＣＫ（Ｍ＋２）は、第１条クロック信号ＣＫ（１）である。第Ｍ条クロック信号ＣＫ（Ｍ）が第４条クロック信号ＣＫ（４）である場合、第Ｍ＋２条クロック信号ＣＫ（Ｍ＋２）は、第２条クロック信号ＣＫ（２）である。縦続接続の奇数ステージＧＯＡユニットには、第１条クロック信号ＣＫ（１）と第３条クロック信号ＣＫ（３）が印加され、縦続接続の偶数ステージＧＯＡユニットには、第２条クロック信号ＣＫ（２）と第４条クロック信号ＣＫ（４）が印加される。そのうち、第１ステージ、第２ステージ、後ろから２つ目のステージ、最後のステージのＧＯＡユニットは、図１に示す従来のＧＯＡユニットを採用することができるとともに、第１ステージ、第２ステージのＧＯＡユニットにおいて、回路の開始信号ＳＴＶが印加されることで、ＣＭＯＳ ＧＯＡ回路を駆動し、動作を開始させる。上述の第１ステージ、第２ステージ、後ろから２つ目のステージ、最後のステージのＧＯＡユニットを除く、その他の各ＧＯＡユニットには、いずれにも、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２）と、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号ＸＧａｔｅ（Ｎ−２）と、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号Ｇａｔｅ（Ｎ＋２）が印加される。
図２と図６を組み合わせると、本発明におけるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路の実施例１の具体的な動作プロセスは、以下の通りである。
２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２） の高電位パルスと反転スキャン駆動信号ＸＧａｔｅ（Ｎ−２）の低電位パルスが来る場合、第Ｍ条クロック信号ＣＫ（Ｍ）は、高電位であり、この時、第２Ｎ型薄膜トランジスタＴ２と、第３Ｎ型薄膜トランジスタＴ３と、第４Ｐ型薄膜トランジスタＴ４は、オンになり、発信信号Ｑ（Ｎ）は充電されて高電位になる。同時に、第１１Ｎ型薄膜トランジスタＴ１１は、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号ＸＧａｔｅ（Ｎ−２）に制御されてオフになり、第１２Ｎ型薄膜トランジスタＴ１２のドレイン電極が印加された定電圧低電位信号ＶＧＬが発信信号Ｑ（Ｎ）に伝送されるのを防止するため、発信信号Ｑ（Ｎ）の入力には、いかなる競合パスも存在しない。この過程において、第Ｍ条クロック信号ＣＫ（Ｍ）は、Ｔ２とＴ５の２つのトランジスタを制御するのみでよいため、従来のＣＭＯＳ ＧＯＡ回路に比べ、クロック信号が駆動する薄膜トランジスタの数が半分に減り、クロック信号の負荷は小さくなり、クロック信号の抵抗遅延と消費電力が低減される。
続いて、第Ｍ条クロック信号ＣＫ（Ｍ）は、低電位に変化し、発信信号Ｑ（Ｎ）は、ラッチモジュール２にラッチされて高電位になる。
第Ｍ＋２条クロック信号ＣＫ（Ｍ＋２）の高電位パルスが來ると、信号処理モジュール４のＮＡＮＤゲートＮＡＮＤは、低電位を出力し、出力バッファモジュール５を経由し、反転スキャン駆動信号ＸＧａｔｅ（Ｎ）は、低電位を出力し、スキャン駆動信号Ｇａｔｅ（Ｎ）は、高電位を出力する。
第Ｍ＋２条クロック信号ＣＫ（Ｍ＋２）の高電位パルスの動作が完了し、低電位に変化すると、信号処理モジュール４のＮＡＮＤゲートＮＡＮＤは、高電位を出力し、出力バッファモジュール５を経由し、反転スキャン駆動信号ＸＧａｔｅ（Ｎ）は、高電位に保たれ、スキャン駆動信号Ｇａｔｅ（Ｎ）は、低電位に保たれる。
その後、第Ｍ条クロック信号ＣＫ（Ｍ）が、再び、高電位になる場合、２つ前のステージである第Ｎ−２ステージの発信信号Ｑ（Ｎ−２）は、低電位であり、２つ後ろのステージである第Ｎ＋２ステージのスキャン駆動信号Ｇａｔｅ（Ｎ＋２）は、高電位である。この時、第５Ｎ型薄膜トランジスタＴ５と第６Ｎ型薄膜トランジスタＴ６は、オンになり、発信信号Ｑ（Ｎ）は、プルダウンされて低電位になると同時に、２つ後ろのステージである第Ｎ＋２ステージのスキャン駆動信号Ｇａｔｅ（Ｎ＋２）に制御された第１０Ｐ型薄膜トランジスタＴ１０は、オフになることで、第９Ｐ型薄膜トランジスタＴ９のソース電極が印加された定電圧高電位信号ＶＧＨが発信信号Ｑ（Ｎ）に伝送されるのを防止するため、発信信号Ｑ（Ｎ）のプルダウンには、いかなる競合パスも存在しない。
第Ｍ条クロック信号ＣＫ（Ｍ）の高電位の動作が完了すると、発信信号Ｑ（Ｎ）は、低電位に保たれる。
図３を参照する。本発明におけるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路の実施例２と実施例１は、ラッチモジュール２の具体的な回路の構造に違いがあるのみで、その他のモジュールはすべて、同じである。図３に示す通り、実施例２において、前記ラッチモジュール２には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号ＸＧａｔｅ（Ｎ−２）が印加され、発信信号Ｑ（Ｎ）の入力制御信号とすることによって、発信信号Ｑ（Ｎ）の入力時に生じる競合問題を解決する。２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットが印加された反転スキャン駆動信号ＸＧａｔｅ（Ｎ＋２）を発信信号Ｑ（Ｎ）のプルダウン制御信号とすることで、発信信号Ｑ（Ｎ）のプルダウン過程において生じる競合問題を解決する。
前記ラッチモジュール２の具体的な構造は、第７Ｐ型薄膜トランジスタＴ７と、第８Ｎ型薄膜トランジスタＴ８と、第９Ｐ型薄膜トランジスタＴ９と、第１０Ｎ型薄膜トランジスタＴ１０と、第１１Ｎ型薄膜トランジスタＴ１１と、第１２Ｎ型薄膜トランジスタＴ１２を備える。第７Ｐ型薄膜トランジスタＴ７のゲート電極には、発信信号Ｑ（Ｎ）が印加され、ソース電極には、定電圧高電位信号ＶＧＨが印加され、ドレイン電極は、第１０Ｎ型薄膜トランジスタＴ１０のソース電極及びノードＰ（Ｎ）に電気的に接続される。第１０Ｎ型薄膜トランジスタＴ１０のゲート電極には、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号ＸＧａｔｅ（Ｎ＋２）が印加され、ドレイン電極は、第８Ｎ型薄膜トランジスタＴ８のソース電極に電気的に接続される。第８Ｎ型薄膜トランジスタＴ８のゲート電極には、発信信号Ｑ（Ｎ）が印加され、ドレイン電極には、定電圧低電位信号ＶＧＬが印加される。第９Ｐ型薄膜トランジスタＴ９のゲート電極は、ノードＰ（Ｎ）に電気的に接続され、ソース電極には、定電圧高電位信号ＶＧＨが印加され、ドレイン電極は、第１１Ｎ型薄膜トランジスタＴ１１のソース電極及び発信信号Ｑ（Ｎ）に電気的に接続される。第１１Ｎ型薄膜トランジスタＴ１１のゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号ＸＧａｔｅ（Ｎ−２）が印加され、ドレイン電極は、第１２Ｎ型薄膜トランジスタＴ１２のソース電極に電気的に接続される。第１２Ｎ型薄膜トランジスタＴ１２のゲート電極は、ノードＰ（Ｎ）に電気的に接続され、ドレイン電極には、定電圧低電位信号ＶＧＬが印加される。
図３と図６を組み合わせると、本発明におけるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路の実施例２の具体的な動作プロセスは、以下の通りである。
２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２） の高電位パルスと反転スキャン駆動信号ＸＧａｔｅ（Ｎ−２）の低電位パルスが来る場合、第Ｍ条クロック信号ＣＫ（Ｍ）は、高電位である。この時、第２Ｎ型薄膜トランジスタＴ２と、第３Ｎ型薄膜トランジスタＴ３と、第４Ｐ型薄膜トランジスタＴ４は、オンになり、発信信号Ｑ（Ｎ）は、充電されて高電位になる。同時に、第１１Ｎ型薄膜トランジスタＴ１１は、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号ＸＧａｔｅ（Ｎ−２）に制御されてオフになり、第１２Ｎ型薄膜トランジスタＴ１２のドレイン電極が印加された定電圧低電位信号ＶＧＬが発信信号Ｑ（Ｎ）に伝送されるのを防止することで、発信信号Ｑ（Ｎ）の入力には、いかなる競合パスも存在しない。この過程において、第Ｍ条クロック信号ＣＫ（Ｍ）は、Ｔ２とＴ５の２つのトランジスタを制御するのみでよいため、従来のＣＭＯＳ ＧＯＡ回路に比べ、クロック信号が駆動する薄膜トランジスタの数が半分に減り、クロック信号の負荷は小さくなり、クロック信号の抵抗遅延と消費電力が低減される。
続いて、第Ｍ条クロック信号ＣＫ（Ｍ）は、低電位に変化し、発信信号Ｑ（Ｎ）は、ラッチモジュール２にラッチされて高電位になる。
第Ｍ＋２条クロック信号ＣＫ（Ｍ＋２）の高電位パルスが來る場合、信号処理モジュール４のＮＡＮＤゲートＮＡＮＤは、低電位を出力し、出力バッファモジュール５を経由し、反転スキャン駆動信号ＸＧａｔｅ（Ｎ）は、低電位を出力し、スキャン駆動信号Ｇａｔｅ（Ｎ）は、高電位を出力する。
第Ｍ＋２条クロック信号ＣＫ（Ｍ＋２）の高電位パルスの動作が完了し、低電位に変化すると、信号処理モジュール４のＮＡＮＤゲートＮＡＮＤは、高電位を出力し、出力バッファモジュール５を経由し、反転スキャン駆動信号ＸＧａｔｅ（Ｎ）は、高電位に保たれ、スキャン駆動信号Ｇａｔｅ（Ｎ）は、低電位に保たれる。
その後、第Ｍ条クロック信号ＣＫ（Ｍ）が、再び、高電位に変化する場合、２つ前のステージである第Ｎ−２ステージの発信信号Ｑ（Ｎ−２）は、低電位であり、２つ後ろのステージである第Ｎ＋２ステージの反転スキャン駆動信号ＸＧａｔｅ（Ｎ＋２）は、低電位である。この時、第５Ｎ型薄膜トランジスタＴ５と第６Ｎ型薄膜トランジスタＴ６は、オンになり、発信信号Ｑ（Ｎ）は、プルダウンされて低電位になる。同時に、２つ後ろのステージである第Ｎ＋２ステージの反転スキャン駆動信号ＸＧａｔｅ（Ｎ＋２）に制御された第１０Ｎ型薄膜トランジスタＴ１０は、オフになり、第７Ｐ型薄膜トランジスタＴ７は、発信信号Ｑ（Ｎ）に制御されてオンになる。定電圧高電位信号ＶＧＨは、導通した第７Ｐ型薄膜トランジスタＴ７によって、ノードＰ（Ｎ）を高電位にし、ノードＰ（Ｎ）によって制御された第９Ｐ型薄膜トランジスタＴ９は、オフになる。前記第９Ｐ型薄膜トランジスタＴ９のソース電極が印加された定電圧高電位信号ＶＧＨが発信信号Ｑ（Ｎ）に伝送されるのを防止することで、発信信号Ｑ（Ｎ）のプルダウンには、いかなる競合パスも存在しない。
第Ｍ条クロック信号ＣＫ（Ｍ）の高電位の動作が完了すると、発信信号Ｑ（Ｎ）は、低電位に保たれる。
図３と図８を組み合わせると、本発明の実施例２において、前記クロック信号は、第１条クロック信号ＣＫ（１）と、第２条クロック信号ＣＫ（２）と、第３条クロック信号ＣＫ（３）と、第４条クロック信号ＣＫ（４）と、からなる４つのクロック信号を備える。第Ｍ条クロック信号ＣＫ（Ｍ）が第３条クロック信号ＣＫ（３）である場合、第Ｍ＋２条クロック信号ＣＫ（Ｍ＋２）は、第１条クロック信号ＣＫ（１）である。第Ｍ条クロック信号ＣＫ（Ｍ）が第４条クロック信号ＣＫ（４）である場合、第Ｍ＋２条クロック信号ＣＫ（Ｍ＋２）は、第２条クロック信号ＣＫ（２）である。縦続接続の奇数ステージＧＯＡユニットには、第１条クロック信号ＣＫ（１）と第３条クロック信号ＣＫ（３）が印加され、縦続接続の偶数ステージＧＯＡユニットには、第２条クロック信号ＣＫ（２）と第４条クロック信号ＣＫ（４）が印加される。そのうち、第１ステージ、第２ステージ、後ろから２つ目のステージ、最後のステージのＧＯＡユニットは、図１に示す従来のＧＯＡユニット回路を採用することができるとともに、第１ステージ、第２ステージのＧＯＡユニットにおいて、回路の開始信号ＳＴＶが印加されることで、ＣＭＯＳ ＧＯＡ回路を駆動し、作動を開始させる。上述の第１ステージ、第２ステージ、後ろから２つ目のステージ、最後のステージのＧＯＡユニットを除く、その他の各ＧＯＡユニットには、いずれにも、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号Ｑ（Ｎ−２）と、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号ＸＧａｔｅ（Ｎ−２）と、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号ＸＧａｔｅ（Ｎ＋２）が印加される。
要約すると、本発明におけるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路は、入力制御モジュールと、ラッチモジュールと、リセットモジュールと、信号処理モジュールと、出力バッファモジュールと、からなる。入力制御モジュールにおいて、クロック信号は、第２Ｎ型薄膜トランジスタと第５Ｎ型薄膜トランジスタの駆動を制御するのみでよいため、従来のＣＭＯＳ ＧＯＡ回路に比べ、クロック信号が駆動させる薄膜トランジスタの数を減らすことができ、クロック信号の負荷を小さくするとともに、クロック信号の抵抗遅延と消費電力を低減させる。ラッチモジュールは、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号を採用して発信信号の入力制御信号とすることで、発信信号の入力時に生じる競合問題を解決し、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号または２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号を採用して発信信号のプルダウン制御信号とすることで、発信信号のプルダウン過程において生じる競合問題を解決する。
上述は、本分野の一般の技術者からすると、本発明の技術案と技術構想に基づいてその他の各種対応する変化や変形を作り出すことができるため、これら全ての変化や変形は全て、下記の本発明の特許請求範囲に属するものとする。
１００ 入力制御モジュール
２００ リセットモジュール
３００ ラッチモジュール
４００ 信号処理モジュール
５００ 出力バッファモジュール
Ｑ（Ｎ−１） １つ前のＧＯＡユニットの発信信号
Ｑ（Ｎ−１） １つ前のＧＯＡユニットの発信信号
ＣＫ（１） 第１クロック信号、第１条クロック信号
ＣＫ（２） 第２クロック信号、第２条クロック信号
ＣＫ（３） 第３条クロック信号
ＣＫ（４） 第４条クロック信号
ＸＣＫ（１） 第１反転クロック信号
ＶＧＨ 定電圧高電位信号
ＶＧＬ 定電圧低電位信号
Ｐ（Ｎ） 信号
Ｔ１ 第１Ｐ型薄膜トランジスタ
Ｔ２ 第２Ｎ型薄膜トランジスタ
Ｔ３ 第３Ｎ型薄膜トランジスタ
Ｔ４ 第４Ｎ型薄膜トランジスタ、第４Ｐ型薄膜トランジスタ
Ｔ５ 第５Ｎ型薄膜トランジスタ
Ｔ６ 第６Ｐ型薄膜トランジスタ、第６Ｎ型薄膜トランジスタ
Ｔ７ 第７Ｐ型薄膜トランジスタ
Ｔ８ 第８Ｎ型薄膜トランジスタ
Ｔ９ 第９Ｎ型薄膜トランジスタ、第９Ｐ型薄膜トランジスタ
Ｔ１０ 第１０Ｐ型薄膜トランジスタ
Ｔ１１ 第１１Ｎ型薄膜トランジスタ
Ｔ１２ 第１２Ｎ型薄膜トランジスタ
Ｔ１３ 第１３Ｐ型薄膜トランジスタ
Ｔ１４ 第１４Ｐ型薄膜トランジスタ
Ｔ１５ 第１５Ｐ型薄膜トランジスタ
Ｔ１６ 第１６Ｎ型薄膜トランジスタ
Ｔ１７ 第１７Ｎ型薄膜トランジスタＴ
Ｔ１８ 第１８Ｐ型薄膜トランジスタ
Ｔ１９ 第１９Ｎ型薄膜トランジスタ
Ｆ インバータ
Ｑ（Ｎ） 発信信号
Ｇａｔｅ（Ｎ） スキャン駆動信号
１ 入力制御モジュール
２ ラッチモジュール
３ リセットモジュール
４ 信号処理モジュール
５ 出力バッファモジュール
Ｑ（Ｎ−２） 第Ｎ−２ステージＧＯＡユニットの発信信号
ＣＫ（Ｍ） 第Ｍ条クロック信号
Ｐ（Ｎ） ノード
Ｒｅｓｅｔ リセット信号
ＮＡＮＤ ＮＡＮＤゲート
ＣＫ（Ｍ＋２） 第Ｍ＋２条クロック信号
ＸＧａｔｅ（Ｎ−２） 第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号
Ｇａｔｅ（Ｎ＋２） 第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号

Claims (18)

  1. 複数ステージのＧＯＡユニットからなるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路であって、そのうち、奇数ステージのＧＯＡユニットは縦続接続され、偶数ステージのＧＯＡユニットは縦続接続され、
    Ｎは正整数とし、第１ステージ、第２ステージ、後ろから２つ目のステージ、最後のステージのＧＯＡユニットを除く、第ＮステージＧＯＡユニットは、入力制御モジュールと、入力制御モジュールに電気的に接続されたラッチモジュールと、ラッチモジュールに電気的に接続されたリセットモジュールと、ラッチモジュールに電気的に接続された信号処理モジュールと、信号処理モジュールに電気的に接続された出力バッファモジュールを備え、
    前記入力制御モジュールには、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号及び第Ｍ条クロック信号が印加され、第Ｎ−２ステージＧＯＡユニットの発信信号を２回反転させて、発信信号を取得するとともに、発信信号をラッチモジュールに入力するのに用いられ、
    前記ラッチモジュールには、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、発信信号の入力制御信号とし、発信信号をラッチするのに用いられると同時に、前記ラッチモジュールには、さらに、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号または２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、発信信号のプルダウン制御信号とし、
    前記リセットモジュールは、発信信号にリセット処理を行うのに用いられ、
    前記信号処理モジュールは、第Ｍ＋２条クロック信号と発信信号に対してＮＡＮＤ論理処理をすることで前記第ＮステージＧＯＡユニットのスキャン駆動信号を生成するのに用いられ、
    前記出力バッファモジュールは、スキャン駆動信号を出力するとともに、スキャン駆動信号の駆動能力を向上させるのに用いられる
    ことを特徴とする、クロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  2. 前記入力制御モジュールは、直列連結された第１Ｐ型薄膜トランジスタと、第２Ｎ型薄膜トランジスタと、第３Ｎ型薄膜トランジスタ、及び直列連結された第４Ｐ型薄膜トランジスタと、第５Ｎ型薄膜トランジスタと、第６Ｎ型薄膜トランジスタを備え、
    第１Ｐ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号が印加され、ソース電極には定電圧高電位信号が印加され、ドレイン電極は、第２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、
    第２Ｎ型薄膜トランジスタのゲート電極には、第Ｍ条クロック信号が印加され、ドレイン電極は、第３Ｎ型薄膜トランジスタのソース電極に電気的に接続され、
    第３Ｎ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号が印加され、ドレイン電極には、定電圧低電位信号が印加され、
    第４Ｐ型薄膜トランジスタのゲート電極は、第１Ｐ型薄膜トランジスタのドレイン電極及び第２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第５Ｎ型薄膜トランジスタのソース電極に電気的に接続され、
    第５Ｎ型薄膜トランジスタのゲート電極には、第Ｍ条クロック信号が印加され、ドレイン電極は、第６Ｎ型薄膜トランジスタのソース電極に電気的に接続され、
    第６Ｎ型薄膜トランジスタのゲート電極は、第１Ｐ型薄膜トランジスタのドレイン電極及び第２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、ドレイン電極には、定電圧低電位信号が印加され、
    前記第４Ｐ型薄膜トランジスタのドレイン電極及び第５Ｎ型薄膜トランジスタのソース電極は、発信信号を出力する
    ことを特徴とする、請求項１に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  3. 前記ラッチモジュールに、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号が印加され、発信信号のプルダウン制御信号とする場合、前記ラッチモジュールは、第７Ｐ型薄膜トランジスタと、第８Ｎ型薄膜トランジスタと、第９Ｐ型薄膜トランジスタと、第１０Ｐ型薄膜トランジスタと、第１１Ｎ型薄膜トランジスタと、第１２Ｎ型薄膜トランジスタを備え、
    第７Ｐ型薄膜トランジスタのゲート電極には、発信信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第８Ｎ型薄膜トランジスタのソース電極及びノードに電気的に接続され、
    第８Ｎ型薄膜トランジスタのゲート電極には、発信信号が印加され、ドレイン電極には、定電圧低電位信号が印加され、
    第９Ｐ型薄膜トランジスタのゲート電極は、ノードに電気的に接続され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第１０Ｐ型薄膜トランジスタのソース電極に電気的に接続され、
    第１０Ｐ型薄膜トランジスタのゲート電極には、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号が印加され、ドレイン電極は、第１１Ｎ型薄膜トランジスタのソース電極及び発信信号に電気的に接続され、
    第１１Ｎ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、ドレイン電極は、第１２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、
    第１２Ｎ型薄膜トランジスタのゲート電極は、ノードに電気的に接続され、ドレイン電極には、定電圧低電位信号が印加される
    ことを特徴とする、請求項１に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  4. 前記ラッチモジュールに、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、発信信号のプルダウン制御信号とする場合、前記ラッチモジュールは、第７Ｐ型薄膜トランジスタと、第８Ｎ型薄膜トランジスタと、第９Ｐ型薄膜トランジスタと、第１０Ｎ型薄膜トランジスタと、第１１Ｎ型薄膜トランジスタと、第１２Ｎ型薄膜トランジスタを備え、
    第７Ｐ型薄膜トランジスタのゲート電極には、発信信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第１０Ｎ型薄膜トランジスタのソース電極及びノードに電気的に接続され、
    第１０Ｎ型薄膜トランジスタのゲート電極には、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、ドレイン電極は、第８Ｎ型薄膜トランジスタのソース電極に電気的に接続され、
    第８Ｎ型薄膜トランジスタのゲート電極には、発信信号が印加され、ドレイン電極には、定電圧低電位信号が印加され、
    第９Ｐ型薄膜トランジスタのゲート電極は、ノードに電気的に接続され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第１１Ｎ型薄膜トランジスタのソース電極及び発信信号に電気的に接続され、
    第１１Ｎ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、ドレイン電極は、第１２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、
    第１２Ｎ型薄膜トランジスタのゲート電極は、ノードに電気的に接続され、ドレイン電極には、定電圧低電位信号が印加される
    ことを特徴とする、請求項１に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  5. 前記リセットモジュールは、第１３Ｐ型薄膜トランジスタを備え、
    第１３Ｐ型薄膜トランジスタのゲート電極には、リセット信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、ノードを経由してラッチモジュールに電気的に接続される
    ことを特徴とする、請求項１に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  6. 前記信号処理モジュールは、ＮＡＮＤゲートを備え、
    前記ＮＡＮＤゲートの第１入力端子には、発信信号が印加され、第２入力端子には、第Ｍ＋２条クロック信号が印加され、出力端子は、出力バッファモジュールに電気的に接続される
    ことを特徴とする、請求項１に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  7. 前記出力バッファモジュールは、順に直列連結された３つのインバータを備え、
    信号処理モジュールに最も近い１つ目のインバータの入力端子は、ＮＡＮＤゲートの出力端子に電気的に接続され、
    信号処理モジュールから最も離れた３つ目のインバータの出力端子は、スキャン駆動信号を出力し、２つ目のインバータの出力端子は、第Ｎステージ反転スキャン駆動信号を出力する
    ことを特徴とする、請求項６に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  8. 前記クロック信号は、第１条クロック信号と、第２条クロック信号と、第３条クロック信号と、第４条クロック信号と、からなる４つのクロック信号を備え、第Ｍ条クロック信号が第３条クロック信号である場合、第Ｍ＋２条クロック信号は、第１条クロック信号であり、第Ｍ条クロック信号が第４条クロック信号である場合、第Ｍ＋２条クロック信号は、第２条クロック信号であり、
    縦続接続の奇数ステージＧＯＡユニットには、第１条クロック信号と第３条クロック信号が印加され、縦続接続の偶数ステージＧＯＡユニットには、第２条クロック信号と第４条クロック信号が印加される
    ことを特徴とする、請求項１に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  9. 前記ＮＡＮＤゲートは、相対して設置された第１４Ｐ型薄膜トランジスタと第１５Ｐ型薄膜トランジスタ、及び直列連結された第１６Ｎ型薄膜トランジスタと第１７Ｎ型薄膜トランジスタを備え、
    第１４Ｐ型薄膜トランジスタのゲート電極と第１６Ｎ型薄膜トランジスタのゲート電極は、電気的に接続され、前記ＮＡＮＤゲートの第１入力端子とし、
    第１５Ｐ型薄膜トランジスタのゲート電極と第１７Ｎ型薄膜トランジスタのゲート電極は、電気的に接続され、前記ＮＡＮＤゲートの第２入力端子とし、
    第１４Ｐ型薄膜トランジスタと第１５Ｐ型薄膜トランジスタのソース電極には、いずれにも、定電圧高電位信号が印加され、第１４Ｐ型薄膜トランジスタと第１５Ｐ型薄膜トランジスタのドレイン電極は、いずれも、第１６Ｎ型薄膜トランジスタのソース電極に電気的に接続され、前記ＮＡＮＤゲートの出力端子とし、
    第１６Ｎ型薄膜トランジスタのドレイン電極と第１７Ｎ型薄膜トランジスタのソース電極は、電気的に接続され、第１７Ｎ型薄膜トランジスタのドレイン電極には、定電圧低電位信号が印加される
    ことを特徴とする、請求項６に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  10. 各インバータは、直列連結された第１８Ｐ型薄膜トランジスタと第１９Ｎ型薄膜トランジスタを備え、
    前記第１８Ｐ型薄膜トランジスタと第１９Ｎ型薄膜トランジスタのゲート電極は、互いに電気的に接続され、前記インバータの入力端子を構成し、
    前記第１８Ｐ型薄膜トランジスタのソース電極には、定電圧高電位信号が印加され、前記第１９Ｎ型薄膜トランジスタのドレイン電極には、定電圧低電位信号が印加され、前記第１８Ｐ型薄膜トランジスタのドレイン電極と第１９Ｎ型薄膜トランジスタのソース電極は、互いに電気的に接続され、前記インバータの出力端子を構成し、
    １つ前のインバータの出力端子は、１つ後ろのインバータの入力端子に電気的に接続される
    ことを特徴とする、請求項７に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  11. 複数ステージのＧＯＡユニットからなるクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路であって、そのうち、奇数ステージのＧＯＡユニットは縦続接続され、偶数ステージのＧＯＡユニットは縦続接続され、
    Ｎは正整数とし、第１ステージ、第２ステージ、後ろから２つ目のステージ、最後のステージのＧＯＡユニットを除く、第ＮステージＧＯＡユニットは、入力制御モジュールと、入力制御モジュールに電気的に接続されたラッチモジュールと、ラッチモジュールに電気的に接続されたリセットモジュールと、ラッチモジュールに電気的に接続された信号処理モジュールと、信号処理モジュールに電気的に接続された出力バッファモジュールを備え、
    前記入力制御モジュールには、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号及び第Ｍ条クロック信号が印加され、第Ｎ−２ステージＧＯＡユニットの発信信号を２回反転させて、発信信号を取得するとともに、発信信号をラッチモジュールに入力するのに用いられ、
    前記ラッチモジュールには、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、発信信号の入力制御信号とし、発信信号をラッチするのに用いられると同時に、前記ラッチモジュールには、さらに、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号または２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、発信信号のプルダウン制御信号とし、
    前記リセットモジュールは、発信信号にリセット処理を行うのに用いられ、
    前記信号処理モジュールは、第Ｍ＋２条クロック信号と発信信号に対してＮＡＮＤ論理処理をすることで前記第ＮステージＧＯＡユニットのスキャン駆動信号を生成するのに用いられ、
    前記出力バッファモジュールは、スキャン駆動信号を出力するとともに、スキャン駆動信号の駆動能力を向上させるのに用いられ、
    そのうち、前記入力制御モジュールは、直列連結された第１Ｐ型薄膜トランジスタと、第２Ｎ型薄膜トランジスタと、第３Ｎ型薄膜トランジスタ、及び直列連結された第４Ｐ型薄膜トランジスタと、第５Ｎ型薄膜トランジスタと、第６Ｎ型薄膜トランジスタを備え、第１Ｐ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、第２Ｎ型薄膜トランジスタのゲート電極には、第Ｍ条クロック信号が印加され、ドレイン電極は、第３Ｎ型薄膜トランジスタのソース電極に電気的に接続され、第３Ｎ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの発信信号が印加され、ドレイン電極には、定電圧低電位信号が印加され、第４Ｐ型薄膜トランジスタのゲート電極は、第１Ｐ型薄膜トランジスタのドレイン電極及び第２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第５Ｎ型薄膜トランジスタのソース電極に電気的に接続され、第５Ｎ型薄膜トランジスタのゲート電極には、第Ｍ条クロック信号が印加され、ドレイン電極は、第６Ｎ型薄膜トランジスタのソース電極に電気的に接続され、第６Ｎ型薄膜トランジスタのゲート電極は、第１Ｐ型薄膜トランジスタのドレイン電極及び第２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、ドレイン電極には、定電圧低電位信号が印加され、前記第４Ｐ型薄膜トランジスタのドレイン電極及び第５Ｎ型薄膜トランジスタのソース電極は、発信信号を出力し、
    そのうち、前記リセットモジュールは、第１３Ｐ型薄膜トランジスタを備え、第１３Ｐ型薄膜トランジスタのゲート電極には、リセット信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、ノードを経由してラッチモジュールに電気的に接続される
    ことを特徴とする、クロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  12. 前記ラッチモジュールに、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号が印加され、
    発信信号のプルダウン制御信号とする場合、前記ラッチモジュールは、第７Ｐ型薄膜トランジスタと、第８Ｎ型薄膜トランジスタと、第９Ｐ型薄膜トランジスタと、第１０Ｐ型薄膜トランジスタと、第１１Ｎ型薄膜トランジスタと、第１２Ｎ型薄膜トランジスタを備え、
    第７Ｐ型薄膜トランジスタのゲート電極には、発信信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第８Ｎ型薄膜トランジスタのソース電極及びノードに電気的に接続され、
    第８Ｎ型薄膜トランジスタのゲート電極には、発信信号が印加され、ドレイン電極には、定電圧低電位信号が印加され、
    第９Ｐ型薄膜トランジスタのゲート電極は、ノードに電気的に接続され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第１０Ｐ型薄膜トランジスタのソース電極に電気的に接続され、
    第１０Ｐ型薄膜トランジスタのゲート電極には、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットのスキャン駆動信号が印加され、ドレイン電極は、第１１Ｎ型薄膜トランジスタのソース電極及び発信信号に電気的に接続され、
    第１１Ｎ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、ドレイン電極は、第１２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、
    第１２Ｎ型薄膜トランジスタのゲート電極は、ノードに電気的に接続され、ドレイン電極には、定電圧低電位信号が印加される
    ことを特徴とする、請求項１１に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  13. 前記ラッチモジュールに、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、発信信号のプルダウン制御信号とする場合、前記ラッチモジュールは、第７Ｐ型薄膜トランジスタと、第８Ｎ型薄膜トランジスタと、第９Ｐ型薄膜トランジスタと、第１０Ｎ型薄膜トランジスタと、第１１Ｎ型薄膜トランジスタと、第１２Ｎ型薄膜トランジスタを備え、
    第７Ｐ型薄膜トランジスタのゲート電極には、発信信号が印加され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第１０Ｎ型薄膜トランジスタのソース電極及びノードに電気的に接続され、
    第１０Ｎ型薄膜トランジスタのゲート電極には、２つ後ろのステージである第Ｎ＋２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、ドレイン電極は、第８Ｎ型薄膜トランジスタのソース電極に電気的に接続され、
    第８Ｎ型薄膜トランジスタのゲート電極には、発信信号が印加され、ドレイン電極には、定電圧低電位信号が印加され、
    第９Ｐ型薄膜トランジスタのゲート電極は、ノードに電気的に接続され、ソース電極には、定電圧高電位信号が印加され、ドレイン電極は、第１１Ｎ型薄膜トランジスタのソース電極及び発信信号に電気的に接続され、
    第１１Ｎ型薄膜トランジスタのゲート電極には、２つ前のステージである第Ｎ−２ステージＧＯＡユニットの反転スキャン駆動信号が印加され、ドレイン電極は、第１２Ｎ型薄膜トランジスタのソース電極に電気的に接続され、
    第１２Ｎ型薄膜トランジスタのゲート電極は、ノードに電気的に接続され、ドレイン電極には、定電圧低電位信号が印加される
    ことを特徴とする、請求項１１に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  14. 前記信号処理モジュールは、ＮＡＮＤゲートを備え、前記ＮＡＮＤゲートの第１入力端子には、発信信号が印加され、第２入力端子には、第Ｍ＋２条クロック信号が印加され、出力端子は、出力バッファモジュールに電気的に接続される
    ことを特徴とする、請求項１１に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  15. 前記出力バッファモジュールは、順に直列連結された３つのインバータを備え、
    信号処理モジュールに最も近い１つ目のインバータの入力端子は、ＮＡＮＤゲートの出力端子に電気的に接続され、
    信号処理モジュールから最も離れた３つ目のインバータの出力端子は、スキャン駆動信号を出力し、２つ目のインバータの出力端子は、第Ｎステージ反転スキャン駆動信号を出力する
    ことを特徴とする、請求項１４に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  16. 前記クロック信号は、第１条クロック信号と、第２条クロック信号と、第３条クロック信号と、第４条クロック信号と、からなる４つのクロック信号を備え、
    第Ｍ条クロック信号が第３条クロック信号である場合、第Ｍ＋２条クロック信号は、第１条クロック信号であり、第Ｍ条クロック信号が第４条クロック信号である場合、第Ｍ＋２条クロック信号は、第２条クロック信号であり、
    縦続接続の奇数ステージＧＯＡユニットには、第１条クロック信号と第３条クロック信号が印加され、縦続接続の偶数ステージＧＯＡユニットには、第２条クロック信号と第４条クロック信号が印加される
    ことを特徴とする、請求項１１に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  17. 前記ＮＡＮＤゲートは、相対して設置された第１４Ｐ型薄膜トランジスタと第１５Ｐ型薄膜トランジスタ、及び直列連結された第１６Ｎ型薄膜トランジスタと第１７Ｎ型薄膜トランジスタを備え、
    第１４Ｐ型薄膜トランジスタのゲート電極と第１６Ｎ型薄膜トランジスタのゲート電極は、電気的に接続され、前記ＮＡＮＤゲートの第１入力端子とし、
    第１５Ｐ型薄膜トランジスタのゲート電極と第１７Ｎ型薄膜トランジスタのゲート電極は、電気的に接続され、前記ＮＡＮＤゲートの第２入力端子とし、
    第１４Ｐ型薄膜トランジスタと第１５Ｐ型薄膜トランジスタのソース電極には、いずれにも、定電圧高電位信号が印加され、
    第１４Ｐ型薄膜トランジスタと第１５Ｐ型薄膜トランジスタのドレイン電極は、いずれも、第１６Ｎ型薄膜トランジスタのソース電極に電気的に接続され、前記ＮＡＮＤゲートの出力端子とし、
    第１６Ｎ型薄膜トランジスタのドレイン電極と第１７Ｎ型薄膜トランジスタのソース電極は、電気的に接続され、第１７Ｎ型薄膜トランジスタのドレイン電極には、定電圧低電位信号が印加される
    ことを特徴とする、請求項１４に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
  18. 各インバータは、直列連結された第１８Ｐ型薄膜トランジスタと第１９Ｎ型薄膜トランジスタを備え、前記第１８Ｐ型薄膜トランジスタと第１９Ｎ型薄膜トランジスタのゲート電極は、互いに電気的に接続され、前記インバータの入力端子を構成し、前記第１８Ｐ型薄膜トランジスタのソース電極には、定電圧高電位信号が印加され、前記第１９Ｎ型薄膜トランジスタのドレイン電極には、定電圧低電位信号が印加され、前記第１８Ｐ型薄膜トランジスタのドレイン電極と第１９Ｎ型薄膜トランジスタのソース電極は、互いに電気的に接続され、前記インバータの出力端子を構成し、１つ前のインバータの出力端子は、１つ後ろのインバータの入力端子に電気的に接続される
    ことを特徴とする、請求項１５に記載のクロック信号の負荷を低減させるＣＭＯＳ ＧＯＡ回路。
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