CN106782358B - 一种goa驱动电路 - Google Patents

Abstract

本发明提供了一种GOA驱动电路，包括：输入控制模块，用于选择输入正反向级传信号；锁存模块，用于锁存选择输入的正反向级传信号；处理模块，用于将锁存模块输出的级传信号处理为第一中间信号；缓存模块，用于缓存并处理第一中间信号为栅极驱动信号和第二中间信号，第一中间信号和第二中间信号的相位相反，其中，由上一级GOA驱动电路和下一级GOA驱动电路输出的第一中间信号和/或第二中间信号控制输入控制模块来选择输入正反向级传信号，以及控制锁存模块锁存由输入控制模块选择输入的正反向级传信号。本发明可以有效的减小GOA电路所需要的驱动晶体管的数量，有利于窄边框GOA电路的设计。

Description

一种GOA驱动电路

技术领域

本发明属于显示控制技术领域，具体地说，尤其涉及一种GOA驱动电路。

背景技术

GOA(Gate Driver On Array，集成在阵列基板上的行扫描)是利用现有薄膜晶体管液晶显示器阵列制程，将行扫描驱动信号电路制作在阵列基板上，实现逐行扫描驱动的一项技术。

现有技术中，带有正反扫功能的CMOS GOA电路的设计较为复杂，需要的驱动晶体管数量较多，不利于窄边框GOA电路设计。同时，用于产生驱动时钟控制信号的负载较大，电路功耗较大。

发明内容

本发明提供了一种GOA驱动电路，可以减小GOA电路所需要的驱动晶体管的数量，降低产生时序控制信号的负载和电路的功耗。

根据本发明的一个实施例，提供了一种GOA驱动电路，包括：

输入控制模块，用于选择输入正反向级传信号；

锁存模块，用于锁存选择输入的正反向级传信号；

处理模块，用于将所述锁存模块输出的级传信号处理为第一中间信号；

缓存模块，用于缓存并处理所述第一中间信号为栅极驱动信号和第二中间信号，所述第一中间信号和所述第二中间信号的相位相反，

其中，由上一级GOA驱动电路和下一级GOA驱动电路输出的所述第一中间信号和/或所述第二中间信号控制所述输入控制模块来选择输入正反向级传信号，以及控制所述锁存模块锁存由所述输入控制模块选择输入的正反向级传信号。

根据本发明的一个实施例，所述输入控制模块包括：

第一晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极用于输入第一选择输入信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，源极用于输入第二选择输入信号，漏极连接所述锁存模块。

根据本发明的一个实施例，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极，输出端连接所述处理模块；

第三晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，漏极连接所述第三晶体管的源极；

第二反相器，其输入端连接所述第一反相器的输出端，输出端连接所述第四晶体管的源极。

根据本发明的一个实施例，所述输入控制模块包括：

第一晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极用于输入第二选择输入信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，源极用于输入第一选择输入信号，漏极连接所述锁存模块。

根据本发明的一个实施例，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极；

第二反相器，其输入端连接所述第一反相器的输出端，输入端连接所述处理模块；

第三晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，漏极连接所述第三晶体管的源极，源极连接所述第二反相器的输出端。

根据本发明的一个实施例，所述输入控制模块包括：

第一晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，源极用于输入第一选择输入信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，源极用于输入第二选择输入信号，漏极连接所述锁存模块。

根据本发明的一个实施例，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极，输出端连接所述处理模块；

第三晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为N型晶体管，其栅极用于输入下一级GOA驱动电路输出的第一中间信号，漏极连接所述第三晶体管的源极；

第二反相器，其输入端连接所述第一反相器的输出端，输出端连接所述第四晶体管的源极。

根据本发明的一个实施例，所述输入控制模块包括：

第一晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，源极用于输入第一选择输入信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极用于输入第二选择输入信号，漏极连接所述锁存模块。

根据本发明的一个实施例，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极；

第二反相器，其输入端连接所述第一反相器的输出端，输出端连接所述处理模块；

第三晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，漏极连接所述第三晶体管的源极，源极连接所述第二反相器的输出端。

根据本发明的一个实施例，所述处理模块包括一与非门，其第一输入端连接所述缓存模块的输出端，第二输入端连接第一时序驱动信号，输出端与所述缓存模块连接并输出所述第一中间信号，

所述缓存模块包括串联的第三反相器、第四反相器和第五反相器，其中，

所述第三反相器的输入端连接所述处理模块，输出端连接所述第四反相器的输入端；

所述第四反相器的输出端连接所述第五反相器的输入端，并输出所述第二中间信号；

所述第五反相器的输出端输出栅极驱动信号，

所述复位模块包括第六反相器及与所述第六反相器连接的第五晶体管，其中，

所述第六反相器的输出端连接所述缓存模块的输出端，输入端分别连接所述第五晶体管的漏极和所述第六反相器的输入端；

所述第五晶体管的源极引入第一控制信号，栅极引入复位信号。

本发明的有益效果；

本发明提供的带有正反向扫描功能的GOA电路，去除了传统GOA电路中的正反向扫描控制模块，采用锁存模块与正反扫输入控制模块相结合的电路设计，有效的减小了GOA电路所需要的驱动晶体管的数量，有利于窄边框GOA电路的设计。同时，本发明的锁存模块与输入控制模块不采用时钟控制信号控制，有效地降低了产生时钟控制信号的负载和电路的功耗。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要的附图做简单的介绍：

图1是现有技术中一种GOA驱动电路示意图；

图2a-2c是图1中部分电路元器件的内部结构示意图；

图3是图1正向扫描时的工作时序图；

图4是图1反向扫描时的工作时序图；

图5是根据本发明的一个实施例的驱动电路结构图；

图6是根据本发明的第一个实施例的驱动电路示意图；

图7是根据本发明的第二个实施例的驱动电路示意图；

图8是根据本发明的第三个实施例的驱动电路示意图；

图9是根据本发明的第四个实施例的驱动电路示意图；

图10是根据本发明的一个实施例的驱动架构示意图；

图11是根据本发明的一个实施例的正向扫描时的工作时序图；

图12是根据本发明的一个实施例的反向扫描时的工作时序图；

图13是根据本发明的一个实施例的正向扫描时的仿真波形时序图；

图14是根据本发明的一个实施例的反向扫描时的仿真波形时序图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

如图1所示是现有技术中一种带有正反向扫描功能的CMOS GOA驱动电路，该电路采用交错驱动方式，单边奇数行扫描线GOA电路需要两条时钟控制信号CK走线(如CK1信号、CK3信号)，一条启动信号STV走线，一条复位信号RESET走线，一条高电位信号VGH走线和一条低电位信号VGL走线，第一条选择输入信号U2D走线和第二条选择输入信号D2U走线。如图1所示，这种CMOS GOA电路主要由如下几个部分组成。

正反向扫描控制模块100通过U2D和D2U信号控制传输门TG的开关，从而实现对于上一级级传信号Q(N-2)和下一级级传信号Q(N+2)的选择输入；时钟控制反相器200通过CK1信号控制时钟控制反相器200，实现上一级Q点信号的传输；RESET模块300用于电路中信号节点的复位处理；锁存模块400通过对时钟控制反相器200的控制，实现本级Q点信号的锁存；Q点信号处理模块500(与非门NAND)，通过CK3信号与Q点信号的与非处理，产生本级的栅极驱动信号；栅极驱动信号缓存处理模块600个串联的反相器(如IN1、NI2、IN3)，包括三用于提高栅极驱动信号的驱动能力。其中，图1中的Q(N)表示第N级GOA电路的Q点信号，Q点是用于控制栅极驱动信号输出的点；P(N)表示第N级GOA电路的P点信号，P点是用于控制在电路非作用期间保持电路稳定输出的点。XCK1为CK1的反相信号。Q(N-2)和Q(N+2)是级传信号。

如图2a-2c所示是图1中CMOS GOA电路中部分元器件的等效电路图，其中，图2a表示反相器对应的等效电路，图2b表示时钟控制反相器200的等效电路，图2c表示处理模块500中与非门对应的等效电路。

图3是图1所示GOA电路正向扫描时的工作时序图，由图3分析可知，如1所示电路的工作原理为：在级传信号输入之前，先进行所有GOA电路的复位处理，所有电路的Q节点复位为低电平，栅极驱动信号为低电平；U2D为高电平第一选择输入信号，D2U为低电平第二选择输入信号时，上一级Q点信号可以被写入；当上一级Q点信号和本级控制输入的时钟控制信号CK1的高电平脉冲信号同时来临时，本级Q(N)点被充电至高电平，当控制输入的时序控制信号CK1变成低电平时，时钟控制反相器200锁存Q(N)点的高电平信号；当与非门的时序控制信号CK3的高电平脉冲信号来临时，缓存模块600输出高电平信号，即产生本级的栅极驱动信号；当控制输入的时序控制信号CK1的高电平脉冲信号再一次来临时，Q(N))点被充电至低电平；之后，Q(N)点一直锁存和输入低电平信号，缓存模块600维持稳定的低电平输出。

图4是图1所示GOA电路反向扫描时的工作时序图，由图4分析可知，其与图3所示时序图的不同点在于：U2D为低电平，D2U为高电平，这样下一级的Q点级传信号可以被写入到本级的GOA电路当中；同时时钟控制信号也要做出相应的变换，以便于能够更好的搭配级传信号的输入。

由以上分析可知，现有带有正反向扫描功能的COMS GOA电路的正反向扫描控制模块100和时钟控制反相器200需要较多的晶体管，占据显示面板面积较大，不利于窄边框GOA电路设计。

因此，本发明提供了一种GOA驱动电路，可以去除现有GOA电路中的正反向扫描控制模块100和时钟控制反相器200，本发明采用锁存与正反扫控制双结合的电路设计，有效减小GOA电路所需要的驱动晶体管的数量。同时，采用不带有CK控制的信号输入及锁存模块，有效地降低用于产生CK信号的负载和电路的功耗。如图5所示为根据本发明的一个实施例的GOA驱动电路结构图，以下参考图5来对本发明进行详细说明。

该GOA驱动电路包括输入控制模块21、锁存模块22、处理模块23和缓存模块24。输入控制模块21用于选择输入正反向级传信号，具体的，用于选择输入正向级传信号还是选择输入反向级传信号；锁存模块22与输入控制模块21连接，用于锁存选择输入的正反向级传信号；处理模块23与锁存模块22连接，用于将锁存模块22输出的级传信号处理为第一中间信号；缓存模块24与处理模块23连接，用于缓存并处理第一中间信号为栅极驱动信号和第二中间信号，第一中间信号和第二中间信号的相位相反。其中，由上一级GOA驱动电路和下一级GOA驱动电路输出的第一中间信号和/或第二中间信号控制输入控制模块21来选择输入正反向级传信号，以及控制锁存模块22锁存由输入控制模块21选择输入的正反向级传信号。

本发明提供的带有正反向扫描功能的GOA电路，去除了传统GOA电路中的正反向扫描控制模块，采用锁存模块与正反扫输入控制模块相结合的电路设计，有效的减小了GOA电路所需要的驱动晶体管的数量，有利于窄边框GOA电路的设计。同时，本发明的锁存模块与输入控制模块不采用时钟控制信号控制，有效地降低了产生时钟控制信号的负载和电路的功耗。

根据本发明的一个实施例，该输入控制模块包括第一晶体管T11和第二晶体管T12，如图6所示。第一晶体管T11为N型晶体管，其栅极用于输入下一级GOA驱动电路输出的第二中间信号P(N+1)，源极用于输入第一选择输入信号U2D，漏极连接锁存模块22；第二晶体管T12为N型晶体管，其栅极用于输入上一级GOA驱动电路输出的第二中间信号P(N-1)，源极用于输入第二选择输入信号D2U，漏极连接锁存模块22。

当第一选择输入信号U2D为高电平、第二选择输入信号D2U为低电平时，P(N-1)信号控制第二选择输入信号D2U用于本级Q点的上拉控制，P(N+1)信号控制第一选择输入信号U2D用于本级Q点信号的下拉控制；当第一选择输入信号U2D为低电平、第二选择输入信号D2U为高电平时，P(N+1)信号控制第一选择输入信号U2D用于本级Q点的上拉控制，P(N-1)信号控制D2U信号用于本级Q点的下拉控制；即通过对于第一选择输入信号U2D和第二选择输入信号D2U的信号控制，可以实现GOA电路的驱动方向控制。

根据本发明的一个实施例，该锁存模块包括第一反相器IN11、第二反相器IN12、第三晶体管T13和第四晶体管T14，如图6所示。第一反相器IN11的输入端连接第一晶体管T11和第二晶体管T12的漏极，输出端连接处理模块23；第三晶体管T13为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号P(N-1)，漏极连接第一反相器IN1的输入端；第四晶体管T14为P型晶体管，其栅极用于输入下一级GOA驱动电路输出的第二中间信号P(N+1)，漏极连接第三晶体管的源极；第二反相器IN12的输入端连接第一反相器IN11的输出端，输出端连接第四晶体管T14的源极。

根据本发明的一个实施例，该输入控制模块包括第一晶体管T21，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号P(N+1)，源极用于输入第二选择输入信号D2U，漏极连接锁存模块22；第二晶体管T22，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号P(N-1)，源极用于输入第一选择输入信号U2D，漏极连接锁存模块22。

当U2D为高电平、D2U信号为低电平时，P(N-1)信号控制U2D信号用于本级Q点的上拉控制，P(N+1)信号控制D2U信号用于本级Q点信号的下拉控制；当U2D为低电平、D2U为高电平时，P(N+1)信号控制D2U信号用于本级Q点的上拉控制，P(N-1)信号控制U2D信号用于本级Q点的下拉控制。

根据本发明的一个实施例，该锁存模块包括第一反相器IN21、第二反相器IN22、第三晶体管T23和第四晶体管T24，如图7所示。第一反相器IN21的输入端连接第一晶体管T21和第二晶体管T22的漏极；第二反相器IN22的输入端连接第一反相器IN21的输出端，输出端连接处理模块23；第三晶体管T23为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号P(N-1)，漏极连接第一反相器IN21的输入端；第四晶体管T24为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号P(N+1)，漏极连接第三晶体管T23的源极，源极连接第二反相器IN22的输出端。

由图6和图7可知，第三晶体管和第四晶体管用于锁存模块中锁存回路的开关控制。如图6所示，该锁存回路由第一反相器IN11、第二反相器IN12、第三晶体管T13和第四晶体管T14构成。当级传信号通过第一晶体管T11或第二晶体管T12到达锁存模块后，上一级GOA驱动电路输出的第二中间信号P(N-1)和下一级GOA驱动电路输出的第二中间信号P(N+1)均为低电平，此时第三晶体管T13和第四晶体管T14打开，级传信号保存在锁存回路中。如图7所示，该锁存回路由第一反相器IN21、第二反相器IN22、第三晶体管T23和第四晶体管T24构成。当级传信号通过第一晶体管T11或第二晶体管T12到达锁存模块后，上一级GOA驱动电路输出的第二中间信号P(N-1)和下一级GOA驱动电路输出的第二中间信号P(N+1)均为低电平，此时第三晶体管T23和第四晶体管T24打开，级传信号保存在锁存回路中。

在本发明中，锁存模块不采用时钟控制信号控制，可以有效降低产生时钟控制信号的负载和电路的功耗。

根据本发明的一个实施例，该输入控制模块包括第一晶体管T31和第二晶体管T32，如图8所示。第一晶体管T31为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号X P(N+1)，源极用于输入第一选择输入信号U2D，漏极连接锁存模块22；第二晶体管T32为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号P(N-1)，源极用于输入第二选择输入信号D2U，漏极连接锁存模块22。

当第一选择输入信号U2D为高电平、第二选择输入信号D2U信号为低电平时，P(N-1)信号控制第二选择输入信号D2U用于本级Q点的上拉控制，XP(N+1)信号控制第一选择输入信号U2D用于本级Q点信号的下拉控制；当第一选择输入信号U2D为低电平、第二选择输入信号D2U为高电平时，XP(N+1)信号控制第一选择输入信号U2D用于本级Q点的上拉控制，P(N-1)信号控制第二选择输入信号D2U用于本级Q点的下拉控制；即通过对于第一选择输入信号U2D和第二选择输入信号D2U的信号控制，可以实现GOA电路的驱动方向控制。

根据本发明的一个实施例，该锁存模块包括第一反相器IN31、第二反相器IN32、第三晶体管T33和第四晶体管T34，如图8所示。第一反相器IN31的输入端连接第一晶体管T21和第二晶体管T22的漏极，输出端连接处理模块23；第三晶体管T33为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号P(N-1)，漏极连接第一反相器IN31的输入端；第四晶体管T34为N型晶体管，其栅极用于输入下一级GOA驱动电路输出的第一中间信号XP(N+1)，漏极连接第三晶体管T33的源极；第二反相器IN32的输入端连接第一反相器IN31的输出端，输出端连接第四晶体管T34的源极。

根据本发明的一个实施例，该输入控制模块包括第一晶体管T41，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号XP(N-1)，源极用于输入第一选择输入信号U2D，漏极连接锁存模块22；第二晶体管T42，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号P(N+1)，源极用于输入第二选择输入信号D2U，漏极连接锁存模块22，如图9所示。

当U2D为高电平、D2U信号为低电平时，XP(N-1)信号控制U2D信号用于本级Q点的上拉控制，P(N+1)信号控制D2U信号用于本级Q点信号的下拉控制；当U2D为低电平、D2U为高电平时，P(N+1)信号控制D2U信号用于本级Q点的上拉控制，XP(N-1)信号控制U2D信号用于本级Q点的下拉控制。

根据本发明的一个实施例，该锁存模块包括第一反相器IN41、第二反相器IN42、第三晶体管T43和第四晶体管T44，如图9所示。第一反相器IN41的输入端连接第一晶体管T41和第二晶体管T42的漏极；第二反相器IN42的输入端连接第一反相器IN41的输出端，输出端连接处理模块23；第三晶体管T43为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号XP(N+1)，漏极连接第一反相器IN41的输入端；第四晶体管T44为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号P(N+1)，漏极连接第三晶体管T43的源极，源极连接第二反相器IN42的输出端。

由图8和图9可知，第三晶体管和第四晶体管用于各自锁存模块中锁存回路的开关控制。图8中的锁存回路由第一反相器IN31、第二反相器IN32、第三晶体管T33和第四晶体管T34构成，图9中的锁存回路由第一反相器IN41、第二反相器IN42、第三晶体管T43和第四晶体管T44构成。当级传信号通过第一晶体管T31或第二晶体管T32到达锁存模块后，在图8中，上一级GOA驱动电路输出的第二中间信号P(N-1)为低电平，下一级GOA驱动电路输出的第一中间信号XP(N+1)为高电平，此时第三晶体管T33和第四晶体管T34打开，级传信号保存在锁存回路中。当级传信号通过第一晶体管T41或第二晶体管T42到达锁存模块后，在图9中，上一级GOA驱动电路输出的第一中间信号XP(N-1)为低电平，下一级GOA驱动电路输出的第二中间信号P(N+1)为高电平，此时第三晶体管T43和第四晶体管T44打开，级传信号保存在锁存回路中。

在本发明中，锁存模块不采用时钟控制信号控制，可以有效降低产生时钟控制信号的负载和电路的功耗。

根据本发明的一个实施例，该处理模块包括一与非门NAND23，其第一输入端连接缓存模块的输出端，第二输入端连接第一时序信号CK3，输出端连接缓存模块并输出本级的第一中间信号P(N)，如图6-图9所示。

根据本发明的一个实施例，该缓存模块包括串联的第三反相器IN23、第四反相器IN24和第五反相器IN25，其中，第三反相器IN23的输入端连接处理模块，输出端连接第四反相器IN24的输入端；第四反相器IN24的输出端连接第五反相器IN25的输入端，并输出第二中间信号；第五反相器IN25的输出端输出栅极驱动信号，如图6-图9所示。

根据本发明的一个实施例，复位模块包括第六反相器IN26及与第六反相器IN26连接的第五晶体管T25，其中，第六反相器IN26的输出端连接缓存模块的输出端，输入端分别连接第五晶体管T25的漏极和第六反相器IN26的输入端；第五晶体管T25的源极引入第一控制信号，栅极引入复位信号。

如图10所示为图6-至图9所示电路的驱动框架图，该驱动框架图为单边驱动框架图，对应奇数行的扫描线。单边GOA电路需要两根STV信号走线，分别用于第一级GOA电路Q点的上拉和最后一级GOA电路Q点的下拉；单边需要一根U2D和一根D2U走线，用于GOA电路正反扫的控制；单边需要两根CK信号走线，用于栅极移位驱动信号的产生；单边需要一根RESET走线，用于每一级GOA电路的复位处理；单边需要一条VGH走线和一条VGL走线，用于CMOSGOA电路的驱动。其中，STV1为正向级传启动信号，STV2为反向级传启动信号，U2D为第一选择输入信号，D2U为第二选择输入信号，CK1、CK3为时序控制信号，RESET为复位信号，VGH为高电平信号，VGL为低电平信号。

如图11所示为图10所示驱动框架的正向扫描驱动时序图，由时序图11分析可知：当RESET信号低电平脉冲信号来临时，所有的GOA电路进行复位处理，Q点复位后锁存低电平信号；U2D为高电平，D2U为低电平，此时电路正方向扫描；当XP0低电平脉冲或者P0高电平脉冲信号来临时，Q点被充电至高电平，之后Q点锁存高电平信号；当CK3信号的高电平脉冲来临时，产生本级中间信号XP1、P1和本级栅极驱动信号GATE1；当XP2的低电平脉冲活着P2的高电平脉冲信号来临时，Q点被充电至低电平，之后Q点一直锁存低电平信号，GOA电路稳定输出低电平栅极驱动信号。

如图12为图10所示驱动框架的反向扫描驱动时序图，此时，U2D为低电平，D2U为高电平，电路反方向扫描。

如图13为根据本发明的一个实施例的正向扫描驱动仿真示意图，如图14为根据本发明的一个实施例的反向扫描驱动仿真示意图，由图13和图14可知，本发明的电路可以实现正向或反向输出扫描信号。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (9)

1.一种GOA驱动电路，包括：

输入控制模块，用于选择输入正反向级传信号；

锁存模块，用于锁存选择输入的正反向级传信号；

处理模块，用于将所述锁存模块输出的级传信号处理为第一中间信号；所述处理模块包括一与非门，其第一输入端连接缓存模块的输出端，第二输入端连接第一时序驱动信号，输出端与缓存模块连接并输出所述第一中间信号；

缓存模块，用于缓存并处理所述第一中间信号为栅极驱动信号和第二中间信号，所述第一中间信号和所述第二中间信号的相位相反，所述缓存模块包括串联的第三反相器、第四反相器和第五反相器，其中，所述第三反相器的输入端连接所述处理模块，输出端连接所述第四反相器的输入端；所述第四反相器的输出端连接所述第五反相器的输入端，并输出所述第二中间信号；所述第五反相器的输出端输出栅极驱动信号；

复位模块，包括第六反相器及与所述第六反相器连接的第五晶体管，其中，所述第六反相器的输出端连接所述缓存模块的输出端，输入端分别连接所述第五晶体管的漏极和所述第六反相器的输入端，所述第五晶体管的源极引入第一控制信号，栅极引入复位信号；

其中，由上一级GOA驱动电路和下一级GOA驱动电路输出的所述第一中间信号和/或所述第二中间信号控制所述输入控制模块来选择输入正反向级传信号，以及控制所述锁存模块锁存由所述输入控制模块选择输入的正反向级传信号。

2.根据权利要求1所述的电路，其特征在于，所述输入控制模块包括：

第一晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极用于输入第一选择输入信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，源极用于输入第二选择输入信号，漏极连接所述锁存模块。

3.根据权利要求2所述的电路，其特征在于，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极，输出端连接所述处理模块；

第三晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，漏极连接所述第三晶体管的源极；

第二反相器，其输入端连接所述第一反相器的输出端，输出端连接所述第四晶体管的源极。

4.根据权利要求1所述的电路，其特征在于，所述输入控制模块包括：

第一晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极用于输入第二选择输入信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，源极用于输入第一选择输入信号，漏极连接所述锁存模块。

5.根据权利要求4所述的电路，其特征在于，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极；

第二反相器，其输入端连接所述第一反相器的输出端，输入端连接所述处理模块；

第三晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，漏极连接所述第三晶体管的源极，源极连接所述第二反相器的输出端。

6.根据权利要求1所述的电路，其特征在于，所述输入控制模块包括：

第一晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，源极用于输入第一选择输入信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，源极用于输入第二选择输入信号，漏极连接所述锁存模块。

7.根据权利要求6所述的电路，其特征在于，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极，输出端连接所述处理模块；

第三晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为N型晶体管，其栅极用于输入下一级GOA驱动电路输出的第一中间信号，漏极连接所述第三晶体管的源极；

第二反相器，其输入端连接所述第一反相器的输出端，输出端连接所述第四晶体管的源极。

8.根据权利要求1所述的电路，其特征在于，所述输入控制模块包括：

第一晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，源极用于输入第一选择输入信号，漏极连接所述锁存模块；

第二晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极用于输入第二选择输入信号，漏极连接所述锁存模块。

9.根据权利要求8所述的电路，其特征在于，所述锁存模块包括：

第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极；

第二反相器，其输入端连接所述第一反相器的输出端，输出端连接所述处理模块；

第三晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，漏极连接所述第一反相器的输入端；

第四晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，漏极连接所述第三晶体管的源极，源极连接所述第二反相器的输出端。

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