CN106057117A - 移位寄存单元、移位寄存器及显示面板 - Google Patents

Abstract

本申请公开了移位寄存单元、移位寄存器及显示面板。所述移位寄存单元用于驱动显示面板上的扫描线，包括锁存器、逻辑运算电路以及缓冲器；锁存器包括第一信号输出端；逻辑运算电路包括第一晶体管、第二晶体管和第一输入端，其中，第一晶体管和第二晶体管的沟道类型不同，第一输入端与第一信号输出端连接；缓冲器的输入端与逻辑运算电路的输出端连接，缓冲器的输出端与扫描线连接。本申请公开的移位寄存单元、移位寄存器及显示面板能够简化边框范围内的电路结构，有效缩小了边框面积，有利于窄边框的设计。

Description

移位寄存单元、移位寄存器及显示面板

技术领域

本申请涉及显示技术领域，具体涉及显示驱动技术领域，尤其涉及移位寄存单元、移位寄存器及显示面板。

背景技术

显示面板的边框区域内设有栅极驱动电路，通常栅极驱动电路包括多个级联的移位寄存单元。图1所示为现有的一种移位寄存单元的电路结构示意图，在图1中，移位寄存单元100包括两个时钟信号输入端CK11和CK12、高电平信号输入端Vgh1、低电平信号输入端Vgl1、移位信号输入端Stv11、移位信号输出端Next1、重置信号端RST1、栅极驱动信号输出端Gout1、锁存器111、与非门112以及缓冲电路113。其中锁存器11包括12个TFT(薄膜晶体管，Thin Film Transistor)，与非门112包括4个TFT，缓冲电路113包括6个TFT，重置单元114包括1个TFT，即一级移位寄存单元至少包括23个TFT。为了适应窄边框的需求，需要优化移位寄存单元的电路结构，减少移位寄存单元中电路元件的数量，以缩小显示面板的边框尺寸。

发明内容

为了解决上述技术问题，本申请提供了移位寄存单元、移位寄存器及显示面板。

第一方面，本申请提供了一种移位寄存单元，用于驱动显示面板上的扫描线，移位寄存单元包括锁存器、逻辑运算电路以及缓冲器；锁存器包括第一信号输出端；逻辑运算电路包括第一晶体管、第二晶体管和第一输入端，其中，第一晶体管和第二晶体管的沟道类型不同，第一输入端与第一信号输出端连接；缓冲器的输入端与逻辑运算电路的输出端连接，缓冲器的输出端与扫描线连接。

第二方面，本申请提供了一种移位寄存器，包括N个级联的上述移位寄存单元，其中N为正整数。

第三方面，本申请提供了一种显示面板，包括多条扫描线以及上述移位寄存器，其中，移位寄存器中每一级移位寄存单元的输出端分别与一条扫描线连接。

本申请提供的移位寄存单元、移位寄存器和显示面板，减少了现有移位寄存单元设计中的晶体管数量，简化了移位寄存单元的电路结构，有利于显示面板窄边框的设计，并且能够在保证电路稳定工作的同时降低移位寄存器的功耗。

附图说明

通过阅读参照以下附图所作的对非限制性实施例详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是现有的一种移位寄存单元的电路结构示意图；

图2是本申请提供的移位寄存单元的一个实施例的结构示意图；

图3是本申请提供的移位寄存单元中的锁存器的一个实施例的结构示意图；

图4是本申请提供的移位寄存单元的一个实施例的具体电路结构示意图；

图5是本申请提供的移位寄存单元的另一个实施例的具体电路结构示意图；

图6是本申请实施例提供的移位寄存单元的一个工作时序示意图；

图7是本申请提供的移位寄存器的一个实施例的结构示意图；

图8是本申请提供的移位寄存器的另一个实施例的结构示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

请参考图2，其示出了本申请提供的移位寄存单元的一个实施例的结构示意图。其中，移位寄存单元200用于驱动显示面板上的扫描线。如图2所示，移位寄存单元200包括锁存器21、逻辑运算电路22以及缓冲器23。锁存器21包括第一信号输出端Out1，逻辑运算电路包括第一晶体管M1、第二晶体管M2以及第一输入端In2。其中，第一晶体管M1和第二晶体管M2的沟道类型不同，第一输入端In2与第一信号输出端Out1连接。缓冲器23的输入端In3与逻辑运算电路22的输出端Out2连接，缓冲器23的输出端Out3与扫描线G连接。

在本实施例中，锁存器21通过第一信号输出端Out1向逻辑运算电路22提供第一信号，逻辑运算电路22用于对第一信号和一个时钟信号CK进行与运算，或者逻辑运算电路22用于对第一信号和一个时钟信号CK的反相信号进行或运算，缓冲器23可以用于对逻辑运算电路22输出的信号进行稳压处理。

进一步地，锁存器21可以包括输入端In1，锁存器的输入端In1可以用于接收栅极信号。锁存器21可以用于传输和锁存栅极信号，逻辑运算电路22和缓冲器23对栅极信号移位、稳压后输出。

上述实施例提供的移位寄存单元200可以实现栅极信号的移位，通过将移位寄存单元200简化为由锁存器21、包含两个不同沟道类型的晶体管的逻辑运算电路22和缓冲器23构成的电路结构，能够缩小移位寄存单元200所占用的边框面积，有利于边框的进一步减小。

在一些实施例中，移位寄存单元200还包括输入信号端和第一节点。移位寄存单元200的输入信号端可以为上述实施例中移位寄存单元200的锁存器21的输入端In1，用于输入栅极信号。锁存器21可以进一步包括第一时钟反相器、第二时钟反相器和第一反相器。

进一步参考图3，其示出了本申请提供的移位寄存单元中的锁存器的一个实施例的结构示意图。其中，移位寄存单元包括锁存器、逻辑运算电路、缓冲器、输入信号端IN和第一节点N1。锁存器300包括第一信号输出端Out；逻辑运算电路包括第一晶体管、第二晶体管和第一输入端，第一晶体管和第二晶体管的沟道类型不同，第一输入端与第一信号输出端Out连接；缓冲器的输入端与逻辑运算电路的输出端连接，缓冲器的输出端与扫描线连接。

如图3所示，锁存器300包括第一时钟信号输入端CK1、第一时钟反相器31、第二时钟反相器32以及第一反相器R1。第一时钟反相器31包括第一控制端311，第二时钟反相器32包括第二控制端321。其中，第一控制端311输入的信号和第二控制端321输入的信号由第一时钟信号输入端CK1输入的信号控制。具体地，第一控制端311与第一时钟信号输入端CK1连接，其输入的信号为第一时钟信号输入端CK1输入的信号；第二控制端321经过反相器R0与第一时钟信号输入端CK1连接，其输入的信号为第一时钟信号输入端CK1输入的信号的反相信号，即第一控制端311输入的信号和第二控制端321输入的信号互为反相信号。

第一时钟反相器31的输入端313与输入信号端IN连接，第二时钟反相器32的输入端323与第一反相器的输出端332连接，第一时钟反相器的输出端314和第二时钟反相器的输出端324与第一节点N1连接。第一反相器R1的输入端331与第一节点N1连接。第一信号输出端Out与第一节点N1连接或第一信号输出端Out与第一反相器R1的输出端332连接。

在本实施例中，第一时钟信号输入端CK1输入高电平信号时，第一时钟反相器31等效为一个反相器，此时第一时钟反相器31的输出端314输出的信号为第一时钟反相器31的输入信号端IN输入的信号的反相信号；第二时钟反相器32不工作，第二时钟反相器32的输出端324处于悬空状态，第一节点N1的电位信号为输入信号端IN输入的信号。

第一时钟信号输入端CK1输入低电平信号时，第一时钟反相器31不工作，第一反相器31的输出端314为悬空状态；第二时钟反相器32等效为一个反相器，此时第二时钟反相器32的输出端324输出的信号为第一节点N1的电位信号经过两次反相之后的信号，即与第一节点N1的电位信号相同。

锁存器300还包括第二信号输出端Next，锁存器300的第二信号输出端Next与第一反相器R1的输出端332连接，用于输出栅极移位信号。第二信号输出端Next输出与第一节点N1的电位相反的信号。

在本实施例中，锁存器300可以通过第一信号输出端Out向逻辑运算电路提供第一信号。其中第一信号输出端Out可以输出与第一节点N1的电位一致的信号，或者可以输出与第一节点N1的电位相反的信号。锁存器300利用两个时钟反相器和一个反相器对输入信号端IN输入的信号进行传递，实现了栅极信号的传输和锁存。

以下结合图4和图5进一步描述移位寄存单元中的锁存器、逻辑运算电路及缓冲器的电路结构。

请参考图4，其示出了本申请提供的移位寄存单元的一个实施例的具体电路结构示意图。

如图4所示，移位寄存单元400包括锁存器41、逻辑运算电路42、缓冲器43、信号输入端IN、第一节点N1、第二时钟信号输入端CK2。锁存器41包括第一信号输出端Out、第一时钟信号输入端CK1、第一电压信号输入端Vgh和第二电压信号输入端Vgl。锁存器41包括第一反相器411、第一时钟反相器以及第二时钟反相器。第一时钟反相器包括第一控制端、第二时钟反相器包括第二控制端，第一控制端输入的信号和第二控制端输入的信号由第一时钟信号输入端CK1输入的信号控制。

具体地，第一时钟反相器包括第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7以及第八晶体管M8。第二时钟反相器包括第三晶体管M3、第四晶体管M4、第九晶体管M9、第十晶体管M10、第十一晶体管M11以及第十二晶体管M12。其中，第三晶体管M3、第五晶体管M5、第六晶体管M6、第九晶体管M9、第十晶体管M10的沟道类型相同；第四晶体管M4、第七晶体管M7、第八晶体管M8、第十一晶体管M11、第十二晶体管M12的沟道类型相同；第三晶体管M3和第四晶体管M4的沟道类型不同。图4仅以第三晶体管M3、第五晶体管M5、第六晶体管M6、第九晶体管M9、第十晶体管M10为P型晶体管，第四晶体管M4、第七晶体管M7、第八晶体管M8、第十一晶体管M11、第十二晶体管M12为N型晶体管为例示意性说明，在实际应用中，第三晶体管M3、第五晶体管M5、第六晶体管M6、第九晶体管M9、第十晶体管M10可以为N型晶体管，这时第四晶体管M4、第七晶体管M7、第八晶体管M8、第十一晶体管M11、第十二晶体管M12为P型晶体管，本申请对此不作限定。

进一步地，第三晶体管M3的第一极与第一电压信号输入端Vgh连接，第四晶体管M4的第一极与第二电压信号输入端Vgl连接，第三晶体管M3的栅极和第四晶体管M4的栅极与第一时钟信号输入端CK1连接，第三晶体管M3和第四晶体管M4的第二极与第五晶体管M5的栅极连接。第五晶体管M5的第一极与第一电压信号输入端Vgh连接，第五晶体管M5的第二极与第六晶体管M6的第一极连接。第六晶体管M6的栅极与输入信号端IN连接，第六晶体管M6的第二极与第一节点N1连接。第七晶体管M7的栅极与输入信号端IN连接，第七晶体管M7的第一极与第八晶体管M8的第二极连接，第七晶体管M7的第二极与第一节点N1连接。第八晶体管M8的栅极与第一时钟信号输入端CK1连接，第八晶体管M8的第一极与第二电压信号输入端Vgl连接。第九晶体管M9的栅极与第一时钟信号输入端CK1连接，第九晶体管M9的第一极与第一电压信号输入端Vgh连接，第九晶体管M9的第二极与第十晶体管M10的第一极连接。第十晶体管M10的栅极与第一反相器的输出端连接，第十晶体管M10的第二极与第一节点N1连接。第十一晶体管M11的栅极与第一反相器411的输出端连接，第十一晶体管M11的第一极与第十二晶体管M12的第二极连接，第十一晶体管M11的第二极与第一节点N1连接。第十二晶体管M12的栅极与第三晶体管M3的第二极连接，第十二晶体管M12的第一极与第二电压信号输入端Vgl连接。

在本实施例中，第六晶体管M6的栅极和第七晶体管M7的栅极连接至第一时钟反相器的输入端，第六晶体管M6的第二极和第七晶体管M7的第二极连接至第一时钟反相器的输出端；第十晶体管M10的栅极和第十一晶体管M11的栅极连接至第二时钟反相器的输入端，第十晶体管M10的第二极和第十一晶体管M11的第二极连接至第二时钟反相器的输出端。锁存器41的第一信号输出端Out与第一节点N1连接。锁存器还包括第一反相器411。第一反相器411的输入端与第一节点N1连接，第一反相器411的输出端与第二信号输出端Next连接。

逻辑运算电路42包括第一晶体管M1、第二晶体管M2、第一输入端421和第二输入端422。第一输入端421与锁存器41的第一信号输出端Out连接，第二输入端422与第二时钟信号输入端CK2连接。

在本实施例中，第一晶体管M1的栅极和第二晶体管M2的栅极与第二输入端422连接，第一晶体管M1的第一极与第一输入端421连接，第二晶体管M2的第一极与第一电压信号输入端Vgh连接。第一晶体管M1的第二极和第二晶体管M2的第二极与逻辑运算电路的输出端423连接。其中，第二晶体管M2与第三晶体管M3的沟道类型相同。

在本实施例中，逻辑运算电路42用于对第一输入端421输入的信号和第二输入端422输入的信号的反相信号进行或运算。第一输入端421输入的信号为第一节点N1的电位信号，第二输入端422输入的信号为第二时钟信号输入端CK2输入的信号，则逻辑运算电路42的输出端423输出的信号为第一节点N1的电位信号和第二时钟信号输入端CK2输入的信号的反相信号进行或运算后的信号。

缓冲器43包括第二反相器，第二反相器的输入端431与逻辑运算电路42的输出端423连接，第二反相器的输出端432与缓冲器43的输出端连接。缓冲器43的输出端与移位寄存单元400的输出端Gout连接。

在一些实施例中，移位寄存单元400还可以包括重置单元44。重置单元44包括重置信号输入端Reset和第十三晶体管M13，第十三晶体管M13的栅极与重置信号输入端Reset连接，第十三晶体管M13的第一极与第一电压信号输入端Vgh连接，第十三晶体管M13的第二极与第一节点N1连接，第十三晶体管M13与第三晶体管M3的沟道类型相同。重置单元44可以将第一节点N1的电位信号重置为高电平信号，锁存器41的第二信号输出端Next的信号被重置为低电平信号，这时移位寄存单元400输出低电平信号。在切换不同帧的显示画面时，可以利用重置单元44将移位寄存单元400输出的信号重置为低电平信号，以在上一帧画面显示结束后停止对子像素的扫描。

上述实施例中，利用逻辑运算电路和缓冲器简化了移位寄存单元的电路结构。可以看出，本实施例提供的移位寄存单元共包含17个晶体管，相较于图1所示的包含23个晶体管的移位寄存单元的设计，减少了晶体管的数量，从而有利于缩小移位寄存单元的尺寸，能够进一步减小边框宽度。同时，由于减少了晶体管的数量，还可以降低移位寄存单元的功耗。

请参考图5，其示出了本申请提供的移位寄存单元的另一个实施例的具体电路结构示意图。

如图5所示，移位寄存单元500包括锁存器51、逻辑运算电路52、缓冲器53、信号输入端IN、第一节点N1、第二时钟信号输入端CK2。锁存器51包括第一信号输出端Out、第一时钟信号输入端CK1、第一电压信号输入端Vgh和第二电压信号输入端Vgl。锁存器51包括第一反相器511、第一时钟反相器以及第二时钟反相器。第一时钟反相器包括第一控制端、第二时钟反相器包括第二控制端，第一控制端输入的信号和第二控制端输入的信号由第一时钟信号输入端CK1输入的信号控制。

具体地，第一时钟反相器包括第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7以及第八晶体管M8。第二时钟反相器包括第三晶体管M3、第四晶体管M4、第九晶体管M9、第十晶体管M10、第十一晶体管M11以及第十二晶体管M12。其中，第三晶体管M3、第五晶体管M5、第六晶体管M6、第九晶体管M9、第十晶体管M10的沟道类型相同；第四晶体管M4、第七晶体管M7、第八晶体管M8、第十一晶体管M11、第十二晶体管M12的沟道类型相同；第三晶体管M3和第四晶体管M4的沟道类型不同。图4仅以第三晶体管M3、第五晶体管M5、第六晶体管M6、第九晶体管M9、第十晶体管M10为P型晶体管，第四晶体管M4、第七晶体管M7、第八晶体管M8、第十一晶体管M11、第十二晶体管M12为N型晶体管为例示意性说明，在实际应用中，第三晶体管M3、第五晶体管M5、第六晶体管M6、第九晶体管M9、第十晶体管M10可以为N型晶体管，这时第四晶体管M4、第七晶体管M7、第八晶体管M8、第十一晶体管M11、第十二晶体管M12为P型晶体管，本申请对此不作限定。

进一步地，第三晶体管M3的第一极与第一电压信号输入端Vgh连接，第四晶体管M4的第一极与第二电压信号输入端Vgl连接，第三晶体管M3的栅极和第四晶体管M4的栅极与第一时钟信号输入端CK1连接，第三晶体管M3和第四晶体管M4的第二极与第五晶体管M5的栅极连接。第五晶体管M5的第一极与第一电压信号输入端Vgh连接，第五晶体管M5的第二极与第六晶体管M6的第一极连接。第六晶体管M6的栅极与输入信号端IN连接，第六晶体管M6的第二极与第一节点N1连接。第七晶体管M7的栅极与输入信号端IN连接，第七晶体管M7的第一极与第八晶体管M8的第二极连接，第七晶体管M7的第二极与第一节点N1连接。第八晶体管M8的栅极与第一时钟信号输入端CK1连接，第八晶体管M8的第一极与第二电压信号输入端Vgl连接。第九晶体管M9的栅极与第一时钟信号输入端CK1连接，第九晶体管M9的第一极与第一电压信号输入端Vgh连接，第九晶体管M9的第二极与第十晶体管M10的第一极连接。第十晶体管M10的栅极与第一反相器511的输出端512连接，第十晶体管M10的第二极与第一节点N1连接。第十一晶体管M11的栅极与第一反相器511的输出端512连接，第十一晶体管M11的第一极与第十二晶体管M12的第二极连接，第十一晶体管M11的第二极与第一节点N1连接。第十二晶体管M12的栅极与第三晶体管M3的第二极连接，第十二晶体管M12的第一极与第二电压信号输入端Vgl连接。

在本实施例中，第六晶体管M6的栅极和第七晶体管M7的栅极连接至第一时钟反相器的输入端，第六晶体管M6的第二极和第七晶体管M7的第二极连接至第一时钟反相器的输出端；第十晶体管M10的栅极和第十一晶体管M11的栅极连接至第二时钟反相器的输入端，第十晶体管M10的第二极和第十一晶体管M11的第二极连接至第二时钟反相器的输出端。锁存器还包括第一反相器511。第一反相器511的输入端与第一节点N1连接，第一反相器511的输出端与第二信号输出端Next连接。锁存器51的第一信号输出端Out与第一反相器511的输出端512连接。

逻辑运算电路52包括第一晶体管M1、第二晶体管M2、第一输入端521和第二输入端522。第一输入端521与锁存器51的第一信号输出端Out连接，第二输入端522与第二时钟信号输入端CK2连接，第一晶体管M1的第二极和第二晶体管M2的第二极与逻辑运算电路的输出端523连接。。其中，第一晶体管M1和第二晶体管M2的沟道类型不同，第二晶体管M2与第三晶体管M3的沟道类型相同。

在本实施例中，第一晶体管M1的栅极和第二晶体管M2的栅极与第二输入端522连接，第一晶体管M1的第一极与第一输入端521连接，第二晶体管M2的第一极与第二电压信号输入端Vgl连接。

逻辑运算电路52可以对第一输入端521和第二输入端522输入的信号进行与运算。在本实施例中，第一输入端521输入的信号为锁存器的第二输出端Next输出的信号，第二输入端522输入的信号为第二时钟信号输入端CK2输入的信号，则逻辑运算电路52的输出端523输出的信号为第二输出端Next输出的信号和第二时钟信号输入端CK2输入的信号进行与运算后的得出的信号。

缓冲器53包括第三反相器531和第四反相器532。第三反相器531的输入端5311与逻辑运算电路52的输出端523连接，第三反相器531的输出端5312与第四反相器532的输入端5321连接，第四反相器532的输出端5322与缓冲器53的输出端连接。缓冲器53的输出端与移位寄存单元500的输出端Gout连接。

在一些实施例中，移位寄存单元500还可以包括重置单元54。重置单元54包括重置信号输入端Reset和第十三晶体管M13，第十三晶体管M13的栅极与重置信号输入端Reset连接，第十三晶体管M13的第一极与第一电压信号输入端Vgh连接，第十三晶体管M13的第二极与第一节点N1连接，第十三晶体管M13与第三晶体管M3的沟道类型相同。重置单元54可以将第一节点N1的电位信号重置为高电平信号，锁存器51的第二信号输出端Next的信号被重置为低电平信号，这时移位寄存单元500输出低电平信号。

从图5可以看出，与图4所示实施例不同的是，图5所示移位寄存单元500中锁存器51的第一信号输出端Out与第一反相器511的输出端连接，也即与锁存器51的第二输出端Next连接，缓冲器53包括两个级联的反相器。由于反相器输出的信号实质上由第一电压信号输入端Vgh和第二电压信号输入端Vgl提供，不受到时钟信号翻转时产生的噪声的影响，因此，本实施例提供的移位寄存单元500在减少晶体管数量、缩小边框尺寸、降低功耗的同时可以进一步保证栅极移位信号的稳定性。

继续参考图6，其示出了本申请实施例提供的移位寄存单元的一个工作时序示意图。

对于图4所示移位寄存单元400，图6示出了输入信号端IN、第一时钟信号输入端CK1、第二时钟信号输入端CK2输入的信号以及锁存器41的第二输出端Next、移位寄存单元400的输出端Gout输出的信号。

在第一阶段T1，第一时钟信号输入端CK1输入高电平信号，第二时钟信号输入端CK2输入低电平信号，输入信号端IN输入高电平信号，这时，第一时钟反相器处于工作状态，第二时钟反相器的输出端为悬空状态，第一时钟反相器将输入信号端IN输入的信号反相后输出至第一节点N1，这时，第一节点N1的电位信号为低电位信号，第一信号输出端Out输出低电平信号，第一反相器411将第一节点N1的低电位信号反相后输出，锁存器41的第二信号输出端Next输出高电平信号，逻辑运算电路42对第一信号输出端Out输出的低电平信号和第二时钟信号输入端CK2输入的低电平信号的反相信号进行或运算后向逻辑运算电路42的输出端423输出高电平信号，之后经过缓冲器43中的一级反相器后移位寄存单元400的输出端Gout输出低电平信号。

在第二阶段，第一时钟信号输入端CK1输入低电平信号，第二时钟信号输入端CK2输入高电平信号，这时，第一时钟反相器的输出端为悬空状态，第二时钟反相器处于工作状态，第一反相器411将第一节点N1的低电位信号反相后输出至锁存器41的第二信号输出端Next，锁存器41的第二信号输出端Next输出高电平信号，第二时钟反相器将锁存器41的第二信号输出端Next输出的高电平信号反相后输出至第一信号输出端Out，这时，第一信号输出端Out输出低电平信号。逻辑运算电路42对第一信号输出端Out输出的低电平信号和第二时钟信号输入端CK2输入的高电平信号的反相信号进行或运算后向逻辑运算电路42的输出端423输出低电平信号，经过缓冲器43中的一级反相器后移位寄存单元400的输出端Gout输出高电平信号。

在第三阶段T3，第一时钟信号输入端CK1输入高电平信号，第二时钟信号输入端CK2输入低电平信号，输入信号端IN输入低电平信号，这时，第一时钟反相器处于工作状态，第二时钟反相器的输出端为悬空状态，第一时钟反相器将输入信号端IN输入的信号反相后输出至第一节点N1，这时，第一节点N1的电位信号为高电位信号，第一信号输出端Out输出高电平信号，第一反相器511将第一节点N1的高电位信号反相后输出，锁存器41的第二信号输出端Next输出低电平信号，逻辑运算电路42对第一信号输出端Out输出的高电平信号和第二时钟信号输入端CK2输入的低电平信号的反相信号进行或运算后向逻辑运算电路42的输出端423输出高电平信号，经过缓冲器43中的一级反相器后移位寄存单元400的输出端Gout输出低电平信号。

在第四阶段T4，第一时钟信号输入端CK1输入低电平信号，第二时钟信号输入端CK2输入高电平信号，这时，第一时钟反相器的输出端为悬空状态，第二时钟反相器处于工作状态，第一反相器411将第一节点N1的高电平信号反相后输出至锁存器41的第二信号输出端Next，锁存器41的第二信号输出端Next输出低电平信号，第二时钟反相器将锁存器41的第二信号输出端Next输出的低电平信号反相后输出至第一信号输出端Out，这时，第一信号输出端Out输出高电平信号。逻辑运算电路42对第一信号输出端Out输出的高电平信号和第二时钟信号输入端CK2输入的高电平信号的反相信号进行或运算后向逻辑运算电路42的输出端423输出高电平信号，经过缓冲器43中的两级反相器后移位寄存单元400的输出端Gout输出低电平信号。

对于图5所示移位寄存单元500，图6示出了输入信号端IN、第一时钟信号输入端CK1、第二时钟信号输入端CK2输入的信号以及锁存器51的第二输出端Next、移位寄存单元500的输出端Gout输出的信号。

在第一阶段T1，第一时钟信号输入端CK1输入高电平信号，第二时钟信号输入端CK2输入低电平信号，输入信号端IN输入高电平信号，这时，第一时钟反相器处于工作状态，第二时钟反相器的输出端为悬空状态，第一时钟反相器将输入信号端IN输入的信号反相后输出至第一节点N1，这时，第一节点N1的电位信号为低电位信号，第一反相器511将第一节点N1的低电位信号反相后输出，锁存器51的第一信号输出端Out和第二信号输出端Next输出高电平信号，逻辑运算电路52对锁存器51的第一信号输出端Out输出的高电平信号和第二时钟信号输入端CK2输入的低电平信号进行与运算后向逻辑运算电路52的输出端523输出低电平信号，经过缓冲器53中的两级反相器后移位寄存单元500的输出端Gout输出低电平信号。

在第二阶段T2，第一时钟信号输入端CK1输入低电平信号，第二时钟信号输入端CK2输入高电平信号，这时，第一时钟反相器的输出端为悬空状态，第二时钟反相器处于工作状态，第一反相器511将第一节点N1的低电位信号反相后输出至第一信号输出端Out，第二时钟反相器将第一信号输出端Out输出的高电平信号反相后输出至第二反相器的输出端。这时，锁存器51的第一信号输出端Out和第二信号输出端Next输出高电平信号。逻辑运算电路52对第一信号输出端Out输出的高电平信号和第二时钟信号输入端CK2输入的高电平信号进行与运算后向逻辑运算电路52的输出端523输出高电平信号，经过缓冲器53中的两级反相器后移位寄存单元500的输出端Gout输出高电平信号。

在第三阶段T3，第一时钟信号输入端CK1输入高电平信号，第二时钟信号输入端CK2输入低电平信号，输入信号端IN输入低电平信号，这时，第一时钟反相器处于工作状态，第二时钟反相器的输出端为悬空状态，第一时钟反相器将输入信号端IN输入的信号反相后输出至第一节点N1，这时，第一节点N1的电位信号为高电位信号，第一反相器511将第一节点N1的高电位信号反相后输出，锁存器51的第一信号输出端Out和第二信号输出端Next输出低电平信号，逻辑运算电路52对第一信号输出端Out输出的低电平信号和第二时钟信号输入端CK2输入的低电平信号进行与运算后向逻辑运算电路52的输出端523输出低电平信号，经过缓冲器53中的两级反相器后移位寄存单元500的输出端Gout输出低电平信号。

在第四阶段T4，第一时钟信号输入端CK1输入低电平信号，第二时钟信号输入端CK2输入高电平信号，这时，第一时钟反相器的输出端为悬空状态，第二时钟反相器处于工作状态，第一反相器将第一节点N1的高电位信号反相后输出至第一信号输出端Out，第二时钟反相器将第一信号输出端Out输出的低电位信号反相后输出至第二时钟反相器的输出端。这时，锁存器51的第一信号输出端Out和第二信号输出端Next输出低电平信号。逻辑运算电路52对第一信号输出端Out输出的低电平信号和第二时钟信号输入端CK2输入的高电平信号进行与运算后向逻辑运算电路52的输出端523输出低电平信号，经过缓冲器53中的两级反相器后移位寄存单元500的输出端Gout输出低电平信号。

从图6可以看出，移位寄存单元的输出端Gout输出的信号的上升沿与输入信号端IN输入的信号的上升沿之间具有一个时钟脉宽的延时，由此本申请实施例提供的移位寄存单元实现了栅极信号的移位。

本申请还提供了移位寄存器，包括N个级联的上述移位寄存单元，其中N为正整数。请参考图7，其示出了本申请提供的移位寄存器的一个实施例的结构示意图。

如图7所示，移位寄存器700包括N个级联的移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N，其中每一级移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N均可以为上述结合图4或图5描述的移位寄存单元。第一级移位寄存单元SR11的输入信号端IN输入启动信号Stv，第二级至第N级移位寄存单元SR12至SR1N中的每一级移位寄存单元的输入信号端IN与上一级移位寄存单元中的锁存器的输出端Next连接。每一级移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N的第一时钟信号端CLK1和第二时钟信号端CLK2分别对应图4或图5所示移位寄存单元中的第一时钟信号输入端CK1和第二时钟信号输入端CK2。

在本实施例中，第一时钟信号端CLK1和第二时钟信号端CLK2分别用于接收第一时钟信号CKV11和第二时钟信号CKV12。第一时钟信号CKV11和第二时钟信号CKV12为周期相同、占空比相同的时钟信号。

每一级移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N还可以包括重置信号输入端RST。各级移位寄存单元SR11、SR12、SR13、…、SR1N-1、SR1N的重置信号输入端RST均用于接收重置信号Reset1。

继续参考图8，其示出了本申请提供的移位寄存器的另一个实施例的结构示意图。

如图8所示，移位寄存器800包括N个级联的移位寄存单元SR21、SR22、SR23、SR24、…、SR2N，N为正整数。其中每一级移位寄存单元SR21、SR22、SR23、SR24、…、SR2N均可以为上述图4或图5中的移位寄存单元。第一级移位寄存单元SR21的输入信号端IN输入第一启动信号Stv1，第二级移位寄存单元SR22的输入信号端IN输入第二启动信号Stv2。每一级移位寄存单元SR21、SR22、SR23、SR24、…、SR2N的第一时钟信号端CLK1和第二时钟信号端CLK2分别对应图4或图5所示移位寄存单元中的第一时钟信号输入端CK1和第二时钟信号输入端CK2。

在本实施例中，第2i-1级移位寄存单元SR2(2i-1)的第一时钟信号输入端CLK1和第二时钟信号输入端CLK2分别输入第一时钟信号CKV21和第二时钟信号CKV22，第2i级移位寄存单元SR2(2i)的第一时钟信号输入端CLK1和第二时钟信号输入端CLK2分别输入第三时钟信号CKV23和第四时钟信号CKV24。第j级移位寄存单元SR2j的输入信号端IN与第j-2级移位寄存单元SR2(j-2)中的锁存器的输出端Next连接，其中i，j为正整数且2i≤N，2＜j≤N。第一时钟信号CKV21、第二时钟信号CKV22、第三时钟信号CKV23和第四时钟信号CKV24的周期相同、占空比相同。

每一级移位寄存单元SR21、SR22、SR23、SR24、…、SR2N还可以包括重置信号输入端RST。各级移位寄存单元SR21、SR22、SR23、SR24、…、SR2N的重置信号输入端RST均用于接收重置信号Reset2。

本申请上述实施例提供的移位寄存器，简化了每一级移位寄存单元的电路结构，能够有效地减小移位寄存器所占用的边框面积，进一步缩小了显示器边框的尺寸，同时，由于减少了移位寄存单元中的晶体管数量，可以降低移位寄存器的功耗。

本申请实施例还提供了一种显示面板，包括多条扫描线以及上述移位寄存器。移位寄存器中每一级移位寄存单元的输出端分别与一条扫描线连接，用于向一条扫描线输出移位信号。当采用图7所示移位寄存器时，可以逐条向扫描线输出移位信号，实现显示面板的逐行扫描；当采用图8所示移位寄存器时，可以隔行向扫描线输出移位信号，实现显示面板的隔行扫描。

可以理解，上述显示面板还包括一些公知的结构，诸如像素阵列、与像素阵列中的像素单元一一对应连接的薄膜晶体管、与扫描线绝缘相交的数据线、源极驱动电路等等。其中，数据线用于将需要显示的数据信号通过薄膜晶体管传递至每个像素单元中。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (14)

1.一种移位寄存单元，用于驱动显示面板上的扫描线，其特征在于，所述移位寄存单元包括锁存器、逻辑运算电路以及缓冲器；

所述锁存器包括第一信号输出端；

所述逻辑运算电路包括第一晶体管、第二晶体管和第一输入端，其中，所述第一晶体管和所述第二晶体管的沟道类型不同，所述第一输入端与所述第一信号输出端连接；

所述缓冲器的输入端与所述逻辑运算电路的输出端连接，所述缓冲器的输出端与所述扫描线连接。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括输入信号端以及第一节点；

所述锁存器包括第一时钟反相器、第二时钟反相器和第一反相器；所述第一时钟反相器包括第一控制端，所述第二时钟反相器包括第二控制端，所述第一控制端输入的信号和所述第二控制端输入的信号互为反相信号；

所述第一时钟反相器的输入端与所述输入信号端连接，所述第二时钟反相器的输入端与所述第一反相器的输出端连接，所述第一时钟反相器的输出端和所述第二时钟反相器的输出端与所述第一节点连接；

所述第一反相器的输入端与所述第一节点连接；

所述第一信号输出端与所述第一节点连接或所述第一信号输出端与所述第一反相器的输出端连接。

3.根据权利要求2所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第二时钟信号输入端；

所述逻辑运算电路还包括第二输入端；所述第二输入端与所述第二时钟信号输入端连接。

4.根据权利要求3所述的移位寄存单元，其特征在于，所述第一晶体管的栅极和所述第二晶体管的栅极与所述第二输入端连接；

所述第一晶体管的第二极和所述第二晶体管的第二极与所述逻辑运算电路的输出端连接。

5.根据权利要求4所述的移位寄存单元，其特征在于，所述第一晶体管的第一极与所述第一输入端连接，所述第一信号输出端与所述第一节点连接，所述第二晶体管的第一极与所述第一电压信号输入端连接。

6.根据权利要求5所述的移位寄存单元，其特征在于，所述缓冲器包括第二反相器；

所述第二反相器的输入端与所述逻辑运算电路的输出端连接，所述第二反相器的输出端与所述缓冲器的输出端连接。

7.根据权利要求4所述的移位寄存单元，其特征在于，所述第一晶体管的第一极与所述第一输入端连接，所述第一信号输出端与所述第一反相器的输出端连接，所述第二晶体管的第一极与所述第二电压信号输入端连接。

8.根据权利要求7所述的移位寄存单元，其特征在于，所述缓冲器包括第三反相器和第四反相器；

所述第三反相器的输入端与所述逻辑运算电路的输出端连接，所述第三反相器的输出端与所述第四反相器的输入端连接；

所述第四反相器的输出端与所述缓冲器的输出端连接。

9.根据权利要求2-8任一项所述的移位寄存单元，其特征在于，所述锁存器还包括第一时钟信号输入端、第一电压信号输入端和第二电压信号输入端；

所述第一控制端输入的信号和所述第二控制端输入的信号由所述第一时钟信号输入端输入的信号控制；

所述第一时钟反相器包括第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管；

所述第二时钟反相器包括所述第三晶体管、所述第四晶体管、第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；

其中，所述第三晶体管、第五晶体管、第六晶体管、第九晶体管、第十晶体管的沟道类型相同，所述第四晶体管、第七晶体管、第八晶体管、第十一晶体管、第十二晶体管的沟道类型相同，所述第三晶体管和第四晶体管的沟道类型不同，所述第三晶体管和第二晶体管的沟道类型相同；

所述第三晶体管的第一极与所述第一电压信号输入端连接，所述第四晶体管的第一极与所述第二电压信号输入端连接，所述第三晶体管的栅极和所述第四晶体管的栅极与所述第一时钟信号输入端连接，所述第三晶体管和所述第四晶体管的第二极与所述第五晶体管的栅极连接；

所述第五晶体管的第一极与所述第一电压信号输入端连接，所述第五晶体管的第二极与所述第六晶体管的第一极连接；

所述第六晶体管的栅极与所述输入信号端连接，所述第六晶体管的第二极与所述第一节点连接；

所述第七晶体管的栅极与所述输入信号端连接，所述第七晶体管的第一极与所述第八晶体管的第二极连接，所述第七晶体管的第二极与所述第一节点连接；

所述第八晶体管的栅极与所述第一时钟信号输入端连接，所述第八晶体管的第一极与所述第二电压信号输入端连接；

所述第九晶体管的栅极与所述第一时钟信号输入端连接，所述第九晶体管的第一极与所述第一电压信号输入端连接，所述第九晶体管的第二极与所述第十晶体管的第一极连接；

所述第十晶体管的栅极与所述第一反相器的输出端连接，所述第十晶体管的第二极与所述第一节点连接；

所述第十一晶体管的栅极与所述第一反相器的输出端连接，所述第十一晶体管的第一极与所述第十二晶体管的第二极连接，所述第十一晶体管的第二极与所述第一节点连接；

所述第十二晶体管的栅极与所述第三晶体管的第二极连接，所述第十二晶体管的第一极与所述第二电压信号输入端连接。

10.根据权利要求9所述的移位寄存单元，其特征在于，所述移位寄存单元还包括重置单元；

所述重置单元包括重置信号输入端和第十三晶体管，所述第十三晶体管的栅极与所述重置信号输入端连接，所述第十三晶体管的第一极与所述第一电压信号输入端连接，所述第十三晶体管的第二极与所述第一节点连接，所述第十三晶体管与所述第三晶体管的沟道类型相同。

11.一种移位寄存器，其特征在于，所述移位寄存器包括N个级联的如权利要求1所述的移位寄存单元，其中N为正整数。

12.根据权利要求11所述的移位寄存器，其特征在于，第一级所述移位寄存单元的输入信号端输入启动信号，第二级至第N级所述移位寄存单元中的每一级移位寄存单元的输入信号端与上一级移位寄存单元中的锁存器的输出端连接。

13.根据权利要求11所述的移位寄存器，其特征在于，第一级所述移位寄存单元的输入信号端输入第一启动信号，第二级所述移位寄存单元的输入信号端输入第二启动信号，第2i-1级所述移位寄存单元的第一时钟信号输入端和第二时钟信号输入端分别输入第一时钟信号和第二时钟信号，第2i级所述移位寄存单元的第一时钟信号输入端和第二时钟信号输入端分别输入第三时钟信号和第四时钟信号；第j级所述移位寄存单元的输入信号端与第j-2级所述移位寄存单元中的锁存器的输出端连接，其中i，j为正整数且2i≤N，2＜j≤N。

14.一种显示面板，包括多条扫描线以及如权利要求11-13任一项所述的移位寄存器，其中，所述移位寄存器中每一级所述移位寄存单元的输出端分别与一条所述扫描线连接。