KR101521706B1 - 게이트 구동 회로, 어레이 기판 및 디스플레이 장치 - Google Patents

게이트 구동 회로, 어레이 기판 및 디스플레이 장치 Download PDF

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Abstract

본 명세서는 디스플레이 분야에 관한 것으로, 구체적으로는 잡음이 발생 즉시 풀다운 되는 것을 보장하고, 이에 의해 디스플레이 장치의 화상 품질 및 신뢰성을 증가시킬 수 있는 게이트 구동 회로, 어레이 기판 및 디스플레이 장치에 관한 것이다. 게이트 구동 회로는 복수의 캐스캐이드된 시프트 레지스터를 포함하고, 시프트 레지스터의 출력 단자는 2개의 박막 트랜지스터(TFT)에 더 접속되고, 2개의 TFT의 소스는 둘 다 시프트 레지스터의 출력 단자에 접속되고, 2개의 TFT의 드레인은 둘 다 제1 레벨 신호 라인에 접속되며, 2개의 TFT의 게이트에는 각각 서로 다른 제어 신호들이 입력되고, 그에 의해 시프트 레지스터가 스위칭-오프 전압을 출력할 때 적어도 하나의 TFT가 턴온되는 것을 보장한다.

Description

게이트 구동 회로, 어레이 기판 및 디스플레이 장치{GATE DRIVING CIRCUIT, ARRAY SUBSTRATE, AND DISPLAY APPARATUS}
본 명세서는 디스플레이 분야에 관한 것으로, 구체적으로는 게이트 구동 회로, 어레이 기판 및 디스플레이 장치에 관한 것이다.
게이트 드라이버 온 어레이(GOA: Gate Driver on Array) 기법은 외부 드라이버 IC를 대체하기 위해 게이트 드라이버 IC를 어레이 기판 상에 직접 집적하는 일종의 프로세스 기법이다. 이러한 기법의 적용은 제조 공정의 단계를 감소시키고 이에 따른 제조 비용을 감소시키며 집적도를 증가시킬 뿐만 아니라, 패널의 양측이 대칭되는 설계를 달성하고 게이트 IC의 접속을 위한 팬 아웃 배선 공간 및 본딩 영역을 생략할 수 있어서, 좁은 프레임 설계를 달성할 수 있도록 함으로써, 생산성 및 수율을 증가시킨다.
도 1은 좌측 및 우측에 있는 2개의 캐스캐이드된 시프트 레지스터들의 집합을 포함하는 디스플레이 장치의 양측 패리티 교대 구동 회로(bi-side parity alternate driving circuit)를 위한 GOA의 개략도이고, 도 2는 시프트 레지스터의 작동을 위한 제어 타이밍 시퀀스 신호들을 보여주고, 도 3은 풀-다운 제어 신호가 직류 신호 소스 또는 교류 신호 소스에 접속될 수 있는 시프트 레지스터의 회로 설계를 보여준다. 좌측 및 우측에 있는 2개의 캐스캐이드된 시프트 레지스터 집합은 각각 동일한 작동 원리를 갖는데, 도 1의 좌측의 회로(즉, 홀수 행의 회로)를 예로 들면, 이전의 홀수 행의 출력은 현재의 홀수 행 시프트 레지스터의 입력 단자(INPUT)에 접속되고, 다음의 홀수 행의 출력은 현재의 홀수 행 시프트 레지스터의 리셋 단자(RESET)에 접속된다. 기본 작동 원리는 아래와 같다: INPUT 단자에서의 신호가 하이 레벨일 때, 제1 트랜지스터 M1이 턴온되어 노드 PU를 충전하고; 클럭 제어 신호(제1행, 제5행, 제9행 등을 위한 제1 클럭 제어 신호 CLK1이고, 제3행, 제7행, 제11행 등을 위한 제3 클럭 제어 신호 CLK3임)가 하이 레벨일 때, 제3 트랜지스터 M3가 턴온되고 OUTPUT 단자는 하이 레벨의 펄스를 출력하는 한편, 커패시터 C1의 부트스트랩 기능이 OUTPUT 단자의 출력 전압을 더 풀업시키며; 다음으로 RESET 단자가 하이 레벨일 때, 제2 트랜지스터 M2 및 제4 트랜지스터 M4가 턴온되어 노드 PU 및 OUTPUT 단자를 방전시키고; 다음으로 풀다운 제어 신호에 의해 노드 PD가 충전되도록 제어하여, 노드 PU 및 OUTPUT 단자가 방전되도록 하며, 그에 의해 현재 행의 비작동 시간 동안에 잡음이 풀다운된다.
풀다운 제어 신호로서 직류 신호가 선택될 때, 노드 PD는 지속적으로 충전될 수 있고, 그에 의해 노드 PU와 OUTPUT 단자에서의 잡음이 발생된 때에 즉시 풀다운될 수 있을 것을 보장한다. 그럼에도 불구하고, 노드 PD를 제어하기 위한 풀다운 유닛 내의 박막 트랜지스터(TFT)는 항상 듀티 사이클이 거의 100%인 작동 상태로 있게 되어, TFT의 수명이 크게 감소될 수 있고, GOA 회로의 장기간 신뢰성 및 안정성이 심각하게 영향을 받을 것이다. 풀다운 제어 신호로서 교류 신호(통상적으로 클럭 제어 신호)가 선택될 때, 풀다운 유닛 내의 TFT의 수명은 유효하게 증가될 수 있지만; 노드 PD가 교류 제어 신호에 의해 제어되기 때문에, 주기적으로 노드 PD가 로우 레벨 상태가 되고, 노드 PU 및 OUTPUT 단자에서 잡음이 발생되었을 때 노드 PD의 로우 레벨로 인해 적시에 풀다운될 수 없게 되어, 특히 더 높은 잡음이 출력되는 고온에서 디스플레이 내에 비정상이 나타나기 쉽게 된다.
본 명세서의 실시예들은 잡음의 발생 즉시 풀다운될 수 있을 것을 보장하고, 그에 의해 디스플레이 장치의 화상 품질 및 신뢰성을 증가시킬 수 있는 게이트 구동 회로, 어레이 기판 및 디스플레이 장치를 제공한다.
일 양태에 따르면, 본 명세서의 실시예들은 복수의 캐스캐이드된 시프트 레지스터를 포함하는 게이트 구동 회로를 제공하는데, 시프트 레지스터의 출력 단자는 2개의 박막 트랜지스터(TFT)에 더 접속되고, 2개의 TFT의 소스는 둘 다 시프트 레지스터의 출력 단자에 접속되고, 2개의 TFT의 드레인은 둘 다 제1 레벨 신호 라인에 접속되고, 2개의 TFT의 게이트에는 각각 상이한 제어 신호들이 입력되고, 그에 의해 시프트 레지스터가 스위칭-오프 전압을 출력할 때 적어도 하나의 TFT가 턴온될 것을 보장한다.
일 실시예에 따르면, 제1 레벨 신호 라인은 저전압 신호 라인 VSS이고, 스위칭-오프 전압은 저레벨 전압이다.
특히, 제1 시프트 레지스터 및 최종 시프트 레지스터를 제외하고, 다른 시프트 레지스터들 각각에 대하여, 시프트 레지스터의 출력 단자는 다음의 인접한 시프트 레지스터의 입력 단자 및 이전의 인접한 시프트 레지스터의 리셋 신호 입력 단자에 접속되고, 제1 시프트 레지스터의 출력 단자는 제2 시프트 레지스터의 입력 단자에 접속되고, 최종 시프트 레지스터의 출력 단자는 이전의 인접한 시프트 레지스터의 리셋 신호 입력 단자 및 최종 시프트 레지스터의 리셋 신호 입력 단자에 접속되며; 제1 시프트 레지스터의 입력 단자는 프레임 시작 신호를 입력하고; 홀수 번호의 시프트 레지스터에 있어서, 제1 클럭 신호 입력 단자는 제1 클럭 신호를 입력하고, 제2 클럭 신호 입력 단자는 제2 클럭 신호를 입력하고; 짝수 번호의 시프트 레지스터에 있어서, 제1 클럭 신호 입력 단자는 제2 클럭 신호를 입력하고, 제2 클럭 신호 입력 단자는 제1 클럭 신호를 입력하며; 시프트 레지스터들 각각의 저전압 신호 입력 단자는 저전압 신호를 입력하고; 시프트 레지스터들 각각은 대응하는 게이트 라인에 접속되고, 제어 신호들은 서로 다른 제1 제어 신호 및 제2 제어 신호를 포함한다.
바람직하게는, 게이트 구동 회로는 2개의 캐스캐이드된 시프트 레지스터 집합을 포함하고, 제1 캐스캐이드된 시프트 레지스터 집합 내의 시프트 레지스터들 각각은 대응하는 홀수 행의 게이트 라인에 접속되고, 제2 캐스캐이드된 시프트 레지스터 집합 내의 시프트 레지스터들 각각은 대응하는 짝수 행의 게이트 라인에 접속되고; 제1 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호 및 제2 클럭 신호는 각각 제2 캐스캐이드된 시프트 레지스터 집합의 대응하는 시프트 레지스터에 접속된 2개의 TFT의 제1 제어 신호 및 제2 제어 신호로서 기능하고, 제2 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호 및 제2 클럭 신호는 각각 제1 캐스캐이드된 시프트 레지스터 집합의 대응하는 시프트 레지스터에 접속된 2개의 TFT의 제1 제어 신호 및 제2 제어 신호로서 기능한다.
바람직하게는, 제1 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호 및 제2 클럭 신호는 서로 반대되는 위상을 갖고, 제2 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호 및 제2 클럭 신호도 서로 반대되는 위상을 가지며, 제2 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호는 제1 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호보다 1/2 펄스폭만큼 지연된다.
바람직하게는, 제1 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호, 제2 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호, 제1 캐스캐이드된 시프트 레지스터 집합의 제2 클럭 신호, 제2 캐스캐이드된 시프트 레지스터 집합의 제2 클럭 신호는 펄스 기간 내에서 순차적으로 출력된다.
선택적으로, 시프트 레지스터들 각각에 있어서, 출력 단자는 시프트 레지스터에 접속된 게이트 라인을 통해 2개의 TFT에 접속되고; 게이트 라인의 한 단자는 시프트 레지스터의 출력 단자에 접속되고, 게이트 라인의 다른 단자는 2개의 TFT의 소스에 접속된다.
선택적으로, 2개의 TFT는 금속 산화물 반도체 전계 효과 트랜지스터이다.
본 명세서의 다른 양태에 따르면, 본 명세서의 실시예들은 게이트 구동 회로들 중 임의의 것이 배치되어 있는 어레이 기판을 더 제공한다.
선택적으로, 제1 캐스캐이드된 시프트 레지스터 집합 및 제2 캐스캐이드된 시프트 레지스터 집합은 어레이 기판의 서로 반대되는 양측의 에지들에 각각 위치한다.
바람직하게는, 제1 캐스캐이드된 시프트 레지스터 집합의 대응하는 시프트 레지스터에 접속된 2개의 TFT는 어레이 기판 상에서 제1 캐스캐이드된 시프트 레지스터 집합의 반대 측 에지에 위치하고, 제2 캐스캐이드된 시프트 레지스터 집합의 대응하는 시프트 레지스터에 접속된 2개의 TFT는 어레이 기판 상에서 제2 캐스캐이드된 시프트 레지스터 집합의 반대 측 에지에 위치한다.
더 바람직하게는, 제1 캐스캐이드된 시프트 레지스터 집합 및 제2 캐스캐이드된 시프트 레지스터 집합의 각 시프트 레지스터에 있어서, 출력 단자는 시프트 레지스터에 접속된 게이트 라인을 통해 반대 측의 2개의 TFT에 접속된다.
본 명세서의 실시예들은 어레이 기판 중 임의의 것이 배치되어 있는 디스플레이 장치를 더 제공한다.
본 명세서의 실시예들에 제공되는 게이트 구동 회로, 어레이 기판 및 디스플레이 장치에서, 시프트 레지스터들 각각의 출력 단자에 2개의 TFT를 추가하는데, 2개의 TFT의 소스는 둘 다 시프트 레지스터의 출력 단자에 접속되고, 2개의 TFT의 드레인은 둘 다 제1 레벨 신호 라인(예를 들어, 저전압 신호 라인 VSS)에 접속되고, 2개의 TFT의 게이트는 각각 클럭 제어 신호들을 입력하기 위해 서로 다른 제어 라인들에 접속되어, 시프트 레지스터의 출력 단자는 하이 레벨이 출력되는 기간 이외의 기간 동안 2개의 TFT 중 하나를 통해 저전압 신호 라인 VSS에 항상 접속되게 되어, 출력 단자에서의 잡음이 발생할 때, 그것은 적시에 풀다운될 수 있을 것이 보장되고, 그에 의해 디스플레이 장치의 화상 품질 및 신뢰성이 증가한다.
본 명세서의 실시예들 또는 종래 기술의 기술적 해법을 더 명확하게 설명하기 위해, 본 명세서의 실시예들 또는 종래 기술을 설명하는 데에 필요한 첨부 도면이 소개될 것이다. 명백히, 이하의 첨부 도면들은 본 명세서의 일부 실시예들을 보여줄 뿐이며, 본 기술분야의 숙련된 자들은 창의적 노력 없이도 첨부 도면들에 기초하여 다른 첨부 도면들을 얻어낼 수 있다.
도 1은 종래 기술의 양측 교대 구동 회로의 개략적인 구조도이다.
도 2는 종래 기술의 양측 교대 구동 회로의 타이밍 시퀀스 신호도이다.
도 3은 종래 기술의 시프트 레지스터의 개략적인 구조도이다.
도 4는 본 명세서의 실시예에서의 게이트 구동 회로의 제1의 개략적인 구조도이다.
도 5는 본 명세서의 실시예에서의 게이트 구동 회로의 제2의 개략적인 구조도이다.
도 6은 본 명세서의 실시예에서의 어레이 기판의 개략적인 구조도이다.
도 7a 및 도 7b는 각각 본 명세서의 제2 실시예의 4개의 클럭 신호 라인의 신호 타이밍 시퀀스 도의 두가지 경우이다.
도 8은 다른 시프트 레지스터의 개략적인 구조도이다.
본 명세서의 실시예들은 잡음이 발생하였을 때 그것이 적시에 풀다운 하는 것을 보장하고, 그에 의해 디스플레이 장치의 화상 품질 및 신뢰성을 증가시킬 수 있는 게이트 구동 회로, 어레이 기판 및 디스플레이 장치를 제공한다.
본 설명은 본 명세서의 실시예들의 첨부 도면들과 함께, 이하의 본 명세서의 실시예들의 기술적 해법을 명확하게 완전하게 할 것이다. 명백히, 설명되는 실시예들은 본 명세서의 실시예들 전부가 아니라 일부일 뿐이다. 본 기술분야의 숙련된 자들이 설명된 실시예들에 기초하여 창의적 노력 없이 얻어내는 다른 실시예들은 본 명세서에서 보호하고자 하는 범위 내에 속해야 한다.
제1 실시예
본 명세서의 실시예에서 제공되는 게이트 구동 회로는 도 4에 도시된 것과 같으며, 복수의 캐스캐이드된 시프트 레지스터(11)를 포함하고, 시프트 레지스터(11)의 출력 단자는 2개의 박막 트랜지스터(TFT) M1 및 M2에 접속되며, 2개의 TFT M1 및 M2의 소스는 둘 다 시프트 레지스터(11)의 출력 단자에 접속되고, 2개의 TFT M1 및 M2의 드레인은 둘 다 저전압 신호 라인 VSS에 접속되고, 2개의 TFT M1 및 M2의 게이트는 각각 상이한 제어 라인들에 접속되어, 시프트 레지스터(11)가 로우 레벨을 출력할 때 적어도 하나의 TFT가 턴온되도록 한다.
TFT의 소스와 드레인은 대칭이므로, 소스 및 드레인은 서로 교환가능할 수 있음에 주목해야 한다. 본 명세서의 실시예에서, TFT에서 게이트 이외의 2개의 전극을 구별하기 위해, 2개의 전극 중 하나는 소스로 지칭하고, 다른 하나는 드레인으로 지칭한다. 소스가 신호 입력 단자로서 선택될 때, 드레인은 신호 출력 단자로서 이용되고, 그 반대로도 가능하다. 더우기, TFT M1 및 M2가 N타입 트랜지스터인 경우, TFT M1 및 M2의 소스는 둘 다 시프트 레지스터(11)의 출력 단자에 접속되고, TFT M1 및 M2의 드레인은 둘 다 저전압 신호 라인 VSS에 접속되며, TFT M1 및 M2의 게이트는 각각 서로 다른 제어라인에 접속되어, 시프트 레지스터(11)가 스위칭-오프 전압(예를 들어, 저레벨 전압)을 출력할 때, 적어도 하나의 TFT가 턴온된다. 만약 TFT M1 및 M2으로서 P타입 트랜지스터가 채택되면, TFT M1 및 M2의 드레인은 둘 다 고전압 신호 라인 VSS에 접속되어, 시프트 레지스터(11)가 스위칭-오프 전압(예를 들어, 고레벨 전압)을 출력할 때, 적어도 하나의 TFT가 턴온된다. 시프트 레지스터(11) 및 두 TFT M1 및 M2에서 채택되는 박막 트랜지스터들은 동일 타입인 것이 바람직하다. 본 개시의 실시예에서, 설명의 목적을 위해 모든 박막 트랜지스터는 N타입 트랜지스터이다.
게이트 라인들 각각은 대응하는 시프트 레지스터(11)에 접속되고, 복수의 캐스캐이드된 시프트 레지스터(11)는 게이트 라인의 행 번호 순서대로 SR1~SRn으로 명명되며, n은 0이 아닌 자연수이다. 제1 시프트 레지스터 및 최종 시프트 레지스터를 제외하고, 시프트 레지스터들은 상단으로부터 아래로 캐스캐이드로 접속되고, 다른 시프트 레지스터들 각각의 출력 단자는 다음의 인접한 시프트 레지스터의 입력 단자 및 이전의 인접한 시프트 레지스터의 리셋 신호 입력 단자에 접속되고, 제1 시프트 레지스터의 출력 단자는 제2 시프트 레지스터의 입력 단자에 접속되고, 최종 시프트 레지스터의 출력 단자는 이전의 인접한 시프트 레지스터의 리셋 신호 입력 단자 및 최종 시프트 레지스터의 리셋 신호 입력 단자에 접속되고; 제1 시프트 레지스터 SR1의 입력 단자에는 프레임 시작 신호 STV가 입력되고; 홀수 번호의 시프트 레지스터에 있어서, 제1 클럭 신호 입력 단자에는 제1 클럭 신호 CLK1이 입력되고, 제2 클럭 신호 입력 단자에는 제2 클럭 신호 CLK2가 입력되고; 짝수 번호의 시프트 레지스터에 있어서, 제1 클럭 신호 입력 단자에는 제2 클럭 신호 CLK2가 입력되고, 제2 클럭 신호 입력 단자에는 제1 클럭 신호 CLK1이 입력되며; 시프트 레지스터들 각각의 저전압 신호 입력 단자에는 저전압 신호 VSS가 입력된다(도 4에 도시되지 않음).
2개의 TFT M1 및 M2의 게이트는 각각 상이한 제어 라인들에 접속되어, 2개의 보상성의 제어 신호(도 4에 도시된 제1 제어 신호 및 제2 제어 신호)가 입력될 수 있게 되어, 시프트 레지스터(11)가 로우 레벨 신호를 출력할 때 적어도 하나의 TFT가 턴온될 것을 보장한다. 특정 구현에서, 서로 반대되는 위상을 갖는 2개의 제어 신호가 각각 제어 라인들을 통해 2개의 TFT M1 및 M2의 게이트에 입력된다.
본 명세서의 실시예에 포함되는 2개의 클럭 신호 라인 및 2개의 제어 라인은 신호 CLK1, 제1 제어 신호, 신호 CLK2 및 제2 제어 신호를 각각 출력하고, 제1 제어 신호는 신호 CLK1보다 1/2 펄스폭만큼 지연되고, 제2 제어 신호는 신호 CLK2보다 1/2 펄스폭만큼 지연된다. CLK1 및 CLK2의 펄스 신호들은 서로 반대되는 위상을 갖고, 제1 제어 신호 및 제2 제어 신호의 펄스 신호들은 서로 반대되는 위상을 가지며; 대안적으로는 신호 CLK1, 제1 제어 신호, 신호 CLK2 및 제2 제어 신호가 펄스 기간 내에 순차적으로 출력된다.
바람직하게는, 신호 CLK1, 제1 제어 신호, 신호 CLK2 및 제2 제어 신호에서의 하이 레벨이 펄스 기간 내에 순차적으로 출력된다.
본 명세서의 실시예의 시프트 레지스터는 도 3에 도시된 것과 같은 시프트 레지스터일 수 있고; 예를 들어, 클럭 제어 신호는 CLK1 또는 CLK2일 수 있고, 풀다운 제어 신호는 CLK2 또는 CLK1에 대응하며, 상술한 바와 같이 풀다운 제어 신호는 직류 신호일 수도 있다. 본 명세서의 구체적인 효과는 어느 시프트 레지스터가 이용되는지에 영향을 받지 않으며, 따라서, 본 실시예는 이에 관해 어떠한 한정도 하지 않는다.
본 명세서의 실시예에서, 2개의 TFT가 시프트 레지스터들 각각의 출력 단자에 추가되어, 시프트 레지스터가 하이 레벨 신호를 출력하는 기간 이외의 기간 내에서 시프트 레지스터가 2개의 TFT 중 적어도 하나를 통해 저전압 신호 라인 VSS에 항상 접속되게 되어, 출력 단자에 잡음이 발생할 때, 출력 단자가 적시에 풀다운될 수 있고, 그에 의해 디스플레이 장치의 화상 품질 및 신뢰성이 증가하도록 보장한다.
바람직하게는, 시프트 레지스터들(11) 각각의 출력 단자는 시프트 레지스터(11)에 접속된 게이트 라인을 통해 2개의 TFT M1 및 M2에 접속되는데, 즉 게이트 라인의 한 단자는 시프트 레지스터의 출력 단자에 접속되고, 게이트 라인의 다른 단자는 2개의 TFT에 접속되어, 잡음이 발생한 때에 출력 단자가 적시에 풀다운될 수 있게 되고, 부동 게이트로 인한 전류 누설 및 디스플레이 결함이 개선될 수 있으며, 그에 의해 디스플레이 장치의 화상 품질 및 신뢰성이 증가한다.
본 명세서의 실시예는 게이트 구동 회로들 중 임의의 것이 배치되어 있는 어레이 기판 및 디스플레이 장치를 더 제공한다.
본 명세서의 실시예에서 제공되는 어레이 기판 및 디스플레이 장치에서, 게이트 구동 회로가 배치되기 때문에, 잡음이 발생하고 나면 그 잡음은 적시에 풀다운될 수 있고, 부동 게이트에 의해 야기되는 누설 전류 및 디스플레이 결함이 개선될 수 있고, 그에 의해 디스플레이 장치의 화상 품질 및 신뢰성이 증가한다.
제2 실시예
본 명세서의 실시예에서 제공되는 게이트 구동 회로는 도 5에 도시되어 있으며, 제1 캐스캐이드된 시프트 레지스터 집합(이하, 제1 집합이라고 함)(10) - 시프트 레지스터들(11) 각각은 홀수 번호의 게이트 라인에 접속됨 -; 제2 캐스캐이드된 시프트 레지스터 집합(이하, 제2 집합이라고 함)(20) - 시프트 레지스터들(11) 각각은 짝수 번호의 게이트 라인에 접속됨 -; 각각 제1 집합(10) 내의 2개의 인접한 시프트 레지스터(11)에 접속된 제1 제어 라인 C1 및 제3 제어 라인 C3; 각각 제2 집합(20) 내의 2개의 인접한 시프트 레지스터(11)에 접속된 제2 제어 라인 C2 및 제4 제어 라인 C4을 포함하며, 각각의 집합 내의 시프트 레지스터들(11) 각각의 출력 단자는 2개의 병렬 박막 트랜지스터(TFT) M1 및 M2에 접속되고, 2개의 TFT M1 및 M2의 드레인은 둘 다 저전압 신호 라인 VSS에 접속되고, 2개의 TFT M1 및 M2의 소스는 둘 다 시프트 레지스터(11)의 출력 단자에 접속되며; 시프트 레지스터(11)가 제1 집합(10)에 속할 때, 시프트 레지스터(11)에 접속된 2개의 TFT M1 및 M2의 게이트는 각각 제2 제어 라인 C2 및 제4 제어 라인 C4에 접속되고, 시프트 레지스터(11)가 제2 집합(20)에 속할 때, 시프트 레지스터(11)에 접속된 2개의 TFT M1 및 M2의 게이트는 각각 제1 제어 라인 C1 및 제3 제어 라인 C3에 접속된다.
게이트 라인들 각각은 대응하는 시프트 레지스터(11)에 접속되고, 복수의 시프트 레지스터(11)는 게이트 라인의 행 번호 순서대로 SR1~SRn으로 명명되며, n은 0이 아닌 자연수이다. 예를 들어, 시프트 레지스터 SRn은 n번째 게이트 라인을 구동하기 위해 n번째 게이트 라인에 접속된다. 홀수 번호의 게이트 라인들에 접속된 시프트 레지스터들은 캐스캐이드로 접속되어 제1 집합(10)을 구성하고, 짝수 번호의 게이트 라인들에 접속된 시프트 레지스터들은 캐스캐이드로 접속되어 제2 집합(20)을 구성한다.
도 5 및 도 2~3을 참조하면, 제1 캐스캐이드된 시프트 레지스터 집합(10)에서, 제1 시프트 레지스터 및 최종 시프트 레지스터를 제외하고, 다른 시프트 레지스터들 각각의 출력 단자는 다음의 인접한 시프트 레지스터의 입력 단자 및 이전의 인접한 시프트 레지스터의 리셋 신호 입력 단자에 접속되고; 제1 시프트 레지스터의 출력 단자는 제2 시프트 레지스터의 입력 단자에 접속되고, 최종 시프트 레지스터의 출력 단자는 이전의 인접한 시프트 레지스터의 리셋 신호 입력 단자 및 최종 시프트 레지스터의 리셋 신호 입력 단자에 접속되고; 제1 시프트 레지스터의 입력 단자에는 프레임 시작 신호 STV가 입력되고; 제1 집합(10) 내의 홀수 번호의 시프트 레지스터, 즉 (4n-3)번째 게이트 라인(예를 들어, 제1 게이트 라인, 제5 게이트 라인, 제9 게이트 라인 등)을 구동하기 위한 시프트 레지스터는 제1 제어 라인 C1에 접속되어 제1 클럭 제어 신호 CLK1을 입력받으며, 풀다운 제어 신호로서 제3 클럭 제어 신호 CLK3가 입력되고; 제1 집합(10) 내의 짝수 번호의 시프트 레지스터, 즉 (4n-1)번째 게이트 라인(예를 들어, 제3 게이트 라인, 제7 게이트 라인, 제11 게이트 라인 등)을 구동하기 위한 시프트 레지스터는 제3 제어 라인 C3에 접속되어 제3 클럭 제어 신호 CLK3를 입력받으며, 풀다운 제어 신호로서 제1 클럭 제어 신호 CLK1이 입력되고; 시프트 레지스터들 각각의 저전압 신호 입력 단자에는 저전압 신호가 입력된다.
제2 캐스캐이드된 시프트 레지스터 집합(20)의 접속 관계는, (4n-2)번째 게이트 라인(예를 들어, 제2 게이트 라인, 제6 게이트 라인, 제10 게이트 라인 등)을 구동하기 위한 시프트 레지스터에 대응하는 홀수 번호의 시프트 레지스터가 제2 제어 라인 C2에 접속되고, 제2 클럭 제어 신호 CLK2를 입력받으며, 제4 클럭 제어 신호 CLK4가 풀다운 제어 신호로서 입력되고; 홀수 번호의 시프트 레지스터, 즉 4n번째 게이트 라인(예를 들어, 제4 게이트 라인, 제8 게이트 라인, 제12 게이트 라인 등)을 구동하기 위한 대응 시프트 레지스터가 제4 제어 라인 C4에 접속되고, 제4 클럭 제어 신호 CLK4를 입력받으며, 제2 클럭 제어 신호 CLK2가 풀다운 제어 신호로서 입력되며, 여기에서 n은 0 이외의 자연수라 점을 제외하고는, 제1 캐스캐이드된 시프트 레지스터 집합(10)의 접속 관계와 유사하다.
또한, 각 집합 내의 시프트 레지스터들(11) 각각의 출력 단자는 2개의 박막 트랜지스터(TFT) M1 및 M2에 더 접속되고, 2개의 TFT M1 및 M2의 소스는 둘 다 시프트 레지스터(11)의 출력 단자에 접속되고, 2개의 TFT M1 및 M2의 드레인은 둘 다 저전압 신호 라인 VSS에 접속된다. 제1 집합(10)의 시프트 레지스터들 각각에 대하여, 2개의 TFT M1 및 M2의 게이트들은 각각 제2 제어 라인 C2 및 제4 제어 라인 C4에 접속되어, 제2 집합을 위한 클럭 CLK2 및 CLK4가 입력되게 된다. 제2 집합(20)의 시프트 레지스터들 각각에 대하여, 2개의 TFT M1 및 M2의 게이트들은 각각 제1 제어 라인 C1 및 제3 제어 라인 C3에 접속되어, 제1 집합을 위한 클럭 CLK1 및 CLK3가 입력되게 된다.
본 실시예에서, 클럭 신호들 CLK1 및 CLK3는 2개의 인접한 홀수 번호의 게이트 라인을 구동하기 위해 제1 집합(10) 내의 2개의 인접한 시프트 레지스터에 입력되고; 클럭 신호들 CLK2 및 CLK4는 2개의 인접한 짝수 번호의 게이트 라인을 구동하기 위해 제2 집합(20) 내의 2개의 인접한 시프트 레지스터에 입력되며, 따라서 CLK1, CLK2, CLK3 및 CLK4의 펄스 신호들은 미리 지정된 시간만큼 하나씩 순차적으로 지연된다. 제2 집합(20) 내의 시프트 레지스터들에서 이용되는 클럭 신호들 CLK2 및 CLK4는 제1 집합(10)의 시프트 레지스터들에 접속된 2개의 TFT M1 및 M2에 입력되고; 제1 집합(10) 내의 시프트 레지스터들에서 이용되는 클럭 신호들 CLK1 및 CLK3는 제2 집합(20)의 시프트 레지스터들에 접속된 2개의 TFT M1 및 M2에 입력된다.
도 5에 도시된 바와 같이, 본 실시예에서 제공되는 게이트 구동 회로는 제1 실시예에서 제공되는 것과 기본적으로 동일하며, 차이는 4개의 클럭 신호 라인 CLK1, CLK2, CLK3 및 CLK4가 본 실시예에 포함되고, CLK2가 CLK1보다 1/2 펄스폭만큼 지연되고, CLK4가 CLK3보다 1/2 펄스폭만큼 지연되며, CLK1의 펄스 신호와 CLK3의 펄스 신호가 서로 반대되는 위상을 갖고, CLK2의 펄스 신호와 CLK4의 펄스 신호도 서로 반대되는 위상을 가지며(도 7a 참조), 또는 CLK1, CLK2, CLK3 및 CLK4의 하이 레벨들이 펄스 기간 내에서 순차적으로 출력된다(도 7b 참조)는 것에 있다.
바람직하게는, CLK1, CLK2, CLK3 및 CLK4의 하이 레벨들은 펄스 기간 내에서 순차적으로 출력된다(도 7b 참조).
도 1-3을 참조하면, 종래 기술에서, 노드 PD가 로우 레벨일 때, 특히 도 2에 도시된 기간 a 및 b 동안, 노드 PU 및 출력 단자(OUTPUT)에서의 잡음들은 발생한 때에 적시에 풀다운될 수 없으며, 따라서 디스플레이 장치 내에 디스플레이 결함을 야기한다. 본 명세서의 본 실시예에서, 2개의 TFT가 각 집합 내의 시프트 레지스터들 각각의 출력 단자에 추가되고, 다른 집합의 클럭 제어 신호들에 접속된다. 여전히 도 5의 좌측의 홀수 번호 행의 회로를 예로 들면, 도 2의 기간 a 및 b 동안, 노드 PD가 로우 레벨에 있더라도, 2개의 추가된 TFT M1 및 M2가 CLK2 및 CLK4에 의해 턴온되고, 시프트 레지스터의 출력 단자는 TFT M1 및 M2를 통해 저전압 신호 라인 VSS에 접속되어, 출력 단자(OUTPUT)에서의 잡음이 풀다운되게 되며, 그에 의해 그 행의 출력 단자가 비작동 기간 전체 동안 풀다운되고, 그에 의해 디스플레이 장치의 화상 품질 및 신뢰성이 증가한다. 도 5의 우측의 짝수 번호 행의 회로도 동일한 작동 원리를 가지며, 유일한 차이는 2개의 추가된 TFT M1 및 M2가 CLK1 및 CLK3에 의해 턴온된다는 것에 있고, 그 상세는 생략된다.
본 실시예의 설명에서는 도 3에 도시된 시프트 레지스터를 예로 들었지만, 다른 유형의 시프트 레지스터가 배제되는 것은 아니며, 예를 들어 도 8에 도시된 다른 시프트 레지스터도 이용될 수 있고, 도 8에 도시된 시프트 레지스터는 유사한 작동 원리를 가지며, 반복적인 설명은 생략된다.
도 8에 도시된 시프트 레지스터는 제1 TFT T1, 제2 TFT T2, 제3 TFT T3, 제4 TFT T4, 제5 TFT T5, 제6 TFT T6, 제7 TFT T7, 제8 TFT T8, 제9 TFT T9, 제10 TFT T10, 제11 TFT T11 및 제12 TFT T12를 포함하고, 커패시터 C1을 더 포함한다. 신호 입력 단자(INPUT-1)는 입력 신호(INPUT)를 입력하고, 제1 클럭 신호 입력 단자(CLKIN)는 제1 클럭 신호(CLK)를 입력하고, 제2 클럭 신호 입력 단자(CLKBIN)는 제2 클럭 신호(CLKB)를 입력하고, 저전압 신호 입력 단자(VSSIN)는 저전압 신호(VSS)를 입력하고, 리셋 신호 입력 단자(RESETIN)는 리셋 신호(RESET)를 입력하고, 신호 출력 단자(OUT)는 게이트 구동 신호(OUTPUT)를 출력한다. 제1 TFT T1의 소스, 제2 TFT T2의 드레인, 제10 TFT T10의 게이트 및 커패시터의 단자가 함께 접속되는 지점이 노드 PU이고; 제5 TFT T5의 게이트, 제6 TFT T6의 게이트, 제8 TFT T8의 드레인 및 제7 TFT T7의 소스가 함께 접속되는 지점이 노드 PD이고; 제9 TFT T9의 소스, 제10 TFT T10의 게이트 및 제7 TFT T7의 게이트가 함께 접속되는 지점이 노드 PD_CN이며; 제1 클럭 신호 입력 단자(CLKIN)가 제1 클럭 신호(CLK)를 입력하고, 제2 클럭 신호 입력 단자(CLKBIN)가 제2 클럭 신호(CLKB)를 입력하며, 제1 클럭 신호(CLK) 및 제2 클럭 신호(CLKB)는 서로 반대되는 위상을 갖는다.
또한, 바람직하게는, 각 집합의 시프트 레지스터들(SR1~SRn) 각각의 출력 단자는 시프트 레지스터에 접속된 게이트 라인(S1~Sn)을 통해 2개의 TFT M1 및 M2에 접속되는데, 즉 게이트 라인(S1~Sn)의 한 단자는 구동 신호를 수신하기 위해 시프트 레지스터의 출력 단자에 접속되고, 게이트 라인의 다른 단자는 그 행의 출력 단자가 비작동 기간 전체에서 풀다운될 것을 보장하기 위해 2개의 TFT에 접속된다.
추가로, 도 3에 도시된 것과 같은 시프트 레지스터 내의 풀 다운 유닛의 풀 다운 제어 신호는 직류 신호로 한정되는 것이 아니라 클럭 신호일 수도 있음에 주목해야 한다. 바람직하게는, 풀 다운 제어 신호는 클럭 신호와 서로 반대되는 위상을 갖는 다른 클럭 신호일 수 있다.
도 2에 도시된 시프트 레지스터의 작동 프로세스 동안, 5개의 위상이 있는데, 제1 위상에서, 신호 입력 단자(INPUT-1)에서의 입력 신호(INPUT)는 하이 레벨이고(제1 시프트 레지스터의 입력 신호는 STV 신호임); 제2 위상에서, 신호 출력 단자(OUT)에 의해 출력되는 게이트 구동 신호(OUTPUT)가 하이 레벨이어서, 시프트가 달성되며; 제3 위상에서, 리셋 신호 입력 단자(RESETIN)에 의해 입력되는 리셋 신호(RESET)가 하이 레벨이어서 리셋 작동을 성취하며, 따라서 제1, 제2 및 제3 위상은 시프트 레지스터의 작동 기간으로서 정의될 수 있고; 제4 위상 및 제5 위상에서, 신호 입력 단자(INPUT-1)에서의 입력 신호(INPUT) 및 리셋 신호 입력 단자(RESETIN)에 의해 입력되는 리셋 신호(RESET)는 로우 레벨이고, 따라서 제4 및 제5 위상은 시프트 레지스터의 비작동 기간(예를 들어, 도 2의 기간 a 및 b)으로서 정의될 수 있다. 마찬가지로, 다른 유형의 시프트 레지스터들을 위한 작동 프로세스도 동일 원리에 기초하여 분할될 수 있다.
종래 기술에서, 양측 패리티 교대 구동 회로 내의 각 게이트 라인의 단자들은 부동 상태이고, 이것은 픽셀 유닛 상에서의 불량한 전하 보유 특성으로 인한 전류 누설을 유발할 수 있고, 그에 의해 화상 품질의 저하를 야기한다. 그러나, 본 명세서의 실시예들에서, 게이트 라인의 한 단자는 구동 신호를 수신하기 위해 시프트 레지스터에 접속되고, 게이트 라인의 다른 단자는 잡음이 발생한 때에 즉시 풀다운될 수 있을 것을 보장하고, 부동 게이트로 인한 전류 누설 및 디스플레이 결함을 개선하며, 그에 의해 디스플레이 장치의 화상 품질 및 신뢰성을 개선하기 위해 2개의 TFT에 접속된다.
도 6에 도시된 바와 같이, 본 명세서의 실시예들은 게이트 구동 회로가 배치되어 있는 어레이 기판을 더 제공하는데, 게이트 구동 회로 내의 제1 캐스캐이드된 시프트 레지스터 집합(10) 및 제2 캐스캐이드된 시프트 레지스터 집합(20)은 각각 어레이 기판의 2개의 반대되는 측의 에지들에 위치하며, 디스플레이 장치의 프레임의 2 측을 형성한다.
제1 캐스캐이드된 시프트 레지스터 집합(10)의 대응 시프트 레지스터(11)에 대응하는 2개의 TFT는 어레이 기판 상에서 제1 캐스캐이드된 시프트 레지스터 집합에 반대되는 측의 에지에 위치하고, 제2 캐스캐이드된 시프트 레지스터 집합(20)의 대응 시프트 레지스터(11)에 대응하는 2개의 TFT는 어레이 기판 상에서 제2 캐스캐이드된 시프트 레지스터 집합에 반대되는 측의 에지에 위치한다. 그러므로, 각 집합의 시프트 레지스터들 각각에 있어서, 출력 단자는 시프트 레지스터에 접속된 게이트 라인(S1~Sn)을 통해 반대되는 측에 있는 2개의 TFT에 접속되는데, 즉 게이트 라인(S1~Sn)의 한 단자는 구동 신호를 수신하기 위해 시프트 레지스터에 접속되고, 다른 단자는 반대 측에 위치한 2개의 TFT에 접속된다. 예를 들어, 시프트 레지스터 SR1의 출력 단자는 제1 게이트 라인 S1의 좌측 단자에 접속되고, 제1 게이트 라인 S1의 우측 단자는 어레이 기판의 우측 에지에 위치한 2개의 TFT M1 및 M2에 접속되고, 2개의 TFT M1 및 M2의 게이트는 제2 집합 내의 클럭 CLK2 및 CLK4를 수신하기 위해 제2 제어 라인 C2 및 제4 제어 라인 C4에 각각 접속된다.
본 명세서의 실시예의 어레이 기판에서, 잡음이 발생한 때에 즉시 풀다운될 수 있을 것이 보장되고, 부동 게이트에 의해 야기되는 누설 전류 및 디스플레이 결함이 개선되며, 그에 의해 디스플레이 장치의 화상 품질 및 신뢰성이 증가한다.
본 명세서의 실시예들은 어레이 기판 중 임의의 것이 포함되어 있는 디스플레이 장치를 더 제공한다. 디스플레이 장치는 액정 패널, 전자 종이, OLED 패널, 이동 전화, 태블릿 컴퓨터, 텔레비젼 세트, 디스플레이, 노트북 컴퓨터, 디지털 포토 프레임 및 네비게이터와 같이, 디스플레이 기능을 갖는 임의의 제품 또는 수단일 수 있다.
본 명세서의 실시예에서 제공되는 디스플레이 장치는 본 명세서의 게이트 구동 회로를 채택하기 때문에, 잡음이 발생한 때에 그것이 적시에 풀다운될 수 있을 것을 보장할 수 있고, 부동 게이트에 의해 야기되는 전류 누설 및 디스플레이 결함이 개선되고, 그에 의해 디스플레이 장치의 화상 품질 및 신뢰성이 증가한다.
선택적으로, 본 명세서의 상기 실시예들에서의 제1 TFT 및 제2 TFT는 포화 영역 내에서 작동하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)일 수 있다.
본 명세서의 실시예들의 기술적 특징들은 서로 모순되지 않을 때에는 임의적으로 결합될 수 있다.
상술한 설명은 본 명세서의 실시예들을 예시하기 위한 것일 뿐이며, 어떤 점에서도 본 명세서의 범위를 한정하지 않는다. 본 기술분야에 숙련된 자들은 이하의 청구항들에 의해 정의된 바와 같은 본 명세서의 취지 및 범위로부터 벗어나지 않고서 상술한 실시예들에 대한 수정, 변경 및 등가물을 만들어낼 수 있을 것이 분명하다. 그러한 변경 및 수정은 본 명세서의 취지 및 범위 내에 포함되는 것으로 의도된다.

Claims (12)

  1. 복수의 캐스캐이드된 시프트 레지스터를 포함하는 게이트 구동 회로로서,
    시프트 레지스터의 출력 단자는 2개의 박막 트랜지스터(TFT)에 더 접속되고, 상기 2개의 TFT의 소스는 둘 다 상기 시프트 레지스터의 출력 단자에 접속되고, 상기 2개의 TFT의 드레인은 둘 다 제1 레벨 신호 라인에 접속되고, 상기 2개의 TFT의 게이트에는 각각 서로 다른 제어 신호들이 입력되며, 이에 의해 상기 시프트 레지스터가 스위칭-오프 전압을 출력할 때 적어도 하나의 TFT가 턴온될 것을 보장하고;
    제1 시프트 레지스터 및 최종 시프트 레지스터를 제외한 다른 시프트 레지스터들 각각에 대하여, 상기 시프트 레지스터의 출력 단자는 다음의 인접한 시프트 레지스터의 입력 단자 및 이전의 인접한 시프트 레지스터의 리셋 신호 입력 단자에 접속되고;
    상기 제1 시프트 레지스터의 출력 단자는 제2 시프트 레지스터의 입력 단자에 접속되고, 상기 최종 시프트 레지스터의 출력 단자는 이전의 인접한 시프트 레지스터의 리셋 신호 입력 단자 및 상기 최종 시프트 레지스터의 리셋 신호 입력 단자에 접속되며;
    상기 제1 시프트 레지스터의 입력 단자에는 프레임 시작 신호가 입력되고;
    홀수 번호의 시프트 레지스터에 있어서, 제1 클럭 신호 입력 단자에는 제1 클럭 신호가 입력되고, 제2 클럭 신호 입력 단자에는 제2 클럭 신호가 입력되며;
    짝수 번호의 시프트 레지스터에 있어서, 제1 클럭 신호 입력 단자에는 상기 제2 클럭 신호가 입력되고, 제2 클럭 신호 입력 단자에는 상기 제1 클럭 신호가 입력되며;
    상기 시프트 레지스터들 각각의 저전압 신호 입력 단자에는 저전압 신호가 입력되고;
    상기 시프트 레지스터들 각각은 대응하는 게이트 라인에 접속되고, 상기 서로 다른 제어 신호들은 제1 제어 신호 및 제2 제어 신호를 포함하는,
    게이트 구동 회로.
  2. 제1항에 있어서,
    상기 제1 레벨 신호 라인은 저전압 신호 라인 VSS이고, 상기 스위칭-오프 전압은 저레벨 전압인, 게이트 구동 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 게이트 구동 회로는 2개의 캐스캐이드된 시프트 레지스터 집합을 포함하고,
    제1 캐스캐이드된 시프트 레지스터 집합 내의 시프트 레지스터들 각각은 대응하는 홀수 행의 게이트 라인에 접속되고,
    제2 캐스캐이드된 시프트 레지스터 집합 내의 시프트 레지스터들 각각은 대응하는 짝수 행의 게이트 라인에 접속되며;
    상기 제1 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호 및 제2 클럭 신호는 각각 상기 제2 캐스캐이드된 시프트 레지스터 집합의 대응하는 시프트 레지스터에 접속된 2개의 TFT의 제1 제어 신호 및 제2 제어 신호로서 기능하고, 상기 제2 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호 및 제2 클럭 신호는 각각 상기 제1 캐스캐이드된 시프트 레지스터 집합의 대응하는 시프트 레지스터에 접속된 2개의 TFT의 제1 제어 신호 및 제2 제어 신호로서 기능하는, 게이트 구동 회로.
  4. 제3항에 있어서,
    상기 제1 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호 및 제2 클럭 신호는 서로 반대되는 위상을 갖고, 상기 제2 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호 및 제2 클럭 신호도 서로 반대되는 위상을 가지며, 상기 제2 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호는 상기 제1 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호보다 1/2 펄스폭 만큼 지연되는, 게이트 구동 회로.
  5. 제3항에 있어서,
    상기 제1 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호, 상기 제2 캐스캐이드된 시프트 레지스터 집합의 제1 클럭 신호, 상기 제1 캐스캐이드된 시프트 레지스터 집합의 제2 클럭 신호, 상기 제2 캐스캐이드된 시프트 레지스터 집합의 제2 클럭 신호는 펄스 기간 내에 순차적으로 출력되는, 게이트 구동 회로.
  6. 제1항에 있어서,
    상기 시프트 레지스터들 각각에 있어서, 상기 출력 단자는 상기 시프트 레지스터에 접속된 게이트 라인을 통해 상기 2개의 TFT에 접속되고;
    상기 게이트 라인의 한 단자는 상기 시프트 레지스터의 출력 단자에 접속되고, 상기 게이트 라인의 다른 단자는 상기 2개의 TFT의 소스에 접속되는, 게이트 구동 회로.
  7. 제1항에 있어서,
    상기 2개의 TFT는 금속 산화물 반도체 전계 효과 트랜지스터인, 게이트 구동 회로.
  8. 제3항에 기재된 게이트 구동 회로가 배치되어 있는 어레이 기판.
  9. 제8항에 있어서,
    상기 제1 캐스캐이드된 시프트 레지스터 집합 및 상기 제2 캐스캐이드된 시프트 레지스터 집합은 상기 어레이 기판의 서로 반대되는 양측 에지에 각각 위치하는, 어레이 기판.
  10. 제9항에 있어서,
    상기 제1 캐스캐이드된 시프트 레지스터 집합의 대응하는 시프트 레지스터에 접속된 2개의 TFT는 상기 어레이 기판 상에서 상기 제1 캐스캐이드된 시프트 레지스터 집합의 반대 측 에지에 위치하고,
    상기 제2 캐스캐이드된 시프트 레지스터 집합의 대응하는 시프트 레지스터에 접속된 2개의 TFT는 상기 어레이 기판 상에서 상기 제2 캐스캐이드된 시프트 레지스터 집합의 반대 측 에지에 위치하는 어레이 기판.
  11. 제8항에 따른 어레이 기판이 배치되어 있는 디스플레이 장치.
  12. 삭제
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