CN106782391B - 一种阵列基板行驱动电路及其驱动方法 - Google Patents

一种阵列基板行驱动电路及其驱动方法 Download PDF

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    • G09G3/3648—Control of matrices with row and column drivers using an active matrix

Abstract

本发明公开了一种阵列基板行驱动电路及其驱动方法，该阵列基板行驱动电路包括多级阵列基板行驱动模块和多个薄膜晶体管，设定级数的阵列基板行驱动模块的输入端分别通过相应的薄膜晶体管接收不同的上拉控制信号，并输出相应的栅极信号；对于每个设定级数的阵列基板行驱动模块，其输入端接收的上拉控制信号的下降沿与输出的栅极信号的上升沿对齐。采用本方案可以避免设定级数的阵列基板行驱动模块的输入端接收的上拉控制信号与输出的栅极信号时间上重叠，使得阵列基板行驱动电路在高温操作的环境下不影响Q节点电位，进而使得液晶显示面板在高温操作的环境下可以正常使用。

Description

一种阵列基板行驱动电路及其驱动方法
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种阵列基板行驱动电路及其驱动方法。
背景技术
随着液晶显示技术的发展，高分辨率、高对比度、高刷新速率、窄边框、薄型化已成为液晶显示器的发展趋势。在这样的背景下，阵列基板行驱动(GOA,Gate Driver onArray)技术以其低成本、低功耗和窄边框等优点得到了广泛的应用。
图1为现有阵列基板行驱动电路原理图，包括：上拉控制模块110、上拉模块120、下拉模块130、第一下拉维持模块140和第二下拉维持模块150。具体地：当第n-3级驱动信号G(n-3)为高电位时，Q(n)节点被充电拉高，此时第二晶体管T12被打开。并且时钟信号CLK的高电位将第n级驱动信号G(n)上拉输出高电位扫描信号。当第n+3级驱动信号G(n+3)为高电位时，下拉模块130将G(n)和Q(n)节点同时拉低，此时第一下拉维持模块140(或第二下拉维持模块150)的工作电位为Q(n)低电位。
图2为阵列基板行驱动电路的控制时序图。其中第一下拉维持模块140和第二下拉维持模块150周期为2倍帧周期，占空比为1/2的低频信号。第一下拉维持模块140和第二下拉维持模块150相位相差1/2周期。级联方式如图3所示，其中下拉控制信号STV充当前三级的上拉控制信号，由于前两级的栅极输出高电位信号与STV的高电位存在时间重叠区域，因此阵列基板行驱动电路在高温操作的环境下会影响Q点电位，导致前两级的输出波形异常以至于面板显示异常。
发明内容
为了解决上述技术问题，本发明提供了一种阵列基板行驱动电路，包括：多级阵列基板行驱动模块和多个薄膜晶体管，设定级数的阵列基板行驱动模块的输入端分别通过相应的薄膜晶体管接收不同的上拉控制信号，并输出相应的栅极信号；
对于每个设定级数的阵列基板行驱动模块，其输入端接收的上拉控制信号的下降沿与输出的栅极信号的上升沿对齐。
在一个实施例中，所述设定级数的阵列基板行驱动模块为前两级阵列基板行驱动模块。
在一个实施例中，所述上拉控制信号是通过不同的时钟信号来生成的脉冲信号。
在一个实施例中，第一级阵列基板行驱动模块的输入端接收第一上拉控制信号，第二级阵列基板行驱动模块的输入端接收第二上拉控制信号；
所述第一上拉控制信号的高电平上升沿与第一特定时钟信号的第一个高电平的上升沿对齐；所述第一上拉控制信号与所述第一特定时钟信号同相位；
所述第二上拉控制信号的高电平上升沿与第二特定时钟信号的第一个高电平的上升沿对齐；所述第二上拉控制信号与所述第二特定时钟信号同相位。
在一个实施例中，第一级阵列基板行驱动模块与第一薄膜晶体管的漏极连接，第二级阵列基板行驱动模块与第二薄膜晶体管的漏极连接；用于启动扫描的第一个触发信号分别连接所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极；所述第一薄膜晶体管的源极与所述第一特定时钟信号连接，所述第二薄膜晶体管的源极与所述第二特定时钟信号连接。
在一个实施例中，第一级阵列基板行驱动模块与第一薄膜晶体管的漏极连接，第二级阵列基板行驱动模块与第二薄膜晶体管的漏极连接；用于启动扫描的第一个触发信号分别连接所述第一薄膜晶体管的源极和所述第二薄膜晶体管的源极；所述第一薄膜晶体管的栅极与所述第一特定时钟信号连接，所述第二薄膜晶体管的栅极与所述第二特定时钟信号连接。
根据本发明的另一方面，还提供了一种阵列基板行驱动电路的驱动方法，包括：
确定设定级数的阵列基板行驱动模块对应的不同的上拉控制信号，对于每个设定级数的阵列基板行驱动模块，其对应的上拉控制信号的下降沿与输出的栅极信号的上升沿对齐；
设定级数的阵列基板行驱动模块的输入端接收相应的上拉控制信号，并输出相应的栅极信号。
在一个实施例中，所述设定级数的阵列基板行驱动模块为前两级阵列基板行驱动模块。
在一个实施例中，上拉控制信号是通过不同的时钟信号来生成的脉冲信号。
在一个实施例中，第一级阵列基板行驱动模块的输入端接收第一上拉控制信号，第二级阵列基板行驱动模块的输入端接收第二上拉控制信号；
所述第一上拉控制信号的高电平上升沿与第一特定时钟信号的第一个高电平的上升沿对齐；所述第一上拉控制信号与所述第一特定时钟信号同相位；
所述第二上拉控制信号的高电平上升沿与第二特定时钟信号的第一个高电平的上升沿对齐；所述第二上拉控制信号与所述第二特定时钟信号同相位。
与现有技术相比，本发明的一个或多个实施例可以具有如下优点：
由于设定级数的阵列基板行驱动模块的输入端分别通过相应的薄膜晶体管接收不同的上拉控制信号，并输出相应的栅极信号，使得对于每个设定级数的阵列基板行驱动模块，其输入端接收的上拉控制信号的下降沿与输出的栅极信号的上升沿对齐，可以避免设定级数的阵列基板行驱动模块的输入端接收的上拉控制信号与输出的栅极信号在时间上重叠，使得阵列基板行驱动电路在高温操作的环境下不影响Q节点电位，进而使得液晶显示面板在高温操作的环境下可以正常使用。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1是现有阵列基板行驱动电路原理图；
图2是现有阵列基板行驱动电路的控制时序示意图；
图3是现有级联的阵列基板行驱动模块的结构示意图；
图4是根据本发明第一实施例的级联的阵列基板行驱动模块的结构示意图a；
图5是根据本发明第二实施例的阵列基板行驱动电路的控制时序示意图；
图6是根据本发明第一实施例的级联的阵列基板行驱动模块的结构示意图b；
图7是根据本发明第二实施例的阵列基板行驱动电路的驱动方法实施流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下结合附图对本发明作进一步地详细说明。
第一实施例
现有技术中设定级数的阵列基板行驱动模块的输入端接收相同上拉控制信号，由于栅极输出高电位信号与上拉控制信号的高电位存在时间重叠区域，因此阵列基板行驱动电路在高温操作的化境下会影响Q节点的电位，导致设定级数的输出波形异常以至于面板显示异常。
基于此，本实施例提供了一种阵列基板行驱动电路，包括：多级阵列基板行驱动模块和多个薄膜晶体管，设定级数的阵列基板行驱动模块的输入端分别通过相应的薄膜晶体管接收不同的上拉控制信号，并输出相应的栅极信号；
对于每个设定级数的阵列基板行驱动模块，其输入端接收的上拉控制信号的下降沿与输出的栅极信号的上升沿对齐。
下面以所述设定级数的阵列基板行驱动模块为前两级阵列基板行驱动模块为例继续进行说明。前两级阵列基板行驱动模块包括第一级阵列基板行驱动模块和第二级阵列基板行驱动模块。
图4是根据本发明第一实施例的级联的阵列基板行驱动模块的结构示意图a，如图所示，第一级阵列基板行驱动模块与第一薄膜晶体管的漏极连接，第二级阵列基板行驱动模块与第二薄膜晶体管的漏极连接；用于启动扫描的第一个触发信号分别连接所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极；所述第一薄膜晶体管的源极与所述第一特定时钟信号CK5连接，所述第二薄膜晶体管的源极与所述第二特定时钟信号CK6连接。
CK1是第一级阵列基板行驱动模块对应的第一时钟信号，CK2是第二级阵列基板行驱动模块对应的第二时钟信号，CK3是第三级阵列基板行驱动模块对应的第三时钟信号，CK4是第四级阵列基板行驱动模块对应的第四时钟信号，CK5是第五级阵列基板行驱动模块对应的第五时钟信号，CK6是第六级阵列基板行驱动模块对应的第六时钟信号。
图4与图3的区别在于，图3中前三级的阵列基板行驱动模块的上拉控制信号相同，而本实施例图4中，增加了第一薄膜晶体管和第二薄膜晶体管，并将通过第一特定时钟信号CK5生成的脉冲信号作为第一级阵列基板行驱动模块的第一上拉控制信号STV1，将通过第二特定时钟信号CK6生成的脉冲信号作为第二级阵列基板行驱动模块的第二上拉控制信号STV2。也即图4中前三级的阵列基板行驱动模块的上拉控制信号不相同。
优选的，第一级阵列基板行驱动模块的输入端接收第一上拉控制信号，第二级阵列基板行驱动模块的输入端接收第二上拉控制信号；
所述第一上拉控制信号的高电平上升沿与第一特定时钟信号的第一个高电平的上升沿对齐；所述第一上拉控制信号与所述第一特定时钟信号同相位；
所述第二上拉控制信号的高电平上升沿与第二特定时钟信号的第一个高电平的上升沿对齐；所述第二上拉控制信号与所述第二特定时钟信号同相位。
图5是根据本发明第二实施例的阵列基板行驱动电路的控制时序示意图，如图所示，STV1的高电平上升沿与CK5的第一个高电平的上升沿对齐，STV1与CK5同相位；STV2的高电平上升沿与CK6的第一个高电平的上升沿对齐，STV2与CK6同相位。这样使得STV2与第二级阵列基板行驱动模块输出的栅极信号Gate(2)刚好错开，STV2与第二级阵列基板行驱动模块输出的栅极信号Gate(2)刚好错开，不存在时间重叠区域，使得阵列基板行驱动电路在高温操作的环境下不影响Q节点电位，进而使得液晶显示面板在高温操作的环境下可以正常使用。
图6是根据本发明第一实施例的级联的阵列基板行驱动模块的结构示意图b，第一级阵列基板行驱动模块与第一薄膜晶体管的漏极连接，第二级阵列基板行驱动模块与第二薄膜晶体管的漏极连接；用于启动扫描的第一个触发信号分别连接所述第一薄膜晶体管的源极和所述第二薄膜晶体管的源极；所述第一薄膜晶体管的栅极与所述第一特定时钟信号连接，所述第二薄膜晶体管的栅极与所述第二特定时钟信号连接。
图6的方案与图5的方案区别仅在于引脚的连接不同，实施方式与图5类似，这里不再赘述。
由此可知，由于设定级数的阵列基板行驱动模块的输入端分别通过相应的薄膜晶体管接收不同的上拉控制信号，并输出相应的栅极信号，使得对于每个设定级数的阵列基板行驱动模块，其输入端接收的上拉控制信号的下降沿与输出的栅极信号的上升沿对齐，可以避免设定级数的阵列基板行驱动模块的输入端接收的上拉控制信号与输出的栅极信号时间上重叠，使得阵列基板行驱动电路在高温操作的环境下不影响Q节点电位，进而使得液晶显示面板在高温操作的环境下可以正常使用。
综上所述，本实施例的阵列基板行驱动电路，在液晶显示领域中具有实际的指导意义。
第二实施例
图7是根据本发明第二实施例的阵列基板行驱动电路的驱动方法实施流程示意图，如图所示，可以包括如下步骤：
S710，确定设定级数的阵列基板行驱动模块对应的不同的上拉控制信号，对于每个设定级数的阵列基板行驱动模块，其对应的上拉控制信号的下降沿与输出的栅极信号的上升沿对齐。
以所述设定级数的阵列基板行驱动模块为前两级阵列基板行驱动模块为例，前两级阵列基板行驱动模块包括第一级阵列基板行驱动模块和第二级阵列基板行驱动模块，第一级阵列基板行驱动模块对应的第一上拉控制信号与第二级阵列基板行驱动模块对应的第二上拉控制信号不同，且第一上拉控制信号的下降沿与第一级阵列基板行驱动模块输出的栅极信号的上升沿对齐，第二上拉控制信号的下降沿与第二级阵列基板行驱动模块输出的栅极信号的上升沿对齐。
优选的，上拉控制信号是通过不同的时钟信号来生成的脉冲信号。
例如，通过第一特定时钟信号CK5生成的脉冲信号作为第一级阵列基板行驱动模块的第一上拉控制信号STV1，通过第二特定时钟信号CK6生成的脉冲信号作为第二级阵列基板行驱动模块的第二上拉控制信号STV2。
S720，设定级数的阵列基板行驱动模块的输入端接收相应的上拉控制信号，并输出相应的栅极信号。
优选的，第一级阵列基板行驱动模块的输入端接收第一上拉控制信号，第二级阵列基板行驱动模块的输入端接收第二上拉控制信号；
所述第一上拉控制信号的高电平上升沿与第一特定时钟信号的第一个高电平的上升沿对齐；所述第一上拉控制信号与所述第一特定时钟信号同相位；
所述第二上拉控制信号的高电平上升沿与第二特定时钟信号的第一个高电平的上升沿对齐；所述第二上拉控制信号与所述第二特定时钟信号同相位。
如图5所示，STV1的高电平上升沿与CK5的第一个高电平的上升沿对齐，STV1与CK5同相位；STV2的高电平上升沿与CK6的第一个高电平的上升沿对齐，STV2与CK6同相位。这样使得STV2与第二级阵列基板行驱动模块输出的栅极信号Gate(2)刚好错开，STV2与第二级阵列基板行驱动模块输出的栅极信号Gate(2)刚好错开，不存在时间重叠区域，使得阵列基板行驱动电路在高温操作的环境下不影响Q节点电位，进而使得液晶显示面板在高温操作的环境下可以正常使用。
以上所述，仅为本发明的具体实施案例，本发明的保护范围并不局限于此，任何熟悉本技术的技术人员在本发明所述的技术规范内，对本发明的修改或替换，都应在本发明的保护范围之内。

Claims (8)

1.一种阵列基板行驱动电路，其特征在于，包括：多级阵列基板行驱动模块和多个薄膜晶体管，设定级数的阵列基板行驱动模块的输入端分别通过相应的薄膜晶体管接收不同的上拉控制信号，并输出相应的栅极信号；
对于每个设定级数的阵列基板行驱动模块，其输入端接收的上拉控制信号的下降沿与输出的栅极信号的上升沿对齐；其中，多级阵列基板行驱动模块中的第一级阵列基板行驱动模块的输入端接收第一上拉控制信号，多级阵列基板行驱动模块中的第二级阵列基板行驱动模块的输入端接收第二上拉控制信号；
所述第一上拉控制信号的高电平上升沿与第一特定时钟信号的第一个高电平的上升沿对齐；所述第一上拉控制信号与所述第一特定时钟信号同相位；
所述第二上拉控制信号的高电平上升沿与第二特定时钟信号的第一个高电平的上升沿对齐；所述第二上拉控制信号与所述第二特定时钟信号同相位。
2.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述设定级数的阵列基板行驱动模块为前两级阵列基板行驱动模块。
3.根据权利要求2所述的阵列基板行驱动电路，其特征在于，所述上拉控制信号是通过不同的时钟信号来生成的脉冲信号。
4.根据权利要求3所述的阵列基板行驱动电路，其特征在于，第一级阵列基板行驱动模块与第一薄膜晶体管的漏极连接，第二级阵列基板行驱动模块与第二薄膜晶体管的漏极连接；用于启动扫描的第一个触发信号分别连接所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极；所述第一薄膜晶体管的源极与所述第一特定时钟信号连接，所述第二薄膜晶体管的源极与所述第二特定时钟信号连接。
5.根据权利要求3所述的阵列基板行驱动电路，其特征在于，第一级阵列基板行驱动模块与第一薄膜晶体管的漏极连接，第二级阵列基板行驱动模块与第二薄膜晶体管的漏极连接；用于启动扫描的第一个触发信号分别连接所述第一薄膜晶体管的源极和所述第二薄膜晶体管的源极；所述第一薄膜晶体管的栅极与所述第一特定时钟信号连接，所述第二薄膜晶体管的栅极与所述第二特定时钟信号连接。
6.一种如权利要求1所述的阵列基板行驱动电路的驱动方法，其特征在于，包括：
确定设定级数的阵列基板行驱动模块对应的不同的上拉控制信号，对于每个设定级数的阵列基板行驱动模块，其对应的上拉控制信号的下降沿与输出的栅极信号的上升沿对齐；
设定级数的阵列基板行驱动模块的输入端接收相应的上拉控制信号，并输出相应的栅极信号；其中，多级阵列基板行驱动模块中的第一级阵列基板行驱动模块的输入端接收第一上拉控制信号，多级阵列基板行驱动模块中的第二级阵列基板行驱动模块的输入端接收第二上拉控制信号；
所述第一上拉控制信号的高电平上升沿与第一特定时钟信号的第一个高电平的上升沿对齐；所述第一上拉控制信号与所述第一特定时钟信号同相位；
所述第二上拉控制信号的高电平上升沿与第二特定时钟信号的第一个高电平的上升沿对齐；所述第二上拉控制信号与所述第二特定时钟信号同相位。
7.根据权利要求6所述的阵列基板行驱动电路的方法，其特征在于，所述设定级数的阵列基板行驱动模块为前两级阵列基板行驱动模块。
8.根据权利要求7所述的阵列基板行驱动电路的方法，其特征在于，上拉控制信号是通过不同的时钟信号来生成的脉冲信号。
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