CN101359511A - 移位寄存器和采用该移位寄存器的液晶显示装置 - Google Patents

Abstract

本发明涉及一种移位寄存器，其包括依次电连接的多个移位寄存单元，每一该移位寄存单元包括一输入电路和一输出电路。该输入电路用来在其前一级移位寄存单元和其后一级移位寄存单元控制下为该输出电路提供一参考电平。该输出电路用来在外部的时钟信号或反相时钟信号和该参考电平控制下为外部的电路提供一脉冲并为后一级移位寄存单元提供一启动脉冲和为前一级移位寄存单元提供一终止脉冲。

Description

移位寄存器和采用该移位寄存器的液晶显示装置

技术领域

本发明涉及一种移位寄存器和采用该移位寄存器的液晶显示装置。

背景技术

目前薄膜晶体管(Thin Film Transistor，TFT)液晶显示装置已逐渐成为各种数字产品的标准输出设备。

通常，液晶显示装置的驱动电路包括一数据驱动电路和一扫描驱动电路。数据驱动电路用来控制每一像素单元的显示辉度，扫描驱动电路则用来控制薄膜晶体管的导通和截止。二驱动电路均应用移位寄存器作为核心电路单元。通常，移位寄存器是由多个移位寄存单元串联而成，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。

请参阅图1，是一种现有技术移位寄存器的移位寄存单元的电路结构示意图。该移位寄存单元100包括一第一时钟反相电路110、一换流电路120和一第二时钟反相电路130。该移位寄存单元100的各电路均由PMOS(P channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)型晶体管组成，每一PMOS型晶体管均包括一栅极、一源极和一漏极。

该第一时钟反相电路110包括一第一晶体管M1、一第二晶体管M2、一第三晶体管M3、一第四晶体管M4、一第一输出端VO1和一第二输出端VO2。该第一晶体管M1的栅极接收该移位寄存单元100的前一移位寄存单元的输出信号VS，其源极接收来自外部电路的高电平信号VDD，其漏极连接到该第二晶体管M2的源极。该第二晶体管M2的栅极和其漏极接收来自外部电路的低电平信号VSS。该第三晶体管M3的源极连接到该第一晶体管M1的漏极，该第四晶体管M4的源极连接到该第一晶体管M1的栅极。该第三晶体管M3和该第四晶体管M4的栅极均接收来自外部电路的反相时钟信号

二者的漏极分别作为该第一时钟反相电路110的第一输出端VO1和第二输出端VO2。

该换流电路120包括一第五晶体管M5、一第六晶体管M6和一信号输出端VO。该第五晶体管M5的栅极连接到该第一输出端VO1，其源极接收来自外部电路的高电平信号VDD，其漏极连接到该第六晶体管M6的源极。该第六晶体管M6的栅极连接到该第二输出端VO2，其漏极接收来自外部电路的低电平信号VSS，其源极是该信号输出端VO。

该第二时钟反相电路130包括一第七晶体管M7、一第八晶体管M8、一第九晶体管M9和一第十晶体管M10。该第七晶体管M7的栅极连接到该信号输出端VO，其源极接收来自外部电路的高电平信号VDD，其漏极连接到该第八晶体管M8的源极。该第八晶体管M8的栅极和其漏极均接收来自外部电路的低电平信号VSS。该第九晶体管M9的源极连接到该第一输出端VO1，其栅极接收来自外部电路的时钟信号TS，其漏极连接到该第七晶体管M7的漏极。该第十晶体管M10的栅极接收外部电路的时钟信号TS，其源极连接到该第二输出端VO2，其漏极连接到该信号输出端VO。

请一并参阅图2，是该移位寄存单元100的工作时序示意图。在T1时段内，前一移位寄存单元的输出信号VS由高电平跳变为低电平，反相时钟信号

由低电平跳变为高电平，则使该第三晶体管M3和该第四晶体管M4截止，进而使该第一时钟反相电路110断开。而该时钟信号TS由高电平跳变为低电平，使该第九晶体管M9和该第十晶体管M10导通，进而使该第二时钟反相电路130导通，而该信号输出端VO初始状态的高电平经该第十晶体管M10，使该第六晶体管M6截止，而该第八晶体管M8输出的低电平经由该第九晶体管M9，使该第五晶体管M5导通，进而使高电平信号VDD经由导通的第五晶体管M5输出至该信号输出端VO，故该信号输出端VO保持高电平输出。

在T2时段内，该反相时钟信号

由高电平跳变为低电平，则使该第三晶体管M3和该第四晶体管M4导通，进而使该第一时钟反相电路110导通。而该时钟信号TS由低电平跳变为高电平，则使该第九晶体管M9和该第十晶体管M10截止，进而使该第二时钟反相电路130断开。该输入信号VS由高电平跳变为低电平，则使该第一晶体管M1导通，其源极的高电平VDD经该第三晶体管M3使该第五晶体管M5处于截止状态，且该输入信号VS的低电平经该第四晶体管M4导通该第六晶体管M6，使该信号输出端VO输出低电平。

在T3时段内，该反相时钟信号

由低电平跳变为高电平，则使该第三晶体管M3和该第四晶体管M4截止，进而使该第一时钟反相电路110断开。而该时钟信号TS由高电平跳变为低电平，使该第九晶体管M9和该第十晶体管M10导通，进而使该第二时钟反相电路130导通。该信号输出端VO的低电平使该第七晶体管M7导通，其源极的高电平经该第九晶体管M9使该第五晶体管M5截止。同时，该信号输出端VO的低电平也经该第十晶体管M10使该第六晶体管M6导通，该第六晶体管M6的漏极的低电平使该信号输出端VO保持低电平输出。

在T4时段内，该反相时钟信号

由高电平跳变为低电平，则使该第三晶体管M3和该第四晶体管M4导通，进而使该第一时钟反相电路110导通。而该时钟信号TS由低电平跳变为高电平，使该第九晶体管M9和该第十晶体管M10截止，进而使该第二时钟反相电路120断开。输入信号VS的高电平经该第四晶体管M4使该第六晶体管M6截止，而该第二晶体管M2的漏极低电平经该第三晶体管M3使该第五晶体管M5导通，因此该高电平信号VDD经由导通的第五晶体管M5输出至该信号输出端VO，使该信号输出端VO的输出由低电平跳变为高电平。

从图2可见，该移位寄存单元100的前一级移位寄存单元于T1时间和T2时间内输出低电平信号，而该移位寄存单元100于T2时间和T3时间内输出低电平信号，该两个低电平信号在T2时间存在重叠情况，而该低电平信号为有效信号，即由该多个移位寄存单元100构成的移位寄存器输出的各级有效信号互相之间有重叠。

另外，该移位寄存器可应用来液晶显示装置和其它数字电子产品中。例如液晶显示装置的数据驱动电路或扫描驱动电路需要该移位寄存器实现列扫描或行扫描的功能。然而，该移位寄存器输出的各级有效信号互相之间有重叠，当数据驱动电路或扫描驱动电路进行逐行或逐列扫描时，会存在相邻两列或两行同时进行扫描的现象，从而导致加载信号产生相互干扰。

发明内容

为解决现有技术中移位寄存器信号干扰的问题，有必要提供一种信号干扰小的移位寄存器。

为解决现有技术中液晶显示装置信号干扰的问题，还有必要提供一种信号干扰小的液晶显示装置。

一种移位寄存器，其包括依次电连接的多个移位寄存单元，每一该移位寄存单元包括一高电平输入端、一低电平输入端、一输入电路和一输出电路。该高电平输入端用来接收外部的高电平信号。该低电平输入端用来接收外部的低电平信号。该输入电路连接在该高电平输入端和该低电平输入端之间，用来在前一级移位寄存单元和后一级移位寄存单元控制下为该输出电路提供一参考电平。该输出电路用来在外部的时钟信号或反相时钟信号和该参考电平控制下为外部的电路提供一脉冲，为后一级移位寄存单元提供一启动脉冲，和为前一级移位寄存单元提供一终止脉冲。

一种液晶显示装置，其包括一液晶显示面板、一数据驱动电路和一扫描驱动电路。该数据驱动电路为该液晶显示面板提供数据信号，该扫描驱动电路为该液晶显示面板提供扫描信号。该数据驱动电路和该扫描驱动电路分别包括至少一移位寄存器以控制数据信号和扫描信号的输出时序。该移位寄存器包括多个移位寄存单元。每一该移位寄存单元包括一高电平输入端、一低电平输入端、一输入电路和一输出电路。该高电平输入端用来接收外部的高电平信号。该低电平输入端用来接收外部的低电平信号。该输入电路连接在该高电平输入端和该低电平输入端之间，用来在前一级移位寄存单元和后一级移位寄存单元控制下为该输出电路提供一参考电平。该输出电路用来在外部的时钟信号或反相时钟信号和该参考电平控制下为外部的电路提供一脉冲，为后一级移位寄存单元提供一启动脉冲，和为前一级移位寄存单元提供一终止脉冲。

和现有技术相比，上述移位寄存器及液晶显示器中的每一移位寄存单元在产生一高电平至外部电路同时也产生一终止脉冲至前一级移位寄存单元，终止前一级移位寄存单元对外部电路输出的高电平，因此所有移位寄存单元依次输出高电平脉冲，不存在脉冲信号的重叠，进而可以有效减少该移位寄存器的信号干扰。采用该移位寄存器的本发明液晶显示装置的信号干扰小。

附图说明

图1是一种现有技术移位寄存单元的电路结构示意图。

图2是图1所示移位寄存单元的工作时序示意图。

图3是本发明移位寄存器第一实施方式的示意图。

图4是图3所示一移位寄存单元的电路结构示意图。

图5是图3所示移位寄存器的工作时序示意图。

图6是本发明移位寄存器第二实施方式的一移位寄存单元的示意图。

图7是本发明液晶显示装置一较佳实施方式的示意图。

具体实施方式

请参阅图3，其是本发明移位寄存器第一实施方式的示意图。该移位寄存器2包括多个电路结构相同的移位寄存单元S1～S(n+1)，该多个移位寄存单元S1～S(n+1)依次电连接。每一移位寄存单元Si(1≤i≤n+1)包括一时钟信号输入端CLOCK、一第一输入端VIN、一第二输入端VINB、一第一输出端VOUT、一第二输出端VOUTB、一高电平输入端VGH和一低电平输入端VGL。

该移位寄存单元S1的第一输入端VIN连接到外部电路，其第二输入端VINB连接到移位寄存单元S2的第二输出端VOUTB，其第一输出端VOUT连接到移位寄存单元S2的第一输入端，其第二输出端VOUTB悬空。该第一输入端VIN用来接收一外部的启动脉冲(startpulse)，使得该移位寄存单元S1开始工作。该第一输出端VOUT用来输出一脉冲信号OUT1至外部电路，该脉冲信号OUT1同时被输入至该移位寄存单元S2，作为该移位寄存单元S2的启动脉冲，用来激活该移位寄存单元S2。

该多个移位寄存器S2～Sn的第一输入端VIN连接到前一级移位寄存单元的第一输出端VOUT，第二输入端VINB连接到后一级移位寄存单元的第二输出端VOUTB，其第一输出端VOUT电连接到后一级移位寄存单元的第一输入端VIN，第二输出端VOUTB连接到前一级移位寄存单元的第二输入端VINB。

该多个移位寄存器S2～Sn的第一输出端VOUT用来输出一脉冲信号至外部电路，该脉冲信号同时输入至后一级移位寄存单元，作为后一级移位寄存单元的启动脉冲。该第二输出端VOUTB用来输出一反相的脉冲信号到前一级移位寄存单元，该反相的脉冲信号定义为终止脉冲(stop pulse)。

该第一输入端VIN用来接收来自前一级移位寄存单元的脉冲信号，该第二输入端VINB用来接收来自后一级移位寄存单元的和反相的终止脉冲。

该移位寄存器S(n+1)的第一输入端VIN连接到前一级移位寄存器Sn的第一输出端VOUT。该移位寄存器S(n+1)的第二输入端VINB和第二输出端VOUTB连接到前一级移位寄存器Sn的第二输入端VINB。该移位寄存器S(n+1)的第一输出端VOUT悬空，其第一输入端VIN接收来自前一级移位寄存器Sn的脉冲信号OUTn作为启动脉冲。其第二输出端VOUTB用来输出一终止脉冲到前一级移位寄存器Sn。

请一并参阅图4，其是图3所示一移位寄存单元的电路结构示意图。该移位寄存单元进一步包括一输入电路10和一输出电路20。

该输入电路10连接在该高电平输入端VGH和该低电平输入端VGL之间，用来在前一级移位寄存单元和后一级移位寄存单元控制下为该输出电路提供一参考电平VREF。该输出电路20用来在时钟信号CLK或CLKB以和参考电平VREF控制下为外部电路提供一脉冲并为后一级移位寄存单元提供一启动脉冲和为前一级移位寄存单元提供一终止脉冲。

该输入电路10包括一第一晶体管M1、一第二晶体管M2、一第三晶体管M3、一第四晶体管M4、一第五晶体管M5、一第六晶体管M6和一第一反相器11。该高电平输入端VGH依次经由该第一晶体管M1的源极和漏极、该第三晶体管M3的源极和漏极、该第五晶体管M5的源极和漏极连接到该低电平输入端VGL。该高电平输入端VGH依次经由该第二晶体管M2的源极和漏极、该第四晶体管M4的源极和漏极、该第六晶体管M6的源极和漏极连接到该低电平输入端VGL。该第一和第五晶体管M1、M5的栅极连接到该第一输入端VIN，该第二和第六晶体管M2、M6的栅极连接到该第二输入端VINB。该第三晶体管M3的漏极连接到该第二晶体管M2的漏极并连接到该第一反相器11的输入端。该第一反相器11的输出端连接到该第三和第四晶体管M3、M4的栅极。其中，该第一、第二和第三晶体管M1～M3是PMOS型晶体管。该第四、第五和第六晶体管M4～M6是NMOS型晶体管。该第一反相器11的输出端输出的电压定义为参考电平VREF。

该输出电路20包括一与门21和一第二反相器23。该与门21的一输入端连接到该第一反相器11的输出端，另一输入端连接到该时钟信号输入端CLOCK，其输出端连接到该第一输出端VOUT，并连接到该第二反相器23的输入端。该第二反相器23的输出端连接到该第二输出端VOUTB。

请一并参阅图5，是图3所示移位寄存器2的工作时序示意图。其中，CLK表示该移位寄存单元So(1≤o≤n+1，o为奇数)所接收的时钟信号。CLKB表示该移位寄存单元Se(1≤e≤n+1，e为偶数)所接收的反相时钟信号。STV表示该移位寄存单元S1所接收的外部启动脉冲。OUT1～OUTn分别表示该移位寄存单元S1～Sn的第一输出端VOUT所输出的脉冲信号。

该移位寄存器2的第一工作周期(T1～Tn)为初始化过程。每一移位寄存单元的第二输入端OUTB会接收后一级移位寄存单元的低电平终止脉冲，使得每一移位寄存单元的输入电路10输出一低电平，该多个移位寄存单元S1～Sn的参考电平VREF被初始化为低电平，并保持至下一工作周期。

在第二工作周期内，在T1时段内，外部的启动脉冲STV为高电平，该时钟信号CLK为低电平，该反相时钟信号CLKB为高电平。

该移位寄存单元S1的第一晶体管M1截止，第五晶体管M5导通。该低电平信号VSS经由该低电平输入端VGL和该导通的第五晶体管M5输入至该第一反相器11的输入端。该第一反相器11的输出端为高电平，即该输入电路10输出的参考电平VREF为高电平。

又，因为T1时段内时钟信号CLK为低电平，所以该移位寄存单元S1的第一输出端VOUT为低电平且第二输出端VOUTB为高电平。

该多个移位寄存单元S2～Sn的参考电平VREF仍然保持上一工作周期的低电平。该多个移位寄存单元S2～Sn的第一输出端VOUT保持低电平。

在T2时段内，外部的启动脉冲STV为低电平。该时钟信号CLK为高电平，该反相时钟信号CLKB为低电平。

因为此时该移位寄存单元S1的参考电平VREF为高电平，接收的外部时钟信号CLK也变为高电平，所以该移位寄存单元S1的第一输出端VOUT为高电平。

该移位寄存单元S2的第一输入端VIN接收该移位寄存单元S1的第一输出端VOUT的高电平脉冲信号OUT1，导致该移位寄存单元S2的参考电平VREF变为高电平。该移位寄存单元S2的时钟信号输入端CLOCK接收低电平的反相时钟信号CLKB，所以其第一输出端VOUT为低电平。

该多个移位寄存单元S3～Sn的参考电平VREF仍然保持上一工作周期的低电平。该多个移位寄存单元S2～Sn的第一输出端VOUT为低电平。

在T3时段内，该时钟信号CLK为低电平，该反相时钟信号CLKB为高电平。因为该移位寄存单元S2的参考电平为高电平，所接收的反相时钟信号CLKB也为高电平，所以该移位寄存单元S2的第一输出端VOUT输出高电平，其第二输出端VOUTB输出低电平。

该移位寄存单元S1的第二输入端VINB接收该移位寄存单元S2的第二输出端VOUTB的低电平，因此该移位寄存单元S1的第二晶体管M2导通，第六晶体管M6截止。该高电平信号VDD经由该移位寄存单元S1的高电平输入端VGH、该导通的第二晶体管M2输入至该第一反相器11。该第一反相器11输出一低电平，即该移位寄存单元S1的参考电平VREF变为低电平。因此该移位寄存单元S1的第一输出端VOUT输出低电平。

该移位寄存单元S3的第一输入端VIN接收该移位寄存单元S2的第一输出端VOUT的高电平，使得该移位寄存单元S3的参考电平VREF变高。而由于此时外部的时钟信号CLK为低电平，该移位寄存单元S3的第一输出端VOUT为低电平。

该多个移位寄存单元S4～Sn的参考电平VREF保持上一工作周期的低电平，其第一输出端VOUT为低电平。

依此类推，在T2～T(n+1)时段内，该多个移位寄存单元S1～S4依次输出一高电平到外部电路。

相较于现有技术，本发明移位寄存器2的多个移位寄存单元S1～Sn在一工作周期内依次输出高电平脉冲信号OUT1～OUTn，不存在信号的重叠。从而可以有效减少该移位寄存器20的信号干扰。

请参阅图6，是本发明移位寄存器第二实施方式的一移位寄存单元的示意图。该移位寄存单元和图4所示的移位寄存单元的结构和连接关系基本相同。但是，该移位寄存单元包括一输出电路30，该输出电路30包括一与非门31和一反相器33。该与非门31的一输入端接收外部的时钟信号或反相时钟信号，另一输入端连接到一输入电路。该与非门31的输出端连接到该反相器33的输入端，并连接到一第二输出端VOUTB。该反相器33的输出端作为第一输出端VOUT。该第一输出端连VOUT接至后一级移位寄存单元的第一输入端和外部的电路，该第二输出端VOUTB连接到前一级移位寄存单元的第二输入端VOUTB。

请参阅图7，是一采用上述移位寄存器的液晶显示装置的结构示意图。该液晶显示装置1包括一液晶显示面板210、一数据驱动电路220和一扫描驱动电路230，该数据驱动电路220和该扫描驱动电路230分别和该液晶显示面板210连接。该数据驱动电路220和该扫描驱动电路230分别包括至少一上述移位寄存器。在该移位寄存器控制下，该扫描驱动电路230依次输出多个扫描信号至该液晶显示面板210，该数据驱动电路220依次输出多个数据信号至该液晶显示面板210，使该液晶显示装置1能够显示画面。

和现有技术相比，由于该移位寄存器2的信号干扰小，因此采用该移位寄存器的液晶显示装置1的信号干扰小。

Claims (10)

1.一种移位寄存器，其包括依次电连接的多个移位寄存单元，每一该移位寄存单元包括一输入电路和一输出电路，其特征在于：该输入电路用来在前一级移位寄存单元和后一级移位寄存单元控制下为该输出电路提供一参考电平，该输出电路用来在外部的时钟信号和该参考电平控制下为外部的电路提供一脉冲并为后一级移位寄存单元提供一启动脉冲和为前一级移位寄存单元提供一终止脉冲。

2.如权利要求1所述的移位寄存器，其特征在于：每一移位寄存单元进一步包括一高电平输入端和一低电平输入端，该高电平输入端用来接收外部的高电平信号，该低电平输入端用来接收外部的低电平信号，该输入电路连接在该高电平输入端和该低电平输入端之间。

3.如权利要求2所述的移位寄存器，其特征在于：每一移位寄存单元进一步包括一第一输入端和一第二输入端，该输入电路包括一第一晶体管、一第二晶体管、一第三晶体管、一第四晶体管、一第五晶体管、一第六晶体管和一第一反相器，该高电平输入端依次经由该第一晶体管的源极和漏极、该第三晶体管的源极和漏极、该第五晶体管的源极和漏极连接到该低电平输入端，该高电平输入端也依次经由该第二晶体管的源极和漏极、该第四晶体管的源极和漏极、该第六晶体管的源极和漏极连接到该低电平输入端，该第一和第五晶体管的栅极连接到该第一输入端，该第二和第六晶体管的栅极连接到该第二输入端，该第三晶体管的漏极连接到该第二晶体管的漏极并连接到该第一反相器的输入端，该第一反相器的输出端连接到该第三和第四晶体管的栅极。

4.如权利要求3所述的移位寄存器，其特征在于：每一移位寄存单元进一步包括一第一输出端、一第二输出端和一时钟信号输入端，该输出电路包括一与门和一第二反相器，该与门的一输入端连接到该第一反相器的输出端，另一输入端连接到该时钟信号输入端，其输出端连接到该第一输出端，并连接到该第二反相器的输入端，该第二反相器的输出端连接到该第二输出端，该第一输出端连接到后一级移位寄存单元的第一输入端和外部的电路，该第二输出端连接到前一级移位寄存单元的第二输入端。

5.如权利要求3所述的移位寄存器，其特征在于：每一移位寄存单元进一步包括一第一输出端、一第二输出端和一时钟信号输入端，该输出电路包括一与非门和一第二反相器，该与门的一输入端连接到该第一反相器的输出端，另一输入端连接到该时钟信号输入端，其输出端连接到该第二输出端，并连接到该第二反相器的输入端，该第二反相器的输出端连接到该第一输出端，该第一输出端连接到后一级移位寄存单元的第一输入端和外部的电路，该第二输出端连接到前一级移位寄存单元的第二输入端。

6.如权利要求3所述的移位寄存器，其特征在于：该第一、第二和第三晶体管是PMOS型晶体管，该第四、第五和第六晶体管是NMOS型晶体管。

7.一种液晶显示装置，其包括一液晶显示面板、一数据驱动电路和一扫描驱动电路，该数据驱动电路为该液晶显示面板提供数据信号，该扫描驱动电路为该液晶显示面板提供扫描信号，该数据驱动电路和该扫描驱动电路分别包括一移位寄存器以控制数据信号和扫描信号的输出时序，该移位寄存器包括多个移位寄存单元，每一该移位寄存单元包括一输入电路和一输出电路，其特征在于：该输入电路用来在前一级移位寄存单元和后一级移位寄存单元控制下为该输出电路提供一参考电平，该输出电路用来在外部的时钟信号和该参考电平控制下为外部的电路提供一脉冲并为后一级移位寄存单元提供一启动脉冲和为前一级移位寄存单元提供一终止脉冲。

8.如权利要求7所述的液晶显示装置，其特征在于：每一移位寄存单元进一步包括一高电平输入端和一低电平输入端，该高电平输入端用来接收外部的高电平信号，该低电平输入端用来接收外部的低电平信号，该输入电路连接于该高电平输入端和该低电平输入端之间，该移位寄存单元进一步包括一第一输入端和一第二输入端，该输入电路包括一第一晶体管、一第二晶体管、一第三晶体管、一第四晶体管、一第五晶体管、一第六晶体管和一第一反相器，该高电平输入端依次经由该第一晶体管的源极和漏极、该第三晶体管的源极和漏极、该第五晶体管的源极和漏极连接到该低电平输入端，该高电平输入端也依次经由该第二晶体管的源极和漏极、该第四晶体管的源极和漏极、该第六晶体管的源极和漏极连接到该低电平输入端，该第一和第五晶体管的栅极连接到该第一输入端，该第二和第六晶体管的栅极连接到该第二输入端，该第三晶体管的漏极连接到该第二晶体管的漏极并连接到该第一反相器的输入端，该第一反相器的输出端连接到该第三和第四晶体管的栅极。

9.如权利要求8所述的液晶显示装置，其特征在于：每一移位寄存单元进一步包括一第一输出端、一第二输出端和一时钟信号输入端，该输出电路包括一与门和一第二反相器，该与门的一输入端连接到该第一反相器的输出端，另一输入端连接到该时钟信号输入端，其输出端连接到该第一输出端，并连接到该第二反相器的输入端，该第二反相器的输出端连接到该第二输出端，该第一输出端连接到后一级移位寄存单元的第一输入端和外部的电路，该第二输出端连接到前一级移位寄存单元的第二输入端，该移位寄存单元进一步包括一第一输出端、一第二输出端和一时钟信号输入端，该输出电路包括一与门和一第二反相器，该与门的一输入端连接到该第一反相器的输出端，另一输入端连接到该时钟信号输入端，其输出端连接到该第二输出端，并连接到该第二反相器的输入端，该第二反相器的输出端连接到该第一输出端，该第一输出端连接到后一级移位寄存单元的第一输入端和外部的电路，该第二输出端连接到前一级移位寄存单元的第二输入端。

10.如权利要求8所述的液晶显示装置，其特征在于：该第一、第二和第三晶体管是PMOS型晶体管，该第四、第五和第六晶体管是NMOS型晶体管。

Images