JP2010281993A - 表示装置、表示装置の駆動方法および電子機器 - Google Patents

Abstract

【課題】走査信号の遷移タイミングを規定するイネーブル信号を各走査信号に対して共通に与える構成を採る走査部での消費電力の低減を図る。
【解決手段】複数の走査線ごとに設けられたレベル変換回路４６−１〜４６−４により、走査信号ＷＳ(1)〜ＷＳ(4)の基準となるシフト信号SR OUT(1)〜SR OUT(4)を、第１の振幅（第２の電圧例IIの振幅）から第２の振幅（第３の電圧例IIIの振幅）に変換するとともに、これらシフト信号SR OUT(1)〜SR OUT(4)に対して共通伝送線ＳＬにより垂直イネーブル信号ＥＮを共通に与える。そして、ＡＮＤ回路４８−１〜４８−４の垂直イネーブル信号ＶＥＮ用の入力端と共通伝送線ＳＬとの間にＮｃｈＭＯＳトランジスタ４７−１〜４７−４を接続し、これら垂直イネーブル信号ＶＥＮ用の入力端と共通伝送線ＳＬとの間を択一的に接続する。
【選択図】図１０

Description

本発明は、表示装置、表示装置の駆動方法および電子機器に関し、特に、電気光学素子を含む画素が行列状（マトリクス状）に２次元配置された平面型（フラットパネル型）の表示装置、当該表示装置の駆動方法および当該表示装置を有する電子機器に関する。

電気光学素子を含む画素が行列状に２次元配置された表示装置は、行列状に配置された各画素を、走査線を介して行単位で選択する行走査部を有する。行走査部は、シフトレジスタやデコーダから出力される走査信号の振幅を、電気光学素子の駆動に必要な振幅に変換するレベル変換回路（レベルシフト回路）を有している。このレベルシフト回路は、画素行ごと、即ち走査線ごとに設けられる。

このように、レベルシフト回路を走査線ごとに設けると、走査線ごとのレベルシフト回路間で回路素子の特性のばらつき等に起因して、各レベルシフト回路から出力される走査信号間でタイミングがばらつく。この走査信号のタイミングの走査線間でのばらつきは、表示画像に対して種々の悪影響を及ぼす。

そこで、従来は、走査信号の遷移タイミングを規定するイネーブル信号を各走査信号に対して共通に与え、当該イネーブル信号と各走査信号を論理演算することによって走査線間での走査信号のタイミングのばらつきを防止するようにしている（例えば、特許文献１参照）。

図３０に、従来例に係る行走査部の構成の一例を示す。図３０に示すように、従来例に係る行走査部３００は、レベル変換回路３０１，３０２，３０３、シフトレジスタ部３０４、第１の論理回路部３０５、レベル変換回路部３０６、第２の論理回路部３０７およびバッファ部３０８を有する構成となっている。ここでは、図面の簡略化のために、１行目からの４つの画素行に対応した回路部分の構成を示している。

図３０において、シフトレジスタ部３０４の各単位回路（シフト段／転送段）から順にシフト信号が出力され、当該シフト信号が第１の論理回路部３０５およびレベル変換回路部３０６を経て第２の論理回路部３０７に供給される。これらのシフト信号は、レベル変換回路部３０６で電気光学素子（図示せず）の駆動に必要な振幅に変換されて第２の論理回路部３０７のＡＮＤ回路３０７−１〜３０７−４の各一方の入力となる。

ＡＮＤ回路３０７−１〜３０７−４は、レベル変換回路３０３でレベル変換され、共通伝送線ＳＬを通して各画素行に対して共通に供給される垂直イネーブル信号ＶＥＮを他方の入力とする。ＡＮＤ回路３０７−１〜３０７−４は、各シフト信号と垂直イネーブル信号ＶＥＮとの論理積の演算を行うことで、垂直イネーブル信号ＶＥＮの遷移タイミングで遷移する走査信号を順に生成する。これら走査信号は、バッファ部３０８を介して対応する画素行の行走査線（図示せず）に供給される。

特開２００８−２８６９６３号公報

上記構成の行走査部３００において、垂直イネーブル信号ＶＥＮは１Ｈ（Ｈは水平走査期間）ごとに立ち上がり、立ち下がりの遷移タイミングがあるパルス信号である。したがって、レベル変換回路３０３によるレベル変換後の垂直イネーブル信号ＶＥＮによる共通伝送線ＳＬの充放電は１Ｈごとに行われる。

共通伝送線ＳＬには、ＡＮＤ回路３０７−１〜３０７−４の各々を構成するトランジスタの容量Ｃｔｒが付加される。これにより、共通伝送線ＳＬの負荷容量は、走査線の本数×トランジスタの容量Ｃｔｒという計算式で求められる容量値となる。トランジスタの容量Ｃｔｒは、ゲート電極とチャネル領域との間に形成される容量である。

ここで、容量をｃ、充放電電圧をｖ、周波数をｆとすると、１Ｈごとの電力はｃｖ² ×ｆという式で求めることができる。共通伝送線ＳＬでの消費電力の場合はｃ＝Ｃｔｒとなる。そして、垂直解像度が高くなるほど、即ち走査線の本数が増えるほど、共通伝送線ＳＬの負荷容量が大きくなるため、垂直イネーブル信号ＶＥＮに基づく共通伝送線ＳＬの充放電による消費電力が増大する。

なお、ここでは、行走査部の場合を例に挙げて説明したが、この問題は行走査部に限られるものではない。すなわち、行走査部によって選択された画素行の各画素に対して画素単位で信号を書き込むいわゆる点順次方式の表示装置において、選択された画素行の各画素を画素単位で選択するために設けられる列走査部に対しても同様のことが言える。

そこで、本発明は、走査信号の遷移タイミングを規定するイネーブル信号を各走査信号に対して共通に与える構成を採る走査部での消費電力の低減を可能にした表示装置、当該表示装置の駆動方法および当該表示装置を有する電子機器を提供することを目的とする。

上記目的を達成するために、本発明は、
複数の走査線ごとに設けられたレベル変換回路により、前記複数の走査線の各々に供給される走査信号の基準となる複数の基準信号を第１の振幅から第２の振幅に変換するレベル変換回路部と、
前記走査信号の遷移タイミングを規定するイネーブル信号を前記複数の基準信号に対して共通に伝送する共通伝送線と、
複数の走査線ごとに設けられた論理回路により、前記複数の基準信号の各々と前記共通伝送線によって伝送される前記イネーブル信号とを論理演算することによって前記走査信号を生成する論理回路部とを有し、
行列状に２次元配置された各画素を画素行単位または画素列単位で選択する走査部
を備える表示装置において、
前記複数の基準信号の各々の発生期間に、当該発生した基準信号に対応する前記論理回路の前記イネーブル信号用の入力端と前記共通伝送線との間を電気的に接続する。

上記構成の表示装置の走査部において、複数の基準信号の各々の発生期間に、当該発生した基準信号に対応する論理回路部の各論理回路のイネーブル信号用の入力端と共通伝送線との間を電気的に接続することで、各論理回路には複数の基準信号の各々に同期してイネーブル信号が択一的に与えられる。このとき、共通伝送線に対してイネーブル信号用の入力端が電気的に接続されるのは１つの論理回路となる。これにより、論理回路を構成するトランジスタの容量に起因する共通伝送線の負荷容量は、共通伝送線に対して全ての論理回路のイネーブル信号用の入力端が電気的に接続された状態にある場合に比べて走査線の本数分の１に減少する。その結果、イネーブル信号に基づく共通伝送線の充放電による消費電力、ひいては走査部での消費電力が減少する。

本発明によれば、走査信号の遷移タイミングを規定するイネーブル信号を、当該走査信号の各基準信号に対して共通に与える構成を採る走査部において、イネーブル信号を伝送する共通伝送線の負荷容量を低減できるために走査部での消費電力を低減できる。

本発明が適用される有機ＥＬ表示装置の構成の概略を示すシステム構成図である。 本発明が適用される有機ＥＬ表示装置の画素（画素回路）の回路構成を示す回路図である。 画素の断面構造の一例を示す断面図である。 本発明が適用される有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。 本発明が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その１）である。 本発明が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その２）である。 駆動トランジスタの閾値電圧Ｖｔｈのばらつきに起因する課題の説明に供する特性図である。 駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。 閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタのドレイン・ソース間電流Ｉｄｓとの関係の説明に供する特性図である。 実施例１に係る書込み走査回路の構成例を示すブロック図である。 第１の電圧系Iの振幅の垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ、垂直イネーブル信号ＶＥＮ、第２の電圧系IIの振幅のシフト信号SR OUT(1)〜SR OUT(4)および第３の電圧系IIIの書込み走査信号ＷＳ(1)〜ＷＳ(4)のタイミング関係を示すタイミング波形図である。 第１の電圧系Iの振幅から第２の電圧系IIの振幅に変換するレベル変換回路の回路例１を示す回路図である。 回路例１に係るレベル変換回路における入力信号ＩＮ，ｘＩＮおよび出力信号ＯＵＴ，ｘＯＵＴの各波形を示すタイミング波形図である。 第１の電圧系Iの振幅から第２の電圧系IIの振幅に変換するレベル変換回路の回路例２を示す回路図である。 回路例２に係るレベル変換回路における入力信号ＩＮ，ｘＩＮおよび出力信号ＯＵＴ，ｘＯＵＴの各波形を示すタイミング波形図である。 第２の電圧系IIの振幅から第３の電圧系IIIの振幅に変換するレベル変換回路の回路例を示す回路図である。 本回路例に係るレベル変換回路における入力信号ＩＮ，ｘＩＮ、出力信号ＯＵＴ１，ｘＯＵＴ１および出力信号ＯＵＴ１，ｘＯＵＴ１の各波形を示すタイミング波形図である。 第２の論理回路部の各論理回路であるＡＮＤ回路のシンボル図である。 ２入力ＡＮＤ回路の真理値表を示す図である。 ２入力ＡＮＤ回路の具体的な回路構成の一例を示す回路図である。 トランジスタの断面構造を示す断面図である。 実施例２に係る書込み走査回路の構成例を示すブロック図である。 実施例３に係る書込み走査回路の構成例を示すブロック図である。 他の構成の画素の回路構成を示す回路図である。 本発明が適用されるテレビジョンセットの外観を示す斜視図である。 本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。 本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。 本発明が適用されるビデオカメラの外観を示す斜視図である。 本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。 従来例に係る行走査部の構成の一例を示すブロック図である。

以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。

１．本発明が適用される有機ＥＬ表示装置
２．本実施形態の特徴部分
２−１．実施例１（スイッチング素子がＮｃｈトランジスタの例）
２−２．実施例２（スイッチング素子がＣＭＯＳトランジスタの例）
２−３．実施例３（スイッチング素子がＰｃｈトランジスタの例）
３．変形例
４．適用例（電子機器）

＜１．本発明が適用される有機ＥＬ表示装置＞
［システム構成］
図１は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。

アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタにより制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)が用いられる。

ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を画素（画素回路）の発光素子として用いたアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。

図１に示すように、本適用例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置された画素アレイ部３０と、当該画素アレイ部３０の周辺に配置された駆動部とを有する構成となっている。

駆動部は、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０等からなり、画素アレイ部３０の各画素２０を駆動する。書込み走査回路４０および電源供給走査回路５０は、画素２０の各々を画素行単位で選択する行走査部である。

ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、１つの画素は複数の副画素（サブピクセル）から構成され、この副画素が画素２０に相当することになる。より具体的には、カラー表示用の表示装置では、１つの画素は、赤色光（Ｒ）を発光する副画素、緑色光（Ｇ）を発光する副画素、青色光（Ｂ）を発光する副画素の３つの副画素から構成される。

ただし、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素にさらに１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光（Ｗ）を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。

画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１−１〜３１−ｍと電源供給線３２−１〜３２−ｍとが画素行ごとに配線されている。さらに、列方向（画素列の画素の配列方向）に沿って信号線３３−１〜３３−ｎが画素列ごとに配線されている。

走査線３１−１〜３１−ｍは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２−１〜３２−ｍは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３−１〜３３−ｎは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。

画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、図１に示すように、書込み走査回路４０、電源供給走査回路５０および信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。

書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の書込みに際し、走査線３１−１〜３１−ｍに対して書込み走査信号ＷＳ（ＷＳ１〜ＷＳｍ）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。書込み走査回路４０は、本発明による走査部の一つである。すなわち、本発明は、書込み走査回路４０の具体的な構成を特徴としている（その詳細については後述する）。

電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖｃｃｐと当該第１電源電位Ｖｃｃｐよりも低い第２電源電位Ｖｉｎｉで切り替わる電源電位ＤＳ（ＤＳ１〜ＤＳｍ）を電源供給線３２−１〜３２−ｍに供給する。後述するように、電源電位ＤＳのＶｃｃｐ／Ｖｉｎｉの切替えにより、画素２０の発光／非発光の制御が行なわれる。

信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖｓｉｇと基準電位Ｖｏｆｓとを選択的に出力する。ここで、基準電位Ｖｏｆｓは、映像信号の信号電圧Ｖｓｉｇの基準となる電位（例えば、映像信号の黒レベルに相当する電位）である。

信号出力回路６０から出力される信号電圧Ｖｓｉｇ／基準電位Ｖｏｆｓは、信号線３３−１〜３３−ｎを介して画素アレイ部３０の各画素２０に対して行単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖｓｉｇを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。

（画素回路）
図２は、画素（画素回路）２０の具体的な回路構成を示す回路図である。

図２に示すように、画素２０は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１と、当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（いわゆる、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。

有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３および保持容量２４を有する構成となっている。ここでは、駆動トランジスタ２２および書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いている。ただし、駆動トランジスタ２２および書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

なお、駆動トランジスタ２２および書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いると、アモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができる。ａ−Ｓｉプロセスを用いることで、ＴＦＴを作成する基板の低コスト化、ひいては本有機ＥＬ表示装置１０の低コスト化を図ることが可能になる。また、駆動トランジスタ２２および書込みトランジスタ２３を同じ導電型の組み合わせにすると、両トランジスタ２２，２３を同じプロセスで作成することができるために低コスト化に寄与できる。

駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ドレイン／ソース電極）が電源供給線３２（３２−１〜３２−ｍ）に接続されている。

書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３−１〜３３−ｎ）に接続され、他方の電極（ドレイン／ソース電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１−１〜３１−ｍ）に接続されている。

駆動トランジスタ２２および書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。

保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極および有機ＥＬ素子２１のアノード電極に接続されている。

なお、有機ＥＬ素子２１の駆動回路としては、駆動トランジスタ２２および書込みトランジスタ２３の２つのトランジスタと保持容量２４の１つの容量素子とからなる回路構成のものに限られるものではない。例えば、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が固定電位にそれぞれ接続されることで、有機ＥＬ素子２１の容量不足分を補う補助容量を必要に応じて設けた回路構成を採ることも可能である。

上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される輝度情報に応じた映像信号の信号電圧Ｖｓｉｇまたは基準電位Ｖｏｆｓをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖｓｉｇまたは基準電位Ｖｏｆｓは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。

駆動トランジスタ２２は、電源供給線３２（３２−１〜３２−ｍ）の電位ＤＳが第１電源電位Ｖｃｃｐにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖｓｉｇの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。

駆動トランジスタ２２はさらに、電源電位ＤＳが第１電源電位Ｖｃｃｐから第２電源電位Ｖｉｎｉに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。

この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。

電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖｃｃｐ，Ｖｉｎｉのうち、第１電源電位Ｖｃｃｐは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖｉｎｉは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖｉｎｉは、基準電位Ｖｏｆｓよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶｔｈとするときＶｏｆｓ−Ｖｔｈよりも低い電位、好ましくはＶｏｆｓ−Ｖｔｈよりも十分に低い電位に設定される。

（画素構造）
図３は、画素２０の断面構造の一例を示す断面図である。図３に示すように、ガラス基板２０１上には、駆動トランジスタ２２等を含む駆動回路が形成されている。そして、画素２０は、ガラス基板２０１上に絶縁膜２０２、絶縁平坦化膜２０３およびウインド絶縁膜２０４がその順に形成され、当該ウインド絶縁膜２０４の凹部２０４Ａに有機ＥＬ素子２１が設けられた構成となっている。ここでは、駆動回路の各構成素子のうち、駆動トランジスタ２２のみを図示し、他の構成素子については省略している。

有機ＥＬ素子２１は、アノード電極２０５と、有機層（電子輸送層、発光層、ホール輸送層/ホール注入層）２０６と、カソード電極２０７とから構成されている。アノード電極２０５は、ウインド絶縁膜２０４の凹部２０４Ａの底部に形成された金属等からなる。有機層２０６は、アノード電極２０５上に形成されている。カソード電極２０７は、有機層２０６上に全画素共通に形成された透明導電膜等からなる。

この有機ＥＬ素子２１において、有機層２０６は、アノード電極２０５上にホール輸送層/ホール注入層２０６１、発光層２０６２、電子輸送層２０６３および電子注入層（図示せず）が順次堆積されることによって形成される。そして、図２の駆動トランジスタ２２による電流駆動の下に、駆動トランジスタ２２からアノード電極２０５を通して有機層２０６に電流が流れることで、当該有機層２０６内の発光層２０６２において電子と正孔が再結合する際に発光するようになっている。

駆動トランジスタ２２は、ゲート電極２２１と、半導体層２２２の両側に設けられたソース／ドレイン領域２２３，２２４と、半導体層２２２のゲート電極２２１と対向する部分のチャネル形成領域２２５とから構成されている。ソース／ドレイン領域２２３は、コンタクトホールを介して有機ＥＬ素子２１のアノード電極２０５と電気的に接続されている。

そして、図３に示すように、ガラス基板２０１上に、絶縁膜２０２、絶縁平坦化膜２０３およびウインド絶縁膜２０４を介して有機ＥＬ素子２１が画素単位で形成された後は、パッシベーション膜２０８を介して封止基板２０９が接着剤２１０によって接合される。この封止基板２０９によって有機ＥＬ素子２１が封止されることにより表示パネル７０が形成される。

［回路動作］
続いて、上記構成の有機ＥＬ表示装置１０の基本的な回路動作について、図４のタイミング波形図を基に図５および図６の動作説明図を用いて説明する。なお、図５および図６の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。また、有機ＥＬ素子２１の等価容量２５についても図示している。

図４のタイミング波形図には、走査線３１の電位（書込み走査信号）ＷＳ、電源供給線３２の電位（電源電位）ＤＳ、信号線３３の電位（Ｖｓｉｇ／Ｖｏｆｓ）、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓのそれぞれの変化を示している。

（前フレームの発光期間）
図４のタイミング波形図において、時刻ｔ１１以前は、前のフレーム（フィールド）における有機ＥＬ素子２１の発光期間となる。この前フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖｃｃｐにあり、また、書込みトランジスタ２３が非導通状態にある。

このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図５（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに応じた駆動電流（ドレイン−ソース間電流）Ｉｄｓが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。よって、有機ＥＬ素子２１が駆動電流Ｉｄｓの電流値に応じた輝度で発光する。

（閾値補正準備期間）
時刻ｔ１１になると、線順次走査の新しいフレーム（現フレーム）に入る。そして、図５（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖｃｃｐから、信号線３３の基準電位Ｖｏｆｓに対してＶｏｆｓ−Ｖｔｈよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖｉｎｉに切り替わる。

ここで、有機ＥＬ素子２１の閾値電圧をＶｔｈｅｌ、共通電源供給線３４の電位（カソード電位）をＶｃａｔｈとする。このとき、低電位ＶｉｎｉをＶｉｎｉ＜Ｖｔｈｅｌ＋Ｖｃａｔｈとすると、駆動トランジスタ２２のソース電位Ｖｓが低電位Ｖｉｎｉにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。

次に、時刻ｔ１２で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、図５（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき、信号出力回路６０から信号線３３に対して基準電位Ｖｏｆｓが供給されているために、駆動トランジスタ２２のゲート電位Ｖｇが基準電位Ｖｏｆｓになる。また、駆動トランジスタ２２のソース電位Ｖｓは、基準電位Ｖｏｆｓよりも十分に低い電位Ｖｉｎｉにある。

このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓはＶｏｆｓ−Ｖｉｎｉとなる。ここで、Ｖｏｆｓ−Ｖｉｎｉが駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖｏｆｓ−Ｖｉｎｉ＞Ｖｔｈなる電位関係に設定する必要がある。

このように、駆動トランジスタ２２のゲート電位Ｖｇを基準電位Ｖｏｆｓに、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ固定して（確定させて）初期化する処理が、後述する閾値補正処理を行う前の準備（閾値補正準備）の処理である。したがって、基準電位Ｖｏｆｓおよび低電位Ｖｉｎｉが、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの各初期化電位となる。

（閾値補正期間）
次に、時刻ｔ１３で、図５（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖｉｎｉから高電位Ｖｃｃｐに切り替わると、駆動トランジスタ２２のゲート電位Ｖｇが保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖｇから駆動トランジスタ２２の閾値電圧Ｖｔｈを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖｓが上昇を開始する。

ここでは、便宜上、駆動トランジスタ２２のゲート電極の初期化電位Ｖｏｆｓを基準として、当該初期化電位Ｖｏｆｓから駆動トランジスタ２２の閾値電圧Ｖｔｈを減じた電位に向けてソース電位Ｖｓを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに収束する。この閾値電圧Ｖｔｈに相当する電圧は保持容量２４に保持される。

なお、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖｃａｔｈを設定しておくこととする。

次に、時刻ｔ１４で走査線３１の電位ＷＳが低電位側に遷移することで、図６（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。したがって、駆動トランジスタ２２にドレイン−ソース間電流Ｉｄｓは流れない。

（信号書込み＆移動度補正期間）
次に、時刻ｔ１５で、図６（Ｂ）に示すように、信号線３３の電位が基準電位Ｖｏｆｓから映像信号の信号電圧Ｖｓｉｇに切り替わる。続いて、時刻ｔ１６で、走査線３１の電位ＷＳが高電位側に遷移することで、図６（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖｓｉｇをサンプリングして画素２０内に書き込む。

この書込みトランジスタ２３による信号電圧Ｖｓｉｇの書込みにより、駆動トランジスタ２２のゲート電位Ｖｇが信号電圧Ｖｓｉｇとなる。そして、映像信号の信号電圧Ｖｓｉｇによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖｔｈが保持容量２４に保持された閾値電圧Ｖｔｈに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。

このとき、有機ＥＬ素子２１はカットオフ状態（ハイインピーダンス状態）にある。したがって、映像信号の信号電圧Ｖｓｉｇに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）は有機ＥＬ素子２１の等価容量２５に流れ込み、当該等価容量２５の充電が開始される。

有機ＥＬ素子２１の等価容量２５の充電により、駆動トランジスタ２２のソース電位Ｖｓが時間の経過と共に上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓは当該駆動トランジスタ２２の移動度μに依存したものとなる。駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度μである。

ここで、映像信号の信号電圧Ｖｓｉｇに対する保持容量２４の保持電圧Ｖｇｓの比率、即ち書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶｓがＶｏｆｓ−Ｖｔｈ＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶとなる。

すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。

このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖｇｓに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素ごとのばらつきを補正する移動度補正処理である。

より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）が高いほどドレイン−ソース間電流Ｉｄｓが大きくなるために、負帰還の帰還量ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正処理が行われる。

また、映像信号の信号振幅Ｖｉｎを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。したがって、負帰還の帰還量ΔＶは移動度補正の補正量とも言える。移動度補正の原理の詳細については後述する。

（発光期間）
次に、時刻ｔ１７で走査線３１の電位ＷＳが低電位側に遷移することで、図６（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。

ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖｓの変動に連動してゲート電位Ｖｇも変動する。このように、駆動トランジスタ２２のゲート電位Ｖｇがソース電位Ｖｓの変動に連動して変動する動作が、保持容量２４によるブートストラップ動作である。

駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉｄｓに応じて有機ＥＬ素子２１のアノード電位が上昇する。

そして、有機ＥＬ素子２１のアノード電位がＶｔｈｅｌ＋Ｖｃａｔｈを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち駆動トランジスタ２２のソース電位Ｖｓの上昇に他ならない。駆動トランジスタ２２のソース電位Ｖｓが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖｇも連動して上昇する。

このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖｇの上昇量はソース電位Ｖｓの上昇量に等しくなる。故に、発光期間中駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶで一定に保持される。そして、時刻ｔ１８で信号線３３の電位が映像信号の信号電圧Ｖｓｉｇから基準電位Ｖｏｆｓに切り替わる。

以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖｓｉｇの書込み（信号書込み）および移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込みおよび移動度補正の各処理動作は、時刻ｔ６−ｔ７の期間において並行して実行される。

なお、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正および信号書込み処理と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平走査期間に亘って分割して複数回実行する、いわゆる分割閾値補正を行う駆動法を採ることも可能である。

この分割閾値補正の駆動法を採用することにより、高精細化に伴う多画素化によって１水平走査期間に割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができるために、閾値補正処理を確実に行うことができる。

〔閾値キャンセルの原理〕
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）² ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量である。

図７に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓ対ゲート−ソース間電圧Ｖｇｓの特性を示す。

この特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきに対するキャンセル処理を行わないと、閾値電圧ＶｔｈがＶｔｈ１のとき、ゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ１になる。

これに対して、閾値電圧ＶｔｈがＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）のとき、同じゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ２（Ｉｄｓ２＜Ｉｄｓ）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈが変動すると、ゲート−ソース間電圧Ｖｇｓが一定であってもドレイン−ソース間電流Ｉｄｓが変動する。

一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶである。したがって、これを式（１）に代入すると、ドレイン−ソース間電流Ｉｄｓは、次式（２）で表される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｓｉｇ−Ｖｏｆｓ−ΔＶ）²
……（２）

すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉｄｓは、駆動トランジスタ２２の閾値電圧Ｖｔｈに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化により、駆動トランジスタ２２の閾値電圧Ｖｔｈが画素ごとに変動したとしても、ドレイン−ソース間電流Ｉｄｓが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。

〔移動度補正の原理〕
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図８に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。

画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉｄｓ１′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉｄｓ２′との間には大きな差が生じてしまう。このように、移動度μの画素ごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素間で大きな差が生じると、画面のユニフォーミティが損なわれる。

ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉｄｓが大きくなる。したがって、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図８に示すように、移動度μの大きな画素Ａの帰還量ΔＶ１は、移動度の小さな画素Ｂの帰還量ΔＶ２に比べて大きい。

そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶでゲート−ソース間電圧Ｖｇｓに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素ごとのばらつきを抑制することができる。

具体的には、移動度μの大きな画素Ａで帰還量ΔＶ１の補正をかけると、ドレイン−ソース間電流ＩｄｓはＩｄｓ１′からＩｄｓ１まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ２は小さいために、ドレイン−ソース間電流ＩｄｓはＩｄｓ２′からＩｄｓ２までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉｄｓ１と画素Ｂのドレイン−ソース間電流Ｉｄｓ２とはほぼ等しくなるために、移動度μの画素ごとのばらつきが補正される。

以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉｄｓの減少量が大きくなる。

したがって、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖｇｓに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉｄｓの電流値が均一化される。その結果、移動度μの画素ごとのばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）に応じた帰還量ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに負帰還をかける処理が移動度補正処理となる。

ここで、図２に示した画素（画素回路）２０において、閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタ２２のドレイン・ソース間電流Ｉｄｓとの関係について図９を用いて説明する。

図９において、（Ａ）は閾値補正および移動度補正を共に行わない場合、（Ｂ）は移動度補正を行わず、閾値補正のみを行った場合、（Ｃ）は閾値補正および移動度補正を共に行った場合をそれぞれ示している。図９（Ａ）に示すように、閾値補正および移動度補正を共に行わない場合には、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素Ａ，Ｂ間で大きな差が生じることになる。

これに対し、閾値補正のみを行った場合は、図９（Ｂ）に示すように、ドレイン−ソース間電流Ｉｄｓのばらつきをある程度低減できるものの、移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差は残る。そして、閾値補正および移動度補正を共に行うことで、図９（Ｃ）に示すように、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差をほぼ無くすことができる。したがって、どの階調においても有機ＥＬ素子２１の輝度ばらつきは発生せず、良好な画質の表示画像を得ることができる。

また、図２に示した画素２０は、閾値補正および移動度補正の各補正機能に加えて、先述した保持容量２４によるブートストラップ動作の機能を備えていることで、次のような作用効果を得ることができる。

すなわち、有機ＥＬ素子２１のＩ−Ｖ特性の経時変化に伴って駆動トランジスタ２２のソース電位Ｖｓが変化したとしても、保持容量２４によるブートストラップ動作により、駆動トランジスタ２２のゲート−ソース間電位Ｖｇｓを一定に維持することができる。したがって、有機ＥＬ素子２１に流れる電流は変化せず一定となる。その結果、有機ＥＬ素子２１の発光輝度も一定に保たれるために、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化したとしても、それに伴う輝度劣化のない画像表示を実現できる。

＜２．本実施形態の特徴部分＞
上記構成のアクティブマトリクス型有機ＥＬ表示装置１０において、本実施形態では、書込み走査回路４０や電源供給走査回路５０の行走査部として、走査信号の遷移タイミングを規定するイネーブル信号を各走査信号の基準信号に対して共通に与える構成を採る。かかる構成を採る行走査部は、複数の走査線ごとに設けられたレベル変換回路により、当該複数の走査線の各々に供給される複数の基準信号を第１の振幅から第２の振幅に変換するレベル変換回路部を有する。

レベル変換後の複数の基準信号は、複数の走査線ごとに設けられた論理回路からなる論理演算部において、共通伝送線によって伝送されるイネーブル信号と論理演算が行われることで、当該イネーブル信号で規定される遷移タイミングとなる。そして、この論理演算のときに、複数の基準信号の各々の発生期間に、当該発生した基準信号に対応する論理回路のイネーブル信号用の入力端と共通伝送線との間を電気的に接続することを特徴としている。

このように、複数の基準信号の各々の発生期間に、当該発生した基準信号に対応する論理回路部の各論理回路のイネーブル信号用の入力端と共通伝送線との間を電気的に接続することで、各論理回路には複数の基準信号の各々に同期してイネーブル信号が択一的に与えられる。このとき、共通伝送線に対してイネーブル信号用の入力端が電気的に接続されるのは１つの論理回路となる。

これにより、論理回路を構成するトランジスタの容量に起因する共通伝送線の負荷容量は、共通伝送線に対して全ての論理回路のイネーブル信号用の入力端が電気的に接続された状態にある場合に比べて走査線（本実施形態では、垂直方向の走査線）の本数分の１に減少する。その結果、イネーブル信号に基づく共通伝送線の充放電による消費電力、ひいては走査部での消費電力が減少する。

続いて、本実施形態に係る行走査部の具体的な実施例について説明する。以下に説明する実施例では、本実施形態に係る行走査部が書込み走査回路４０の場合を例に挙げて説明するものとする。なお、本実施形態に係る行走査部が電源供給走査回路５０の場合にも、書込み走査回路４０の場合と同様の構成を採ることができる。

［２−１．実施例１］
図１０は、実施例１に係る書込み走査回路４０Ａの構成例を示すブロック図である。図１０に示すように、実施例１に係る書込み走査回路４０Ａは、レベル変換回路（レベルシフト回路；Ｌ／Ｓ）４１，４２，４３、シフトレジスタ部４４、第１の論理回路部４５、レベル変換回路部４６、スイッチ部４７、第２の論理回路部４８およびバッファ部４９を有する。ここでは、図面の簡略化のために、１行目からの４つの画素行に対応した回路部分の構成を示している。

実施例１に係る書込み走査回路４０Ａは、例えば、Ｈｉｇｈレベルが３［Ｖ］、Ｌｏｗレベルが０［Ｖ］の振幅の垂直スタートパルスＶＳＴ、垂直クロックＶＣＫおよび垂直イネーブル信号ＶＥＮを入力とする。なお、垂直スタートパルスＶＳＴおよび垂直クロックＶＣＫは、図１のスタートパルスｓｐおよびクロックパルスｃｋに相当する。以下では、書込み走査回路４０Ａの入力信号の振幅を第１の電圧系Iの振幅と呼ぶ。また、Ｈｉｇｈレベルを単にＨレベル、Ｌｏｗレベルを単にＬレベルと記す。

図１０において、レベル変換回路４１，４２，４３は、第１の電圧系Iの振幅の垂直クロックＶＣＫおよび垂直イネーブル信号ＶＥＮを、例えば、Ｈレベルが１０［Ｖ］、Ｌレベルが０［Ｖ］の振幅の信号にレベル変換する。ここで、特にポリシリコンを用いて書込み走査回路４０を表示パネル７０上に実装する場合、Ｈレベルが１０［Ｖ］、Ｌレベルが０［Ｖ］の振幅は、ポリシリコンの回路の駆動に適し、かつ、有機ＥＬ素子２１の駆動に適した振幅よりも小さい。以下では、このポリシリコンの回路の駆動に適し、かつ、有機ＥＬ素子２１の駆動に適した振幅よりも小さい振幅を第２の電圧系IIの振幅と呼ぶ。

シフトレジスタ部４４は、画素アレイ部３０の走査線（３１−１〜３１−４）に対応する、単位回路であるシフト段（Ｓ／Ｒ）４４−１〜４４−４が従属接続された構成となっている。このシフトレジスタ部４４は、レベル変換回路４１から出力される垂直スタートパルスＶＳＴを、レベル変換回路４２から出力される垂直クロックＶＣＫに同期して順次シフトする。

これにより、シフト段４４−１〜４４−４の各々からは順に、第２の電圧系IIの振幅のシフト信号SR OUT(1)〜SR OUT(4)が出力される。これらシフト信号SR OUT(1)〜SR OUT(4)は、時間軸上において画素アレイ部３０の各画素２０を行単位で選択走査する走査信号（図１の書込み走査信号ＷＳ１〜ＷＳｍに相当）の基準となる信号、即ち走査信号の時間軸上の基準信号である。

第１の論理演算回路部４５は、走査線（３１−１〜３１−４）に対応して設けられ、それぞれ第２の電圧系IIで動作する論理回路４５−１〜４５−４から構成されている。論理回路４５−１〜４５−４は、シフトレジスタ部４４の各シフト段４４−１〜４４−４から出力されるシフト信号SR OUT(1)〜SR OUT(4)に対してあらかじめ定められた論理演算を行う。

なお、走査信号には、近接する走査線に出力する走査信号等に応じて波形を切り換える場合や、インターレース方式により奇数フィールドと偶数フィールドとで波形を切り換える場合などがある。このような場合に対応する際には、論理回路４５−１〜４５−４は、シフトレジスタ部４４の各シフト段４４−１〜４４−４から出力されるシフト信号SR OUT(1)〜SR OUT(4)に対してより複雑な論理演算を実行することになる。

レベル変換回路部４６は、走査線（３１−１〜３１−４）に対応して設けられたレベル変換回路４６−１〜４６−４を有する構成となっている。レベル変換回路４６−１〜４６−４は、論理回路４５−１〜４５−４から出力される第２の電圧系IIの振幅の信号を、有機ＥＬ素子２１の駆動に適した振幅、例えば、Ｈレベルが１５［Ｖ］、Ｌレベルが−５［５］の振幅の信号にレベル変換する。以下では、有機ＥＬ素子２１の駆動に適した振幅を第３の電圧系IIIの振幅と呼ぶ。

スイッチ部４７は、走査線（３１−１〜３１−４）に対応して設けられたスイッチ素子、例えばＮｃｈＭＯＳトランジスタ４７−１〜４７−４から構成されている。ＮｃｈＭＯＳトランジスタ４７−１〜４７−４は、共通伝送線ＳＬと第２の論理回路部４８の各論理回路の垂直イネーブル信号ＶＥＮ用の入力端との間に接続されている。

ここで、共通伝送線ＳＬは、レベルシフト回路４３から出力される第２の電圧系IIの振幅の垂直イネーブル信号ＶＥＮを、レベル変換回路４６−１〜４６−４から出力される４行分の信号に対して共通に伝送する。ＮｃｈＭＯＳトランジスタ４７−１〜４７−４は、レベル変換回路４６−１〜４６−４から出力される信号を各ゲート電極の入力とし、当該信号がＨレベルのときに導通状態となる。これにより、ＮｃｈＭＯＳトランジスタ４７−１〜４７−４は、複数の基準信号（シフト信号SR OUT(1)〜SR OUT(4)）の各々の発生期間に、当該発生した基準信号に対応する論理回路の垂直イネーブル信号ＶＥＮ用の入力端と共通伝送線ＳＬとの間を電気的に接続する。

第２の論理回路部４８は、論理回路として例えば２入力のＡＮＤ回路４８−１〜４８−４を用いた構成となっている。ＡＮＤ回路４８−１〜４８−４は、レベル変換回路４６−１〜４６−４でレベルシフト後のシフト信号SR OUT(1)〜SR OUT(4)を一方の入力とし、ＮｃｈＭＯＳトランジスタ４７−１〜４７−４によって択一的に供給される垂直イネーブル信号ＶＥＮを他方の入力とする。

そして、ＡＮＤ回路４８−１〜４８−４は、シフト信号SR OUT(1)〜SR OUT(4)の各々と垂直イネーブル信号ＶＥＮとの論理積の演算を行うことで、垂直イネーブル信号ＶＥＮの遷移タイミングで遷移する信号を生成する。これらＡＮＤ回路４８−１〜４８−４で生成された信号は、バッファ部４９の各バッファ４９−１〜４９−４を介して書込み走査信号ＷＳ(1)〜ＷＳ(4)として、画素アレイ部３０の走査線３１−１〜３１−４に供給される。

図１１に、第１の電圧系Iの振幅の垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ、垂直イネーブル信号ＶＥＮ、第２の電圧系IIの振幅のシフト信号SR OUT(1)〜SR OUT(4)および第３の電圧系IIIの書込み走査信号ＷＳ(1)〜ＷＳ(4)のタイミング関係を示す。このタイミング波形図から明らかなように、垂直イネーブル信号ＶＥＮは、１Ｈ（Ｈは水平走査期間）ごとに立ち上がり、立ち下がりの遷移タイミングがあるパルス信号である。そして、この垂直イネーブル信号ＶＥＮの遷移タイミングにより、書込み走査信号ＷＳ(1)〜ＷＳ(4)の遷移タイミングが規定される。

（電圧系I→電圧系IIのレベル変換回路の回路例１）
図１２は、第１の電圧系Iの振幅から第２の電圧系IIの振幅に変換するレベル変換回路４１（４２，４３）の回路例１を示す回路図である。

回路例１に係るレベル変換回路４１（４２，４３）は、いわゆるカレントミラー型のレベル変換回路であり、第２の電圧系IIのＨレベルに対応する正側電源ＶＤＤIIにそれぞれソース電極が接続されてカレントミラー回路を構成するＰｃｈトランジスタＱ１１，Ｑ１２を有する。ＰｃｈトランジスタＱ１２は、ゲート電極とドレイン電極とが共通に接続されている。

ＰｃｈトランジスタＱ１１，Ｑ１２のドレイン電極には、ＮｃｈトランジスタＱ１３，Ｑ１４のドレイン電極がそれぞれ接続されている。これらＮｃｈトランジスタＱ１３，Ｑ１４は、各ゲート電極が正側電源ＶＤＤIIに接続されている。トランジスタＱ１３，Ｑ１４の各ソース電極には、第１の電圧系Ｉの振幅の入力信号ＩＮと当該入力信号ＩＮの反転信号ｘＩＮとが入力される。

なお、トランジスタＱ１４のソース電極には、反転信号ｘＩＮに代えて一定電圧の基準電圧ＲＥＦが入力される場合もある。この場合、基準電圧ＲＥＦは、入力信号ＩＮのＨレベルおよびＬレベルの略平均の電圧に設定される。

上記構成の回路例１に係るレベル変換回路４１（４２，４３）は、第１の電圧系Ｉの振幅の垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ、又は垂直イネーブル信号ＶＥＮを入力信号ＩＮとする。そして、この入力信号ＩＮに応じてトランジスタＱ１３，Ｑ１４が相補的にオン／オフ動作することで、トランジスタＱ１３，Ｑ１４のドレイン電圧を第２の電圧系IIの振幅で変化させる。

レベル変換回路レベル変換回路４１（４２，４３）は、トランジスタＱ１３のドレイン電圧を、第２の電圧系IIを動作電源とするバッファ回路Ｂ１１を介して出力信号ＯＵＴとして導出する。これにより、第１の電圧系Ｉの振幅の入力信号ＩＮが、第２の電圧系IIの振幅の出力信号ＯＵＴにレベル変換される。

図１３に、回路例１に係るレベル変換回路における入力信号ＩＮ，ｘＩＮおよび出力信号ＯＵＴ，ｘＯＵＴの各波形を示す。図１３において、電圧ＶＳＳIIは、第２の電圧系IIのＬレベルに対応する負側電源の電圧であり、図１２に示す回路例１ではグランド（ＧＮＤ）レベルである。

（電圧系I→電圧系IIのレベル変換回路の回路例２）
図１４は、第１の電圧系Iの振幅から第２の電圧系IIの振幅に変換するレベル変換回路４１（４２，４３）の回路例２を示す回路図である。

回路例２に係るレベル変換回路４１（４２，４３）は、回路例１に係るレベル変換回路と同様のカレントミラー型のレベル変換回路であり、正側電源ＶＤＤIIにそれぞれソース電極が接続されてカレントミラー回路を構成するＰｃｈトランジスタＱ２１，Ｑ２２を有する。ＰｃｈトランジスタＱ２２は、ゲート電極とドレイン電極とが共通に接続されている。

ＰｃｈトランジスタＱ２１，Ｑ２２のドレイン電極には、ＮｃｈトランジスタＱ２３，Ｑ２４のドレイン電極がそれぞれ接続されている。これらＮｃｈトランジスタＱ２３，Ｑ２４は、各ゲート電極が正側電源ＶＤＤIIに接続されており、各ソース電極には第１の電圧系Ｉの振幅の入力信号ＩＮと当該入力信号ＩＮの反転信号ｘＩＮとが入力される。ＮｃｈトランジスタＱ２３のドレイン電圧は、バッファ回路Ｂ２１を介して出力信号ＯＵＴとして導出される。

レベル変換回路４１（４２，４３）はさらに、反転信号ｘＩＮおよび入力信号ＩＮをそれぞれゲート入力とするソース接地型のＰｃｈトランジスタＱ２５，Ｑ２６を有する。ＰｃｈトランジスタＱ２５，Ｑ２６のドレイン電極は、ＮｃｈトランジスタＱ２３，Ｑ２４のゲート電極に接続されるとともに、ゲート電極が接地されたＰｃｈトランジスタＱ２７，Ｑ２８を介して正側電源ＶＤＤIIに接続されている。

また、ＰｃｈトランジスタＱ２６，Ｑ２５のドレイン電極には、ＮｃｈトランジスタＱ２９，Ｑ３０のドレイン電極が接続されている。ＮｃｈトランジスタＱ２９，Ｑ３０は、ゲート電極がＰｃｈトランジスタＱ２５，Ｑ２６のドレイン電極にそれぞれ接続されており、ソース電極には入力信号ＩＮおよび反転信号ｘＩＮがそれぞれ入力される。

なお、トランジスタＱ２４のソース電極、トランジスタ２５のゲート電極およびトランジスタＱ３０のソース電極には、反転信号ＸＩＮに代えて一定電圧の基準電圧ＲＥＦが入力される場合もある。この場合、基準電圧ＲＥＦは、入力信号ＩＮのＨレベルおよびＬレベルの略平均の電圧に設定される。

上記構成の回路例２に係るレベル変換回路４１（４２，４３）は、十分な帰還利得によりトランジスタＱ２３，Ｑ２４をオン／オフ動作させることで、第１の電圧系Ｉの振幅の入力信号ＩＮを第２の電圧系IIの振幅の出力信号ＯＵＴにレベル変換する。

図１５に、回路例２に係るレベル変換回路における入力信号ＩＮ，ｘＩＮおよび出力信号ＯＵＴ，ｘＯＵＴの各波形を示す。図１５において、電圧ＶＳＳIIは、第２の電圧系IIのＬレベルに対応する負側電源の電圧であり、図１４に示す回路例２ではグランド（ＧＮＤ）レベルである。

なお、第１の電圧系Iの振幅から第２の電圧系IIの振幅に変換するレベル変換回路として２つの回路例１，２を示したが、これらに限られるものではなく、種々の回路構成のレベル変換回路を用いることができる。

（電圧系II→電圧系IIIのレベル変換回路の回路例）
図１６は、第２の電圧系IIの振幅から第３の電圧系IIIの振幅に変換するレベル変換回路４６−１〜４６−４の回路例を示す回路図である。

本回路例に係るレベル変換回路４６−１〜４６−４は、いわゆるラッチ型のレベル変換回路であり、第２の電圧系IIのＨレベルに対応する正側電源ＶＤＤIIにソース電極がそれぞれ接続されたＰｃｈトランジスタＱ３１，Ｑ３２を有している。これらトランジスタＱ３１，Ｑ３２のゲート電極には、第２の電圧系IIの振幅の入力信号ＩＮおよび当該入力信号ＩＮの反転信号ＸＩＮが入力される。

ＰｃｈトランジスタＱ３１，Ｑ３２は各ドレイン電極が、ＮｃｈトランジスタＱ３３，Ｑ３４を介して第３の電圧系IIIのＬレベルに対応する負側電源ＶＳＳIIIにそれぞれ接続されている。ＮｃｈトランジスタＱ３３，Ｑ３４は相互に、ゲート電極およびドレイン電極が接続されている。これにより、レベル変換回路４６−１〜４６−４は、第２の電圧系IIの振幅の入力信号ＩＮ，ｘＩＮに応じて相補的にオン／オフ動作し、第２の電圧系IIのＨレベルと第３の電圧系IIIのＬレベルとの間でトランジスタＱ３３，Ｑ３４のドレイン電圧を切り換える。

トランジスタＱ３４，Ｑ３３のドレイン電圧は、出力信号ＯＵＴ，ｘＯＵＴとして次段のＮｃｈトランジスタＱ３５，Ｑ３６のゲート電極に入力される。ＮｃｈトランジスタＱ３５，Ｑ３６は各ソース電極が、第３の電圧系IIIの負側電源ＶＳＳIIIに接続されている。これらＮｃｈトランジスタＱ３５，Ｑ３６は各ドレイン電極が、ＰｃｈトランジスタＱ３７，Ｑ３８を介して第３の電圧系IIIのＨレベルに対応する正側電源ＶＤＤIIIに接続されている。

ＰｃｈトランジスタＱ３７，Ｑ３８は相互に、ゲート電極およびドレイン電極が接続されている。これにより、レベル変換回路４６−１〜４６−４は、第２の電圧系IIの振幅の入力信号ＩＮ，ｘＩＮに応じて、第３の電圧系IIIのＨレベルとＬレベルとの間でトランジスタＱ３５，Ｑ３６のドレイン電圧を切り換える。トランジスタＱ３５，Ｑ３６のドレイン電圧は、出力信号ＯＵＴ２，ｘＯＵＴ２として導出される。

このラッチ型のレベル変換回路は、先述した回路例１，２に係るカレントミラー型のレベル変換回路に比べて消費電力が少ないことが知られている。特に、第２の電圧系IIの振幅から第３の電圧系IIIの振幅に変換するレベル変換回路（４６−１〜４６−４）は、走査線３１−１〜３１−ｍごとに設けられることから、書込み走査回路４０を構成するに当たってその数が多くならざるを得ない。したがって、レベル変換回路部４６を構成するレベル変換回路としてラッチ型のレベル変換回路を用いることで、カレントミラー型のレベル変換回路を用いる場合に比べて書込み走査回路４０、ひいては有機ＥＬ表示装置１０の消費電力を大幅に低減できる利点がある。

図１７に、本回路例に係るレベル変換回路における入力信号ＩＮ，ｘＩＮ、出力信号ＯＵＴ１，ｘＯＵＴ１および出力信号ＯＵＴ１，ｘＯＵＴ１の各波形を示す。

（第２の論理回路部の各論理回路）
図１８は、第２の論理回路部４８の各論理回路であるＡＮＤ回路４８−１〜４８−４のシンボル図である。ＡＮＤ回路４８−１〜４８−４は、２つの入力信号ＩＮ１，ＩＮ２を論理積演算することによって出力信号ＯＵＴを導出する。図１９に、２入力ＡＮＤ回路４８−１〜４８−４の真理値表を示す。

図２０は、２入力ＡＮＤ回路４８−１〜４８−４の具体的な回路構成の一例を示す回路図である。２入力ＡＮＤ回路４８−１〜４８−４は、第３の電圧系IIIの正側電源ＶＤＤIIIと負側電源ＶＳＳIIIとの間に直列に接続されたＰｃｈトランジスタＱ４１およびＮｃｈトランジスタＱ４２，Ｑ４３を有する。ＰｃｈトランジスタＱ４１には、ＰｃｈトランジスタＱ４４が並列に接続されている。

ＮｃｈトランジスタＱ４２，Ｑ４３の各ゲート電極は、ＡＮＤ回路の２つの入力端となる。これらゲート電極には、２つの入力信号ＩＮ１，ＩＮ２が入力される。また、２つの入力端の一方が垂直イネーブル信号ＶＥＶ用の入力端となり、スイッチ部４７によって共通伝送線ＳＬと選択的に接続される。そして、ＮｃｈトランジスタＱ４３のドレイン電圧がインバータ回路ＩＮＶ４１を介して出力信号ＯＵＴとして導出される。

（実施例１に係る書込み走査回路の作用効果）
上述した実施例１に係る書込み走査回路４０Ａは、複数の走査線ごとに設けられたレベル変換回路４６−１〜４６−４により、走査信号ＷＳの基準となるシフト信号SR OUT(1)〜SR OUT(4)を、第１の振幅（本例では、第２の電圧例IIの振幅）から第２の振幅（本例では、第３の電圧例IIIの振幅）に変換する。

ここで、レベル変換回路４６−１〜４６−４としてラッチ型のレベル変換回路を用いると、先述したように、カレントミラー型のレベル変換回路を用いた場合に比べて低消費電力化を図れる。その反面、特にポリシリコンによって形成した場合に、回路素子の特性のばらつき等に起因してレベル変換回路４６−１〜４６−４間で遅延時間がばらつく。すると、シフト信号SR OUT(1)〜SR OUT(4)のタイミング関係がレベル変換回路４６−１〜４６−４間でばらつく。

先述したように、これらシフト信号SR OUT(1)〜SR OUT(4)は、時間軸上で書込み走査信号ＷＳ(1)〜ＷＳ(4)の基準となる信号である。したがって、シフト信号SR OUT(1)〜SR OUT(4)のタイミング関係がレベル変換回路４６−１〜４６−４間でばらつくと、書込み走査信号ＷＳ(1)〜ＷＳ(4)のタイミング関係にはらつきが生じる。この書込み走査信号ＷＳ(1)〜ＷＳ(4)の走査線間でのタイミング関係のばらつきは、表示画像に対して種々の悪影響を及ぼす。

そこで、実施例１に係る書込み走査回路４０Ａは、書込み走査信号ＷＳ(1)〜ＷＳ(4)の基準となるシフト信号SR OUT(1)〜SR OUT(4)に対して共通伝送線ＳＬにより垂直イネーブル信号ＥＮを共通に与える構成を採っている。これにより、書込み走査信号ＷＳ(1)〜ＷＳ(4)の遷移タイミングは、各走査線に共通の垂直イネーブル信号ＥＮの遷移タイミングによって規定される。したがって、走査線ごとにレベル変換回路４６−１〜４６−４を設ける場合の当該レベル変換回路間の遅延時間のばらつきに起因する書込み走査信号ＷＳ(1)〜ＷＳ(4)のタイミング関係のばらつきの発生を防止することができる。

また、本発明が適用される有機ＥＬ表示装置１０は、図４のタイミング波形図に基づく基本的な回路動作の説明からも明らかなように、閾値補正機能および移動度補正機能を有している。前にも述べたように、閾値補正機能は、駆動トランジスタ２２の閾値電圧Ｖｔｈの変動に対する補正機能である。移動度補正機能は、駆動トランジスタ２２の移動度μの変動に対する補正機能である。

図４のタイミング波形図から明らかなように、閾値補正期間および移動度補正期間は、図１の書込み走査回路４０から出力される書込み走査信号ＷＳのアクティブ期間、即ちパルス幅で決まる。そして、書込み走査回路４０は、閾値補正期間および移動度補正期間を設定するために書込み走査信号ＷＳを１Ｈ期間に２つ出力する。また、先述した分割閾値補正を行う駆動法を採る場合は、信号書込みと共に移動度補正を行う１Ｈに加えて、当該１Ｈに先行する複数の水平走査期間に亘って書込み走査信号ＷＳを複数出力する。

このように、書込み走査回路４０から出力される書込み走査信号ＷＳは、信号書込みを行うことに加えて、閾値補正期間および移動度補正期間を決めるための信号である。したがって、レベル変換回路４６−１〜４６−４間の遅延時間のばらつきに起因する書込み走査信号ＷＳのタイミング関係のばらつきを防止できることで、閾値補正期間および移動度補正期間の画素行ごとのばらつきを抑制できる。その結果、所望の閾値補正および移動度補正を確実に実行できるために、有機ＥＬ表示装置１０の表示品質を向上できる。

特に、移動度補正処理は、前にも述べたように、駆動トランジスタ２２のソース電圧Ｖｓを上昇させながら行われる。このため、移動度補正期間にばらつきが生じると、駆動トランジスタ２２のソース電圧Ｖｓの上昇がばらつく。例えば、移動度補正時間が長くなると、駆動トランジスタ２２のソース電圧Ｖｓの上昇が大きくなる。すると、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが低下し、その低下分だけ有機ＥＬ素子２１に流れる電流が減少するために、発光輝度が時間の経過とともに減少したり、スジや輝度ムラといった画質不良が発生したりする。

これに対して、上述したように、書込み走査信号ＷＳのパルス幅（または、波形）で決まる移動度補正期間のばらつき（変動）が小さくなることで、当該ばらつきに起因する駆動トランジスタ２２のソース電圧Ｖｓの上昇分のばらつきを抑えることができる。これにより、有機ＥＬ素子２１に流れる電流のばらつきが抑えられるために、発光輝度の時間に対するばらつきや、スジや輝度ムラといった画質不良の発生を抑えることができる。

ところで、前にも述べたように、垂直イネーブル信号ＶＥＮは１Ｈごとに立ち上がり、立ち下がりの遷移タイミングがあるパルス信号である（図１１参照）。したがって、レベル変換回路４３によるレベル変換後の垂直イネーブル信号ＶＥＮによる共通伝送線ＳＬの充放電は１Ｈごとに行われる。この共通伝送線ＳＬには、第２の論理回路部４８のＡＮＤ回路４８−１〜４８−４の各々を構成するトランジスタ（図２０のＮｃｈトランジスタＱ４２／Ｑ４３に相当）の容量Ｃｔｒが付加される。

ここで、トランジスタの容量Ｃｔｒは、図２１に示すように、ゲート電極４０１と当該ゲート電極４０１にゲート絶縁膜４０２を介して対向するチャネル領域４０３との間に形成される容量である。そして、全ての走査線に対応するＡＮＤ回路４８−１〜４８−４のトランジスタの容量Ｃｔｒが共通伝送線ＳＬに付加されると、当該共通伝送線ＳＬの負荷容量が大きくなるため、垂直イネーブル信号ＶＥＮに基づく共通伝送線ＳＬの充放電による消費電力が増大する。

これに対して、実施例１に係る書込み走査回路４０Ａは、ＡＮＤ回路４８（４８−１〜４８−４）の垂直イネーブル信号ＶＥＮ用の入力端と共通伝送線ＳＬとの間にスイッチ素子、即ちＮｃｈＭＯＳトランジスタ４７−１〜４７−４を接続した構成を採っている。これらトランジスタ４７−１〜４７−４は、シフト信号SR OUT(1)〜SR OUT(4)の各々の発生期間に導通常態になることで、当該発生したシフト信号に対応するＡＮＤ回路４８（４８−１〜４８−４）のＶＥＮ用の入力端と共通伝送線ＳＬとの間を電気的に接続する。

このように、シフト信号SR OUT(1)〜SR OUT(4)の各々の発生期間に、ＡＮＤ回路４８−１〜４８−４のいずれか１つのＶＥＮ用入力端と共通伝送線ＳＬとの間を接続することで、ＡＮＤ回路４８−１〜４８−４の各々には垂直イネーブル信号ＶＥＮが択一的に与えられる。このとき、共通伝送線ＳＬに対してＶＥＮ用入力端が電気的に接続されるのは１つのＡＮＤ回路４８（４８−１〜４８−４）となる。すなわち、共通伝送線ＳＬに対してＮｃｈＭＯＳトランジスタ４７−１〜４７−４によって電気的に接続されるのは、１つのＡＮＤ回路４８（４８−１〜４８−４）のトランジスタの容量Ｃｔｒのみである。

前にも述べたように、容量をｃ、充放電電圧をｖ、周波数をｆとするとき、１Ｈごとの電力はｃｖ² ×ｆという式で求めることができる。このことから、共通伝送線ＳＬに電気的に接続されるトランジスタの容量Ｃｔｒの数が減ることで、本書込み走査回路４０Ａでの消費電力を低減できる。具体的には、共通伝送線ＳＬの配線容量をｌｉｎｅ＿Ｃとすると、本書込み走査回路４０Ａでの消費電力は、ｌｉｎｅ＿Ｃ＋（１×Ｃｔｒ）となる。因みに、画素アレイ部３０の行数（走査線３１の本数）をｍとすると、全てのＡＮＤ回路４８のＶＥＮ用入力端を共通伝送線ＳＬに対して電気的に接続した構成を採る場合の消費電力は、ｌｉｎｅ＿Ｃ＋（ｍ×Ｃｔｒ）となる。

すなわち、本実施例１に係る書込み走査回路４０Ａによれば、全てのＡＮＤ回路４８のＶＥＮ用入力端を共通伝送線ＳＬに対して電気的に接続した構成を採る場合に比べて、共通伝送線ＳＬの負荷容量を走査線の本数ｍ分の１に低減できる。その結果、垂直イネーブル信号ＶＥＮに基づく共通伝送線ＳＬの充放電による消費電力、ひいては書込み走査回路４０Ａでの消費電力を、共通伝送線ＳＬに全走査線分のトランジスタの容量Ｃｔｒが付く場合に比べて、（ｍ−１）×Ｃｔｒ×ｃｖ² ×ｆだけ低減できる。

［２−２．実施例２］
図２２は、実施例２に係る書込み走査回路４０Ｂの構成例を示すブロック図である。図２２において、図１０と同等部分（対応する部分）には同一符号を付して示し、重複説明は省略する。ここでは、図面の簡略化のために、１行目からの３つの画素行に対応した回路部分の構成を示している。

図１０と図２２の対比から明らかなように、実施例２に係る書込み走査回路４０Ｂは、実施例１に係る書込み走査回路４０Ａとはスイッチ部４７の構成の点で相違するのみであり、それ以外の構成要素については同じである。

具体的には、スイッチ部４７は、ＡＮＤ回路４８−１〜４８−３の垂直イネーブル信号ＶＥＮ用の入力端と共通伝送線ＳＬとの間を択一的に接続するスイッチ素子として、ＣＭＯＳトランジスタ５１−１〜５１−３を用いた構成を採っている。スイッチ部４７はさらに、ＣＭＯＳトランジスタ５１−１〜５１−３を用いることで、Ｐｃｈトランジスタの駆動のためにインバータ５２−１〜５２−３を有している。

このように、Ｎｃｈトランジスタに代えてＣＭＯＳトランジスタをスイッチ素子として用いた実施例２に係る書込み走査回路４０Ｂの場合にも、基本的に、実施例１に係る書込み走査回路４０Ａと同様の作用効果を得ることができる。ただし、スイッチ部４７を構成する回路素子数の観点からすると、実施例１に係る書込み走査回路４０Ａの方が有利であり、書込み走査回路４０の回路構成の簡略化を図ることができる。

［２−３．実施例３］
図２３は、実施例３に係る書込み走査回路４０Ｃの構成例を示すブロック図である。図２３において、図１０と同等部分には同一符号を付して示し、重複説明は省略する。ここでは、図面の簡略化のために、１行目からの３つの画素行に対応した回路部分の構成を示している。

図１０と図２３の対比から明らかなように、実施例３に係る書込み走査回路４０Ｃは、実施例１，２に係る書込み走査回路４０Ａ，４０Ｂとはスイッチ部４７の構成の点で相違するのみであり、それ以外の構成要素については同じである。具体的には、スイッチ部４７は、スイッチ部４７の各スイッチ素子としてＰｃｈトランジスタ５３−１〜５３−３を用いた構成を採っている。スイッチ部４７はさらに、Ｐｃｈトランジスタ５３−１〜５３−３の駆動のためにインバータ５４−１〜５４−３を有している。

このように、スイッチ素子としてＰｃｈトランジスタ５３−１〜５３−３を用いた実施例３に係る書込み走査回路４０Ｃの場合にも、基本的に、実施例１に係る書込み走査回路４０Ａと同様の作用効果を得ることができる。ただし、スイッチ部４７を構成する回路素子数の観点からすると、実施例１に係る書込み走査回路４０Ａの方がインバータ５４−１〜５４−３が無い分だけ有利であり、書込み走査回路４０の回路構成の簡略化を図ることができる。

なお、以上説明した書込み走査回路４０についての実施例１乃至実施例３は一例に過ぎず、以上説明した書込み走査回路４０としてはこれらの実施例に限られるものではない。例えば、シフトレジスタ部４４に代えてデコーダを用いて書込み走査信号ＷＳを順次またはランダムに出力する構成を採ることも可能である。

＜３．変形例＞
上記実施形態では、本発明が適用される走査部として、画素アレイ部３０の各画素２０を画素行単位で選択する行走査部を例に挙げて説明したが、画素列単位で選択する列走査部に対しても同様に適用することができる。

先述した有機ＥＬ表示装置１０の場合は、信号出力回路６０が信号電圧Ｖｓｉｇを画素行単位で書き込む線順次書込みの駆動形態を採っているため列走査部が不要な構成となっている。これに対して、行走査部によって選択走査した画素行の各画素に対して画素単位で信号電圧Ｖｓｉｇを書き込む点順次書込みの駆動形態を採る場合には、画素アレイ部３０の各画素２０を画素列単位で選択する列走査部が必要となる。そして、この列走査部に対しても本発明を適用することができる。

また、上記実施形態では、有機ＥＬ素子２１の駆動回路が、基本的に、駆動トランジスタ２２および書込みトランジスタ２３の２つのトランジスタからなる画素構成の場合を例に挙げて説明したが、本発明はこの画素構成への適用に限られるものではない。

一例として、図２４に示すように、駆動トランジスタ２２、書込みトランジスタ２３に加えて、発光制御トランジスタ２６および２つのスイッチングトランジスタ２７，２８を有する５つのトランジスタからなる５Ｔｒの回路構成を基本構成とする画素２０′が知られている（例えば、特開２００５−３４５７２２号公報参照）。ここでは、発光制御トランジスタ２６としてＰｃｈトランジスタ、スイッチングトランジスタ２７，２８としてＮｃｈを用いているが、これらの導電型の組み合わせは任意である。

発光制御トランジスタ２６は、駆動トランジスタ２２に対して直列に接続され、駆動トランジスタ２２への高電位Ｖｃｃｐの供給を選択的に行うことで、有機ＥＬ素子２１の発光／非発光の制御を行なう。スイッチングトランジスタ２７は、駆動トランジスタ２２のゲート電極に基準電位Ｖｏｆｓを選択的に与えることで、そのゲート電位Ｖｇを基準電位Ｖｏｆｓに初期化する。スイッチングトランジスタ２８は、駆動トランジスタ２２のソース電極に低電位ｉｎｉを選択的に与えることで、そのソース電位Ｖｓを低電位ｉｎｉに初期化する。

ここでは、他の画素構成として、５Ｔｒの回路構成を例に挙げたが、例えば、信号線３３を通して基準電位Ｖｏｆｓを供給し、当該基準電位Ｖｏｆｓを書込みトランジスタ２３によって書き込むようにすることでスイッチングトランジスタ２７を省略するなど、種々の画素構成のものが考えられる。

また、上記実施形態では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、本発明は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。

＜４．適用例＞
以上説明した本発明による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。一例として、図２５〜図２９に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示装置に適用することが可能である。

このように、あらゆる分野の電子機器の表示装置として本発明による表示装置を用いることにより、各種の電子機器における表示画像の画質を改善できるとともに、低消費電力化を図ることができる。すなわち、先述した実施形態の説明から明らかなように、本発明による表示装置は、複数の走査信号間の遷移タイミングのばらつきを防止できるために高品質な表示画像を得ることができるとともに、走査部での消費電力を低減できるために電子機器の低消費電力化を図ることができる。

本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部３０に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。なお、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。

以下に、本発明が適用される電子機器の具体例について説明する。

図２５は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作成される。

図２６は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。

図２７は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。

図２８は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。

図２９は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより本適用例に係る携帯電話機が作製される。

１０…有機ＥＬ表示装置、２０，２０´…画素、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、３０…画素アレイ部、３１（３１−１〜３１−ｍ）…走査線、３２（３２−１〜３２−ｍ）…電源供給線、３３（３３−１〜３３−ｎ）…信号線、３４…共通電源供給線、４０（４０Ａ，４０Ｂ，４０Ｃ）…書込み走査回路、４１，４２，４３…レベルシフト回路、４４…シフトレジスタ部、４５…第１の論理回路部、４６…レベル変換回路部、４７…スイッチ部、４８…第２の論理回路部、４９…バッファ部、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル

Claims (7)

1. 行列状に２次元配置された各画素を画素行単位または画素列単位で選択する走査部を備え、
   前記走査部は、
   複数の走査線ごとに設けられたレベル変換回路により、前記複数の走査線の各々に供給される走査信号の基準となる複数の基準信号を第１の振幅から第２の振幅に変換するレベル変換回路部と、
   前記走査信号の遷移タイミングを規定するイネーブル信号を前記複数の基準信号に対して共通に伝送する共通伝送線と、
   複数の走査線ごとに設けられた論理回路により、前記複数の基準信号の各々と前記共通伝送線によって伝送される前記イネーブル信号とを論理演算することによって前記走査信号を生成する論理回路部と、
   前記複数の基準信号の各々の発生期間に、当該発生した基準信号に対応する前記論理回路の前記イネーブル信号が与えられる入力端と前記共通伝送線との間を電気的に接続するスイッチ部とを有する
   表示装置。
2. 前記論理回路部の各論理回路は、当該論理回路を構成するトランジスタのゲート電極を前記入力端とし、当該入力端が前記スイッチ部によって前記共通伝送線と選択的に接続される
   請求項１記載の表示装置。
3. 前記レベル変換回路は、ポリシリコンによって形成されたラッチ型のレベル変換回路である
   請求項１記載の表示装置。
4. 前記第２の振幅は、前記画素の電気光学素子の駆動に適した電圧系の振幅であり、
   前記第１の振幅は、前記第２の振幅よりも小さく、かつ、ポリシリコンによって形成された回路の駆動に適した電圧系の振幅である
   請求項３記載の表示装置。
5. 前記画素は、電気光学素子を駆動する駆動トランジスタに流れる電流に応じた補正量で当該駆動トランジスタのゲート−ソース間の電位差に負帰還をかけることによって前記駆動トランジスタの移動度を補正する移動度補正の機能を有し、
   前記移動度補正の期間は、前記走査部から出力される前記走査信号のパルス幅によって決定される
   請求項１記載の表示装置。
6. 複数の走査線ごとに設けられたレベル変換回路により、前記複数の走査線の各々に供給される走査信号の基準となる複数の基準信号を第１の振幅から第２の振幅に変換するレベル変換回路部と、
   前記走査信号の遷移タイミングを規定するイネーブル信号を前記複数の基準信号に対して共通に伝送する共通伝送線と、
   複数の走査線ごとに設けられた論理回路により、前記複数の基準信号の各々と前記共通伝送線によって伝送される前記イネーブル信号とを論理演算することによって前記走査信号を生成する論理回路部とを有し、
   行列状に２次元配置された各画素を画素行単位または画素列単位で選択する走査部
   を備える表示装置の駆動に当たって、
   前記複数の基準信号の各々の発生期間に、当該発生した基準信号に対応する前記論理回路の前記イネーブル信号が与えられる入力端と前記共通伝送線との間を電気的に接続する
   表示装置の駆動方法。
7. 行列状に２次元配置された各画素を画素行単位または画素列単位で選択する走査部を備え、
   前記走査部は、
   複数の走査線ごとに設けられたレベル変換回路により、前記複数の走査線の各々に供給される走査信号の基準となる複数の基準信号を第１の振幅から第２の振幅に変換するレベル変換回路部と、
   前記走査信号の遷移タイミングを規定するイネーブル信号を前記複数の基準信号に対して共通に伝送する共通伝送線と、
   複数の走査線ごとに設けられた論理回路により、前記複数の基準信号の各々と前記共通伝送線によって伝送される前記イネーブル信号とを論理演算することによって前記走査信号を生成する論理回路部と、
   前記複数の基準信号の各々の発生期間に、当該発生した基準信号に対応する前記論理回路の前記イネーブル信号が与えられる入力端と前記共通伝送線との間を電気的に接続するスイッチ部とを有する
   表示装置を具備する電子機器。

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