CN109767716B

CN109767716B - 一种阵列基板、显示装置及驱动方法

Info

Publication number: CN109767716B
Application number: CN201910185099.XA
Authority: CN
Inventors: 赵晶; 孙继刚; 赵爽
Original assignee: BOE Technology Group Co Ltd; Ordos Yuansheng Optoelectronics Co Ltd
Current assignee: BOE Technology Group Co Ltd; Ordos Yuansheng Optoelectronics Co Ltd
Priority date: 2019-03-12
Filing date: 2019-03-12
Publication date: 2022-09-06
Anticipated expiration: 2039-03-12
Also published as: CN109767716A; WO2020181966A1

Abstract

本发明提供了一种阵列基板、显示装置及驱动方法，其中阵列基板包括：栅极驱动模块、多个调节模块和多行栅线；其中，所述调节模块与所述栅线一一对应连接；所述调节模块分别与栅极驱动模块、调节信号输入端，以及对应的栅线连接，所述调节模块被配置为分别接收所述栅极驱动模块输入的第一栅极驱动信号，及所述调节信号输入端输入的调节信号，将所述第一栅极驱动信号及所述调节信号进行逻辑处理后，向所述对应的栅线输出第二栅极驱动信号；其中，所述第二栅极驱动信号为方波信号。由于向栅线输出的第二栅极驱动信号为方波信号，消除了RC loading引起的第一栅极驱动信号下降延迟的问题，避免下一行的数据信号错充到上一行，从而可以解决串色显示问题。

Description

一种阵列基板、显示装置及驱动方法

技术领域

本发明涉及显示技术领域，特别是涉及一种阵列基板、显示装置及驱动方法。

背景技术

目前科技的发展越来越迅速，伴随着科技的飞速发展手机行业也有了突飞猛进的发展，传统的功能性手机的仅有的通讯功能已经无法满足现在人们对手机的要求，人们对手机的要求增加了音视频播放等功能，但是视频播放时需要能显示更多的细节，这就需要手机显示屏的分辨率越来越高。

然而，发明人在实践中发现，现有的高分辨率显示装置中，经常出现串色显示的现象，严重影响显示效果。

发明内容

本发明提供一种阵列基板、显示装置及驱动方法，以解决现有的显示装置串色显示的问题。

为了解决上述问题，本发明公开了一种阵列基板，包括：栅极驱动模块、多个调节模块和多行栅线；其中，所述调节模块与所述栅线一一对应连接；

所述调节模块分别与栅极驱动模块、调节信号输入端，以及对应的栅线连接，所述调节模块被配置为分别接收所述栅极驱动模块输入的第一栅极驱动信号，及所述调节信号输入端输入的调节信号，将所述第一栅极驱动信号及所述调节信号进行逻辑处理后，向所述对应的栅线输出第二栅极驱动信号；其中，所述第二栅极驱动信号为方波信号。

可选地，所述调节信号与所述第一栅极驱动信号的时钟信号同步且脉冲宽度相同。

可选地，所述调节信号为方波信号。

可选地，所述多行栅线中，奇数行栅线连接的调节模块和偶数行栅线连接的调节模块分别从所述多行栅线相对的两端向对应的栅线输入第二栅极驱动信号；

奇数行栅线连接的调节模块接收的调节信号，与偶数行栅线连接的调节模块接收的调节信号的占空比为50％，且在同一时钟区间内，互为反相信号。

可选地，所述调节模块包括与门逻辑电路。

可选地，所述与门逻辑电路包括：第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管和第三N型晶体管；

所述第一P型晶体管的栅极与所述栅极驱动模块连接，第一极与所述第三P型晶体管的第一极连接，第二极分别与所述第三P型晶体管的栅极以及所述第三N型晶体管的栅极连接；

所述第二P型晶体管的栅极与所述调节信号输入端连接，第一极与地电位连接，第二极与所述第一N型晶体管的第一极连接；

所述第三P型晶体管的第二极与对应的栅线连接；

所述第一N型晶体管的栅极与所述栅极驱动模块连接，第二极与所述第二N型晶体管的第一极连接；

所述第二N型晶体管的栅极与所述调节信号输入端连接，第二极与地电位连接；

所述第三N型晶体管的第一极与对应的栅线连接，第二极与地电位连接。

为了解决上述问题，本发明还公开了一种显示装置，包括任一实施例所述的阵列基板。

为了解决上述问题，本发明还公开了一种驱动方法，应用于任一实施例所述的阵列基板，所述方法包括：

接收所述栅极驱动模块输入的第一栅极驱动信号，接收所述调节信号输入端输入的调节信号；

对所述第一栅极驱动信号及所述调节信号进行逻辑处理，向所述对应的栅线输出第二栅极驱动信号；其中，所述第二栅极驱动信号为方波信号。

可选地，所述调节信号为方波信号。

与现有技术相比，本发明包括以下优点：

本申请提供了一种阵列基板、显示装置及驱动方法，其中阵列基板包括：栅极驱动模块、多个调节模块和多行栅线；其中，所述调节模块与所述栅线一一对应连接；所述调节模块分别与栅极驱动模块、调节信号输入端，以及对应的栅线连接，所述调节模块被配置为分别接收所述栅极驱动模块输入的第一栅极驱动信号，及所述调节信号输入端输入的调节信号，将所述第一栅极驱动信号及所述调节信号进行逻辑处理后，向所述对应的栅线输出第二栅极驱动信号；其中，所述第二栅极驱动信号为方波信号。由于向栅线输出的第二栅极驱动信号为方波信号，消除了RC loading引起的第一栅极驱动信号下降延迟的问题，避免下一行的数据信号错充到上一行，从而可以解决串色显示问题。

附图说明

图1示出了相关技术中阵列基板起始端和结束端gate信号的波形示意图；

图2示出了相关技术中阵列基板显示串色产生原理的示意图；

图3示出了相关技术中阵列基板发生串色显示的H one line图片示意图；

图4示出了本申请一实施例提供的一种阵列基板的结构示意图；

图5示出了本申请一实施例提供的一种阵列基板中调节模块的输入、输出信号波形示意图；

图6示出了本申请一实施例提供的另一种阵列基板的结构示意图；

图7示出了本申请一实施例提供的另一种阵列基板中调节模块的输入、输出信号波形示意图；

图8示出了本申请一实施例提供的一种与门逻辑电路的结构示意图；

图9示出了本申请一实施例提供的一种驱动方法的步骤流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

发明人仔细研究发现，显示屏的分辨率越来越高，也就意味着显示屏的行数越来越多，由于显示屏内部存在RC loading，导致显示屏内部的Gate信号在扫描起始端和结束端信号差异很大，gate信号在末端时会发生严重的变形，参照图1，这样会导致末端Pixel在充电时，下一行的数据信号会错充入上一行中，造成了屏幕的串色显示，如图2所示，I区域为正常GOE(栅线输出能力，Gate Output Enable))时间，II区域为发生串色的区域。扫描起始端的Gate信号(如gate1)由于信号未发生变形，通过source和Gate信号的正常导通和关断可以正确地对pixel进行source电荷充电；但扫描结束端的Gate信号(如gate1920等)由于RC loading的影响，Gate信号关断时产生延时变形，当下一行Gate打开进行source电荷充电时，上一行Gate的关断延时也使得下一行的source电荷错充入上一行的pixel中，这样上一行的pixel中同时包含本行和下一行的source电荷，从而发生了串色。随着RC loading的持续增大，Gate信号末端变形越来越大，错充的source电荷越来越多，串色显示越来越严重。以H one line图片显示为例，source电压在0和+255二者之间变化，实际扫描显示末端White(+255)变为高灰阶显示，Black(0)变为低灰阶显示，如图3所示。

综上，由于显示屏内部RC loading延迟的原因，导致扫描末端的Gate信号会发生严重的变形，上一行的gate信号与下一行的source信号之间发生交叠，进而导致Pixel(像素)在充电时，上一行像素会把下一行的数据信号(source电荷)错充进去，导致显示屏的串色显示。

其中，RC loading中的电阻R主要产生于panel近端到远端Data line走线中，电容C主要由于各金属层存在垂直和平行方向的交叠面积，故RC loading无法避免，只能尽量减小。目前常用的减小RC loading延迟的方法是在Layout时，走线加宽以减小电阻R，AA区Gate层金属避免与其他层金属交叠以减小C，但是，受限于Layout布线区域的限制，依然无法彻底消除RC loading，且随着分辨率行数的增加，RC loading会越来越大。

由于单纯依靠Array布线来解决RC loading延迟是不可能的，即RC loading无法避免且分辨率越高RC loading越大，因此Gate信号的延迟变形必然存在，高分辨率显示的串色问题会更加严重，屏幕串色显示的问题亟待解决。

为了解决由于Gate信号的RC loading延迟产生的屏幕串色显示问题，本申请一实施例提供了一种阵列基板，参照图4，该阵列基板包括：栅极驱动模块10、多个调节模块11和多行栅线12；其中，调节模块11与栅线12一一对应连接。

调节模块11分别与栅极驱动模块10、调节信号输入端A，以及对应的栅线12连接，调节模块11被配置为分别接收栅极驱动模块10输入的第一栅极驱动信号gate，及调节信号输入端A输入的调节信号w，将第一栅极驱动信号gate及调节信号w进行逻辑处理后，向对应的栅线12输出第二栅极驱动信号gate’；其中，第二栅极驱动信号gate’为方波信号。

其中，栅极驱动模块10例如可以是能够产生第一栅极驱动信号gate的GOA电路等。GOA电路可以包括多个GOA单元，GOA单元的数量可以与栅线12一一对应。如果直接将第一栅极驱动信号gate输入给对应的栅线12，可能出现由于RC loading导致的串色显示问题。

调节模块11可以包括但不仅限于与门逻辑电路，只要能够将第一栅极驱动信号gate及调节信号w进行逻辑处理并生成方波信号的调节模块11均在本实施例保护范围之内。

调节信号输入端A例如可以是Driver IC的一个输出端，用于输出调节信号w。调节信号w可以根据调节模块11的具体结构等确定，本申请对其不作限定。在实际应用中，阵列基板可以包括多个与栅线12一一对应的调节信号输入端A，还可以包括两个调节信号输入端A(每个调节信号输入端对应一种调节信号)，分别与奇数行栅线连接的调节模块以及偶数行栅线连接的调节模块连接，由于后者可以减少布线，减小RC loading，降低工艺难度，后续实施例会详细介绍。

需要说明的是，由于调节模块11输出的第二栅极驱动信号gate’不可能为理想的方波信号，因此只要下降时间(对于高电平打开pixel晶体管的情况，而对于低电平打开pixel晶体管的情况则为上升时间)小于指定阈值的第二栅极驱动信号gate’均在本实施例保护范围之内。其中，指定阈值例如可以是图1中I区域的持续时间。

本实施例提供的阵列基板，由于向栅线输出的第二栅极驱动信号为方波信号，消除了RC loading引起的第一栅极驱动信号下降延迟的问题，使得上一行的第二栅极驱动信号与下一行的数据信号之间无交叠，可以避免下一行的数据信号错充到上一行，从而可以解决串色显示问题。

其中，调节模块可以包括与门逻辑电路。调节信号w可以是与第一栅极驱动信号gate的时钟信号CLK同步且脉冲宽度相同的方波信号Square wave。

具体地，GOA单元产生的第一栅极驱动信号gate输入至与门逻辑电路，同时驱动IC产生的方波信号Square wave也输入至与门逻辑电路，第一栅极驱动信号gate与方波信号Square wave经过与门逻辑电路进行与门逻辑计算后，得到第二栅极驱动信号gate’并输出至对应的栅线12。参照图5示出了第一栅极驱动信号gate、方波信号Square wave以及第二栅极驱动信号gate’的波形示意图。这样就可以消除由于RC loading产生的下降延迟，消除扫描起始端和结束端的第一栅极驱动信号gate差异过大的问题，使得所有行的第二栅极驱动信号gate’几乎没有变形(方波信号)，避免上一行的第二栅极驱动信号与下一行的数据信号之间发生交叠，从而使pixel充电时不会产生错充数据信号的问题，彻底解决由于RCloading延迟原因产生的高分辨率屏幕串色显示的问题。

需要说明的是，调节信号w不仅限于是方波信号，例如还可以是正玄波信号，只要与第一栅极驱动信号gate的时钟信号CLK同步且脉冲宽度相同的信号都在本申请保护范围之内。

一种实现方式中，参照图6，多行栅线12中，奇数行栅线连接的调节模块11和偶数行栅线连接的调节模块11分别从多行栅线相对的两端向对应的栅线12输入第二栅极驱动信号gate’。

参照图7，奇数行栅线连接的调节模块11接收的调节信号，与偶数行栅线连接的调节模块11接收的调节信号的占空比为50％，且在同一时钟区间内，互为反相信号。

其中，奇数行栅线连接的调节模块11接收的调节信号可以是与各奇数行第一栅极驱动信号gate的时钟信号CLK同步且脉冲宽度相同的方波信号Square wave1。偶数行栅线连接的调节模块11接收的调节信号可以是与各偶数行第一栅极驱动信号gate的时钟信号CLK同步且脉冲宽度相同的方波信号Square wave2。

在实际应用中，可以由Driver IC的左右两侧(对应两个调节信号输入端)各输出一个方波信号Square wave1和Square wave2，方波信号Square wave1/Square wave2宽度保持跟同一行的CLK宽度一致，且占空比为50％。在栅极驱动模块10产生的Gate信号在进入栅线之前，Gate信号与Square wave信号经过一个与门处理输出Gate’信号，该Gate’信号为方波信号，用于控制每行TFT的导通和关断。Gate’信号不会受到RC loading延迟的影响而发生变形，因此不会再产生串色显示的问题。阵列基板的具体工作过程如下：

Driver IC的左右两侧各输出一个方波信号Square wave1和Square wave2，分别输入奇偶行的调节模块11中。

栅极驱动模块10产生的Gate信号由于RC loading的影响，实际产生的奇数行和偶数行Gate信号均存在下降延迟问题。

方波信号Square wave1与奇数行Gate信号进行相与运算，输出奇数行Gate’方波信号，方波信号Square wave2与偶数行Gate信号进行相与运算，输出偶数行Gate’方波信号，用于控制每行TFT的导通关断。

奇数行Gate’方波信号与偶数行Gate’方波信号无交叠，各自与source信号配合控制对pixel的电荷的充电，彻底解决显示串色问题。

本实施例提供了一种与门逻辑电路，参照图8，该与门逻辑电路可以包括：第一P型晶体管P1、第二P型晶体管P2、第三P型晶体管P3、第一N型晶体管N1、第二N型晶体管N2和第三N型晶体管N3。

具体地，第一P型晶体管P1的栅极与栅极驱动模块(图8中用B示出)连接，第一极与第三P型晶体管P3的第一极连接，第二极分别与第三P型晶体管P3的栅极以及第三N型晶体管N3的栅极连接。

第二P型晶体管P2的栅极与调节信号输入端(图8中用A示出)连接，第一极与地电位连接，第二极与第一N型晶体管N1的第一极连接。

第三P型晶体管P3的第二极与对应的栅线(图8中用Y示出)连接。

第一N型晶体管N1的栅极与栅极驱动模块连接，第二极与第二N型晶体管N2的第一极连接。

第二N型晶体管N2的栅极与调节信号输入端连接，第二极与地电位连接。

第三N型晶体管N3的第一极与对应的栅线连接，第二极与地电位连接。

其中，采用与门逻辑电路进行与门逻辑计算的真值表如下表1所示。

A	B	Y＝AB
			0	0	0
0	1	0
			1	0	0
1	1	1

其中，通过一个与门逻辑电路对每一行GOA产生的第一栅极驱动信号gate进行处理，这样的设计不会影响原本Panel中高密集电路，原因可以从以下三个方面解释：①整个panel设计中包含多个模块，均由TFT管组成，如GOA单元、MUX单元、ESD等，Array Layout(线路布置)中，由于各模块之间无交叠，故耦合电容几乎为0，因此panel设计中个模块不会相互影响；②手机扫描帧频为60Hz，这一量级的频率对于Panel设计中各模块电路的耦合电容几乎为0；③与门逻辑电路或调节模块与各行GOA不存在交叠，且与门逻辑电路或调节模块的输出作为栅线的输入信号，相当于在原本GOA电路的基础上进行改良，故无影响。因此，从Array方面考虑，本申请技术方案可行。

另外，设计中需要配合Driver IC时序，在栅线左右两端各输出一个方波信号，目前LTPS TDDI/Normal Driver IC均可支持，因此，从Driver IC方面考虑，本申请技术方案可行。

本申请技术方案通过调节模块，对栅极驱动模块输出的第一栅极驱动信号和Driver IC输出的调节信号进行逻辑处理，解决了由于RC loading延迟产生的Gate信号变形，以及pixel错充数据资料带来屏幕串色显示的问题。

本申请另一实施例还提供了一种显示装置，可以包括任一实施例所述的阵列基板。

需要说明的是，本实施例中的显示装置可以为：显示面板、电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本申请另一实施例还提供了一种驱动方法，可以应用于任一实施例所述的阵列基板，参照图9，该驱动方法可以包括：

步骤901：接收栅极驱动模块输入的第一栅极驱动信号，接收调节信号输入端输入的调节信号。

具体地，该步骤可以由调节模块执行。

步骤902：对第一栅极驱动信号及调节信号进行逻辑处理，向对应的栅线输出第二栅极驱动信号；其中，第二栅极驱动信号为方波信号。

具体地，该步骤可以由调节模块执行。

其中，调节信号可以是与第一栅极驱动信号的时钟信号同步且脉冲宽度相同的方波信号。

本申请实施例提供了一种阵列基板、显示装置及驱动方法，其中阵列基板包括：栅极驱动模块、多个调节模块和多行栅线；其中，所述调节模块与所述栅线一一对应连接；所述调节模块分别与栅极驱动模块、调节信号输入端，以及对应的栅线连接，所述调节模块被配置为分别接收所述栅极驱动模块输入的第一栅极驱动信号，及所述调节信号输入端输入的调节信号，将所述第一栅极驱动信号及所述调节信号进行逻辑处理后，向所述对应的栅线输出第二栅极驱动信号；其中，所述第二栅极驱动信号为方波信号。由于向栅线输出的第二栅极驱动信号为方波信号，消除了RC loading引起的第一栅极驱动信号下降延迟的问题，避免下一行的数据信号错充到上一行，从而可以解决串色显示问题。

本实施例提供的驱动方法具体过程与前述实施例提供阵列基板工作过程相同，这里不再赘述。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上对本发明所提供的一种阵列基板、显示装置及驱动方法，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims

1.一种阵列基板，其特征在于，包括：栅极驱动模块、多个调节模块和多行栅线；其中，所述调节模块与所述栅线一一对应连接，所述栅极驱动模块包括GOA单元，所述GOA单元的数量与所述栅线的数量对应；

所述调节模块分别与栅极驱动模块、调节信号输入端，以及对应的栅线连接，所述调节模块被配置为分别接收所述栅极驱动模块输入的第一栅极驱动信号，及所述调节信号输入端输入的调节信号，将所述第一栅极驱动信号及所述调节信号进行逻辑处理后，向所述对应的栅线输出第二栅极驱动信号；其中，所述第二栅极驱动信号为方波信号；

所述多行栅线中，奇数行栅线连接的调节模块和偶数行栅线连接的调节模块分别从所述多行栅线相对的两端向对应的栅线输入第二栅极驱动信号；

奇数行栅线连接的调节模块接收的调节信号，与偶数行栅线连接的调节模块接收的调节信号的占空比为50％，且在同一时钟区间内，互为反相信号；

调节信号与奇数行驱动信号进行相与运算，输出奇数行方波信号，调节信号与偶数行驱动信号进行相与运算，输出偶数行方波信号，用于控制每行晶体管的导通关断，所述调节信号为方波信号；

所述调节信号与所述第一栅极驱动信号的时钟信号同步且脉冲宽度相同。

2.根据权利要求1所述的阵列基板，其特征在于，所述调节模块包括与门逻辑电路。

3.根据权利要求2所述的阵列基板，其特征在于，所述与门逻辑电路包括：第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管和第三N型晶体管；

所述第三P型晶体管的第二极与对应的栅线连接；

4.一种显示装置，其特征在于，包括权利要求1至3任一项所述的阵列基板。

5.一种驱动方法，其特征在于，应用于如权利要求1至3任一项所述的阵列基板，所述方法包括：

6.根据权利要求5所述的驱动方法，其特征在于，所述调节信号与所述第一栅极驱动信号的时钟信号同步且脉冲宽度相同。

7.根据权利要求6所述的驱动方法，其特征在于，所述调节信号为方波信号。