JP2011209614A - 表示装置、表示装置の駆動方法、及び、電子機器 - Google Patents
表示装置、表示装置の駆動方法、及び、電子機器 Download PDFInfo
- Publication number
- JP2011209614A JP2011209614A JP2010079016A JP2010079016A JP2011209614A JP 2011209614 A JP2011209614 A JP 2011209614A JP 2010079016 A JP2010079016 A JP 2010079016A JP 2010079016 A JP2010079016 A JP 2010079016A JP 2011209614 A JP2011209614 A JP 2011209614A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- potential
- power supply
- channel transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 37
- 238000012937 correction Methods 0.000 claims abstract description 112
- 239000003990 capacitor Substances 0.000 claims description 51
- 230000000903 blocking effect Effects 0.000 claims description 2
- 230000037230 mobility Effects 0.000 description 93
- 238000005401 electroluminescence Methods 0.000 description 88
- 238000010586 diagram Methods 0.000 description 28
- 230000000630 rising effect Effects 0.000 description 21
- 230000007704 transition Effects 0.000 description 20
- 230000008569 process Effects 0.000 description 19
- 238000012546 transfer Methods 0.000 description 17
- 239000011159 matrix material Substances 0.000 description 13
- 239000010408 film Substances 0.000 description 12
- 239000010410 layer Substances 0.000 description 12
- 238000003860 storage Methods 0.000 description 12
- 239000008186 active pharmaceutical agent Substances 0.000 description 11
- 230000006870 function Effects 0.000 description 11
- 238000012545 processing Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 9
- 239000011521 glass Substances 0.000 description 6
- 239000012044 organic layer Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000006185 dispersion Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 206010047571 Visual impairment Diseases 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005525 hole transport Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Images
Abstract
【課題】最終出力段を構成するPチャネル型トランジスタの閾値電圧Vthのばらつきに起因する移動度補正期間の長さのばらつきを補正し、当該ばらつきに伴う輝度むらを抑制可能とする。
【解決手段】書込み走査回路40のバッファ回路40Aにおいて、前段回路41の出力ノードNinと、最終出力段42を構成するPMOSトランジスタ421のゲート電極との間に容量素子Cを接続する。そして、制御回路43による制御の下に、最終出力段42からの書込み走査信号WSの出力に先立って、PMOSトランジスタ421の閾値電圧Vthに対応した電圧を容量素子Cに保持させる。これにより、書込み走査信号WSを出力すべくPMOSトランジスタ421が動作する際に、容量素子Cに保持された電圧とPMOSトランジスタ421の閾値電圧Vthとが相殺され、当該閾値電圧Vthのばらつきに起因する移動度補正期間の長さのばらつきが補正される。
【選択図】図13
【解決手段】書込み走査回路40のバッファ回路40Aにおいて、前段回路41の出力ノードNinと、最終出力段42を構成するPMOSトランジスタ421のゲート電極との間に容量素子Cを接続する。そして、制御回路43による制御の下に、最終出力段42からの書込み走査信号WSの出力に先立って、PMOSトランジスタ421の閾値電圧Vthに対応した電圧を容量素子Cに保持させる。これにより、書込み走査信号WSを出力すべくPMOSトランジスタ421が動作する際に、容量素子Cに保持された電圧とPMOSトランジスタ421の閾値電圧Vthとが相殺され、当該閾値電圧Vthのばらつきに起因する移動度補正期間の長さのばらつきが補正される。
【選択図】図13
Description
本発明は、表示装置、表示装置の駆動方法、及び、電子機器に関し、特に、電気光学素子を含む画素が行列状(マトリクス状)に2次元配置されてなる平面型の表示装置、当該表示装置の駆動方法、及び、当該表示装置を有する電子機器に関する。
近年、画像表示を行う表示装置の分野では、画素(画素回路)が行列状に配置されてなる平面型(フラットパネル型)の表示装置が急速に普及している。平面型の表示装置の一つとして、デバイスに流れる電流値に応じて発光輝度が変化する、所謂電流駆動型の電気光学素子を画素の発光素子として用いた表示装置がある。電流駆動型の電気光学素子としては、有機材料のエレクトロルミネッセンス(Electroluminescence;EL)を利用し、有機薄膜に電界をかけると発光する現象を用いた有機EL素子が知られている。
画素の発光素子として有機EL素子を用いた有機EL表示装置は次のような特長を持っている。すなわち、有機EL素子は、10V以下の印加電圧で駆動できるために低消費電力である。有機EL素子は、自発光素子であるために液晶表示装置に比べて、画像の視認性が高く、しかもバックライト等の照明部材を必要としないために軽量化及び薄型化が容易である。更に、有機EL素子は、応答速度が数μsec程度と非常に高速であるために動画表示時の残像が発生しない。
有機EL表示装置では、液晶表示装置と同様に、その駆動方式として単純(パッシブ)マトリクス方式とアクティブマトリクス方式とを採ることができる。但し、単純マトリクス方式の表示装置は、構造が簡単であるものの、電気光学素子の発光期間が走査線(即ち、画素数)の増加によって減少するために、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。
そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けられる能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。絶縁ゲート型電界効果トランジスタとしては、一般には、TFT(Thin Film Transistor;薄膜トランジスタ)が用いられる。アクティブマトリクス方式の表示装置は、電気光学素子が1表示フレームの期間に亘って発光を持続するために、大型でかつ高精細な表示装置の実現が容易である。
アクティブマトリクス方式により駆動される、電流駆動型の電気光学素子を含む画素回路にあっては、電気光学素子に加えて、当該電気光学素子を駆動するための駆動回路を備えている。この駆動回路として、電流駆動型の電気光学素子である有機EL素子21を駆動トランジスタ22、書込みトランジスタ23、及び、保持容量24を有する構成の画素回路が知られている(例えば、特許文献1を参照)。
特許文献1には、パルス状に瞬時に下がる電源電圧Vdd2を用い、当該電源電圧Vdd2の立ち下がりのタイミングで走査線電位(書込み走査信号)WSを立ち下げることが記載されている(特許文献1の段落番号0116等を参照)。特許文献1には更に、閾値補正期間が、電源供給線電位DSの立ち上がりのタイミングと、走査線電位WSの立ち下がりのタイミングによって定義されることが記載されている(特許文献1の段落番号0117等を参照)。
また、特許文献1には、書込み走査信号(走査線電位)WSがアクティブ状態になることで、映像信号の書込みが行われることが記載されている(特許文献1の段落番号0062等を参照)。特許文献1には更に、映像信号の書込みと並行して、トランジスタの移動度の画素毎のばらつきを補正する移動度補正が行われることも記載されている(特許文献1の段落番号0064乃至段落番号0067等を参照)。そして、書込み走査信号のパルス幅によって、信号書込み期間、及び、移動度補正期間が決まる。
ところで、書込み走査信号を生成する走査回路は、トランジスタ等によって形成される論理回路等を用いて構成される。この論理回路を形成するトランジスタに特性のばらつきがあると、書込み走査信号のパルス幅、即ち、移動度補正期間の長さにもばらつきが生じる。
特許文献1に記載の従来技術では、書込み走査信号のパルス幅を決める、当該書込み走査信号の立ち下がりのタイミングを、パルス状に立ち下がる電源電位の立ち下がりのタイミングによって決定するようにしている。従って、書込み走査信号の立ち下がりのタイミングは、トランジスタ特性のばらつきの影響を受けない。
しかし、立ち上がりタイミングが電源電位の立ち上がりタイミングによって決まる閾値補正期間の場合と異なり、移動度補正期間の場合は、書込み走査信号の立ち上がりタイミングが論理回路によって決定されるようになっている。従って、トランジスタ特性がばらついた場合、書込み走査信号のパルス幅、即ち、移動度補正期間の長さがばらついてしまう。
そして、移動度補正期間の長さtがΔtだけばらつくと、発光時に有機EL素子を駆動する駆動トランジスタに流れる電流IdsがΔIdsだけばらつき、当該移動度補正期間の長さtのばらつきがそのまま有機EL素子の発光輝度の差となってしまう。すなわち、トランジスタ特性のばらつきに起因する移動度補正期間の長さtのばらつきによって、表示画面に輝度むらが発生することになる。
トランジスタ特性の影響を受けないようにするために、移動度補正期間を決める書込み走査信号の立ち上がりタイミングについても、パルス状に立ち上がる電源電位の立ち上がりタイミングで決める手法を採ることも考えられる。しかしながら、この手法を採る場合でも、書込み走査信号を出力する出力段を構成するPチャネル型トランジスタの閾値電圧Vthがばらつくと、書き込み走査信号の立ち上がりのタイミングがずれるため、移動度補正期間の長さのばらつきは依然として残ってしまう。
そこで、本発明は、出力段のPチャネル型トランジスタの閾値電圧Vthのばらつきに起因する移動度補正期間の長さのばらつきを補正し、当該ばらつきに伴う輝度むらを抑制可能とした表示装置、表示装置の駆動方法、及び、電子機器を提供することを目的とする。
上記目的を達成するために、本発明は、
電気光学素子、映像信号を画素内に書込みトランジスタ、前記書込みトランジスタによって書き込まれた前記映像信号を保持する保持容量、及び、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタを含み、前記駆動トランジスタの移動度を補正する機能を持つ画素が複数配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で順次走査しつつ、前記書込みトランジスタのゲート電極に対して書込み走査信号を与える走査回路と
を備え、
前記走査回路は、
パルス状に電位が変化する正側電源電位のノードと負側電源電位のノードとの間に、Pチャネル型トランジスタとNチャネル型トランジスタとが直列に接続されてなる最終出力段を有する
表示装置において、
前段回路の出力ノードと前記Pチャネル型トランジスタのゲート電極との間に容量素子を接続しておき、
前記最終出力段からの前記書込み走査信号の出力に先立って、前記Pチャネル型トランジスタの閾値電圧に対応した電圧を前記容量素子に保持させる
構成を採っている。
電気光学素子、映像信号を画素内に書込みトランジスタ、前記書込みトランジスタによって書き込まれた前記映像信号を保持する保持容量、及び、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタを含み、前記駆動トランジスタの移動度を補正する機能を持つ画素が複数配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で順次走査しつつ、前記書込みトランジスタのゲート電極に対して書込み走査信号を与える走査回路と
を備え、
前記走査回路は、
パルス状に電位が変化する正側電源電位のノードと負側電源電位のノードとの間に、Pチャネル型トランジスタとNチャネル型トランジスタとが直列に接続されてなる最終出力段を有する
表示装置において、
前段回路の出力ノードと前記Pチャネル型トランジスタのゲート電極との間に容量素子を接続しておき、
前記最終出力段からの前記書込み走査信号の出力に先立って、前記Pチャネル型トランジスタの閾値電圧に対応した電圧を前記容量素子に保持させる
構成を採っている。
最終出力段からの書込み走査信号の出力に先立って、最終出力段を構成するPチャネル型トランジスタの閾値電圧に対応した電圧が、当該Pチャネル型トランジスタのゲート電極に繋がる容量素子にあらかじめ保持される。これにより、書込み走査信号を出力すべくPチャネル型トランジスタが動作する際に、Pチャネル型トランジスタの閾値電圧が容量素子に保持された電圧と相殺される。従って、Pチャネル型トランジスタの閾値電圧にばらつきがあったとしても、当該閾値電圧のばらつきは補正され、Pチャネル型トランジスタの動作に影響を及ぼさない。その結果、Pチャネル型トランジスタの閾値電圧のばらつきに起因する移動度補正期間の長さのばらつきを抑えることができる。
本発明によれば、最終出力段を構成するPチャネル型トランジスタの閾値電圧のばらつきを補正し、移動度補正期間の長さのばらつきを抑えることができるため、移動度補正期間の長さのばらつきに伴う輝度むらを抑制することができる。
以下、発明を実施するための形態(以下、「実施形態」と記述する)について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
1.本発明が適用される有機EL表示装置
1−1.システム構成
1−2.基本的な回路動作
1−3.参考例に係る書込み走査回路について
2.実施形態に係る有機EL装置の説明
2−1.実施例1(Nチャネル型MOSトランジスタを主体とする回路例)
2−2.実施例2(Pチャネル型MOSトランジスタを主体とする回路例)
2−3.実施例3(初期化電位を負側電源電位よりも低く設定した回路例)
3.変形例
4.適用例(電子機器)
1.本発明が適用される有機EL表示装置
1−1.システム構成
1−2.基本的な回路動作
1−3.参考例に係る書込み走査回路について
2.実施形態に係る有機EL装置の説明
2−1.実施例1(Nチャネル型MOSトランジスタを主体とする回路例)
2−2.実施例2(Pチャネル型MOSトランジスタを主体とする回路例)
2−3.実施例3(初期化電位を負側電源電位よりも低く設定した回路例)
3.変形例
4.適用例(電子機器)
<1.本発明が適用される有機EL表示装置>
[1−1.システム構成]
図1は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。
[1−1.システム構成]
図1は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタにより制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、一般には、TFT(薄膜トランジスタ)が用いられる。
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機EL素子を画素(画素回路)の発光素子として用いたアクティブマトリクス型有機EL表示装置の場合を例に挙げて説明するものとする。
図1に示すように、本適用例に係る有機EL表示装置10は、有機EL素子を含む複数の画素20と、当該画素20が行列状に2次元配列されてなる画素アレイ部30と、当該画素アレイ部30の周辺に配置された駆動部とを有する構成となっている。駆動部は、書込み走査回路40、電源供給走査回路50及び信号出力回路60等からなり、画素アレイ部30の各画素20を駆動する。
ここで、有機EL表示装置10がカラー表示対応の場合は、1つの画素は複数の副画素(サブピクセル)から構成され、この副画素の各々が画素20に相当することになる。より具体的には、カラー表示用の表示装置では、1つの画素は、赤色光(R)を発光する副画素、緑色光(G)を発光する副画素、青色光(B)を発光する副画素の3つの副画素から構成される。
但し、1つの画素としては、RGBの3原色の副画素の組み合わせに限られるものではなく、3原色の副画素に更に1色あるいは複数色の副画素を加えて1つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光(W)を発光する副画素を加えて1つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも1つの副画素を加えて1つの画素を構成したりすることも可能である。
画素アレイ部30には、m行n列の画素20の配列に対して、行方向(画素行の画素の配列方向)に沿って走査線31-1〜31-mと電源供給線32-1〜32-mとが画素行毎に配線されている。更に、列方向(画素列の画素の配列方向)に沿って信号線33-1〜33-nが画素列毎に配線されている。
走査線31-1〜31-mは、書込み走査回路40の対応する行の出力端にそれぞれ接続されている。電源供給線32-1〜32-mは、電源供給走査回路50の対応する行の出力端にそれぞれ接続されている。信号線33-1〜33-nは、信号出力回路60の対応する列の出力端にそれぞれ接続されている。
画素アレイ部30は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機EL表示装置10は、平面型(フラット型)のパネル構造となっている。画素アレイ部30の各画素20の駆動回路は、アモルファスシリコンTFTまたは低温ポリシリコンTFTを用いて形成することができる。低温ポリシリコンTFTを用いる場合には、図1に示すように、書込み走査回路40、電源供給走査回路50及び信号出力回路60についても、画素アレイ部30を形成する表示パネル(基板)70上に実装することができる。
書込み走査回路40は、クロックパルスckに同期してスタートパルスspを順にシフト(転送)するシフトレジスタ等によって構成されている。この書込み走査回路40は、画素アレイ部30の各画素20への映像信号の書込みに際し、走査線31-1〜31-mに対して書込み走査信号WS(WS1〜WSm)を順次供給することによって画素アレイ部30の各画素20を行単位で順番に走査(線順次走査)する。
電源供給走査回路50は、クロックパルスckに同期してスタートパルスspを順にシフトするシフトレジスタ等によって構成されている。この電源供給走査回路50は、書込み走査回路40による線順次走査に同期して、第1電源電位Vccpと当該第1電源電位Vccpよりも低い第2電源電位Viniとで切り替わることが可能な電源電位DS(DS1〜DSm)を電源供給線32-1〜32-mに供給する。後述するように、電源電位DSのVccp/Viniの切替えにより、画素20の発光/非発光の制御が行なわれる。
信号出力回路60は、信号供給源(図示せず)から供給される輝度情報に応じた映像信号の信号電圧(以下、単に「信号電圧」と記述する場合もある)Vsigと基準電圧Vofsとを選択的に出力する。ここで、基準電圧Vofsは、映像信号の信号電圧Vsigの基準となる電圧(例えば、映像信号の黒レベルに相当する電圧)であり、後述する閾値補正処理の際に用いられる。
信号出力回路60から出力される信号電圧Vsig/基準電圧Vofsは、信号線33-1〜33-nを介して画素アレイ部30の各画素20に対して、書込み走査回路40による走査によって選択された画素行単位で書き込まれる。すなわち、信号出力回路60は、信号電圧Vsigを行(ライン)単位で書き込む線順次書込みの駆動形態を採っている。
(画素回路)
図2は、画素(画素回路)20の具体的な回路構成を示す回路図である。
図2は、画素(画素回路)20の具体的な回路構成を示す回路図である。
図2に示すように、画素20は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機EL素子21と、当該有機EL素子21に電流を流すことによって有機EL素子21を駆動する駆動回路とによって構成されている。有機EL素子21は、全ての画素20に対して共通に配線(所謂、ベタ配線)された共通電源供給線34にカソード電極が接続されている。
有機EL素子21を駆動する駆動回路は、駆動トランジスタ22、書込みトランジスタ23、及び、保持容量24を有する構成となっている。駆動トランジスタ22及び書込みトランジスタ23としてNチャネル型のTFTを用いることができる。但し、ここで示した、駆動トランジスタ22及び書込みトランジスタ23の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
尚、駆動トランジスタ22及び書込みトランジスタ23としてNチャネル型のTFTを用いると、アモルファスシリコン(a−Si)プロセスを用いて形成することができる。a−Siプロセスを用いることで、TFTを作成する基板の低コスト化、ひいては本有機EL表示装置10の低コスト化を図ることが可能になる。また、駆動トランジスタ22及び書込みトランジスタ23を同じ導電型の組み合わせにすると、両トランジスタ22,23を同じプロセスで作成することができるために低コスト化に寄与できる。
駆動トランジスタ22は、一方の電極(ソース/ドレイン電極)が有機EL素子21のアノード電極に接続され、他方の電極(ドレイン/ソース電極)が電源供給線32(32-1〜32-m)に接続されている。
書込みトランジスタ23は、一方の電極(ソース/ドレイン電極)が信号線33(33-1〜33-n)に接続され、他方の電極(ドレイン/ソース電極)が駆動トランジスタ22のゲート電極に接続されている。また、書込みトランジスタ23のゲート電極は、走査線31(31-1〜31-m)に接続されている。
駆動トランジスタ22及び書込みトランジスタ23において、一方の電極とは、ソース/ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン/ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
保持容量24は、一方の電極が駆動トランジスタ22のゲート電極に接続され、他方の電極が駆動トランジスタ22の他方の電極、及び、有機EL素子21のアノード電極に接続されている。
尚、有機EL素子21の駆動回路としては、駆動トランジスタ22及び書込みトランジスタ23の2つのトランジスタと保持容量24の1つの容量素子とからなる回路構成のものに限られるものではない。例えば、一方の電極が有機EL素子21のアノード電極に、他方の電極が固定電位にそれぞれ接続されることで、有機EL素子21の容量不足分を補う補助容量を必要に応じて設けた回路構成を採ることも可能である。
上記構成の画素20において、書込みトランジスタ23は、書込み走査回路40から走査線31を通してゲート電極に印加されるHighアクティブの書込み走査信号WSに応答して導通状態となる。これにより、書込みトランジスタ23は、信号線33を通して信号出力回路60から供給される、輝度情報に応じた映像信号の信号電圧Vsigまたは基準電圧Vofsをサンプリングして画素20内に書き込む。この書き込まれた信号電圧Vsigまたは基準電圧Vofsは、駆動トランジスタ22のゲート電極に印加されるとともに保持容量24に保持される。
駆動トランジスタ22は、電源供給線32(32-1〜32-m)の電位DSが第1電源電位Vccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ22は、電源供給線32から電流の供給を受けて有機EL素子21を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ22は、飽和領域で動作することにより、保持容量24に保持された信号電圧Vsigの電圧値に応じた電流値の駆動電流を有機EL素子21に供給し、当該有機EL素子21を電流駆動することによって発光させる。
駆動トランジスタ22は更に、電源電位DSが第1電源電位Vccpから第2電源電位Viniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ22は、有機EL素子21への駆動電流の供給を停止し、有機EL素子21を非発光状態にする。すなわち、駆動トランジスタ22は、有機EL素子21の発光/非発光を制御するトランジスタとしての機能をも併せ持っている。
この駆動トランジスタ22のスイッチング動作により、有機EL素子21が非発光状態となる期間(非発光期間)を設け、有機EL素子21の発光期間と非発光期間の割合(デューティ)を制御することができる。このデューティ制御により、1表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
電源供給走査回路50から電源供給線32を通して選択的に供給される第1,第2電源電位Vccp,Viniのうち、第1電源電位Vccpは有機EL素子21を発光駆動する駆動電流を駆動トランジスタ22に供給するための電源電位である。また、第2電源電位Viniは、有機EL素子21に対して逆バイアスを掛けるための電源電位である。この第2電源電位Viniは、基準電圧Vofsよりも低い電位、例えば、駆動トランジスタ22の閾値電圧をVthとするときVofs−Vthよりも低い電位、好ましくは、Vofs−Vthよりも十分に低い電位に設定される。
(画素構造)
図3は、画素20の断面構造の一例を示す断面図である。図3に示すように、ガラス基板201上には、駆動トランジスタ22等を含む駆動回路が形成されている。そして、画素20は、ガラス基板201上に絶縁膜202、絶縁平坦化膜203及びウインド絶縁膜204がその順に形成され、当該ウインド絶縁膜204の凹部204Aに有機EL素子21が設けられた構成となっている。ここでは、駆動回路の各構成素子のうち、駆動トランジスタ22のみを図示し、他の構成素子については省略している。
図3は、画素20の断面構造の一例を示す断面図である。図3に示すように、ガラス基板201上には、駆動トランジスタ22等を含む駆動回路が形成されている。そして、画素20は、ガラス基板201上に絶縁膜202、絶縁平坦化膜203及びウインド絶縁膜204がその順に形成され、当該ウインド絶縁膜204の凹部204Aに有機EL素子21が設けられた構成となっている。ここでは、駆動回路の各構成素子のうち、駆動トランジスタ22のみを図示し、他の構成素子については省略している。
有機EL素子21は、アノード電極205と、有機層(電子輸送層、発光層、ホール輸送層/ホール注入層)206と、カソード電極207とから構成されている。アノード電極205は、ウインド絶縁膜204の凹部204Aの底部に形成された金属等からなる。有機層206は、アノード電極205上に形成されている。カソード電極207は、有機層206上に全画素共通に形成された透明導電膜等からなる。
この有機EL素子21において、有機層206は、アノード電極205上にホール輸送層/ホール注入層2061、発光層2062、電子輸送層2063及び電子注入層(図示せず)が順次堆積されることによって形成される。そして、図2の駆動トランジスタ22による電流駆動の下に、駆動トランジスタ22からアノード電極205を通して有機層206に電流が流れることで、当該有機層206内の発光層2062において電子と正孔が再結合する際に発光するようになっている。
駆動トランジスタ22は、ゲート電極221と、半導体層222の両側に設けられたソース/ドレイン領域223,224と、半導体層222のゲート電極221と対向する部分のチャネル形成領域225とから構成されている。ソース/ドレイン領域223は、コンタクトホールを介して有機EL素子21のアノード電極205と電気的に接続されている。
そして、図3に示すように、ガラス基板201上に、絶縁膜202、絶縁平坦化膜203及びウインド絶縁膜204を介して有機EL素子21が画素単位で形成された後は、パッシベーション膜208を介して封止基板209が接着剤210によって接合される。この封止基板209によって有機EL素子21が封止されることにより表示パネル70が形成される。
[1−2.基本的な回路動作]
続いて、上記構成の有機EL表示装置10の基本的な回路動作について、図4のタイミング波形図を基に図5及び図6の動作説明図を用いて説明する。尚、図5及び図6の動作説明図では、図面の簡略化のために、書込みトランジスタ23をスイッチのシンボルで図示している。また、有機EL素子21の等価容量25についても図示している。
続いて、上記構成の有機EL表示装置10の基本的な回路動作について、図4のタイミング波形図を基に図5及び図6の動作説明図を用いて説明する。尚、図5及び図6の動作説明図では、図面の簡略化のために、書込みトランジスタ23をスイッチのシンボルで図示している。また、有機EL素子21の等価容量25についても図示している。
図4のタイミング波形図には、走査線31の電位(書込み走査信号)WS、電源供給線32の電位(電源電位)DS、信号線33の電位(Vsig/Vofs)、駆動トランジスタ22のゲート電位Vg及びソース電位Vsのそれぞれの変化を示している。
(前表示フレームの発光期間)
図4のタイミング波形図において、時刻t11以前は、前の表示フレームにおける有機EL素子21の発光期間となる。この前表示フレームの発光期間では、電源供給線32の電位DSが第1電源電位(以下、「高電位」と記述する)Vccpにあり、また、書込みトランジスタ23が非導通状態にある。
図4のタイミング波形図において、時刻t11以前は、前の表示フレームにおける有機EL素子21の発光期間となる。この前表示フレームの発光期間では、電源供給線32の電位DSが第1電源電位(以下、「高電位」と記述する)Vccpにあり、また、書込みトランジスタ23が非導通状態にある。
このとき、駆動トランジスタ22は飽和領域で動作するように設計されている。これにより、図5(A)に示すように、駆動トランジスタ22のゲート−ソース間電圧Vgsに応じた駆動電流(ドレイン−ソース間電流)Idsが、電源供給線32から駆動トランジスタ22を通して有機EL素子21に供給される。よって、有機EL素子21が駆動電流Idsの電流値に応じた輝度で発光する。
(閾値補正準備期間)
時刻t11になると、線順次走査の新しい表示フレーム(現表示フレーム)に入る。そして、図5(B)に示すように、電源供給線32の電位DSが高電位Vccpから、信号線33の基準電圧Vofsに対してVofs−Vthよりも十分に低い第2電源電位(以下、「低電位」と記述する)Viniに切り替わる。
時刻t11になると、線順次走査の新しい表示フレーム(現表示フレーム)に入る。そして、図5(B)に示すように、電源供給線32の電位DSが高電位Vccpから、信号線33の基準電圧Vofsに対してVofs−Vthよりも十分に低い第2電源電位(以下、「低電位」と記述する)Viniに切り替わる。
ここで、有機EL素子21の閾値電圧をVthel、共通電源供給線34の電位(カソード電位)をVcathとする。このとき、低電位ViniをVini<Vthel+Vcathとすると、駆動トランジスタ22のソース電位Vsが低電位Viniにほぼ等しくなるために、有機EL素子21は逆バイアス状態となって消光する。
次に、時刻t12で走査線31の電位WSが低電位側から高電位側に遷移することで、図5(C)に示すように、書込みトランジスタ23が導通状態となる。このとき、信号出力回路60から信号線33に対して基準電圧Vofsが供給された状態にあるために、駆動トランジスタ22のゲート電位Vgが基準電圧Vofsになる。また、駆動トランジスタ22のソース電位Vsは、基準電圧Vofsよりも十分に低い電位Viniにある。
このとき、駆動トランジスタ22のゲート−ソース間電圧VgsはVofs−Viniとなる。ここで、Vofs−Viniが駆動トランジスタ22の閾値電圧Vthよりも大きくないと、後述する閾値補正処理を行うことができないために、Vofs−Vini>Vthなる電位関係に設定する必要がある。
このように、駆動トランジスタ22のゲート電位Vgを基準電圧Vofsに固定し、ソース電位Vsを低電位Viniに固定して(確定させて)初期化する処理が、後述する閾値補正処理(閾値補動作)を行う前の準備(閾値補正準備)の処理である。従って、基準電圧Vofs及び低電位Viniが、駆動トランジスタ22のゲート電位Vg及びソース電位Vsの各初期化電位となる。
(閾値補正期間)
次に、時刻t13で、図5(D)に示すように、電源供給線32の電位DSが低電位Viniから高電位Vccpに切り替わると、駆動トランジスタ22のゲート電位Vgが保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Vgから駆動トランジスタ22の閾値電圧Vthを減じた電位に向けて駆動トランジスタ22のソース電位Vsが上昇を開始する。
次に、時刻t13で、図5(D)に示すように、電源供給線32の電位DSが低電位Viniから高電位Vccpに切り替わると、駆動トランジスタ22のゲート電位Vgが保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Vgから駆動トランジスタ22の閾値電圧Vthを減じた電位に向けて駆動トランジスタ22のソース電位Vsが上昇を開始する。
ここでは、便宜上、駆動トランジスタ22のゲート電極の初期化電位Vofsを基準とし、当該初期化電位Vofsから駆動トランジスタ22の閾値電圧Vthを減じた電位に向けてソース電位Vsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ22のゲート−ソース間電圧Vgsが駆動トランジスタ22の閾値電圧Vthに収束する。この閾値電圧Vthに相当する電圧は保持容量24に保持される。
尚、閾値補正処理を行う期間(閾値補正期間)において、電流が専ら保持容量24側に流れ、有機EL素子21側には流れないようにするために、有機EL素子21がカットオフ状態となるように共通電源供給線34の電位Vcathを設定しておくこととする。
次に、時刻t14で走査線31の電位WSが低電位側に遷移することで、図6(A)に示すように、書込みトランジスタ23が非導通状態となる。このとき、駆動トランジスタ22のゲート電極が信号線33から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Vgsが駆動トランジスタ22の閾値電圧Vthに等しいために、当該駆動トランジスタ22はカットオフ状態にある。従って、駆動トランジスタ22にドレイン−ソース間電流Idsは流れない。
(信号書込み&移動度補正期間)
次に、時刻t15で、図6(B)に示すように、信号線33の電位が基準電圧Vofsから映像信号の信号電圧Vsigに切り替わる。続いて、時刻t16で、走査線31の電位WSが高電位側に遷移することで、図6(C)に示すように、書込みトランジスタ23が導通状態になって映像信号の信号電圧Vsigをサンプリングして画素20内に書き込む。
次に、時刻t15で、図6(B)に示すように、信号線33の電位が基準電圧Vofsから映像信号の信号電圧Vsigに切り替わる。続いて、時刻t16で、走査線31の電位WSが高電位側に遷移することで、図6(C)に示すように、書込みトランジスタ23が導通状態になって映像信号の信号電圧Vsigをサンプリングして画素20内に書き込む。
この書込みトランジスタ23による信号電圧Vsigの書込みにより、駆動トランジスタ22のゲート電位Vgが信号電圧Vsigとなる。そして、映像信号の信号電圧Vsigによる駆動トランジスタ22の駆動の際に、当該駆動トランジスタ22の閾値電圧Vthが保持容量24に保持された閾値電圧Vthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
このとき、有機EL素子21はカットオフ状態(ハイインピーダンス状態)にある。従って、映像信号の信号電圧Vsigに応じて電源供給線32から駆動トランジスタ22に流れる電流(ドレイン−ソース間電流Ids)は有機EL素子21の等価容量25に流れ込み、当該等価容量25の充電が開始される。
有機EL素子21の等価容量25が充電されることにより、駆動トランジスタ22のソース電位Vsが時間の経過と共に上昇していく。このとき既に、駆動トランジスタ22の閾値電圧Vthの画素毎のばらつきがキャンセルされており、駆動トランジスタ22のドレイン−ソース間電流Idsは当該駆動トランジスタ22の移動度μに依存したものとなる。駆動トランジスタ22の移動度μは、当該駆動トランジスタ22のチャネルを構成する半導体薄膜の移動度である。
ここで、映像信号の信号電圧Vsigに対する保持容量24の保持電圧Vgsの比率、即ち、書込みゲインGが1(理想値)であると仮定する。すると、駆動トランジスタ22のソース電位VsがVofs−Vth+ΔVの電位まで上昇することで、駆動トランジスタ22のゲート‐ソース間電圧VgsはVsig−Vofs+Vth−ΔVとなる。
すなわち、駆動トランジスタ22のソース電位Vsの上昇分ΔVは、保持容量24に保持された電圧(Vsig−Vofs+Vth)から差し引かれるように、換言すれば、保持容量24の充電電荷を放電するように作用し、負帰還がかけられたことになる。従って、ソース電位Vsの上昇分ΔVは負帰還の帰還量となる。
このように、駆動トランジスタ22に流れるドレイン−ソース間電流Idsに応じた帰還量ΔVでゲート‐ソース間電圧Vgsに負帰還をかけることで、駆動トランジスタ22のドレイン−ソース間電流Idsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ22の移動度μの画素毎のばらつきを補正する移動度補正処理である。
より具体的には、駆動トランジスタ22のゲート電極に書き込まれる映像信号の信号振幅Vin(=Vsig−Vofs)が高い程ドレイン−ソース間電流Idsが大きくなるため、負帰還の帰還量ΔVの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。
また、映像信号の信号振幅Vinを一定とした場合、駆動トランジスタ22の移動度μが大きいほど負帰還の帰還量ΔVの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔVは、移動度補正の補正量とも言える。移動度補正の原理の詳細については後述する。
(発光期間)
次に、時刻t17で走査線31の電位WSが低電位側に遷移することで、図6(D)に示すように、書込みトランジスタ23が非導通状態となる。これにより、駆動トランジスタ22のゲート電極は、信号線33から電気的に切り離されるためにフローティング状態になる。
次に、時刻t17で走査線31の電位WSが低電位側に遷移することで、図6(D)に示すように、書込みトランジスタ23が非導通状態となる。これにより、駆動トランジスタ22のゲート電極は、信号線33から電気的に切り離されるためにフローティング状態になる。
ここで、駆動トランジスタ22のゲート電極がフローティング状態にあるときは、駆動トランジスタ22のゲート−ソース間に保持容量24が接続されていることにより、駆動トランジスタ22のソース電位Vsの変動に連動してゲート電位Vgも変動する。このように、駆動トランジスタ22のゲート電位Vgがソース電位Vsの変動に連動して変動する動作が、保持容量24によるブートストラップ動作である。
駆動トランジスタ22のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ22のドレイン−ソース間電流Idsが有機EL素子21に流れ始めることにより、当該電流Idsに応じて有機EL素子21のアノード電位が上昇する。
そして、有機EL素子21のアノード電位がVthel+Vcathを越えると、有機EL素子21に駆動電流が流れ始めるため有機EL素子21が発光を開始する。また、有機EL素子21のアノード電位の上昇は、即ち、駆動トランジスタ22のソース電位Vsの上昇に他ならない。そして、駆動トランジスタ22のソース電位Vsが上昇すると、保持容量24のブートストラップ動作により、駆動トランジスタ22のゲート電位Vgも連動して上昇する。
このとき、ブートストラップゲインが1(理想値)であると仮定した場合、ゲート電位Vgの上昇量はソース電位Vsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ22のゲート‐ソース間電圧Vgsは、Vsig−Vofs+Vth−ΔVで一定に保持される。そして、時刻t18で信号線33の電位が映像信号の信号電圧Vsigから基準電圧Vofsに切り替わる。
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Vsigの書込み(信号書込み)、及び、移動度補正の各処理動作は、1水平走査期間(1H)において実行される。また、信号書込み及び移動度補正の各処理動作は、時刻t6−t7の期間において並行して実行される。
〔分割閾値補正〕
尚、ここでは、閾値補正処理を1回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う1H期間に加えて、当該1H期間に先行する複数の水平走査期間に亘って分割して複数回閾値補正処理を実行する、所謂分割閾値補正を行う駆動法を採ることも可能である。
尚、ここでは、閾値補正処理を1回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う1H期間に加えて、当該1H期間に先行する複数の水平走査期間に亘って分割して複数回閾値補正処理を実行する、所謂分割閾値補正を行う駆動法を採ることも可能である。
この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって1水平走査期間に割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができるために、閾値補正処理を確実に行うことができる。
〔閾値キャンセルの原理〕
ここで、駆動トランジスタ22の閾値キャンセル(即ち、閾値補正)の原理について説明する。駆動トランジスタ22は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機EL素子21には駆動トランジスタ22から、次式(1)で与えられる一定のドレイン−ソース間電流(駆動電流)Idsが供給される。
Ids=(1/2)・μ(W/L)Cox(Vgs−Vth)2 ……(1)
ここで、Wは駆動トランジスタ22のチャネル幅、Lはチャネル長、Coxは単位面積当たりのゲート容量である。
ここで、駆動トランジスタ22の閾値キャンセル(即ち、閾値補正)の原理について説明する。駆動トランジスタ22は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機EL素子21には駆動トランジスタ22から、次式(1)で与えられる一定のドレイン−ソース間電流(駆動電流)Idsが供給される。
Ids=(1/2)・μ(W/L)Cox(Vgs−Vth)2 ……(1)
ここで、Wは駆動トランジスタ22のチャネル幅、Lはチャネル長、Coxは単位面積当たりのゲート容量である。
図7に、駆動トランジスタ22のドレイン−ソース間電流Ids対ゲート−ソース間電圧Vgsの特性を示す。
この特性図に示すように、駆動トランジスタ22の閾値電圧Vthの画素毎のばらつきに対するキャンセル処理を行わないと、閾値電圧VthがVth1のとき、ゲート−ソース間電圧Vgsに対応するドレイン−ソース間電流IdsがIds1になる。
これに対して、閾値電圧VthがVth2(Vth2>Vth1)のとき、同じゲート−ソース間電圧Vgsに対応するドレイン−ソース間電流IdsがIds2(Ids2<Ids1)になる。すなわち、駆動トランジスタ22の閾値電圧Vthが変動すると、ゲート−ソース間電圧Vgsが一定であってもドレイン−ソース間電流Idsが変動する。
一方、上記構成の画素(画素回路)20では、先述したように、発光時の駆動トランジスタ22のゲート−ソース間電圧VgsはVsig−Vofs+Vth−ΔVである。従って、これを式(1)に代入すると、ドレイン−ソース間電流Idsは、次式(2)で表される。
Ids=(1/2)・μ(W/L)Cox(Vsig−Vofs−ΔV)2 ……(2)
Ids=(1/2)・μ(W/L)Cox(Vsig−Vofs−ΔV)2 ……(2)
すなわち、駆動トランジスタ22の閾値電圧Vthの項がキャンセルされており、駆動トランジスタ22から有機EL素子21に供給されるドレイン−ソース間電流Idsは、駆動トランジスタ22の閾値電圧Vthに依存しない。その結果、駆動トランジスタ22の製造プロセスのばらつきや経時変化等により、駆動トランジスタ22の閾値電圧Vthが画素毎に変動したとしても、ドレイン−ソース間電流Idsが変動しないために、有機EL素子21の発光輝度を一定に保つことができる。
〔移動度補正の原理〕
次に、駆動トランジスタ22の移動度補正の原理について説明する。図8に、駆動トランジスタ22の移動度μが相対的に大きい画素Aと、駆動トランジスタ22の移動度μが相対的に小さい画素Bとを比較した状態で特性カーブを示す。駆動トランジスタ22をポリシリコン薄膜トランジスタなどで構成した場合、画素Aや画素Bのように、画素間で移動度μがばらつくことは避けられない。
次に、駆動トランジスタ22の移動度補正の原理について説明する。図8に、駆動トランジスタ22の移動度μが相対的に大きい画素Aと、駆動トランジスタ22の移動度μが相対的に小さい画素Bとを比較した状態で特性カーブを示す。駆動トランジスタ22をポリシリコン薄膜トランジスタなどで構成した場合、画素Aや画素Bのように、画素間で移動度μがばらつくことは避けられない。
画素Aと画素Bで移動度μにばらつきがある状態で、駆動トランジスタ22のゲート電極に例えば両画素A,Bに同レベルの信号振幅Vin(=Vsig−Vofs)を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Aに流れるドレイン−ソース間電流Ids1′と移動度μの小さい画素Bに流れるドレイン−ソース間電流Ids2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン−ソース間電流Idsに画素間で大きな差が生じると、画面のユニフォーミティ(一様性)が損なわれる。
ここで、先述した式(1)のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Idsが大きくなる。従って、負帰還における帰還量ΔVは移動度μが大きくなるほど大きくなる。図8に示すように、移動度μの大きな画素Aの帰還量ΔV1は、移動度の小さな画素Bの帰還量ΔV2に比べて大きい。
そこで、移動度補正処理によって駆動トランジスタ22のドレイン−ソース間電流Idsに応じた帰還量ΔVでゲート−ソース間電圧Vgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。
具体的には、移動度μの大きな画素Aで帰還量ΔV1の補正をかけると、ドレイン−ソース間電流IdsはIds1′からIds1まで大きく下降する。一方、移動度μの小さな画素Bの帰還量ΔV2は小さいために、ドレイン−ソース間電流IdsはIds2′からIds2までの下降となり、それ程大きく下降しない。結果的に、画素Aのドレイン−ソース間電流Ids1と画素Bのドレイン−ソース間電流Ids2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。
以上をまとめると、移動度μの異なる画素Aと画素Bがあった場合、移動度μの大きい画素Aの帰還量ΔV1は移動度μの小さい画素Bの帰還量ΔV2に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔVが大きく、ドレイン−ソース間電流Idsの減少量が大きくなる。
従って、駆動トランジスタ22のドレイン−ソース間電流Idsに応じた帰還量ΔVで、ゲート−ソース間電圧Vgsに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Idsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ22に流れる電流(ドレイン−ソース間電流Ids)に応じた帰還量ΔVで、駆動トランジスタ22のゲート−ソース間電圧Vgsに負帰還をかける処理が移動度補正処理となる。
ここで、図2に示した画素(画素回路)20において、閾値補正、移動度補正の有無による映像信号の信号電圧Vsigと駆動トランジスタ22のドレイン−ソース間電流Idsとの関係について図9を用いて説明する。
図9において、(A)は閾値補正及び移動度補正を共に行わない場合、(B)は移動度補正を行わず、閾値補正のみを行った場合、(C)は閾値補正及び移動度補正を共に行った場合をそれぞれ示している。図9(A)に示すように、閾値補正及び移動度補正を共に行わない場合には、閾値電圧Vth及び移動度μの画素A,B毎のばらつきに起因してドレイン−ソース間電流Idsに画素A,B間で大きな差が生じることになる。
これに対し、閾値補正のみを行った場合は、図9(B)に示すように、ドレイン−ソース間電流Idsのばらつきをある程度低減できるものの、移動度μの画素A,B毎のばらつきに起因する画素A,B間でのドレイン−ソース間電流Idsの差は残る。そして、閾値補正及び移動度補正を共に行うことで、図9(C)に示すように、閾値電圧Vth及び移動度μの画素A,B毎のばらつきに起因する画素A,B間でのドレイン−ソース間電流Idsの差をほぼ無くすことができる。従って、どの階調においても有機EL素子21の輝度ばらつきは発生せず、良好な画質の表示画像を得ることができる。
また、図2に示した画素20は、閾値補正及び移動度補正の各補正機能に加えて、先述した保持容量24によるブートストラップ動作の機能を備えていることで、次のような作用効果を得ることができる。
すなわち、有機EL素子21のI−V特性の経時変化に伴って駆動トランジスタ22のソース電位Vsが変化したとしても、保持容量24によるブートストラップ動作により、駆動トランジスタ22のゲート−ソース間電位Vgsを一定に維持することができる。従って、有機EL素子21に流れる電流は変化せず一定となる。その結果、有機EL素子21の発光輝度も一定に保たれるために、有機EL素子21のI−V特性が経時変化したとしても、それに伴う輝度劣化のない画像表示を実現できる。
[1−3.参考例に係る書込み走査回路について]
以上説明した、基本的な回路動作から明らかなように、映像信号の信号電圧Vsigの書込み処理と並行して行われる移動度補正処理の補正期間は、書込み走査信号WSのパルス幅によって決まる。この書込み走査信号WSを生成する書込み走査回路40は、トランジスタ、例えば、TFT等によって形成される論理回路等を用いて構成される。そして、論理回路を形成するトランジスタに特性ばらつきがあると、書込み走査信号WSのパルス幅、即ち、移動度補正期間の長さにもばらつきが生じる。
以上説明した、基本的な回路動作から明らかなように、映像信号の信号電圧Vsigの書込み処理と並行して行われる移動度補正処理の補正期間は、書込み走査信号WSのパルス幅によって決まる。この書込み走査信号WSを生成する書込み走査回路40は、トランジスタ、例えば、TFT等によって形成される論理回路等を用いて構成される。そして、論理回路を形成するトランジスタに特性ばらつきがあると、書込み走査信号WSのパルス幅、即ち、移動度補正期間の長さにもばらつきが生じる。
トランジスタ特性の影響を受けないようにするために、書込み走査回路40の最終出力段(回路)の電源電位としてパルス状の電源電位を用いる手法を採ることが考えられる。具体的には、パルス状の電源電位の立ち上がり、立ち下がりの各タイミングにより書込み走査信号WSの立ち上がり、立ち下がりの各タイミングを決める、という手法である。このとき、最終出力段の電源電位が直流の固定電位ではなく、負側電源電位と正側電源電位との間で電位が変化する(遷移する)パルス状の電源電位であるために、最終出力段については、CMOSトランスファゲートを用いて構成するのが好ましい。
しかしながら、CMOSトランスファゲートを構成するPチャネル型トランジスタの閾値電圧Vthにばらつきがあると、書き込み走査信号WSの立ち上がりのタイミングがずれるため、移動度補正期間の長さのばらつきは依然として残ってしまうことになる。尚、ここでは、CMOSトランスファゲートを用いて最終出力段を構成した場合の、Pチャネル型トランジスタの閾値電圧Vthのばらつきについて述べているが、Pチャネル型トランジスタ単独の場合にも、閾値電圧Vthのばらつきに関しては同様のことが言える。
以下に、最終出力段の電源電位としてパルス状の電源電位を用い、当該電源電位の遷移タイミングによって書込み走査信号WSの立ち上がり、立ち下がりの各タイミングを決める手法を採る書き込み走査回路40について、参考例としてより具体的に説明する。
図10は、参考例に係る書込み走査回路のバッファ回路についての説明図である。図10において、(A)にバッファ回路の構成の一例を、(B)にバッファ回路の入出力波形の一例をそれぞれ示している。ここでは、2行分のバッファ回路の構成を示している。以下の説明では、Pチャネル型MOSトランジスタをPMOSトランジスタと記述し、Nチャネル型MOSトランジスタをNMOSトランジスタと記述する。
図10(A)に示すように、書込み走査回路40において、論理回路の後段に配されるバッファ回路は、前段回路41と最終出力回路42とから構成されている。前段回路41は、第1の正側電源電位Vdd1のノードと負側電源電位Vssのノードとの間に接続された、PMOSトランジスタ411とNMOSトランジスタ412とからなるCMOSインバータ構成となっている。第1の正側電源電位Vdd1は直流の電源電位である。
最終出力回路(最終出力段)42は、PMOSトランジスタ421とNMOSトランジスタ422とが並列接続されてなり、第2の電源電位Vdd2のノードと出力ノードNoutとの間に接続されたCMOSトランスファゲート423を有する。最終出力回路42は更に、出力ノードNoutと負側電源電位Vssのノードとの間に接続されたNMOSトランジスタ424を有する。第2の電源電位Vdd2は、正側電源電位Vddと負側電源電位Vssとの間で電位が瞬時に変化(遷移)するパルス状の電源電位である。
図10(B)に、第2の電源電位Vdd2、前段回路41の入力パルスin、及び、最終出力回路42の出力パルスである、書込み走査信号WSの各波形を示す。最終出力回路42のCMOSトランスファゲート423は、入力パルスinがアクティブ(Highレベル)状態のときに導通状態となる。
そして、パルス状の第2の電源電位Vdd2の立ち上がり、立ち下がりの各タイミング(遷移タイミング)によって、書込み走査信号WSの立ち上がり、立ち下がりの各タイミングが決まる。このとき、最終出力回路42の電源電位が直流の固定電位ではなく、負側電源電位と正側電源電位との間で電位が変化する(遷移する)パルス状の電源電位であるために、最終出力回路42については、CMOSトランスファゲート423を用いて構成するのが好ましい。
しかしながら、CMOSトランスファゲート423を構成するPMOSトランジスタ421の閾値電圧Vthにばらつきがあると、図11に示すように、書込み走査信号WSの立ち上がりタイミングがずれるために、移動度補正期間の長さのばらつきは依然として残ってしまう。そして、図12に示すように、移動度補正期間の長さtがΔtだけばらつくと、発光時に駆動トランジスタ22に流れる電流IdsがΔIdsだけばらつき、当該移動度補正期間の長さtのばらつきΔtがそのまま有機EL素子21の発光輝度の差となってしまう。
<2.実施形態に係る有機EL装置の説明>
実施形態に係る有機EL装置は、図1に示すシステム構成を前提とし、当該システム構成における、書込み走査信号WSを生成するための書込み走査回路40の構成を特徴としている。具体的には、実施形態に係る書込み走査回路40は、好ましくは、書込み走査信号WSの立ち上がり、立ち下がりの両方のタイミングを、パルス状の電源電位Vdd2の立ち上がり、立ち下がりの各タイミング(遷移タイミング)で決める。
実施形態に係る有機EL装置は、図1に示すシステム構成を前提とし、当該システム構成における、書込み走査信号WSを生成するための書込み走査回路40の構成を特徴としている。具体的には、実施形態に係る書込み走査回路40は、好ましくは、書込み走査信号WSの立ち上がり、立ち下がりの両方のタイミングを、パルス状の電源電位Vdd2の立ち上がり、立ち下がりの各タイミング(遷移タイミング)で決める。
また、書込み走査信号WSを出力する最終出力段(回路)を構成するPMOSトランジスタの閾値電圧Vthのばらつきを補正するために、当該PMOSトランジスタのゲート電極と前段回路の出力ノードとの間に容量素子を接続する構成を採る。そして、最終出力段からの書込み走査信号WSの出力に先立って、PMOSトランジスタの閾値電圧Vthに対応した電圧を容量素子に保持させる制御を行う。
最終出力段からの書込み走査信号の出力に先立って、最終出力段を構成するPMOSトランジスタの閾値電圧Vthに対応した電圧が、当該pMOSトランジスタのゲート電極に繋がる容量素子にあらかじめ保持される。これにより、書込み走査信号WSを出力すべくPMOSトランジスタが動作する際に、PMOSトランジスタの閾値電圧Vthが容量素子に保持された電圧と相殺される。
従って、PMOSトランジスタの閾値電圧Vthにばらつきがあったとしても、当該閾値電圧Vthのばらつきは補正され、PMOSトランジスタの動作に影響を及ぼさない。その結果、PMOSトランジスタの閾値電圧Vthのばらつきに起因する移動度補正期間の長さのばらつきを抑えることができるために、移動度補正期間の長さのばらつきに起因する輝度むらを抑制することができる。
ここで、最終出力段の電源電位としてパルス状の電源電位を用いる際は、最終出力段を構成するPMOSトランジスタに代えて、PMOSトランジスタ及びNMOSトランジスタが並列接続されてなるCMOSトランスファゲートを用いるのが好ましい。何故なら、最終出力段の正側電源電位は、固定の(直流の)の電源電位ではなく、負側電源電位から正側電源電位への遷移、及び、正側電源電位から負側電源電位への遷移の両極性の遷移を伴うパルス状の電源電位だからである。
以下に、最終出力段を構成するPMOSトランジスタの閾値電圧Vthのばらつきを補正する機能を持つ、書込み走査回路40の具体的な実施例について説明する。因みに、書込み走査回路40は、例えば、シフトレジスタ、当該シフトレジスタの後段に配される論理回路、及び、当該論理回路の後段に配されるバッファ回路等から構成されるが、必要に応じて、レベルシフト回路等を含む構成を採る場合もある。以下では、書込み走査回路40の構成要素のうち、特に、最終出力段(回路)を含むバッファ回路について説明するものとする。
[2−1.実施例1]
図13は、実施例1に係る書込み走査回路の構成例を示す回路図であり、図中、図10と同等部分には同一符号を付して示している。ここでは、図面の簡略化のために、書込み走査回路における、ある画素行に対応した1つのバッファ回路の回路構成を示している。実際には、このバッファ回路が画素アレイ部30の行数分だけ配列されることになる。
図13は、実施例1に係る書込み走査回路の構成例を示す回路図であり、図中、図10と同等部分には同一符号を付して示している。ここでは、図面の簡略化のために、書込み走査回路における、ある画素行に対応した1つのバッファ回路の回路構成を示している。実際には、このバッファ回路が画素アレイ部30の行数分だけ配列されることになる。
(回路構成)
図13に示すように、実施例1に係る書込み走査回路40のバッファ回路40Aは、前段回路41、最終出力回路(最終出力段)42、容量素子C、及び、制御回路43を有する構成となっている。前段回路41は、第1の正側電源電位Vdd1のノードと負側電源電位Vssのノードとの間に接続された、PMOSトランジスタ411とNMOSトランジスタ412とからなるCMOSインバータ構成となっている。第1の正側電源電位Vdd1は直流の電源電位である。
図13に示すように、実施例1に係る書込み走査回路40のバッファ回路40Aは、前段回路41、最終出力回路(最終出力段)42、容量素子C、及び、制御回路43を有する構成となっている。前段回路41は、第1の正側電源電位Vdd1のノードと負側電源電位Vssのノードとの間に接続された、PMOSトランジスタ411とNMOSトランジスタ412とからなるCMOSインバータ構成となっている。第1の正側電源電位Vdd1は直流の電源電位である。
最終出力回路42は、PMOSトランジスタ421とNMOSトランジスタ422とが並列接続されてなるCMOSトランスファゲート423を有する。このCMOSトランスファゲート423の一端(入力端)は、第2の電源電位Vdd2のノード(電源配線)との間に接続されている。最終出力回路42は更に、出力ノードNoutと負側電源電位Vssのノード(電源配線)との間に接続されたNMOSトランジスタ424を有する。第2の電源電位Vdd2は、正側電源電位Vddと負側電源電位Vssとの間で電位が瞬時に変化(遷移)するパルス状の電源電位である。
容量素子Cは、PMOSトランジスタ421の閾値電圧Vthのばらつきを補正する構成を採るに当って必須の構成要素であり、最終出力回路42の入力ノード、即ち、前段回路41の出力ノードNinとPMOSトランジスタ421のゲート電極との間に接続されている。
制御回路43は、例えば、5つのMOSトランジスタ431〜435により構成され、書込み走査信号WSの出力に先立って、PMOSトランジスタ421の閾値電圧Vthに対応した電圧を容量素子Cに保持させる制御を行う。実施例1に係るバッファ回路40Aにおいては、5つのMOSトランジスタ431〜435のうち、3つのMOSトランジスタ432〜434についてはNチャネル型が用いられ、残りの2つのMOSトランジスタ431,435についてはPチャネル型が用いられている。
PMOSトランジスタ431は、CMOSトランスファゲート423の他端(出力端)と出力ノードNoutとの間に接続されている。このPMOSトランジスタ431は、書込み走査信号WSの出力に先立って、CMOSトランスファゲート423の他端と出力ノードNoutとの間の経路を選択的に遮断するスイッチ手段としての機能を持つ。
また、PMOSトランジスタ431は、PMOSトランジスタ421に対して、制御回路43を構成する回路素子、即ち、5つのMOSトランジスタ431〜435の中で一番近傍に位置するようにレイアウトされる。これにより、PMOSトランジスタ431は、PMOSトランジスタ421と略同一のトランジスタ特性を持つ。具体的には、PMOSトランジスタ431の閾値電圧Vthが、PMOSトランジスタ421の閾値電圧Vthと略同一となる。
NMOSトランジスタ432は、PMOSトランジスタ421のゲート電極が電気的に繋がるノードAと負側電源電位Vssのノードとの間に接続されている。このNMOSトランジスタ432は、NMOSトランジスタ431が遮断状態(非導通状態)にあるとき、PMOSトランジスタ421のゲート電位を負側電源電位Vssに初期化する初期化手段としての機能を持つ。
NMOSトランジスタ433は、PMOSトランジスタ421のゲート電極とドレイン電極との間に接続されている。このNMOSトランジスタ433は、PMOSトランジスタ421のゲート電位が負側電源電位Vssに初期化された状態にあるときに、PMOSトランジスタ421のゲート電極とドレイン電極との間を選択的に短絡する短絡手段としての機能を持つ。
NMOSトランジスタ434は、PMOSトランジスタ421のゲート電極が電気的に繋がるノードAと、PMOSトランジスタ431のゲート電極が電気的に繋がるノードBとの間に接続されている。このNMOSトランジスタ434は、容量素子CにPMOSトランジスタ421の閾値電圧Vthに対応した電圧を保持させた後に、ノードAとノードBとの間を電気的に接続する手段としての機能を持つ。
PMOSトランジスタ435は、第1の正側電源電位Vdd1のノードとノードBとの間、即ち、PMOSトランジスタ431のゲート電極との間に接続されている。このPMOSトランジスタ435は、ノードAの電位の初期化を開始するタイミングから、第2の電源電位Vdd2が正側電源電位Vddから負側電源電位Vssに遷移するタイミングまでの期間に亘ってノードBの電位を第1の正側電源電位Vdd1に保つ手段としての機能を持つ。
上記構成のバッファ回路40Aにおいて、NMOSトランジスタ432のゲート電極には制御信号AZ1が印加される。NMOSトランジスタ433のゲート電極には制御信号AZ2が印加される。NMOSトランジスタ434,435の各ゲート電極には制御信号AZ3が印加される。これらの制御信号AZ1〜AZ3は、図示せぬシステム制御部から適宜与えられる。
(回路動作)
続いて、上記構成の実施例1に係る書込み走査回路40のバッファ回路40Aの回路動作について、図14のタイミング波形図を用いて説明する。図14のタイミング波形図には、第2の電源電位Vdd2、前段回路41の入力信号In、制御信号AZ1〜AZ3、ノードA,Bの各電位VA,VB、及び、最終出力回路42から出力される書込み走査信号WSの各波形を示している。
続いて、上記構成の実施例1に係る書込み走査回路40のバッファ回路40Aの回路動作について、図14のタイミング波形図を用いて説明する。図14のタイミング波形図には、第2の電源電位Vdd2、前段回路41の入力信号In、制御信号AZ1〜AZ3、ノードA,Bの各電位VA,VB、及び、最終出力回路42から出力される書込み走査信号WSの各波形を示している。
ここでは、各信号レベル(ノード電位)において、Lowレベルを負側電源電位Vssとし、Highレベルを正側電源電位Vddとする。但し、制御信号AZ3については、NMOSトランジスタ432の閾値電圧をVth432とすると、Vdd+Vth432よりも大きな電位をHighレベルとする。制御信号AZ2についても同様とする。
第2の電源電位Vdd2がHighレベルの状態において、前段回路41の入力信号InがLowレベルのときは、PMOSトランジスタ421及びNMOSトランジスタ422は共に非導通状態にある。この状態において、時刻t1で制御信号AZ1がHighレベルになると、NMOSトランジスタ432が導通状態となり、ノードAと負側電源電位Vssのノードとの間を短絡するために、ノードAの電位VAが負側電源電位Vssに初期化される。
時刻t1では同時に、制御信号AZ3がLowレベルになる。すると、PMOSトランジスタ435が導通状態になるため、第1の正側電源電位Vdd1がPMOSトランジスタ431のゲート電極に印加される。これにより、PMOSトランジスタ431が非導通状態となってCMOSトランスファゲート423の出力端と出力ノードNoutとの間の経路を遮断する。
その後、時刻t2で制御信号AZ1がLowレベルに遷移することで、ノードAの電位VAの初期化が終了する。次に、時刻t3で制御信号AZ2がHighレベルになると、NMOSトランジスタ433が導通状態となり、PMOSトランジスタ421のゲート電極とドレイン電極との間を短絡する。これにより、電流パスが形成されるため、PMOSトランジスタ421に電流が流れ始める。そして、時間が経過するにつれてノードAの電位VAが上昇を開始する。
ここで、PMOSトランジスタ421の閾値電圧をVthとすると、ノードAの電位VAが上昇し、やがて、ノードAの電位VAがVdd+Vthになったところで、PMOSトランジスタ421が非導通状態になる。そして、ノードAの電位VAはVdd+Vthで上昇が止まる。このとき、最終出力回路42の入力ノード(前段回路41の出力ノード)Ninの電位が、Highレベル(即ち、電源電位Vdd)にあるために、容量素子CにはPMOSトランジスタ421の閾値電圧Vthに対応する電圧が保持される。
ここでは、PMOSトランジスタ421の閾値電圧Vthに対応する電圧を容量素子Cに保持させるための動作を、便宜上、閾値補正動作と呼ぶこととする。そして、時刻t4で制御信号AZ2がHighレベルからLowレベルに遷移することで、NMOSトランジスタ433が非導通状態となり、閾値補正動作の期間(閾値正期間)が終了する。
次に、時刻t5で制御信号AZ3がHighレベルになると、即ち、Vdd+Vth432よりも大きな電位になると、NMOSトランジスタ432が導通状態になり、ノードAとノードBとを電気的に接続する。これにより、ノードBの電位VBは、ノードAの電位VAと同電位になる。このとき、PMOSトランジスタ431は、先述したように、PMOSトランジスタ421に対して近い位置にレイアウトされているため、当該PMOSトランジスタ421と略同一のトランジスタ特性を持っているとみなすことができる。
時刻t5では同時に、第2の電源電位Vdd2がパルス状に瞬時にLowレベルに立ち下がる。その後、時刻t6で前段回路41の入力信号InがLowレベルからHighレベルに遷移すると、容量素子Cのカップリングによって、ノードA,Bの各電位VA,VBがVss+Vthの電位まで下がる。このときのVthは、PMOSトランジスタ431がPMOSトランジスタ421と略同一のトランジスタ特性を持つため、PMOSトランジスタ431の閾値電圧でもある。
その後、時刻t7で第2の電源電位Vdd2がパルス状に瞬時にHighレベルに立ち上がり、これに応答してPMOSトランジスタ421,431が共に導通状態になる。このとき、ノードA,Bの各電位VA,VB、即ち、PMOSトランジスタ421,431の各ゲート電位がVss+Vthの電位の状態にある。従って、PMOSトランジスタ421,431が共に導通する際に、それらの閾値電圧Vthが、容量素子Cにあらかじめ保持されている閾値電圧Vthに対応した電圧とそれぞれ相殺される形となる。
そして、最終出力回路42から出力される書込み走査信号WSは、第2の電源電位Vdd2の立ち上がりのタイミングで、負側電源電位VssであるLowレベルから、正側電源電位VddであるHighレベルにパルス状に瞬時に立ち上がることになる。
上述したように、書込み走査信号WSの出力に先立って、PMOSトランジスタ421の閾値電圧Vthに対応した電圧を容量素子Cに保持しておくことで、PMOSトランジスタ421が導通状態になる際に、当該閾値電圧Vthのばらつきの補正が行われる。その補正の際に、容量素子Cに対して閾値電圧Vthに対応した電圧を保持させるためにCMOSトランスファゲート423と出力ノードNoutとの間の経路を遮断するPMOSトランジスタ431についても、その閾値電圧Vthのばらつきの補正が行われる。
すなわち、図15に示すように、PMOSトランジスタ421の閾値電圧Vthにばらつきがあったとしても、PMOSトランジスタ421,431は、そのゲート−ソース間電圧Vgsが閾値電圧Vthで保持されているため、立ち上がり初期から共に導通状態になる。従って、書込み走査信号WSを出力する際に、当該書込み走査信号WSに閾値電圧Vthのばらつきの影響は現れない。その結果、PMOSトランジスタ421の閾値電圧Vthのばらつきに起因する移動度補正期間の長さのばらつきを抑えることができるために、移動度補正期間の長さのばらつきに起因する輝度むらを抑制することができる。
上述した、閾値補正のための一連の動作については、表示フレーム毎に行うことができる。但し、容量素子CによってノードAの電位VAが保持されているために、閾値補正動作を複数の表示フレームにつき1回の割合(即ち、数フレームに1回)行うだけでも、閾値補正の作用、効果を得ることができる。そして、閾値補正のための動作回数の削減により、消費電力の低減、という効果を得ることができる。
尚、上記の閾値補正動作については、第2の電源電位Vdd2がHighレベルVddで、かつ、前段回路41の入力信号InがLowレベルVssの状態にあれば、どのタイミングでも実現可能である。
(移動度補正)
ここで、PMOSトランジスタ421の閾値補正中の動作について考えると、PMOSトランジスタ421に電流が流れることで、容量素子Cが充電されつつ、ノードAの電位が上昇していく。このとき、ノードAの電位VAの上昇速度は、PMOSトランジスタ421の移動度が高いほど早い。従って、閾値補正中のある時間で考えると、移動度の高いトランジスタほどノードAの電位VAが高く、移動度の低いトランジスタほどノードAの電位VAが低い。
ここで、PMOSトランジスタ421の閾値補正中の動作について考えると、PMOSトランジスタ421に電流が流れることで、容量素子Cが充電されつつ、ノードAの電位が上昇していく。このとき、ノードAの電位VAの上昇速度は、PMOSトランジスタ421の移動度が高いほど早い。従って、閾値補正中のある時間で考えると、移動度の高いトランジスタほどノードAの電位VAが高く、移動度の低いトランジスタほどノードAの電位VAが低い。
この時間で閾値補正動作を終了させると、移動度の高いトランジスタではゲート−ソース間電圧Vgsが狭くなり、移動度の低いトランジスタではゲート−ソース間電圧Vgsが広がる。つまり、閾値補正動作をある時間で止めることにより、PMOSトランジスタ421の移動度のばらつきを補正できることになる。従って、実施例1に係るバッファ回路40Aを用い、閾値補正動作を途中で止める、具体的には、容量素子Cに保持される電圧が閾値電圧Vthに対応した電圧に達する前に止めることで、PMOSトランジスタ421の移動度のばらつきについて補正することも可能である。
[2−2.実施例2]
図16は、実施例2に係る書込み走査回路の回路構成を示すブロック図であり、図中、図13と同等部分には同一符号を付して示している。ここでも、図面の簡略化のために、書込み走査回路における、ある画素行に対応した1つのバッファ回路の回路構成を示している。
図16は、実施例2に係る書込み走査回路の回路構成を示すブロック図であり、図中、図13と同等部分には同一符号を付して示している。ここでも、図面の簡略化のために、書込み走査回路における、ある画素行に対応した1つのバッファ回路の回路構成を示している。
実施例1に係るバッファ回路40Aは、制御回路43を構成するトランジスタとして、主に、Nチャネル型MOSトランジスタを用いた構成を採っている。具体的には、トランジスタ432〜434としてNチャネル型MOSトランジスタを用いている。それに伴って、トランジスタ435としてPチャネル型MOSトランジスタを用いている。
これに対して、実施例2に係るバッファ回路40Bは、制御回路43を構成するトランジスタとして、主に、Pチャネル型MOSトランジスタを用いた構成を採っている。具体的には、トランジスタ432〜434としてPチャネル型MOSトランジスタを用いている。それに伴って、トランジスタ435としてNチャネル型MOSトランジスタを用いている。
このように、本実施例2に係るバッファ回路40Bは、実施例1に係るバッファ回路40Aとは、制御回路43を構成するトランジスタの導電型の点で違いがあるだけである。従って、回路動作については、基本的に、実施例1に係るバッファ回路40Aの場合と同じである。また、得られる作用効果も、実施例1に係るバッファ回路40Aの場合と同じである。移動度の補正についても同様のことが言える。
図17に、本実施例2に係るバッファ回路40Bの回路動作の説明に供するタイミング波形図を示す。図14に示す実施例1に係るバッファ回路40Aのタイミング波形図との対比から明らかなように、トランジスタの導電型が異なることに対応し、制御信号AZ1〜AZ3の信号波形の極性が反転しているだけの違いであり、タイミング関係は全く同じである。
[2−3.実施例3]
図18は、実施例3に係る書込み走査回路の回路構成を示すブロック図であり、図中、図13と同等部分には同一符号を付して示している。ここでも、図面の簡略化のために、書込み走査回路における、ある画素行に対応した1つのバッファ回路の回路構成を示している。
図18は、実施例3に係る書込み走査回路の回路構成を示すブロック図であり、図中、図13と同等部分には同一符号を付して示している。ここでも、図面の簡略化のために、書込み走査回路における、ある画素行に対応した1つのバッファ回路の回路構成を示している。
(回路構成)
実施例1に係るバッファ回路40Aでは、ノードaの電位VAを初期化する初期化電位として、負側電源電位VSSを用いる回路構成を採っている。この初期化電位については、Vdd+Vthよりも低い電位であれば良い。
実施例1に係るバッファ回路40Aでは、ノードaの電位VAを初期化する初期化電位として、負側電源電位VSSを用いる回路構成を採っている。この初期化電位については、Vdd+Vthよりも低い電位であれば良い。
そこで、本実施例3に係るバッファ回路40Cでは、ノードaの電位VAを初期化する初期化電位として、負側電源電位VSSよりも低い電位、例えば、電源供給線32の電位DSの低電位側の電源電位Viniを用いる回路構成を採っている。具体的には、NMOSトランジスタ432は、ノードAと電源電位Viniのノード(電源配線)との間に接続された構成となっている。
このように、電源供給走査回路50で用いられている電源電位を利用することで、初期化電位を発生するための専用の電源を新たに用意しなくて済むという利点がある。初期化電位として電源電位Viniを用いるようにした点以外の構成については、実施例1に係るバッファ回路40Aの場合と基本的に同様である。
(回路動作)
続いて、上記構成の実施例3に係る書込み走査回路40のバッファ回路40Cの回路動作について、図19のタイミング波形図を用いて説明する。図19のタイミング波形図には、第2の電源電位Vdd2、前段回路41の入力信号In、制御信号AZ1〜AZ3、ノードA,Bの各電位VA,VB、及び、最終出力回路42から出力される書込み走査信号WSの各波形を示している。ここでは、各信号レベル(ノード電位)において、Lowレベルを電源電位Viniとし、Highレベルを正側電源電位Vddとする。
続いて、上記構成の実施例3に係る書込み走査回路40のバッファ回路40Cの回路動作について、図19のタイミング波形図を用いて説明する。図19のタイミング波形図には、第2の電源電位Vdd2、前段回路41の入力信号In、制御信号AZ1〜AZ3、ノードA,Bの各電位VA,VB、及び、最終出力回路42から出力される書込み走査信号WSの各波形を示している。ここでは、各信号レベル(ノード電位)において、Lowレベルを電源電位Viniとし、Highレベルを正側電源電位Vddとする。
第2の電源電位Vdd2がLowレベルの状態において、時刻t0で前段回路41の入力信号InがLowレベルからHighレベルに遷移すると、PMOSトランジスタ421及びNMOSトランジスタ422が共に導通状態になる。PMOSトランジスタ421が導通状態になることで、ノードAの電位VAがVss+Vthの電位になる。このとき、NMOSトランジスタ432が導通状態にあるため、ノードBの電位VBがVss+Vthの電位になる。
次に、時刻t1で制御信号AZ1がHighレベルになると、NMOSトランジスタ432が導通状態となり、ノードAと電源電位Viniのノードとの間を短絡するために、ノードAの電位VAが電源電位Viniに初期化される。時刻t1では同時に、制御信号AZ3がLowレベルになる。すると、PMOSトランジスタ435が導通状態になるため、第1の正側電源電位Vdd1がノードBに印加され、その電位VBが電源電位Vddに上昇する。そして、PMOSトランジスタ431が非導通状態となってCMOSトランスファゲート423の出力端と出力ノードNoutとの間の経路を遮断する。
その後、時刻t2で制御信号AZ1がLowレベルに遷移することで、ノードAの電位VAの初期化が終了する。次に、時刻t3で制御信号AZ2がHighレベルになると、NMOSトランジスタ433が導通状態となり、PMOSトランジスタ421のゲート電極とドレイン電極との間を短絡する。これにより、電流パスが形成されるため、PMOSトランジスタ421に電流が流れ始める。そして、時間が経過するにつれてノードAの電位VAが上昇を開始する。
ここで、PMOSトランジスタ421の閾値電圧をVthとすると、ノードAの電位VAが電源電位Viniから上昇を開始し、やがて、ノードAの電位VAがVss+Vthになったところで、PMOSトランジスタ421が非導通状態になる。そして、ノードAの電位VAはVss+Vthで上昇が止まる。
このとき、最終出力回路42の入力ノード(即ち、前段回路41の出力ノード)Ninの電位が、Lowレベル(即ち、電源電位Vss)にあるため、容量素子CにはPMOSトランジスタ421の閾値電圧Vthに対応する電圧が保持される(閾値補正動作)。そして、時刻t4で制御信号AZ2がHighレベルからLowレベルに遷移することで、NMOSトランジスタ433が非導通状態となり、閾値補正動作の期間(閾値正期間)が終了する。
次に、時刻t5で制御信号AZ3がHighレベルになると、NMOSトランジスタ432が導通状態になり、ノードAとノードBとを電気的に接続する。これにより、ノードBの電位VBは、ノードAの電位VAと同電位(Vss+Vth)になる。このとき、PMOSトランジスタ431は、PMOSトランジスタ421に対して近い位置にレイアウトされているため、当該PMOSトランジスタ421と略同一のトランジスタ特性を持っているとみなすことができる。
その後、時刻t7で第2の電源電位Vdd2がパルス状に瞬時にHighレベルに立ち上がり、これに応答してPMOSトランジスタ421,431が共に導通状態になる。このとき、ノードA,Bの各電位VA,VB、即ち、PMOSトランジスタ421,431の各ゲート電位がVss+Vthの電位の状態にある。従って、PMOSトランジスタ421,431が共に導通する際に、それらの閾値電圧Vthが、容量素子Cにあらかじめ保持されている閾値電圧Vthに対応した電圧とそれぞれ相殺される形となる。
そして、最終出力回路42から出力される書込み走査信号WSは、第2の電源電位Vdd2の立ち上がりのタイミングで、負側電源電位VssであるLowレベルから、正側電源電位VddであるHighレベルにパルス状に瞬時に立ち上がることになる。
上述したように、書込み走査信号WSの出力に先立って、PMOSトランジスタ421の閾値電圧Vthに対応した電圧を容量素子Cに保持しておくことで、PMOSトランジスタ421が導通状態になる際に、当該閾値電圧Vthのばらつきの補正が行われる。その補正の際に、容量素子Cに対して閾値電圧Vthに対応した電圧を保持させるためにCMOSトランスファゲート423と出力ノードNoutとの間の経路を遮断するPMOSトランジスタ431についても、その閾値電圧Vthのばらつきの補正が行われる。
すなわち、図15に示すように、PMOSトランジスタ421の閾値電圧Vthにばらつきがあったとしても、PMOSトランジスタ421,431は、そのゲート−ソース間電圧Vgsが閾値電圧Vthで保持されているため、立ち上がり初期から共に導通状態になる。従って、書込み走査信号WSを出力する際に、当該書込み走査信号WSに閾値電圧Vthのばらつきの影響は現れない。その結果、PMOSトランジスタ421の閾値電圧Vthのばらつきに起因する移動度補正期間の長さのばらつきを抑えることができるために、移動度補正期間の長さのばらつきに起因する輝度むらを抑制することができる。
上述した、閾値補正のための一連の動作については、表示フレーム毎に行うことができる。但し、容量素子CによってノードAの電位VAが保持されているために、閾値補正動作を複数の表示フレームにつき1回の割合(即ち、数フレームに1回)行うだけでも、閾値補正の作用、効果を得ることができる。そして、閾値補正のための動作回数の削減により、消費電力の低減、という効果を得ることができる。
尚、上記の閾値補正動作については、第2の電源電位Vdd2がLowレベルVssで、かつ、前段回路41の入力信号InがHighレベルレベルVddの状態にあれば、どのタイミングでも実現可能である。
<3.変形例>
上記実施形態では、有機EL素子21の駆動回路が、基本的に、駆動トランジスタ22および書込みトランジスタ23の2つのトランジスタからなる画素構成の場合を例に挙げて説明したが、本発明はこの画素構成のものに限られるものではない。すなわち、本発明は、画素が駆動トランジスタ22の移動度を補正する機能を持つ表示装置全般に対して適用可能である。
上記実施形態では、有機EL素子21の駆動回路が、基本的に、駆動トランジスタ22および書込みトランジスタ23の2つのトランジスタからなる画素構成の場合を例に挙げて説明したが、本発明はこの画素構成のものに限られるものではない。すなわち、本発明は、画素が駆動トランジスタ22の移動度を補正する機能を持つ表示装置全般に対して適用可能である。
また、上記実施形態では、画素20の電気光学素子として、有機EL素子を用いた有機EL表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、本発明は、無機EL素子、LED素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子(発光素子)を用いた表示装置全般に対して適用可能である。
<4.適用例>
以上説明した本発明による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。一例として、図20〜図24に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示装置に適用することが可能である。
以上説明した本発明による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。一例として、図20〜図24に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示装置に適用することが可能である。
このように、あらゆる分野の電子機器の表示装置として本発明による表示装置を用いることにより、各種の電子機器における表示画像の画質を改善できる。すなわち、先述した実施形態の説明から明らかなように、本発明による表示装置は、書込み走査信号を出力する出力段のPチャネル型トランジスタの閾値電圧Vthのばらつきに起因する移動度補正期間の長さのばらつきを抑えることができる。従って、本発明による表示装置を用いると、移動度補正期間の長さのばらつきに起因する輝度むらを抑制することができるため、各種の電子機器において、表示画像の輝度の均一性を改善することができる。
本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部30に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やFPC(フレキシブルプリントサーキット)等が設けられていてもよい。
以下に、本発明が適用される電子機器の具体例について説明する。
図20は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル102やフィルターガラス103等から構成される映像表示画面部101を含み、その映像表示画面部101として本発明による表示装置を用いることにより作製される。
図21は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、(A)は表側から見た斜視図、(B)は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部111、表示部112、メニュースイッチ113、シャッターボタン114等を含み、その表示部112として本発明による表示装置を用いることにより作製される。
図22は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体121に、文字等を入力するとき操作されるキーボード122、画像を表示する表示部123等を含み、その表示部123として本発明による表示装置を用いることにより作製される。
図23は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部131、前方を向いた側面に被写体撮影用のレンズ132、撮影時のスタート/ストップスイッチ133、表示部134等を含み、その表示部134として本発明による表示装置を用いることにより作製される。
図24は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、(A)は開いた状態での正面図、(B)はその側面図、(C)は閉じた状態での正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。本適用例に係る携帯電話機は、上側筐体141、下側筐体142、連結部(ここではヒンジ部)143、ディスプレイ144、サブディスプレイ145、ピクチャーライト146、カメラ147等を含んでいる。そして、ディスプレイ144やサブディスプレイ145として本発明による表示装置を用いることにより本適用例に係る携帯電話機が作製される。
10…有機EL表示装置、20…画素、21…有機EL素子、22…駆動トランジスタ、23…書込みトランジスタ、24…保持容量、30…画素アレイ部、40…書込み走査回路、40A,40B,40C…バッファ回路、41…前段回路、42…最終出力回路(最終出力段)、43…制御回路、50…電源供給走査回路、60…信号出力回路、70…表示パネル
Claims (11)
- 電気光学素子、映像信号を画素内に書き込む書込みトランジスタ、前記書込みトランジスタによって書き込まれた前記映像信号を保持する保持容量、及び、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタを含み、前記駆動トランジスタの移動度を補正する機能を持つ画素が複数配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で順次走査しつつ、前記書込みトランジスタのゲート電極に対して書込み走査信号を与える走査回路と
を備え、
前記走査回路は、
パルス状に電位が変化する正側電源電位のノードと負側電源電位のノードとの間に、Pチャネル型トランジスタとNチャネル型トランジスタとが直列に接続されてなる最終出力段と、
前段回路の出力ノードと前記Pチャネル型トランジスタのゲート電極との間に接続された容量素子と、
前記最終出力段からの前記書込み走査信号の出力に先立って、前記Pチャネル型トランジスタの閾値電圧に対応した電圧を前記容量素子に保持させる制御を行う制御回路とを有する
表示装置。 - 前記移動度の補正は、前記書込みトランジスタの導通期間において、前記駆動トランジスタを流れる電流の大きさに応じて行われる
請求項1に記載の表示装置。 - 前記移動度の補正は、前記書込みトランジスタの導通期間において、前記駆動トランジスタに流れる電流の大きさに応じた補正量で当該駆動トランジスタのゲート−ソース間の電位差に負帰還をかけることによって行われる
請求項2に記載の表示装置。 - 前記最終出力段は、前記Pチャネル型トランジスタに対して並列に接続されたNチャネル型トランジスタを有する
請求項1乃至請求項3のいずれか1項に記載の表示装置。 - 前記制御回路は、前記容量素子に前記閾値電圧に対応した電圧を保持させる動作を、複数の表示フレームにつき1回の割合で行う
請求項1乃至請求項4のいずれか1項に記載の表示装置。 - 前記制御回路は、前記容量素子に保持される電圧が前記閾値電圧に対応した電圧に達する前に、前記容量素子に前記閾値電圧に対応した電圧を保持させる動作を止める
請求項1乃至請求項4のいずれか1項に記載の表示装置。 - 前記制御回路は、
前記最終出力段からの前記書込み走査信号の出力に先立って、前記Pチャネル型トランジスタと前記最終出力段の出力ノードとの間の経路を選択的に遮断するスイッチ手段と、
前記スイッチ手段が遮断状態にあるときに、前記Pチャネル型トランジスタのゲート電位を負側電源電位に初期化する初期化手段と、
前記初期化手段によって前記Pチャネル型トランジスタのゲート電位を初期化した状態において当該Pチャネル型トランジスタのゲート電極とソース電極との間を選択的に短絡する短絡手段とを有する
請求項1乃至請求項6のいずれか1項に記載の表示装置。 - 前記スイッチ手段は、前記最終出力段のPチャネル型トランジスタと当該最終出力段の出力ノードとの間に接続されたPチャネル型トランジスタであり、
前記制御回路は更に、前記容量素子に前記閾値電圧に対応した電圧を保持させた後に、前記最終出力段のPチャネル型トランジスタのゲート電極と、前記スイッチ手段であるPチャネル型トランジスタのゲート電極との間を電気的に接続する手段を有する
請求項7記載の表示装置。 - 前記スイッチ手段であるPチャネル型トランジスタは、前記最終出力段のPチャネル型トランジスタに対して、前記制御回路を構成する回路素子の中で一番近傍に位置するようにレイアウトされている
請求項8記載の表示装置。 - 電気光学素子、映像信号を画素内に書き込む書込みトランジスタ、前記書込みトランジスタによって書き込まれた前記映像信号を保持する保持容量、及び、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタを含み、前記駆動トランジスタの移動度を補正する機能を持つ画素が複数配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で順次走査しつつ、前記書込みトランジスタのゲート電極に対して書込み走査信号を与える走査回路と
を備え、
前記走査回路は、
パルス状に電位が変化する正側電源電位のノードと負側電源電位のノードとの間に、Pチャネル型トランジスタとNチャネル型トランジスタとが直列に接続されてなる最終出力段と、
前段回路の出力ノードと前記Pチャネル型トランジスタのゲート電極との間に接続された容量素子とを有する
表示装置の駆動に当たって、
前記最終出力段からの前記書込み走査信号の出力に先立って、前記Pチャネル型トランジスタの閾値電圧に対応した電圧を前記容量素子に保持させる
表示装置の駆動方法。 - 電気光学素子、映像信号を画素内に書き込む書込みトランジスタ、前記書込みトランジスタによって書き込まれた前記映像信号を保持する保持容量、及び、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタを含み、前記駆動トランジスタの移動度を補正する機能を持つ画素が複数配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で順次走査しつつ、前記書込みトランジスタのゲート電極に対して書込み走査信号を与える走査回路と
を備え、
前記走査回路は、
パルス状に電位が変化する正側電源電位のノードと負側電源電位のノードとの間に、Pチャネル型トランジスタとNチャネル型トランジスタとが直列に接続されてなる最終出力段と、
前段回路の出力ノードと前記Pチャネル型トランジスタのゲート電極との間に接続された容量素子と、
前記最終出力段からの前記書込み走査信号の出力に先立って、前記Pチャネル型トランジスタの閾値電圧に対応した電圧を前記容量素子に保持させる制御を行う制御回路とを有する
表示装置を有する電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010079016A JP2011209614A (ja) | 2010-03-30 | 2010-03-30 | 表示装置、表示装置の駆動方法、及び、電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010079016A JP2011209614A (ja) | 2010-03-30 | 2010-03-30 | 表示装置、表示装置の駆動方法、及び、電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011209614A true JP2011209614A (ja) | 2011-10-20 |
Family
ID=44940719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010079016A Pending JP2011209614A (ja) | 2010-03-30 | 2010-03-30 | 表示装置、表示装置の駆動方法、及び、電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011209614A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112785983A (zh) * | 2014-11-04 | 2021-05-11 | 索尼公司 | 显示装置 |
CN114424278A (zh) * | 2019-09-17 | 2022-04-29 | 夏普株式会社 | 显示装置及其驱动方法 |
-
2010
- 2010-03-30 JP JP2010079016A patent/JP2011209614A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112785983A (zh) * | 2014-11-04 | 2021-05-11 | 索尼公司 | 显示装置 |
CN114424278A (zh) * | 2019-09-17 | 2022-04-29 | 夏普株式会社 | 显示装置及其驱动方法 |
CN114424278B (zh) * | 2019-09-17 | 2023-12-22 | 夏普株式会社 | 显示装置及其驱动方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4640443B2 (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
US8305309B2 (en) | Display device with power source supply scan circuits and driving method thereof | |
JP2009294635A (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP2010002796A (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP4640442B2 (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP2010281914A (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP2012237806A (ja) | 表示装置及び電子機器 | |
JP5531720B2 (ja) | 表示装置、表示装置の製造方法、及び、電子機器 | |
JP2012242772A (ja) | 表示装置、表示装置の駆動方法、及び、電子機器 | |
JP5459018B2 (ja) | 表示装置及び電子機器 | |
JP2010145446A (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP2012022168A (ja) | 有機el表示装置、有機el表示装置の製造方法、及び、電子機器 | |
JP2008310127A (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP5494032B2 (ja) | 表示装置、表示装置の駆動方法、及び、電子機器 | |
JP2010145581A (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP2012237805A (ja) | 表示装置及び電子機器 | |
JP5573686B2 (ja) | 有機el表示装置及び電子機器 | |
JP2010152223A (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP5644511B2 (ja) | 有機el表示装置及び電子機器 | |
JP2010008718A (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP2012141525A (ja) | 表示装置及び電子機器 | |
JP2012243971A (ja) | ブートストラップ回路、インバータ回路、走査回路、表示装置、及び、電子機器 | |
JP5494115B2 (ja) | 表示装置及び電子機器 | |
JP2011209614A (ja) | 表示装置、表示装置の駆動方法、及び、電子機器 | |
JP2012168358A (ja) | 表示装置、表示装置の駆動方法、及び、電子機器 |