CN114424278A - 显示装置及其驱动方法 - Google Patents

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Abstract

在抑制工艺成本的上升的同时实现具备混杂多种晶体管的像素电路且正常地进行动作的显示装置。各单位电路包含第1控制电路(311)、第1输出电路(321)以及第2输出电路(322)。第1输出电路(311)包含：第1输出端子(38)，其连接到第1扫描信号线；P型的晶体管(M4)，其具有连接到第1内部节点(N1)的控制端子、被提供栅极高电位(VGH)的第1导通端子以及连接到第1输出端子(38)的第2导通端子；以及N型的晶体管(M5)，其具有连接到第1内部节点(N1)的控制端子、连接到第1输出端子(38)的第1导通端子以及被提供栅极低电位(VGL)的第2导通端子。

Description

显示装置及其驱动方法
技术领域
以下的公开涉及显示装置及其驱动方法，更详细地说，涉及具备混杂多种晶体管的像素电路的显示装置及其驱动方法。
背景技术
近年来，具备包含有机EL元件的像素电路的有机EL显示装置已被实用化。有机EL元件也被称为OLED(Organic Light-Emitting Diode：有机发光二极管)，是以与其中流过的电流相应的亮度发光的自发光型的显示元件。这样，由于有机EL元件是自发光型的显示元件，因此有机EL显示装置与需要背光源和彩色滤光片等的液晶显示装置相比，能够容易地实现薄型化、低功耗化、高亮度化等。
关于有机EL显示装置的像素电路，作为用于控制电流向有机EL元件的供应的驱动晶体管，典型的是采用薄膜晶体管(TFT)。然而，薄膜晶体管的特性易于产生偏差。具体地说，阈值电压易于产生偏差。当设置在显示部内的驱动晶体管产生阈值电压的偏差时，会产生亮度的偏差，因此显示质量会降低。因此，以往提出了补偿阈值电压的偏差的各种处理(补偿处理)。
作为补偿处理的方式，已知内部补偿方式和外部补偿方式，在内部补偿方式中，通过在像素电路内设置用于保持驱动晶体管的阈值电压的信息的电容器来进行补偿处理，在外部补偿方式中，通过例如在规定条件下由设置在像素电路的外部的电路测定流过驱动晶体管的电流的大小并基于该测定结果校正视频信号来进行补偿处理。
作为补偿处理采用内部补偿方式的有机EL显示装置的像素电路，已知例如图28所示的包含1个有机EL元件91、7个薄膜晶体管T91～T97以及1个电容器C9的像素电路90。薄膜晶体管T91～T97的沟道层的材料例如采用低温多晶硅(LTPS)。另外，一般地，薄膜晶体管T91～T97全部是P型(p沟道型)的薄膜晶体管。因此，控制像素电路90的动作的栅极驱动器也仅使用P型的薄膜晶体管。例如日本的特开2017-227880号公报的图8公开了具备与图28所示的像素电路90同样的构成的像素电路的有机EL显示装置的栅极驱动器内的单位电路的构成。该单位电路内的晶体管全部是P型。另外，美国专利第9443464号说明书所附的图3和图5中也公开了仅使用P型的薄膜晶体管构成的单位电路的电路图。
现有技术文献
专利文献
专利文献1：日本的特开2017-227880号公报
专利文献2：美国专利第9443464号说明书
发明内容
发明要解决的问题
此外，近年来，沟道层的材料使用氧化物半导体的薄膜晶体管(以下，称为“氧化物TFT”。)受到关注。从能够实现高清晰化、低功耗化的观点来说，氧化物TFT在构成显示装置的像素电路、驱动电路的薄膜晶体管中的应用正在增加。作为氧化物TFT，典型的是采用包含氧化铟镓锌(InGaZnO)的薄膜晶体管(以下，称为“IGZO-TFT”。)。另一方面，关于沟道层的材料使用低温多晶硅的薄膜晶体管(以下，称为“LTPS-TFT”。)，由于其迁移率高，因此有能进行高速驱动的优点、易于实现面板的窄边框化的优点。
鉴于以上情况，可以考虑在像素电路内混杂LTPS-TFT和IGZO-TFT。即，可以考虑将设置在以往的像素电路90内的LTPS-TFT的一部分置换为IGZO-TFT。关于这一点，对于IGZO-TFT，虽然已制作出N型(n沟道型)且能实用的IGZO-TFT，但是尚未制作出P型且能实用的IGZO-TFT。因此，在像素电路内设置IGZO-TFT的情况下，该IGZO-TFT必然为N型。另外，如上所述，一般地，以往的像素电路90内的薄膜晶体管T91～T97全部是P型(参照图28)。据此，当将设置在以往的像素电路90内的LTPS-TFT的一部分置换为IGZO-TFT时，在像素电路内会混杂N型TFT和P型TFT。伴随于此，需要由栅极驱动器生成控制N型TFT的信号(以下，称为“N型用控制信号”。)和控制P型TFT的信号(以下，称为“P型用控制信号”。)。如果采用使用CMOS的构成，则能生成N型用控制信号和P型用控制信号，但是该构成的采用会引起工艺成本的上升。
因此，以下的公开的目的在于，在抑制工艺成本的上升的同时实现具备混杂多种晶体管的像素电路(例如，混杂IGZO-TFT和LTPS-TFT的像素电路、混杂N型晶体管和P型晶体管的像素电路)且正常地进行动作的显示装置。
用于解决问题的方案
本公开的一些实施方式的显示装置具备包含通过电流驱动的显示元件的像素电路，在上述显示装置中，具备：
i行×j列的像素矩阵，其包括i×j个上述像素电路，i和j为2以上的整数；
i条第1扫描信号线；
i条第2扫描信号线；以及
j条数据信号线，
上述像素电路包含：
上述显示元件；
驱动晶体管，其具有控制端子、第1导通端子以及第2导通端子，与上述显示元件串联设置；
电容器，其为了保持上述驱动晶体管的控制端子的电位而一端连接到上述驱动晶体管的控制端子；
写入控制晶体管，其具有：控制端子，其连接到上述i条第2扫描信号线中的1条第2扫描信号线；第1导通端子，其连接到上述j条数据信号线中的1条数据信号线；以及第2导通端子，其连接到上述驱动晶体管的第1导通端子；以及
阈值电压补偿晶体管，其具有：控制端子，其连接到上述i条第1扫描信号线中的1条第1扫描信号线；第1导通端子，其连接到上述驱动晶体管的第2导通端子；以及第2导通端子，其连接到上述驱动晶体管的控制端子，
上述阈值电压补偿晶体管是由氧化物半导体形成沟道层的薄膜晶体管，
上述写入控制晶体管是由低温多晶硅形成沟道层的薄膜晶体管，
在上述像素电路中，施加到与上述写入控制晶体管的控制端子连接的第2扫描信号线的第2扫描信号维持为导通电平的期间包含于施加到与上述阈值电压补偿晶体管的控制端子连接的第1扫描信号线的第1扫描信号维持为导通电平的期间。
本公开的一些实施方式的(显示装置的)驱动方法是具备包含通过电流驱动的显示元件的像素电路的显示装置的驱动方法，
上述显示装置具备：
i行×j列的像素矩阵，其包括i×j个上述像素电路，i和j为2以上的整数；
i条第1扫描信号线；
i条第2扫描信号线；以及
j条数据信号线，
上述像素电路包含：
上述显示元件；
驱动晶体管，其具有控制端子、第1导通端子以及第2导通端子，与上述显示元件串联设置；
电容器，其为了保持上述驱动晶体管的控制端子的电位而一端连接到上述驱动晶体管的控制端子；
写入控制晶体管，其具有：控制端子，其连接到上述i条第2扫描信号线中的1条第2扫描信号线；第1导通端子，其连接到上述j条数据信号线中的1条数据信号线；以及第2导通端子，其连接到上述驱动晶体管的第1导通端子；以及
阈值电压补偿晶体管，其具有：控制端子，其连接到上述i条第1扫描信号线中的1条第1扫描信号线；第1导通端子，其连接到上述驱动晶体管的第2导通端子；以及第2导通端子，其连接到上述驱动晶体管的控制端子，
上述阈值电压补偿晶体管是由氧化物半导体形成沟道层的薄膜晶体管，
上述写入控制晶体管是由低温多晶硅形成沟道层的薄膜晶体管，
上述驱动方法包含：
第1扫描信号线驱动步骤，驱动上述i条第1扫描信号线，使得上述像素电路内的上述阈值电压补偿晶体管逐行依次成为导通状态；以及
第2扫描信号线驱动步骤，驱动上述i条第2扫描信号线，使得上述像素电路内的上述写入控制晶体管逐行依次成为导通状态，
关于各行的像素电路，上述写入控制晶体管通过上述第2扫描信号线驱动步骤维持为导通状态的期间包含于上述阈值电压补偿晶体管通过上述第1扫描信号线驱动步骤维持为导通状态的期间。
本公开其它一些实施方式的显示装置具备包含N型晶体管和P型晶体管的像素电路，在上述显示装置中，具备：
i行×j列的像素矩阵，其包括i×j个上述像素电路，i和j为2以上的整数；
i条第1扫描信号线，其驱动上述N型晶体管；
i条第2扫描信号线，其驱动上述P型晶体管；
扫描信号线驱动电路，其包括包含i个单位电路且基于第1时钟信号和第2时钟信号进行动作的移位寄存器，对上述i条第1扫描信号线施加第1扫描信号，对上述i条第2扫描信号线施加第2扫描信号；
第1恒定电位线，其供应第1恒定电位；以及
第2恒定电位线，其供应比上述第1恒定电位高的第2恒定电位，
单位电路包含：第1内部节点；第2内部节点，其被提供与上述第1内部节点相同的逻辑电平的电位；第1控制电路，其控制上述第1内部节点的电位；第1输出电路，其对对应的第1扫描信号线施加上述第1扫描信号；以及第2输出电路，其对对应的第2扫描信号线施加上述第2扫描信号，
对第偶数个单位电路输入上述第1时钟信号作为第1控制时钟并且输入上述第2时钟信号作为第2控制时钟，
对第奇数个单位电路输入上述第2时钟信号作为上述第1控制时钟并且输入上述第1时钟信号作为上述第2控制时钟，
上述第1控制电路包含：
输入端子，其接收上述第1控制时钟；以及
输出节点，其连接到上述第1内部节点，
上述第1输出电路包含：
第1输出端子，其连接到对应的第1扫描信号线；
P型的第1扫描信号接通晶体管，其具有连接到上述第1内部节点的控制端子，用于使施加到与上述第1输出端子连接的第1扫描信号线的第1扫描信号成为导通电平；以及
N型的第1扫描信号关断晶体管，其具有：控制端子，其连接到上述第1内部节点；第1导通端子，其连接到上述第1输出端子；以及第2导通端子，其连接到上述第1恒定电位线，
上述第2输出电路包含：
第2输出端子，其连接到其它单位电路和对应的第2扫描信号线；
P型的第2扫描信号控制晶体管，其具有：控制端子，其连接到上述第2内部节点；第1导通端子，其被提供上述第2控制时钟；以及第2导通端子，其连接到上述第2输出端子；以及
电容器，其具有：第1端子，其连接到上述第2内部节点；以及第2端子，其连接到上述第2输出端子。
本公开的其它一些实施方式的(显示装置的)驱动方法是具备包含N型晶体管和P型晶体管的像素电路的显示装置的驱动方法，
上述显示装置具备：
i行×j列的像素矩阵，其包括i×j个上述像素电路，i和j为2以上的整数；
i条第1扫描信号线，其驱动上述N型晶体管；
i条第2扫描信号线，其驱动上述P型晶体管；
扫描信号线驱动电路，其包括包含i个单位电路且基于第1时钟信号和第2时钟信号进行动作的移位寄存器，对上述i条第1扫描信号线施加第1扫描信号，对上述i条第2扫描信号线施加第2扫描信号；
第1恒定电位线，其供应第1恒定电位；以及
第2恒定电位线，其供应比上述第1恒定电位高的第2恒定电位，
各单位电路包含：第1内部节点；第2内部节点，其被提供与上述第1内部节点相同的逻辑电平的电位；第1控制电路，其控制上述第1内部节点的电位；第1输出电路，其对对应的第1扫描信号线施加上述第1扫描信号；以及第2输出电路，其对对应的第2扫描信号线施加上述第2扫描信号，
上述第1时钟信号和上述第2时钟信号是周期性地重复维持第1电平的电位的第1期间和维持比上述第1电平高的第2电平的电位的第2期间的2相的时钟信号，
对第奇数个单位电路输入上述第1时钟信号作为第1控制时钟并且输入上述第2时钟信号作为第2控制时钟，
对第偶数个单位电路输入上述第2时钟信号作为上述第1控制时钟并且输入上述第1时钟信号作为上述第2控制时钟，
上述第1控制电路包含：
输入端子，其接收上述第1控制时钟；以及
输出节点，其连接到上述第1内部节点，
上述第1输出电路包含：
第1输出端子，其连接到对应的第1扫描信号线；
P型的第1扫描信号接通晶体管，其具有连接到上述第1内部节点的控制端子，用于使施加到与上述第1输出端子连接的第1扫描信号线的第1扫描信号成为导通电平；以及
N型的第1扫描信号关断晶体管，其具有：控制端子，其连接到上述第1内部节点；第1导通端子，其连接到上述第1输出端子；以及第2导通端子，其连接到上述第1恒定电位线，
上述第2输出电路包含：
第2输出端子，其连接到其它单位电路和对应的第2扫描信号线；
P型的第2扫描信号控制晶体管，其具有：控制端子，其连接到上述第2内部节点；第1导通端子，其被提供上述第2控制时钟；以及第2导通端子，其连接到上述第2输出端子；以及
电容器，其具有：第1端子，其连接到上述第2内部节点；以及第2端子，其连接到上述第2输出端子，
上述驱动方法关于各单位电路包含：
第1步骤，使上述第1控制时钟从上述第2电平变化为上述第1电平，使得上述第1内部节点的电位从高电平变化为低电平；
第2步骤，在上述第1内部节点的电位维持为低电平的期间中，使上述第2控制时钟从上述第2电平变化为上述第1电平，使得从上述第2输出电路输出的第2扫描信号从截止电平变化为导通电平；
第3步骤，在从执行上述第2步骤起经过规定期间后，使上述第2控制时钟从上述第1电平变化为上述第2电平，使得从上述第2输出电路输出的第2扫描信号从导通电平变化为截止电平；以及
第4步骤，在从执行上述第3步骤起经过规定期间后，使上述第1控制时钟从上述第2电平变化为上述第1电平，使得从上述第1输出电路输出的第1扫描信号从导通电平变化为截止电平，
在执行上述第1步骤的时间点以后直到即将执行上述第2步骤之前的时间点为止的期间，使从上述第1输出电路输出的第1扫描信号从截止电平变化为导通电平。
本公开的进一步其它一些实施方式的显示装置具备包含通过电流驱动的显示元件的多个像素电路，在上述显示装置中，具备：
i行×j列的像素矩阵，其包括i×j个上述像素电路，i和j为2以上的整数；
i条第1扫描信号线；
i条第2扫描信号线；
i条发光控制线；
j条数据信号线；
多个初始化电源线，其供应初始化电压；
第1电源线，其供应低电平电源电压；以及
第2电源线，其供应高电平电源电压，
上述像素电路包含：
上述显示元件，其具有第1端子和连接到上述第1电源线的第2端子；
驱动晶体管，其具有控制端子、第1导通端子以及第2导通端子，与上述显示元件串联设置；
电容器，其一端连接到上述驱动晶体管的控制端子，另一端连接到上述第2电源线；
写入控制晶体管，其具有：控制端子，其连接到上述i条第2扫描信号线中的1条第2扫描信号线；第1导通端子，其连接到上述j条数据信号线中的1条数据信号线；以及第2导通端子，其连接到上述驱动晶体管的第1导通端子；
阈值电压补偿晶体管，其具有：控制端子，其连接到上述i条第1扫描信号线中的1条第1扫描信号线；第1导通端子，其连接到上述驱动晶体管的第2导通端子；以及第2导通端子，其连接到上述驱动晶体管的控制端子，
电源供应控制晶体管，其具有：控制端子，其连接到上述i条发光控制线中的1条发光控制线；第1导通端子，其连接到上述第2电源线；以及第2导通端子，其连接到上述驱动晶体管的第1导通端子；
发光控制晶体管，其具有：控制端子，其连接到上述i条发光控制线中的1条发光控制线；第1导通端子，其连接到上述驱动晶体管的第2导通端子；以及第2导通端子，其连接到上述显示元件的第1端子；
第1初始化晶体管，其具有：控制端子，其连接到上述i条第1扫描信号线中的1条第1扫描信号线；第1导通端子，其连接到上述驱动晶体管的控制端子；以及第2导通端子，其连接到上述多个初始化电源线中的1个初始化电源线；以及
第2初始化晶体管，其具有：控制端子，其连接到下一行的像素电路内的第1初始化晶体管的控制端子；第1导通端子，其连接到上述显示元件的第1端子；以及第2导通端子，其连接到下一行的像素电路内的第1初始化晶体管的第1导通端子，
上述第1初始化晶体管和上述第2初始化晶体管是由氧化物半导体形成沟道层的薄膜晶体管。
发明效果
根据本公开的一些实施方式，在各像素电路中，写入控制晶体管维持为导通状态的期间包含于阈值电压补偿晶体管维持为导通状态的期间。在此，阈值电压补偿晶体管是IGZO-TFT，写入控制晶体管是LTPS-TFT。LTPS-TFT具有高的迁移率，能进行高速的写入，因此如果在阈值电压补偿晶体管维持为导通状态的期间的一部分期间写入控制晶体管成为导通状态，则会充分地进行基于数据信号的写入。据此，具备混杂IGZO-TFT和LTPS-TFT的像素电路且正常地进行动作的显示装置(例如有机EL显示装置)得以实现。
根据本公开的其它一些实施方式，构成扫描信号线驱动电路内的移位寄存器的单位电路包含：第1输出电路，其对用于驱动像素电路内的N型晶体管的第1扫描信号线施加第1扫描信号；以及第2输出电路，其对用于驱动像素电路内的P型晶体管的第2扫描信号线施加第2扫描信号。第1输出电路包含作为P型晶体管的第1扫描信号接通晶体管和作为N型晶体管的第1扫描信号关断晶体管，第1扫描信号的上升经由第1扫描信号接通晶体管来进行，第1扫描信号的下降经由第1扫描信号关断晶体管来进行。因此，第1扫描信号上升后的状态的电位与第1扫描信号下降后的状态的电位的差会变得足够大，像素电路内的N型晶体管的导通/截止得以可靠地进行。另外，第2输出电路包含作为P型晶体管的第2扫描信号控制晶体管和作为升压电容发挥功能的电容器，第2扫描信号的下降/上升经由电容器来进行。因此，第2扫描信号下降后的状态的电位与第2扫描信号上升后的状态的电位的差会变得足够大，像素电路内的P型晶体管的导通/截止得以可靠地进行。据此，能在抑制工艺成本的上升的同时实现具备混杂N型晶体管和P型晶体管的像素电路且正常地进行动作的显示装置(例如有机EL显示装置)。
根据本公开的进一步的其它一些实施方式，某行的像素电路内的第2初始化晶体管和其下一行的像素电路内的第1初始化晶体管串联连接。因此，直接连接到初始化电源线的晶体管仅为第1初始化晶体管。由此，初始化电源线的负荷降低，能向像素电路供应抗噪声性能强的稳定的电位。
附图说明
图1是示出第1实施方式中的栅极驱动器内的单位电路的构成的电路图。
图2是示出上述第1实施方式的有机EL显示装置的整体构成的框图。
图3是示出上述第1实施方式中的第n行第m列的像素电路的构成的电路图。
图4是用于说明上述第1实施方式中的栅极驱动器的概略构成的图。
图5是示出构成上述第1实施方式中的栅极驱动器的移位寄存器的5级的构成的框图。
图6是用于说明上述第1实施方式中的栅极时钟信号的图。
图7是用于说明上述第1实施方式中的单位电路的动作的时序图。
图8是示出上述第1实施方式中的控制第(n-2)行～第n行的像素电路的动作的信号等的波形的时序图。
图9是用于说明上述第1实施方式中的像素电路的动作的时序图。
图10是用于说明上述第1实施方式中的第1内部节点的电位的图。
图11是关于第2实施方式，用于说明第1扫描信号和第2扫描信号的波形的延迟的图。
图12是关于上述第2实施方式，用于说明在像素电路内产生的贯通电流的图。
图13是示出上述第2实施方式中的第n行第m列的像素电路的构成的电路图。
图14是示出上述第2实施方式中的控制第(n-2)行～第n行的像素电路的动作的信号等的波形的时序图。
图15是用于说明上述第2实施方式中的像素电路的动作的时序图。
图16是示出第3实施方式中的第n行第m列的像素电路和第(n+1)行第m列的像素电路的构成的电路图。
图17是用于说明上述第3实施方式中的初始化的路径的图。
图18是示出第4实施方式中的栅极驱动器内的单位电路的构成的电路图。
图19是用于说明上述第4实施方式中的单位电路的动作的时序图。
图20是示出上述第4实施方式的第1变形例中的栅极驱动器内的单位电路的构成的电路图。
图21是示出上述第4实施方式的第2变形例中的栅极驱动器内的单位电路的构成的电路图。
图22是示出第5实施方式中的栅极驱动器内的单位电路的构成的电路图。
图23是示出上述第5实施方式的变形例中的栅极驱动器内的单位电路的构成的电路图。
图24是示出第6实施方式的栅极驱动器内的单位电路的构成的电路图。
图25是示出第7实施方式中的栅极驱动器内的单位电路的构成的电路图。
图26是用于说明上述第7实施方式中的单位电路的动作的时序图。
图27是示出第8实施方式中的栅极驱动器内的单位电路的构成的电路图。
图28是示出现有例的像素电路的构成的电路图。
具体实施方式
以下，参照附图来说明实施方式。关于第2～第8实施方式，主要说明与第1实施方式的不同点，对于与第1实施方式的相同点适当省略说明。此外，以下，假设i和j是2以上的整数，假设n是1以上、i以下的整数，假设m是1以上、j以下的整数。
＜1.第1实施方式＞
＜1.1整体构成＞
图2是示出第1实施方式的有机EL显示装置的整体构成的框图。如图2所示，该有机EL显示装置具备显示控制电路100、显示部200、栅极驱动器(扫描信号线驱动电路)300、发射驱动器(发光控制线驱动电路)400以及源极驱动器(数据信号线驱动电路)500。在具有显示部200的有机EL显示面板6内包含栅极驱动器300、发射驱动器400以及源极驱动器500。在本实施方式中，栅极驱动器300和发射驱动器400被单片化。关于源极驱动器500，可以单片化，也可以不单片化。
在显示部200配设有i条第1扫描信号线NS(1)～NS(i)、i条第2扫描信号线PS(1)～PS(i)、i条发光控制线EM(1)～EM(i)以及j条数据信号线D(1)～D(j)。此外，在图2的显示部200内，省略它们的图示。第1扫描信号线NS(1)～NS(i)是用于传递作为上述的N型用控制信号的第1扫描信号的信号线，第2扫描信号线PS(1)～PS(i)是用于传递作为上述的P型用控制信号的第2扫描信号的信号线。此外，后面描述像素电路的构成。第1扫描信号线NS(1)～NS(i)、第2扫描信号线PS(1)～PS(i)以及发光控制线EM(1)～EM(i)典型的是相互平行。第1扫描信号线NS(1)～NS(i)与数据信号线D(1)～D(j)正交。以下，根据需要，对分别提供给第1扫描信号线NS(1)～NS(i)的第1扫描信号也标注附图标记NS(1)～NS(i)，对分别提供给第2扫描信号线PS(1)～PS(i)的第2扫描信号也标注附图标记PS(1)～PS(i)，对分别提供给发光控制线EM(1)～EM(i)的发光控制信号也标注附图标记EM(1)～EM(i)，对分别提供给数据信号线D(1)～D(j)的数据信号也标注附图标记D(1)～D(j)。
另外，在显示部200，与i条第1扫描信号线NS(1)～NS(i)和j条数据信号线D(1)～D(j)的交叉部对应地设置有i×j个像素电路20。通过这样设置i×j个像素电路20，在显示部200形成有i行×j列的像素矩阵。而且，在显示部200配设有各像素电路20共用的未图示的电源线。更详细地说，配设有供应用于驱动有机EL元件的低电平电源电压ELVSS的电源线(以下，称为“低电平电源线”。)、供应用于驱动有机EL元件的高电平电源电压ELVDD的电源线(以下，称为“高电平电源线”。)以及供应初始化电压Vini的电源线(以下，称为“初始化电源线”。)。低电平电源电压ELVSS、高电平电源电压ELVDD以及初始化电压Vini从未图示的电源电路来供应。此外，低电平电源线相当于第1电源线，高电平电源线相当于第2电源线。
以下，说明图2所示的各构成要素的动作。显示控制电路100接收从外部发送的输入图像信号DIN和定时信号群(水平同步信号、垂直同步信号等)TG，输出数字视频信号DV、控制栅极驱动器300的动作的栅极控制信号GCTL、控制发射驱动器400的动作的发射驱动器控制信号EMCTL、以及控制源极驱动器500的动作的源极控制信号SCTL。栅极控制信号GCTL包含栅极起始脉冲信号、栅极时钟信号等。发射驱动器控制信号EMCTL包含发射起始脉冲信号、发射时钟信号等。源极控制信号SCTL包含源极起始脉冲信号、源极时钟信号、锁存选通信号等。
栅极驱动器300连接到第1扫描信号线NS(1)～NS(i)和第2扫描信号线PS(1)～PS(i)。栅极驱动器300基于从显示控制电路100输出的栅极控制信号GCTL，对第1扫描信号线NS(1)～NS(i)施加第1扫描信号，对第2扫描信号线PS(1)～PS(i)施加第2扫描信号。施加到第1扫描信号线NS(1)～NS(i)的高电平电位和施加到第2扫描信号线PS(1)～PS(i)的高电平电位相等，施加到第1扫描信号线NS(1)～NS(i)的低电平电位和施加到第2扫描信号线PS(1)～PS(i)的低电平电位相等。
发射驱动器400连接到发光控制线EM(1)～EM(i)。发射驱动器400基于从显示控制电路100输出的发射驱动器控制信号EMCTL，对发光控制线EM(1)～EM(i)施加发光控制信号。
源极驱动器500包含未图示的j比特的移位寄存器、采样电路、锁存电路以及j个D/A转换器等。移位寄存器具有级联连接的j个寄存器。移位寄存器基于源极时钟信号，将供应给第一级的寄存器的源极起始脉冲信号的脉冲从输入端依次传送至输出端。根据该脉冲的传送，从移位寄存器的各级输出采样脉冲。采样电路基于该采样脉冲存储数字视频信号DV。锁存电路根据锁存选通信号取入并保持存储在采样电路中的1行的数字视频信号DV。D/A转换器设置为与各数据信号线D(1)～D(j)对应。D/A转换器将保持在锁存电路中的数字视频信号DV转换为模拟电压。该转换后的模拟电压作为数据信号被一齐施加到全部的数据信号线D(1)～D(j)。
如以上所示，对数据信号线D(1)～D(j)施加数据信号，对第1扫描信号线NS(1)～NS(i)施加第1扫描信号，对第2扫描信号线PS(1)～PS(i)施加第2扫描信号，对发光控制线EM(1)～EM(i)施加发光控制信号，从而在显示部200显示基于输入图像信号DIN的图像。
＜1.2像素电路的构成＞
接下来，说明显示部200内的像素电路20的构成。此外，在此示出的像素电路20的构成是一例，并不限于此。图3是示出第n行第m列的像素电路20的构成的电路图。图3所示的像素电路20包含作为显示元件的1个有机EL元件(有机发光二极管)21、7个晶体管(典型的是薄膜晶体管)T1～T7(第1初始化晶体管T1、阈值电压补偿晶体管T2、写入控制晶体管T3、驱动晶体管T4、电源供应控制晶体管T5、发光控制晶体管T6、第2初始化晶体管T7)、以及1个保持电容器Ca。晶体管T1、T2以及T7是N型晶体管。晶体管T3～T6是P型晶体管。从沟道层的材料的观点来说，晶体管T1、T2以及T7例如是IGZO-TFT，晶体管T3～T6例如是LTPS-TFT。但是，不限于此。保持电容器Ca是包括2个电极(第1电极和第2电极)的电容元件。
对于第1初始化晶体管T1，其控制端子连接到第(n-1)行的第1扫描信号线NS(n-1)，第1导通端子连接到阈值电压补偿晶体管T2的第2导通端子、驱动晶体管T4的控制端子以及保持电容器Ca的第2电极，第2导通端子连接到初始化电源线。对于阈值电压补偿晶体管T2，其控制端子连接到第n行的第1扫描信号线NS(n)，第1导通端子连接到驱动晶体管T4的第2导通端子和发光控制晶体管T6的第1导通端子，第2导通端子连接到第1初始化晶体管T1的第1导通端子、驱动晶体管T4的控制端子以及保持电容器Ca的第2电极。对于写入控制晶体管T3，其控制端子连接到第n行的第2扫描信号线PS(n)，第1导通端子连接到第m列的数据信号线D(m)，第2导通端子连接到驱动晶体管T4的第1导通端子和电源供应控制晶体管T5的第2导通端子。对于驱动晶体管T4，其控制端子连接到第1初始化晶体管T1的第1导通端子、阈值电压补偿晶体管T2的第2导通端子以及保持电容器Ca的第2电极，第1导通端子连接到写入控制晶体管T3的第2导通端子和电源供应控制晶体管T5的第2导通端子，第2导通端子连接到阈值电压补偿晶体管T2的第1导通端子和发光控制晶体管T6的第1导通端子。
对于电源供应控制晶体管T5，其控制端子连接到第n行的发光控制线EM(n)，第1导通端子连接到高电平电源线和保持电容器Ca的第1电极，第2导通端子连接到写入控制晶体管T3的第2导通端子和驱动晶体管T4的第1导通端子。对于发光控制晶体管T6，其控制端子连接到第n行的发光控制线EM(n)，第1导通端子连接到阈值电压补偿晶体管T2的第1导通端子和驱动晶体管T4的第2导通端子，第2导通端子连接到第2初始化晶体管T7的第1导通端子和有机EL元件21的阳极端子。对于第2初始化晶体管T7，其控制端子连接到第n行的第1扫描信号线NS(n)，第1导通端子连接到发光控制晶体管T6的第2导通端子和有机EL元件21的阳极端子，第2导通端子连接到初始化电源线。对于保持电容器Ca，其第1电极连接到高电平电源线和电源供应控制晶体管T5的第1导通端子，第2电极连接到第1初始化晶体管T1的第1导通端子、阈值电压补偿晶体管T2的第2导通端子以及驱动晶体管T4的控制端子。对于有机EL元件21，其阳极端子连接到发光控制晶体管T6的第2导通端子和第2初始化晶体管T7的第1导通端子，阴极端子连接到低电平电源线。
如以上所示，在第n行第m列的像素电路20中，第1初始化晶体管T1的控制端子连接到第(n-1)行的第1扫描信号线NS(n-1)，阈值电压补偿晶体管T2的控制端子连接到第n行的第1扫描信号线NS(n)。因此，在本实施方式中，第n行的像素电路20内的第1初始化晶体管T1的控制端子和第(n-1)行的像素电路20内的阈值电压补偿晶体管T2的控制端子连接到i条第1扫描信号线NS(1)～NS(i)中的相同的第1扫描信号线NS(n-1)。但是，也可以想到传递被提供给第n行的像素电路20内的第1初始化晶体管T1的控制端子的第1扫描信号的第1扫描信号线和传递被提供给第(n-1)行的像素电路20内的阈值电压补偿晶体管T2的控制端子的第1扫描信号的第1扫描信号线是从栅极驱动器300的1个输出分支而成的2条信号线的情况。当也考虑这样的情况时，能够如下进行规定。与第n行的像素电路20内的第1初始化晶体管T1的控制端子连接的第1扫描信号线的驱动信号(第1扫描信号)和与第(n-1)行的像素电路20内的阈值电压补偿晶体管T2的控制端子连接的第1扫描信号线的驱动信号(第1扫描信号)相同。
＜1.3栅极驱动器＞
＜1.3.1移位寄存器＞
图4是用于说明栅极驱动器300的概略构成的图。栅极驱动器300包括：包括多级的移位寄存器301。在显示部200形成有i行×j列的像素矩阵的情况下，以与该像素矩阵的各行1对1地对应的方式设置有移位寄存器301的各级。此外，以下，将构成移位寄存器301的各级的电路称为“单位电路”。在本实施方式中，移位寄存器301包含i个单位电路3(1)～3(i)。
图5是示出移位寄存器301的5级的构成的框图。在此，假设n为偶数，关注第(n-2)级、第(n-1)级、第n级、第(n+1)级以及第(n+2)级的单位电路3(n-2)、3(n-1)、3(n)、3(n+1)以及3(n+2)。对该移位寄存器301提供栅极起始脉冲信号、第1栅极时钟信号GCK1以及第2栅极时钟信号GCK2作为栅极控制信号GCTL。另外，作为第1恒定电位的栅极低电位VGL和作为第2恒定电位的栅极高电位VGH也被提供给该移位寄存器301。栅极高电位VGH是使像素电路20内的N型晶体管成为导通状态，使像素电路20内的P型晶体管成为截止状态的电平的电位。栅极低电位VGL是使像素电路20内的N型晶体管成为截止状态，使像素电路20内的P型晶体管成为导通状态的电平的电位。此外，栅极低电位VGL由第1恒定电位线361供应，栅极高电位VGH由第2恒定电位线362供应。栅极起始脉冲信号是作为置位信号S提供给第1级的单位电路3(1)的信号，在图5中被省略了。
各单位电路3包含：输入端子，其用于分别接收第1控制时钟CK1、第2控制时钟CK2、置位信号S、栅极高电位VGH以及栅极低电位VGL；以及输出端子，其用于分别将输出信号OUT1和输出信号OUT2输出。输出信号OUT1是N型用控制信号，输出信号OUT2是P型用控制信号。即，在各单位电路3中，生成N型用控制信号和P型用控制信号。
对于第偶数级的单位电路3，被提供第1栅极时钟信号GCK1作为第1控制时钟CK1，被提供第2栅极时钟信号GCK2作为第2控制时钟CK2。对于第奇数级的单位电路3，被提供第2栅极时钟信号GCK2作为第1控制时钟CK1，被提供第1栅极时钟信号GCK1作为第2控制时钟CK2。对于栅极高电位VGH和栅极低电位VGL，被共同提供给全部的单位电路3。另外，对各级的单位电路3提供来自前一级的单位电路3的输出信号OUT2作为置位信号S。来自各级的单位电路3的输出信号OUT1被提供给对应的第1扫描信号线NS作为第1扫描信号。来自各级的单位电路3的输出信号OUT2被提供给下一级的单位电路3作为置位信号S，并被提供给对应的第2扫描信号线PS作为第2扫描信号。此外，如图3所示，当关注第n行的像素电路20时，阈值电压补偿晶体管T2的控制端子和第2初始化晶体管T7的控制端子连接着第1扫描信号线NS(n)，第1初始化晶体管T1的控制端子连接着第1扫描信号线NS(n-1)，写入控制晶体管T3的控制端子连接着第2扫描信号线PS(n)。
此外，如图6所示，第1栅极时钟信号GCK1和第2栅极时钟信号GCK2是周期性地重复维持栅极低电位VGL(第1电平的电位)的第1期间和维持栅极高电位VGH(第2电平的电位)的第2期间的2相的时钟信号。第1期间的长度P1为第2期间的长度P2以下。但是，典型的是第1期间的长度P1比第2期间的长度P2短。此外，第1栅极时钟信号GCK1和第2栅极时钟信号GCK2是从设置在显示控制电路100内的时钟信号输出电路输出。
＜1.3.2单位电路＞
图1是示出本实施方式的单位电路3的构成的电路图。如图1所示，单位电路3具备5个晶体管M1～M5和1个电容器C1。晶体管M1～M4是P型晶体管，晶体管M5是N型晶体管。另外，单位电路3除了具有连接到供应栅极低电位VGL的第1恒定电位线的输入端子和连接到供应栅极高电位VGH的第2恒定电位线的输入端子以外，还具有3个输入端子31～33和2个输出端子38、39。在图1中，对用于接收置位信号S的输入端子标注附图标记31，对用于接收第1控制时钟CK1的输入端子标注附图标记32，对用于接收第2控制时钟CK2的输入端子标注附图标记33，对用于将输出信号OUT1输出的输出端子标注附图标记38，对用于将输出信号OUT2输出的输出端子标注附图标记39。此外，以下，将用于将输出信号OUT1输出的输出端子称为“第1输出端子”，将用于将输出信号OUT2输出的输出端子称为“第2输出端子”。
晶体管M3的第2导通端子、晶体管M4的控制端子以及晶体管M5的控制端子是相互连接的。此外，将它们被相互连接的一节点称为“第1内部节点”。对第1内部节点标注附图标记N1。另外，晶体管M1的控制端子和电容器C1的一端是连接的。此外，将它们被连接的一节点称为“第2内部节点”。对第2内部节点标注附图标记N2。第1内部节点N1和第2内部节点M2被提供相同的逻辑电平的电位。从图1可知，在本实施方式中，第1内部节点N1和第2内部节点M2是直接连接的。
此外，单位电路3包含：第1控制电路311，其控制第1内部节点N1的电位；第1输出电路321，其控制输出信号OUT1的输出；以及第2输出电路322，其控制输出信号OUT2的输出。第1控制电路311包含晶体管M3。第1控制电路311的输出节点34连接到第1内部节点N1。第1输出电路321包含晶体管M4和晶体管M5。第2输出电路322包含晶体管M1、晶体管M2以及电容器C1。
对于晶体管M1，其控制端子连接到第2内部节点N2，第1导通端子连接到输入端子33，第2导通端子连接到第2输出端子39。对于晶体管M2，其控制端子连接到第1输出端子38，第1导通端子连接到第2恒定电位线，第2导通端子连接到第2输出端子39。对于晶体管M3，其控制端子连接到输入端子32，第1导通端子连接到输入端子31，第2导通端子连接到第1内部节点N1。对于晶体管M4，其控制端子连接到第1内部节点N1，第1导通端子连接到第2恒定电位线，第2导通端子连接到第1输出端子38。对于晶体管M5，其控制端子连接到第1内部节点N1，第1导通端子连接到第1输出端子38，第2导通端子连接到第1恒定电位线。对于电容器C1，其一端连接到第2内部节点N2，另一端连接到第2输出端子39。
在本实施方式中，由晶体管M1实现第2扫描信号控制晶体管，由晶体管M3实现第1内部节点控制晶体管，由晶体管M4实现第1扫描信号接通(turn-on)晶体管，由晶体管M5实现第1扫描信号关断(turn-off)晶体管。
＜1.4驱动方法＞
＜1.4.1单位电路的动作＞
参照图7来说明单位电路3的动作。在时刻t01以前的期间，第1内部节点N1和第2内部节点N2的电位维持为高电平，输出信号OUT1维持为低电平，输出信号OUT2维持为高电平。此外，由于输出信号OUT1维持为低电平，因此晶体管M2维持为导通状态。
当变为时刻t01时，第1控制时钟CK1从高电平变化为低电平。由此，晶体管M3成为导通状态。另外，在时刻t01，置位信号S从高电平变化为低电平。由此，第1内部节点N1和第2内部节点N2的电位降低至低电平，晶体管M1和晶体管M4成为导通状态，晶体管M5成为截止状态。由于晶体管M4成为导通状态并且晶体管M5成为截止状态，从而输出信号OUT1从低电平变化至高电平。由此，晶体管M2成为截止状态。
当变为时刻t02时，第1控制时钟CK1从低电平变化为高电平。由此，晶体管M3成为截止状态。另外，在时刻t02，置位信号S从低电平变化为高电平。
当变为时刻t03时，第2控制时钟CK2从高电平变化为低电平。此时，由于晶体管M1为导通状态，因此随着输入端子33的电位的降低，第2输出端子39的电位(输出信号OUT2的电位)降低。在此，在第2内部节点N2与第2输出端子39间设置有电容器C1，因此随着第2输出端子39的电位的降低，第2内部节点N2和第1内部节点N1的电位也降低(第2内部节点N2和第1内部节点N1成为升压状态)。这样的升压动作的结果是，对晶体管M1的控制端子施加大的负电压，输出信号OUT2的电位降低到足以使第2输出端子3的连接目的地的写入控制晶体管T3成为导通状态的电平。
当变为时刻t04时，第2控制时钟CK2从低电平变化为高电平。由此，随着输入端子33的电位的上升，第2输出端子39的电位(输出信号OUT2的电位)上升。当第2输出端子39的电位上升时，经由电容器C1而第2内部节点N2和第1内部节点N1的电位也上升。
当变为时刻t05时，第1控制时钟CK1从高电平变化为低电平。由此，晶体管M3成为导通状态。此时，置位信号S维持为高电平。因此，第1内部节点N1和第2内部节点N2的电位上升至高电平，晶体管M1和晶体管M4成为截止状态，晶体管M5成为导通状态。由于晶体管M4成为截止状态并且晶体管M5成为导通状态，从而输出信号OUT1从高电平变化至低电平。由此，晶体管M2成为导通状态。
在时刻t05以后的期间，与时刻t01以前的期间同样，第1内部节点N1和第2内部节点N2的电位维持为高电平，输出信号OUT1维持为低电平，输出信号OUT2维持为高电平。
通过如以上这样使单位电路3进行动作，控制第(n-2)行～第n行的像素电路20的动作的信号等的波形成为图8所示这样的波形。此外，第2扫描信号PS(n-3)作为置位信号S提供给第(n-2)级的单位电路3(n-2)。在时刻t11第2扫描信号PS(n-3)从高电平变化为低电平，从而，基于第1栅极时钟信号GCK1和第2栅极时钟信号GCK2的时钟动作，在时刻t11～时刻t15的期间第1扫描信号NS(n-2)维持为高电平，在时刻t13～时刻t14的期间第2扫描信号PS(n-2)维持为低电平。另外，在时刻t13第2扫描信号PS(n-2)从高电平变化为低电平，从而，基于第1栅极时钟信号GCK1和第2栅极时钟信号GCK2的时钟动作，在时刻t13～时刻t17的期间第1扫描信号NS(n-1)维持为高电平，在时刻t15～时刻t16的期间第2扫描信号PS(n-1)维持为低电平。而且，在时刻t15第2扫描信号PS(n-1)从高电平变化为低电平，从而，基于第1栅极时钟信号GCK1和第2栅极时钟信号GCK2的时钟动作，在时刻t15～时刻t19的期间第1扫描信号NS(n)维持为高电平，在时刻t17～时刻t18的期间第2扫描信号PS(n)维持为低电平。通过如以上这样使第1扫描信号NS和第2扫描信号PS的波形变化，逐行依次进行向像素电路20写入数据信号D。
此外，例如当关注第(n-1)行与第n行的关系时，从第1扫描信号NS(n-1)从低电平变化为高电平的时刻t13到第1扫描信号NS(n)从低电平变化为高电平的时刻t15为止的期间的长度和从第2扫描信号PS(n-1)从高电平变化为低电平的时刻t15到第2扫描信号PS(n)从高电平变化为低电平的时刻t17为止的期间的长度相等。即，从第(n-1)行的像素电路20内的阈值电压补偿晶体管T2从截止状态变化为导通状态的时间点到第n行的像素电路20内的阈值电压补偿晶体管T2从截止状态变化为导通状态的时间点为止的期间的长度和从第(n-1)行的像素电路20内的写入控制晶体管T3从截止状态变化为导通状态的时间点到第n行的像素电路20内的写入控制晶体管T3从截止状态变化为导通状态的时间点为止的期间的长度相等。
另外，移位寄存器301基于2相的时钟信号(第1栅极时钟信号GCK1和第2栅极时钟信号GCK2)进行动作，因此第2扫描信号PS维持为导通电平(低电平)的期间和第1扫描信号NS维持为导通电平(高电平)的期间会如以下这样。施加到与第n级的单位电路3(n)的第2输出端子39连接的第2扫描信号线的第2扫描信号PS(n)维持为导通电平(低电平)的期间是以各垂直扫描期间的开始时间点为基准与第2栅极时钟信号GCK2的第(n/2)个第1期间(在图8中由标注了附图标记71的箭头示出的期间)对应的。施加到与第(n-1)级的单位电路3(n-1)的第2输出端子39连接的第2扫描信号线的第2扫描信号PS(n-1)维持为导通电平(低电平)的期间是以各垂直扫描期间的开始时间点为基准与第1栅极时钟信号GCK1的第(n/2)个第1期间(在图8中由标注了附图标记72的箭头示出的期间)对应的。施加到与第(n+1)级的单位电路3(n+1)的第2输出端子39连接的第2扫描信号线的第2扫描信号PS(n+1)维持为导通电平(低电平)的期间是以各垂直扫描期间的开始时间点为基准与第1栅极时钟信号GCK1的第((n/2)+1)个第1期间(在图8中由标注了附图标记73的箭头示出的期间)对应的。施加到与第n级的单位电路3(n)的第1输出端子38连接的第1扫描信号线的第1扫描信号NS(n)维持为导通电平(高电平)的期间是以各垂直扫描期间的开始时间点为基准与从第1栅极时钟信号GCK1的第(n/2)个第1期间的开始时间点到第1栅极时钟信号GCK1的第((n/2)+1)个第1期间的开始时间点为止的期间(图8的时刻t15～时刻t19的期间)对应的。
此外，在上述中假设n为偶数，但是在n为奇数的情况下会如下所示。施加到与第n级的单位电路3(n)的第2输出端子39连接的第2扫描信号线的第2扫描信号PS(n)维持为导通电平(低电平)的期间以各垂直扫描期间的开始时间点为基准与第1栅极时钟信号GCK1的第((n+1)/2)个第1期间对应。施加到与第(n-1)级的单位电路3(n-1)的第2输出端子39连接的第2扫描信号线的第2扫描信号PS(n-1)维持为导通电平(低电平)的期间以各垂直扫描期间的开始时间点为基准与第2栅极时钟信号GCK2的第((n-1)/2)个第1期间对应。施加到与第(n+1)级的单位电路3(n+1)的第2输出端子39连接的第2扫描信号线的第2扫描信号PS(n+1)维持为导通电平(低电平)的期间以各垂直扫描期间的开始时间点为基准与第2栅极时钟信号GCK2的第(((n-1)/2)+1)个第1期间对应。施加到与第n级的单位电路3(n)的第1输出端子38连接的第1扫描信号线的第1扫描信号NS(n)维持为导通电平(高电平)的期间以各垂直扫描期间的开始时间点为基准与从第2栅极时钟信号GCK2的第((n-1)/2)个第1期间的开始时间点到第2栅极时钟信号GCK2的第(((n-1)/2)+1)个第1期间的开始时间点为止的期间对应。
＜1.4.2像素电路的动作＞
图9是用于说明第n行的像素电路20(图3所示的像素电路20)的动作的时序图。在时刻t21以前，第2扫描信号PS(n)为高电平，第1扫描信号NS(n-1)、第1扫描信号NS(n)以及发光控制信号EM(n)为低电平。此时，电源供应控制晶体管T5和发光控制晶体管T6为导通状态，有机EL元件21根据驱动电流的大小而发光。
当变为时刻t21时，发光控制信号EM(n)从低电平变化为高电平。由此，电源供应控制晶体管T5和发光控制晶体管T6成为截止状态。其结果是，电流向有机EL元件21的供应被切断，有机EL元件21成为熄灭状态。
当变为时刻t22时，第1扫描信号NS(n-1)从低电平变化为高电平。由此，第1初始化晶体管T1成为导通状态。其结果是，驱动晶体管T4的栅极电压被初始化。即，驱动晶体管T4的栅极电压变得与初始化电压Vini相等。此外，在时刻t22，在第(n-1)行的像素电路20中，阈值电压补偿晶体管T2成为导通状态。
当变为时刻t23时，第1扫描信号NS(n)从低电平变化为高电平。由此，阈值电压补偿晶体管T2和第2初始化晶体管T7成为导通状态。由于第2初始化晶体管T7成为导通状态，有机EL元件21的阳极电压基于初始化电压Vini被初始化。
当变为时刻t24时，第1扫描信号NS(n-1)从高电平变化为低电平。由此，第1初始化晶体管T1成为截止状态。另外，在时刻t24，第2扫描信号PS(n)从高电平变化为低电平。由此，写入控制晶体管T3成为导通状态。由于阈值电压补偿晶体管T2在时刻t23成为了导通状态，因此当在时刻t24写入控制晶体管T3成为导通状态时，数据信号D(m)会经由写入控制晶体管T3、驱动晶体管T4以及阈值电压补偿晶体管T2被提供给保持电容器Ca的第2电极。由此，保持电容器Ca被充电。此外，在时刻t24，在第(n-1)行的像素电路20中，阈值电压补偿晶体管T2成为截止状态。
当变为时刻t25时，第2扫描信号PS(n)从低电平变化为高电平。由此，写入控制晶体管T3成为截止状态。
当变为时刻t26时，第1扫描信号NS(n)从高电平变化为低电平。由此，阈值电压补偿晶体管T2和第2初始化晶体管T7成为截止状态。另外，在时刻t26，发光控制信号EM(n)从高电平变化为低电平。由此，电源供应控制晶体管T5和发光控制晶体管T6成为导通状态，与保持电容器Ca的充电电压相应的驱动电流被供应到有机EL元件21。其结果是，有机EL元件21根据该驱动电流的大小而发光。之后，有机EL元件21在到接下来发光控制信号EM(n)从低电平变化为高电平为止的整个期间发光。
如以上所示，当关注图9的时刻t22～时刻t26的期间时，在第(n-1)行的像素电路20的阈值电压补偿晶体管T2从截止状态变化为导通状态后第n行的像素电路20内的阈值电压补偿晶体管T2从截止状态变化为导通状态，之后，在第(n-1)行的像素电路20内的阈值电压补偿晶体管T2从导通状态变化为截止状态后第n行的像素电路20内的阈值电压补偿晶体管T2从导通状态变化为截止状态。另外，在时刻t24，在与第(n-1)行的像素电路20内的阈值电压补偿晶体管T2从导通状态变化为截止状态相同的定时第n行的像素电路20内的写入控制晶体管T3从截止状态变化为导通状态。
另外，写入控制晶体管T3在时刻t24～时刻t25的期间维持为导通状态，而阈值电压补偿晶体管T2在时刻t23～时刻t26的期间维持为导通状态。换句话说，施加到与写入控制晶体管T3的控制端子连接的第2扫描信号线的第2扫描信号维持为导通电平的期间包含于施加到与阈值电压补偿晶体管T2的控制端子连接的第1扫描信号线的第1扫描信号维持为导通电平的期间。在此，若是采用LTPS-TFT作为写入控制晶体管T3，则只要在阈值电压补偿晶体管T2维持为导通状态的期间的一部分期间使写入控制晶体管T3为导通状态，就会充分进行基于数据信号D(m)的电容器Ca的充电(写入)。这是因为，LTPS-TFT具有高的迁移率，能进行高速的写入。
＜1.5漏电流对策＞
在图7的时刻t01，与第1控制时钟CK1和置位信号S从高电平变化为低电平相应地，第1内部节点N1的电位降低。在这方面，第1内部节点N1的电位降低到栅极低电位VGL是理想的，但是实际上如图10所示，只降低到比栅极低电位VGL高了晶体管M3的阈值电压Vth(M3)的电位。即，在图7的时刻t01～时刻t03的期间和时刻t04～时刻t05的期间，第1内部节点N1的电位为比栅极低电位VGL高了晶体管M3的阈值电压Vth(M3)的电位。在此，如果晶体管M5的阈值电压比晶体管M3的阈值电压Vth(M3)小，则在晶体管M5的第2导通端子与第1导通端子间有可能产生漏电流。
因此，为了抑制在晶体管M5中产生漏电流，优选使晶体管M3的阈值电压比晶体管M5的阈值电压小。另外，由于IGZO-TFT具有截止漏电流显著小的特性，因此优选晶体管M5是IGZO-TFT。
＜1.6效果＞
根据本实施方式，构成栅极驱动器300内的移位寄存器301的单位电路3包含：第1输出电路321，其对用于驱动像素电路20内的N型晶体管的第1扫描信号线NS施加第1扫描信号；以及第2输出电路322，其对用于驱动像素电路20内的P型晶体管的第2扫描信号线PS施加第2扫描信号。第1输出电路321包含P型的晶体管M4和N型的晶体管M5，第1扫描信号的上升经由晶体管M4来进行，第1扫描信号的下降经由晶体管M5来进行。因此，第1扫描信号上升后的状态的电位与第1扫描信号下降后的状态的电位的差会变得足够大，像素电路20内的N型晶体管的导通/截止得以可靠地进行。另外，第2输出电路322包含P型的晶体管M1和作为升压电容发挥功能的电容器C1，第2扫描信号的下降/上升经由电容器C1来进行。因此，第2扫描信号下降后的状态的电位与第2扫描信号上升后的状态的电位的差会变得足够大，像素电路20内的P型晶体管的导通/截止得以可靠地进行。在此，能够是像素电路20内的N型晶体管采用IGZO-TFT并且像素电路20内的P型晶体管采用LTPS-TFT。据此，根据本实施方式，能在抑制工艺成本的上升的同时实现具备混杂多种晶体管的像素电路(混杂N型晶体管和P型晶体管的像素电路、混杂IGZO-TFT和LTPS-TFT的像素电路)20且正常地进行动作的有机EL显示装置。另外，单位电路3包括少数的电路元件(晶体管等)，因此能够容易地实现窄边框化。
＜2.第2实施方式＞
＜2.1关于贯通电流＞
在第1实施方式中，在第n行的像素电路20中，第1初始化晶体管T1的控制端子连接到第(n-1)行的第1扫描信号线NS(n-1)，阈值电压补偿晶体管T2的控制端子连接到第n行的第1扫描信号线NS(n)，写入控制晶体管T3的控制端子连接到第n行的第2扫描信号线PS(n)(参照图3)。在这样的构成中，有可能在像素电路20内流过贯通电流。这将在以下进行说明。
在图9中未考虑第1扫描信号、第2扫描信号的波形的延迟，但是实际上在它们的波形中发生延迟。因此，图9所示的信号中的第1扫描信号NS(n-1)、第1扫描信号NS(n)以及第2扫描信号PS(n)的波形实际上为图11所示这样的波形。在此，当关注图11中由标注了附图标记75的箭头示出的期间时，在该期间，第1扫描信号NS(n-1)没有充分下降。因此，在该期间，在第n行的像素电路20中，第1初始化晶体管T1、阈值电压补偿晶体管T2以及写入控制晶体管T3全部为导通状态。由此，如图12中标注了附图标记76的箭头所示，贯通电流从数据信号线D流至初始化电源线。因此，在本实施方式中，为了防止产生贯通电流，采用以下记载的构成。
＜2.2像素电路的构成＞
图13是示出本实施方式的第n行第m列的像素电路20的构成的电路图。与第1实施方式(参照图3)不同，第1初始化晶体管T1的控制端子连接到第(n-2)行的第1扫描信号线NS(n-2)，第2初始化晶体管T7的控制端子连接到第(n-1)行的第1扫描信号线NS(n-1)。除此以外的方面是与第1实施方式同样的。此外，在本实施方式中，对与第n行的像素电路20内的第1初始化晶体管T1的控制端子连接的第1扫描信号线和与第(n-2)行的像素电路20内的阈值电压补偿晶体管T2的控制端子连接的第1扫描信号线提供相同的驱动信号(第1扫描信号)。
＜2.3动作＞
单位电路3的构成是与第1实施方式同样的，因此单位电路3与第1实施方式同样地进行动作。因此，控制第(n-2)行～第n行的像素电路20的动作的信号等的波形为图14所示这样的波形。此外，在图14中，考虑了第1扫描信号NS和第2扫描信号PS的波形的延迟。
图15是用于说明第n行的像素电路20(图13所示的像素电路20)的动作的时序图。在时刻t41以前，第2扫描信号PS(n)为高电平，第1扫描信号NS(n-2)、第1扫描信号NS(n-1)、第1扫描信号NS(n)以及发光控制信号EM(n)为低电平。此时，电源供应控制晶体管T5和发光控制晶体管T6为导通状态，有机EL元件21根据驱动电流的大小而发光。
当变为时刻t41时，发光控制信号EM(n)从低电平变化为高电平。由此，电源供应控制晶体管T5和发光控制晶体管T6成为截止状态。其结果是，电流向有机EL元件21的供应被切断，有机EL元件21成为熄灭状态。
当变为时刻t42时，第1扫描信号NS(n-2)从低电平变化为高电平。由此，第1初始化晶体管T1成为导通状态。其结果是，驱动晶体管T4的栅极电压被初始化。即，驱动晶体管T4的栅极电压变得与初始化电压Vini相等。
当变为时刻t43时，第1扫描信号NS(n-1)从低电平变化为高电平。由此，第2初始化晶体管T7成为导通状态，有机EL元件21的阳极电压基于初始化电压Vini被初始化。
当变为时刻t44时，第1扫描信号NS(n)从低电平变化为高电平。由此，阈值电压补偿晶体管T2成为导通状态。另外，在时刻t44，第1扫描信号NS(n-2)从高电平变化为低电平。由此，第1初始化晶体管T1成为截止状态。
当变为时刻t45时，第1扫描信号NS(n-1)从高电平变化为低电平。由此，第2初始化晶体管T7成为截止状态。另外，在时刻t45，第2扫描信号PS(n)从高电平变化为低电平。由此，写入控制晶体管T3成为导通状态。由于阈值电压补偿晶体管T2在时刻t44成为了导通状态，因此当在时刻t45写入控制晶体管T3成为导通状态时，数据信号D(m)会经由写入控制晶体管T3、驱动晶体管T4以及阈值电压补偿晶体管T2被提供给保持电容器Ca的第2电极。由此，保持电容器Ca被充电。
当变为时刻t46时，第2扫描信号PS(n)从低电平变化为高电平。由此，写入控制晶体管T3成为截止状态。
当变为时刻t47时，第1扫描信号NS(n)从高电平变化为低电平。由此，阈值电压补偿晶体管T2成为截止状态。另外，在时刻t47，发光控制信号EM(n)从高电平变化为低电平。由此，电源供应控制晶体管T5和发光控制晶体管T6成为导通状态，与保持电容器Ca的充电电压相应的驱动电流被供应给有机EL元件21。其结果是，有机EL元件21根据该驱动电流的大小而发光。之后，有机EL元件21在到接下来发光控制信号EM(n)从低电平变化为高电平为止的整个期间发光。
＜2.4效果＞
在本实施方式中，如图15所示，从提供给第1初始化晶体管T1的控制端子的第1扫描信号NS(n-2)的下降开始时刻t44到提供给写入控制晶体管T3的控制端子的第2扫描信号PS(n)的下降开始时刻t45设置足够的期间(在图15中由标注了附图标记78的箭头示出的期间)。因此，在像素电路20内第1初始化晶体管T1和写入控制晶体管T3不会同时成为导通状态。因此，在像素电路20内不会流过如图12中标注了附图标记76的箭头所示这样的贯通电流。据此，根据本实施方式，不仅能得到与第1实施方式同样的效果，还能得到防止在像素电路20内产生贯通电流的效果。
＜2.5变形例＞
在第2实施方式中，第2初始化晶体管T7的控制端子连接到第(n-1)行的第1扫描信号线NS(n-1)，但是不限于此。第2初始化晶体管T7的控制端子例如也可以连接到第(n-2)行的第1扫描信号线NS(n-2)。即，只要有机EL元件21的阳极电压的初始化是在非发光期间(发光控制信号EM(n)维持为高电平的期间)进行即可，第2初始化晶体管T7的控制端子的连接目的地不做特别限定。
＜3.第3实施方式＞
＜3.1像素电路的构成＞
图16是示出本实施方式的第n行第m列的像素电路20(n)和第(n+1)行第m列的像素电路20(n+1)的构成的电路图。从图13和图16可知，第2初始化晶体管T7以外的晶体管T1～T6的构成是与第2实施方式同样的。但是，对于第1初始化晶体管T1的控制端子，也可以如第1实施方式那样连接到第(n-1)行的第1扫描信号线NS(n-1)。
对于第n行的像素电路20(n)内的第2初始化晶体管T7，其控制端子连接到第(n+1)行的像素电路20(n+1)内的第1初始化晶体管T1的控制端子(连接到第(n-1)行的第1扫描信号线NS(n-1))，第1导通端子连接到发光控制晶体管T6的第2导通端子和有机EL元件21的阳极端子，第2导通端子连接到第(n+1)行的像素电路20(n+1)内的第1初始化晶体管T1的第1导通端子、阈值电压补偿晶体管T2的第2导通端子、驱动晶体管T4的控制端子以及保持电容器Ca的第2电极。
如以上所示，某行的像素电路20内的第2初始化晶体管T7和其下一行的像素电路20内的第1初始化晶体管T1串联连接。在这样的构成中，如果第1初始化晶体管T1和第2初始化晶体管T7的截止漏电流特性不是良好的，则有可能发生由漏电流引起的误动作。因此，在本实施方式中，第1初始化晶体管T1和第2初始化晶体管T7采用IGZO-TFT。
通过采用以上这样的构成，不会发生误动作地如图17中标注了附图标记81的箭头所示那样进行初始化(驱动晶体管T4的栅极电压的初始化和有机EL元件21的阳极电压的初始化)。
＜3.2效果＞
根据本实施方式，某行的像素电路20内的第2初始化晶体管T7和其下一行的像素电路20内的第1初始化晶体管T1串联连接。因此，直接连接到初始化电源线的晶体管仅为第1初始化晶体管T1。由此，初始化电源线的负荷降低，能向像素电路20供应抗噪声性能强的稳定的电位。此外，也能得到与第1实施方式同样的效果。
＜4.第4实施方式＞
＜4.1单位电路的构成＞
图18是示出本实施方式的单位电路3的构成的电路图。本实施方式的单位电路3不仅包含第1控制电路311、第1输出电路321以及第2输出电路322，而且还包含控制第1内部节点N1的电位的第2控制电路312。第2控制电路312包含稳定化电路330和晶体管M8。稳定化电路330包含晶体管M6和晶体管M7。晶体管M6～M8是P型晶体管。此外，由晶体管M8实现输出电路控制晶体管。
如图18所示，晶体管M6的第1导通端子和晶体管M7的第2导通端子是连接的。此外，将它们被连接的一节点称为“第3内部节点”。对第3内部节点标注附图标记N3。
对于晶体管M6，其控制端子连接到输入端子33，第1导通端子连接到第3内部节点N3，第2导通端子连接到第1内部节点N1。对于晶体管M7，其控制端子连接到第1输出端子38，第1导通端子连接到第2恒定电位线，第2导通端子连接到第3内部节点N3。据此，晶体管M6和晶体管M7串联连接在第1内部节点N1与第2恒定电位线之间。对于晶体管M8，其控制端子连接到第1恒定电位线，第1导通端子连接到第2内部节点N2，第2导通端子连接到第1内部节点N1。
＜4.2单位电路的动作＞
参照图19来说明单位电路3的动作。在时刻t51以前的期间，第1内部节点N1和第2内部节点N2的电位维持为高电平，输出信号OUT1维持为低电平，输出信号OUT2维持为高电平。此外，由于输出信号OUT1维持为低电平，因此晶体管M2、M7维持为导通状态。
当变为时刻t51时，第1控制时钟CK1从高电平变化为低电平。由此，晶体管M3成为导通状态。另外，在时刻t51，置位信号S从高电平变化为低电平。由此，第1内部节点N1的电位降低至低电平，晶体管M4成为导通状态，晶体管M5成为截止状态。其结果是，输出信号OUT1从低电平变化至高电平。由此，晶体管M2、M7成为截止状态。另外，由于即使第1内部节点N1的电位降低至低电平，晶体管M8也维持为导通状态，因此第2内部节点N2的电位也降低至低电平。由此，晶体管M1成为导通状态。
当变为时刻t52时，第1控制时钟CK1从低电平变化为高电平。由此，晶体管M3成为截止状态。另外，在时刻t52，置位信号S从低电平变化为高电平。
当变为时刻t53时，第2控制时钟CK2从高电平变化为低电平。此时，由于晶体管M1为导通状态，因此随着输入端子33的电位的降低，第2输出端子39的电位(输出信号OUT2的电位)降低。在此，在第2内部节点N2与第2输出端子39间设置有电容器C1，因此随着第2输出端子39的电位的降低，第2内部节点N2的电位也降低(第2内部节点N2成为升压状态)。这样的升压动作的结果是，对晶体管M1的控制端子施加大的负电压，输出信号OUT2的电位降低到足以使第2输出端子39的连接目的地的写入控制晶体管T3成为导通状态的电平。此外，在时刻t53第2内部节点N2的电位降低时，晶体管M8的控制端子与第1导通端子间的电压变为晶体管M8的阈值电压以下。由此，晶体管M8成为截止状态。因此，在时刻t53第1内部节点N1的电位不变化。
当变为时刻t54时，第2控制时钟CK2从低电平变化为高电平。由此，随着输入端子33的电位的上升，第2输出端子39的电位(输出信号OUT2的电位)上升。当第2输出端子39的上升降低时，经由电容器C1而第2内部节点N2的电位也上升。由此，晶体管M8成为导通状态。
当变为时刻t55时，第1控制时钟CK1从高电平变化为低电平。由此，晶体管M3成为导通状态。此时，置位信号S维持为高电平。因此，第1内部节点N1的电位上升至高电平，晶体管M4成为截止状态，晶体管M5成为导通状态。其结果是，输出信号OUT1从高电平变化至低电平。由此，晶体管M2、M7成为导通状态。另外，晶体管M8维持为导通状态，因此在时刻t55第2内部节点N2的电位也上升至高电平。由此，晶体管M1成为截止状态。
在时刻t55以后的期间，与时刻t51以前的期间同样，第1内部节点N1和第2内部节点N2的电位维持为高电平，输出信号OUT1维持为低电平，输出信号OUT2维持为高电平。
通过使单位电路3如以上这样进行动作，像素电路20与第1实施方式同样地进行动作。即，像素电路20内的N型晶体管和P型晶体管的导通/截止得以可靠地进行。
此外，在单位电路3内的晶体管存在寄生电容。因此，在时刻t51以前的期间、时刻t55以后的期间，由于第2控制时钟CK2的时钟动作和晶体管M1的寄生电容的存在，第1内部节点N1和第2内部节点N2的电位可能产生变动。因此，输出信号OUT1、输出信号OUT2的电位可能产生变动。然而，在时刻t51以前的期间、时刻t55以后的期间，晶体管M7维持为导通状态，并且，每当第2控制时钟CK2成为低电平时晶体管M6就成为导通状态。当晶体管M6和晶体管M7两者均为导通状态时，第1内部节点N1被连接到供应栅极高电位VGH的第2恒定电位线。因此，在时刻t51以前的期间、时刻t55以后的期间，即使产生由第2控制时钟CK2的时钟动作引起的噪声，第1内部节点N1和第2内部节点N2的电位也可靠地维持为高电平。
此外，在时刻t51～时刻t53的期间，第2控制时钟CK2为高电平，因此晶体管M6维持为截止状态。因此，第3内部节点N3的电位维持为高电平不会对第1内部节点N1和第2内部节点N2的电位造成影响。另外，在时刻t53晶体管M7为截止状态，因此当第2控制时钟CK2从高电平变化为低电平时，第3内部节点N3的电位也从高电平变化至低电平。之后，如上所述在时刻t55晶体管M7成为导通状态，从而第3内部节点N3的电位从低电平变化至高电平。
＜4.3效果＞
根据本实施方式，在单位电路3设置有晶体管M8，从而当通过升压动作而第2内部节点N2的电位降低时第1内部节点N1的电位被维持。因此，与未设置晶体管M8的情况相比，第1内部节点N1的电位的振幅变小。由此，施加到晶体管M4、M5的控制端子的应力、施加到晶体管M3、M6的第2导通端子的应力降低。其结果是，可靠性提高。另外，在单位电路3中设置有稳定化电路330，从而在输出信号OUT1应该维持为低电平的期间中，即使产生由第2控制时钟CK2的时钟动作引起的噪声，第1内部节点N1和第2内部节点N2的电位也可靠地维持为高电平。其结果是，会防止由第2控制时钟CK2的时钟动作引起的显示不良等问题的发生。
＜4.4变形例＞
以下，说明第4实施方式的变形例。
＜4.4.1第1变形例＞
图20是示出第4实施方式的第1变形例的单位电路3的构成的电路图。在本变形例中，第2控制电路312包含稳定化电路330，但是不包含晶体管M8。即使通过这样的构成，也能得到防止由第2控制时钟CK2的时钟动作引起的显示不良等问题的发生的效果。
＜4.4.2第2变形例＞
图21是示出第4实施方式的第2变形例的单位电路3的构成的电路图。在本变形例中，第2控制电路312包含晶体管M8，但是不包含稳定化电路330。即使通过这样的构成，也能得到施加到晶体管M4、M5的控制端子的应力、施加到晶体管M3的第2导通端子的应力降低从而可靠性提高的效果。
＜5.第5实施方式＞
＜5.1单位电路的构成＞
图22是示出本实施方式的单位电路3的构成的电路图。从图1和图22可知，将第1实施方式的单位电路3内的晶体管M3置换为共源共栅(cascode)连接的2个晶体管(晶体管M3a和晶体管M3b)得到的构成是本实施方式的单位电路3的构成。
晶体管M3a和晶体管M3b均是P型晶体管。晶体管M3a的第2导通端子和晶体管M3b的第2导通端子是连接的。此外，将它们被连接的一节点称为“第4内部节点”。对第4内部节点标注附图标记N4。对于晶体管M3a，其控制端子连接到输入端子32，第1导通端子连接到输入端子31，第2导通端子连接到第4内部节点N4。对于晶体管M3b，其控制端子连接到输入端子32，第1导通端子连接到第1内部节点N1，第2导通端子连接到第4内部节点N4。据此，晶体管M3a和晶体管M3b串联连接在输入端子31(即，其它单位电路3的第2输出端子39)与第1内部节点N1之间。
＜5.2效果＞
根据如第1实施方式所示在输入端子31与第1内部节点N1间设置有1个晶体管M3的构成，在上述的升压动作时晶体管M3的第1导通端子与第2导通端子间的电压变大。即，通过升压动作，晶体管M3受到大的电压应力。由此，晶体管M3的特性会变动。其结果是，易于产生单位电路3的动作异常，栅极驱动器300的可靠性降低。
相对于此，根据本实施方式，在输入端子31与第1内部节点N1间设置有2个晶体管(晶体管M3a和晶体管M3b)。在此，关于升压动作时，若将输入端子31与第1内部节点N1间的电压设为Vx，将输入端子31与第4内部节点N4间的电压设为Vy，将第1内部节点N1与第4内部节点N4间的电压设为Vz，则Vy小于Vx，并且Vz小于Vx。这样，在升压动作时1个晶体管受到的电压应力比第1实施方式小。据此，根据本实施方式，设置在输入端子31与第1内部节点N1间的晶体管的特性变动得到抑制，栅极驱动器300的可靠性提高。
另外，根据本实施方式，如上所述在输入端子31与第1内部节点N1间设置有2个晶体管，因此第1控制时钟CK1为高电平时的输入端子31与第1内部节点N1间的漏电流的大小比第1实施方式小。从这样的观点来说，栅极驱动器300的可靠性也会提高。
＜5.3变形例＞
在第5实施方式中，是将第1实施方式的单位电路3内的晶体管M3置换为2个晶体管(晶体管M3a和晶体管M3b)。然而，不限于此，如图23所示，也可以将第4实施方式的单位电路3(参照图18)内的晶体管M3置换为2个晶体管(晶体管M3a和晶体管M3b)。根据这样的本变形例，不仅能得到与第4实施方式同样的效果，而且还能得到栅极驱动器300的可靠性提高的效果。
＜6.第6实施方式＞
＜6.1单位电路的构成＞
图24是示出本实施方式的单位电路3的构成的电路图。从图18和图24可知，将第4实施方式的单位电路3内的晶体管M8置换为共源共栅连接的2个晶体管(晶体管M8a和晶体管M8b)得到的构成为本实施方式的单位电路3的构成。
晶体管M8a和晶体管M8b均是P型晶体管。晶体管M8a的第2导通端子和晶体管M8b的第2导通端子是连接的。此外，将它们被连接的一节点称为“第5内部节点”。对第5内部节点标注附图标记N5。对于晶体管M8a，其控制端子连接到第1恒定电位线，第1导通端子连接到第1内部节点N1，第2导通端子连接到第5内部节点N5。对于晶体管M8b，其控制端子连接到第1恒定电位线，第1导通端子连接到第2内部节点N2，第2导通端子连接到第5内部节点N5。据此，晶体管M8a和晶体管M8b串联连接在第1内部节点N1与第2内部节点N2之间。此外，由晶体管M8a和晶体管M8b实现输出电路控制部。
＜6.2效果＞
根据如第4实施方式所示在第1内部节点N1与第2内部节点N2间设置有1个晶体管M8的构成，在上述的升压动作时晶体管M8的第1导通端子与第2导通端子间的电压变大。即，通过升压动作，晶体管M8受到大的电压应力。由此，晶体管M8的特性会变动。其结果是，易于产生单位电路3的动作异常，栅极驱动器300的可靠性降低。
相对于此，根据本实施方式，在第1内部节点N1与第2内部节点N2间设置有2个晶体管(晶体管M8a和晶体管M8b)。在此，关于升压动作时，若将第1内部节点N1与第2内部节点N2间的电压设为Vx，将第1内部节点N1与第5内部节点N5间的电压设为Vy，将第2内部节点N2与第5内部节点N5间的电压设为Vz，则Vy小于Vx，并且Vz小于Vx。这样，在升压动作时1个晶体管受到的电压应力比第4实施方式小。据此，根据本实施方式，设置在第1内部节点N1与第2内部节点N2间的晶体管的特性变动得到抑制，栅极驱动器300的可靠性提高。此外，也能得到与第4实施方式同样的效果。
＜7.第7实施方式＞
＜7.1单位电路的构成＞
图25是示出本实施方式的单位电路3的构成的电路图。在本实施方式中，与第4实施方式同样，单位电路3包含第1控制电路311、第2控制电路312、第1输出电路321以及第2输出电路322。但是，第1输出电路321的构成与第4实施方式(参照图18)不同。
在本实施方式中，第1输出电路321不仅包含晶体管M4和晶体管M5，而且还包含用于使输出信号OUT1成为低电平的复位电路340。复位电路340包含晶体管M9。晶体管M9是P型晶体管。对于晶体管M9，其控制端子连接到输入端子32，第1导通端子连接到第1输出端子38，第2导通端子连接到第1恒定电位线。另外，晶体管M4的第1导通端子在第4实施方式中连接到第2恒定电位线，但是在本实施方式中连接到输入端子32。此外，由晶体管M9实现复位晶体管。
＜7.2单位电路的动作＞
参照图26来说明单位电路3的动作。但是，主要说明与第4实施方式(参照图19)的不同点。图26中的时刻t61～时刻t65的期间相当于图19中的时刻t51～时刻t55的期间。
当变为时刻t61时，与第4实施方式同样，第1内部节点N1的电位降低至低电平，晶体管M4成为导通状态，晶体管M5成为截止状态。此时，由于晶体管M4的第1导通端子连接到被提供第1控制时钟CK1的输入端子32，因此晶体管M4的第1导通端子的电位为低电平。另外，晶体管M9的控制端子也是连接到输入端子32的，因此当变为时刻t61时晶体管M9成为导通状态。据此，输出信号OUT1维持为低电平。从而，晶体管M2、M7维持为导通状态。
当变为时刻t62时，第1控制时钟CK1从低电平变化为高电平。由此，晶体管M4的第1导通端子的电位成为高电平。另外，在时刻t62，晶体管M9成为截止状态。据此，输出信号OUT1从低电平变化为高电平。关于时刻t63、t64，是与第4实施方式的时刻t53、t54(参照图19)同样的。
当变为时刻t65时，与第4实施方式同样，第1内部节点N1的电位上升至高电平，晶体管M4成为截止状态，晶体管M5成为导通状态。另外，在时刻t65，晶体管M9成为导通状态。当变为时刻t65时，如以上所示晶体管M5和晶体管M9成为导通状态，因此输出信号OUT1从高电平变化至低电平。
＜7.3效果＞
根据本实施方式，不仅能得到与第4实施方式同样的效果，而且能得到以下这样的效果。在单位电路3内的第1输出电路321中，设置有N型的晶体管M5和P型的晶体管M9作为用于使输出信号OUT1下降的晶体管。关于这一点，例如若晶体管M5是IGZO-TFT，晶体管M9是LTPS-TFT，则由于与IGZO-TFT相比，LTPS-TFT的驱动能力较高，因此，即使是使晶体管M5和晶体管M9的总计尺寸比第4实施方式中的晶体管M5的尺寸(仅设置有N型的晶体管M5作为用于使输出信号OUT1下降的晶体管的情况下的该晶体管M5的尺寸)小，也能够与第4实施方式同样使输出信号OUT1下降。这样，能够减小用于使输出信号OUT1下降的晶体管的整体的尺寸，因此能实现有机EL显示面板6的窄边框化。
此外，在上述的例子的情况下，不仅是晶体管M9而且晶体管M5也有助于输出信号OUT1的下降。因此，输出信号OUT1的上升经由晶体管M4来进行，输出信号OUT1的下降经由晶体管M5、M9来进行。因此，在本实施方式中，第1扫描信号(输出信号OUT1)上升后的状态的电位与第1扫描信号(输出信号OUT1)下降后的状态的电位的差也会变得足够大，像素电路20内的N型晶体管的导通/截止得以可靠地进行。
＜8.第8实施方式＞
＜8.1单位电路的构成＞
图27是示出本实施方式的单位电路3的构成的电路图。从图25和图27可知，第1输出电路321的构成与第7实施方式不同。除此以外的方面是与第7实施方式的同样的。
在本实施方式中，第1输出电路321不仅包含晶体管M4、M5以及M9，而且还包含作为继电器晶体管(relay transistor)发挥功能的晶体管M10。晶体管M10是N型晶体管。晶体管M4的第2导通端子和晶体管M10的第1导通端子是连接的。此外，将它们被连接的一节点称为“第6内部节点”。对第6内部节点标注附图标记N6。对于晶体管M10，其控制端子连接到输入端子32，第1导通端子连接到第6内部节点N6，第2导通端子连接到第1输出端子38。另外，晶体管M4的第1导通端子在第7实施方式中连接到输入端子32，但是在本实施方式中连接到第2恒定电位线。
＜8.2效果＞
根据本实施方式，在第1内部节点N1的电位降低而晶体管M4成为导通状态后，在应该进行输出信号OUT1的上升的时间点(图26的时刻t62)，第1控制时钟CK1从低电平变化为高电平，从而晶体管M9从导通状态变化至截止状态，晶体管M10从截止状态变化至导通状态。在此，晶体管M4的第1导通端子连接到供应栅极高电位VGH的第2恒定电位线。据此，在晶体管M4、M10两者均为导通状态时，经由这些晶体管M4、M10而输出信号OUT1上升。此时，不是从供应第1栅极时钟信号GCK1或第2栅极时钟信号GCK2的时钟信号线供应电荷，而是从第2恒定电位线供应电荷。因此，与第7实施方式相比，输出信号OUT1的上升所需要的时钟的驱动负荷降低。如以上所示，根据本实施方式，不仅能得到与第7实施方式同样的效果，而且能得到输出信号OUT1的上升所需要的时钟的驱动负荷降低的效果。
＜9.其它＞
在上述各实施方式和上述各变形例中举出有机EL显示装置作为例子进行了说明，但是不限于此，也能够将本发明应用于无机EL显示装置、QLED显示装置等。
附图标记说明
3…单位电路
6…有机EL显示面板
20…像素电路
21…有机EL元件
100…显示控制电路
200…显示部
300…栅极驱动器(扫描信号线驱动电路)
301…移位寄存器
311…第1控制电路
312…第2控制电路
321…第1输出电路
322…第2输出电路
330…稳定化电路
340…复位电路
400…发射驱动器(发光控制线驱动电路)
500…源极驱动器(数据信号线驱动电路)
NS…第1扫描信号、第1扫描信号线
PS…第2扫描信号、第2扫描信号线
EM…发光控制信号、发光控制线
M1～M10…单位电路内的晶体管
T1…第1初始化晶体管
T2…阈值电压补偿晶体管
T3…写入控制晶体管
T4…驱动晶体管
T5…电源供应控制晶体管
T6…发光控制晶体管
T7…第2初始化晶体管。

Claims (26)

1.一种显示装置，具备包含通过电流驱动的显示元件的像素电路，其特征在于，具备：
i行×j列的像素矩阵，其包括i×j个上述像素电路，i和j为2以上的整数；
i条第1扫描信号线；
i条第2扫描信号线；以及
j条数据信号线，
上述像素电路包含：
上述显示元件；
驱动晶体管，其具有控制端子、第1导通端子以及第2导通端子，与上述显示元件串联设置；
电容器，其为了保持上述驱动晶体管的控制端子的电位而一端连接到上述驱动晶体管的控制端子；
写入控制晶体管，其具有：控制端子，其连接到上述i条第2扫描信号线中的1条第2扫描信号线；第1导通端子，其连接到上述j条数据信号线中的1条数据信号线；以及第2导通端子，其连接到上述驱动晶体管的第1导通端子；以及
阈值电压补偿晶体管，其具有：控制端子，其连接到上述i条第1扫描信号线中的1条第1扫描信号线；第1导通端子，其连接到上述驱动晶体管的第2导通端子；以及第2导通端子，其连接到上述驱动晶体管的控制端子，
上述阈值电压补偿晶体管是由氧化物半导体形成沟道层的薄膜晶体管，
上述写入控制晶体管是由低温多晶硅形成沟道层的薄膜晶体管，
在上述像素电路中，施加到与上述写入控制晶体管的控制端子连接的第2扫描信号线的第2扫描信号维持为导通电平的期间包含于施加到与上述阈值电压补偿晶体管的控制端子连接的第1扫描信号线的第1扫描信号维持为导通电平的期间。
2.根据权利要求1所述的显示装置，其特征在于，
上述阈值电压补偿晶体管是N型晶体管，
上述写入控制晶体管是P型晶体管。
3.根据权利要求1或2所述的显示装置，其特征在于，
设n为2以上、i以下的整数，在第(n-1)行的像素电路内的上述阈值电压补偿晶体管从截止状态变化为导通状态后第n行的像素电路内的上述阈值电压补偿晶体管从截止状态变化为导通状态，之后，在第(n-1)行的像素电路内的上述阈值电压补偿晶体管从导通状态变化为截止状态后第n行的像素电路内的上述阈值电压补偿晶体管从导通状态变化为截止状态。
4.根据权利要求3所述的显示装置，其特征在于，
在与第(n-1)行的像素电路内的上述阈值电压补偿晶体管从导通状态变化为截止状态相同的定时第n行的像素电路内的上述写入控制晶体管从截止状态变化为导通状态。
5.根据权利要求1至4中的任意一项所述的显示装置，其特征在于，
具备供应初始化电压的多个初始化电源线，
上述像素电路包含第1初始化晶体管，上述第1初始化晶体管具有：控制端子，其连接到上述i条第1扫描信号线中的1条第1扫描信号线；第1导通端子，其连接到上述驱动晶体管的控制端子；以及第2导通端子，其连接到上述多个初始化电源线中的1个初始化电源线，
设n为2以上、i以下的整数，与第n行的像素电路内的上述第1初始化晶体管的控制端子连接的第1扫描信号线的驱动信号和与第(n-1)行的像素电路内的上述阈值电压补偿晶体管的控制端子连接的第1扫描信号线的驱动信号相同。
6.根据权利要求1至4中的任意一项所述的显示装置，其特征在于，
具备供应初始化电压的多个初始化电源线，
上述像素电路包含第1初始化晶体管，上述第1初始化晶体管具有：控制端子，其连接到上述i条第1扫描信号线中的1条第1扫描信号线；第1导通端子，其连接到上述驱动晶体管的控制端子；以及第2导通端子，其连接到上述多个初始化电源线中的1个初始化电源线，
设n为3以上、i以下的整数，与第n行的像素电路内的上述第1初始化晶体管的控制端子连接的第1扫描信号线的驱动信号和与第(n-2)行的像素电路内的上述阈值电压补偿晶体管的控制端子连接的第1扫描信号线的驱动信号相同。
7.根据权利要求1至6中的任意一项所述的显示装置，其特征在于，
设n为2以上、i以下的整数，从第(n-1)行的像素电路内的上述阈值电压补偿晶体管从截止状态变化为导通状态的时间点到第n行的像素电路内的上述阈值电压补偿晶体管从截止状态变化为导通状态的时间点为止的期间的长度和从第(n-1)行的像素电路内的上述写入控制晶体管从截止状态变化为导通状态的时间点到第n行的像素电路内的上述写入控制晶体管从截止状态变化为导通状态的时间点为止的期间的长度相等。
8.根据权利要求1至7中的任意一项所述的显示装置，其特征在于，
施加到上述i条第1扫描信号线的高电平电位和施加到上述i条第2扫描信号线的高电平电位相等，
施加到上述i条第1扫描信号线的低电平电位和施加到上述i条第2扫描信号线的低电平电位相等。
9.根据权利要求1至8中的任意一项所述的显示装置，其特征在于，
上述显示元件具有第1端子和被提供低电平电源电压的第2端子，
上述像素电路包含第2初始化晶体管，上述第2初始化晶体管具有：控制端子，其连接到上述i条第1扫描信号线中的1条第1扫描信号线；第1导通端子，其连接到上述显示元件的第1端子；以及第2导通端子，其被提供初始化电压，
上述第2初始化晶体管是由氧化物半导体形成沟道层的薄膜晶体管。
10.根据权利要求1至4中的任意一项所述的显示装置，其特征在于，
具备供应初始化电压的多个初始化电源线，
上述显示元件具有第1端子和被提供低电平电源电压的第2端子，
上述像素电路包含：
第1初始化晶体管，其具有：控制端子，其连接到上述i条第1扫描信号线中的1条第1扫描信号线；第1导通端子，其连接到上述驱动晶体管的控制端子；以及第2导通端子，其连接到上述多个初始化电源线中的1个初始化电源线；以及
第2初始化晶体管，其具有：控制端子，其连接到下一行的像素电路内的第1初始化晶体管的控制端子；第1导通端子，其连接到上述显示元件的第1端子；以及第2导通端子，其连接到下一行的像素电路内的第1初始化晶体管的第1导通端子，
上述第1初始化晶体管和上述第2初始化晶体管是由氧化物半导体形成沟道层的薄膜晶体管。
11.一种显示装置的驱动方法，是具备包含通过电流驱动的显示元件的像素电路的显示装置的驱动方法，其特征在于，
上述显示装置具备：
i行×j列的像素矩阵，其包括i×j个上述像素电路，i和j为2以上的整数；
i条第1扫描信号线；
i条第2扫描信号线；以及
j条数据信号线，
上述像素电路包含：
上述显示元件；
驱动晶体管，其具有控制端子、第1导通端子以及第2导通端子，与上述显示元件串联设置；
电容器，其为了保持上述驱动晶体管的控制端子的电位而一端连接到上述驱动晶体管的控制端子；
写入控制晶体管，其具有：控制端子，其连接到上述i条第2扫描信号线中的1条第2扫描信号线；第1导通端子，其连接到上述j条数据信号线中的1条数据信号线；以及第2导通端子，其连接到上述驱动晶体管的第1导通端子；以及
阈值电压补偿晶体管，其具有：控制端子，其连接到上述i条第1扫描信号线中的1条第1扫描信号线；第1导通端子，其连接到上述驱动晶体管的第2导通端子；以及第2导通端子，其连接到上述驱动晶体管的控制端子，
上述阈值电压补偿晶体管是由氧化物半导体形成沟道层的薄膜晶体管，
上述写入控制晶体管是由低温多晶硅形成沟道层的薄膜晶体管，上述驱动方法包含：
第1扫描信号线驱动步骤，驱动上述i条第1扫描信号线，使得上述像素电路内的上述阈值电压补偿晶体管逐行依次成为导通状态；以及
第2扫描信号线驱动步骤，驱动上述i条第2扫描信号线，使得上述像素电路内的上述写入控制晶体管逐行依次成为导通状态，关于各行的像素电路，上述写入控制晶体管通过上述第2扫描信号线驱动步骤维持为导通状态的期间包含于上述阈值电压补偿晶体管通过上述第1扫描信号线驱动步骤维持为导通状态的期间。
12.一种显示装置，具备包含N型晶体管和P型晶体管的像素电路，其特征在于，具备：
i行×j列的像素矩阵，其包括i×j个上述像素电路，i和j为2以上的整数；
i条第1扫描信号线，其驱动上述N型晶体管；
i条第2扫描信号线，其驱动上述P型晶体管；
扫描信号线驱动电路，其包括包含i个单位电路且基于第1时钟信号和第2时钟信号进行动作的移位寄存器，对上述i条第1扫描信号线施加第1扫描信号，对上述i条第2扫描信号线施加第2扫描信号；
第1恒定电位线，其供应第1恒定电位；以及
第2恒定电位线，其供应比上述第1恒定电位高的第2恒定电位，
各单位电路包含：第1内部节点；第2内部节点，其被提供与上述第1内部节点相同的逻辑电平的电位；第1控制电路，其控制上述第1内部节点的电位；第1输出电路，其对对应的第1扫描信号线施加上述第1扫描信号；以及第2输出电路，其对对应的第2扫描信号线施加上述第2扫描信号，
对第偶数个单位电路输入上述第1时钟信号作为第1控制时钟并且输入上述第2时钟信号作为第2控制时钟，
对第奇数个单位电路输入上述第2时钟信号作为上述第1控制时钟并且输入上述第1时钟信号作为上述第2控制时钟，
上述第1控制电路包含：
输入端子，其接收上述第1控制时钟；以及
输出节点，其连接到上述第1内部节点，
上述第1输出电路包含：
第1输出端子，其连接到对应的第1扫描信号线；
P型的第1扫描信号接通晶体管，其具有连接到上述第1内部节点的控制端子，用于使施加到与上述第1输出端子连接的第1扫描信号线的第1扫描信号成为导通电平；以及
N型的第1扫描信号关断晶体管，其具有：控制端子，其连接到上述第1内部节点；第1导通端子，其连接到上述第1输出端子；以及第2导通端子，其连接到上述第1恒定电位线，
上述第2输出电路包含：
第2输出端子，其连接到其它单位电路和对应的第2扫描信号线；
P型的第2扫描信号控制晶体管，其具有：控制端子，其连接到上述第2内部节点；第1导通端子，其被提供上述第2控制时钟；以及第2导通端子，其连接到上述第2输出端子；以及
电容器，其具有：第1端子，其连接到上述第2内部节点；以及第2端子，其连接到上述第2输出端子。
13.根据权利要求12所述的显示装置，其特征在于，
具备输出上述第1时钟信号和上述第2时钟信号的时钟信号输出电路，
上述第1时钟信号和上述第2时钟信号是周期性地重复维持第1电平的电位的第1期间和维持比上述第1电平高的第2电平的电位的第2期间的2相的时钟信号，
设n为偶数，施加到与第n个单位电路的第2输出端子连接的第2扫描信号线的第2扫描信号维持为导通电平的期间以各垂直扫描期间的开始时间点为基准与上述第2时钟信号的第(n/2)个第1期间对应。
14.根据权利要求13所述的显示装置，其特征在于，
施加到与第(n-1)个单位电路的第2输出端子连接的第2扫描信号线的第2扫描信号维持为导通电平的期间以各垂直扫描期间的开始时间点为基准与上述第1时钟信号的第(n/2)个第1期间对应，
施加到与第(n+1)个单位电路的第2输出端子连接的第2扫描信号线的第2扫描信号维持为导通电平的期间以各垂直扫描期间的开始时间点为基准与上述第1时钟信号的第((n/2)+1)个第1期间对应，
施加到与第n个单位电路的第1输出端子连接的第1扫描信号线的第1扫描信号维持为导通电平的期间以各垂直扫描期间的开始时间点为基准与从上述第1时钟信号的第(n/2)个第1期间的开始时间点到上述第1时钟信号的第((n/2)+1)个第1期间的开始时间点为止的期间对应。
15.根据权利要求13或14所述的显示装置，其特征在于，
上述第1期间比上述第2期间短。
16.根据权利要求12至15中的任意一项所述的显示装置，其特征在于，
上述N型晶体管是由氧化物半导体形成沟道层的薄膜晶体管，
上述P型晶体管是由低温多晶硅形成沟道层的薄膜晶体管。
17.根据权利要求12至16中的任意一项所述的显示装置，其特征在于，
上述第1控制电路包含P型的第1内部节点控制晶体管，上述P型的第1内部节点控制晶体管具有：控制端子，其被提供上述第1控制时钟；第1导通端子，其连接到其它单位电路的第2输出端子；以及第2导通端子，其连接到上述第1内部节点。
18.根据权利要求12至16中的任意一项所述的显示装置，其特征在于，
上述第1控制电路包含串联连接在其它单位电路的第2输出端子与上述第1内部节点之间的2个P型晶体管，
上述第1控制电路所包含的2个P型晶体管的控制端子被提供上述第1控制时钟。
19.根据权利要求12至18中的任意一项所述的显示装置，其特征在于，
上述第1内部节点的电位和上述第2内部节点的电位相等。
20.根据权利要求12至18中的任意一项所述的显示装置，其特征在于，
各单位电路包含控制上述第1内部节点的电位的第2控制电路，
上述第2控制电路包含：
稳定化电路，其包括串联连接在上述第1内部节点与上述第2恒定电位线之间的2个P型晶体管；以及
P型的输出电路控制晶体管，其具有：控制端子，其连接到上述第1恒定电位线；第1导通端子，其连接到上述第2内部节点；以及第2导通端子，其连接到上述第1内部节点，
上述稳定化电路所包含的2个P型晶体管中的上述第1内部节点侧的P型晶体管的控制端子被提供上述第2控制时钟，
上述稳定化电路所包含的2个P型晶体管中的上述第2恒定电位线侧的P型晶体管的控制端子连接到上述第1输出端子。
21.根据权利要求12至18中的任意一项所述的显示装置，其特征在于，
各单位电路包含控制上述第1内部节点的电位的第2控制电路，
上述第2控制电路包含：
稳定化电路，其包括串联连接在上述第1内部节点与上述第2恒定电位线之间的2个P型晶体管；以及
输出电路控制部，其包括串联连接在上述第1内部节点与上述第2内部节点之间的2个P型晶体管，
上述稳定化电路所包含的2个P型晶体管中的上述第1内部节点侧的P型晶体管的控制端子被提供上述第2控制时钟，
上述稳定化电路所包含的2个P型晶体管中的上述第2恒定电位线侧的P型晶体管的控制端子连接到上述第1输出端子，
上述输出电路控制部所包含的2个P型晶体管的控制端子连接到上述第1恒定电位线。
22.根据权利要求12至21中的任意一项所述的显示装置，其特征在于，
上述第1扫描信号接通晶体管的第1导通端子连接到上述第2恒定电位线，
上述第1扫描信号接通晶体管的第2导通端子连接到上述第1输出端子。
23.根据权利要求12至21中的任意一项所述的显示装置，其特征在于，
上述第1输出电路包含复位电路，上述复位电路用于使施加到与上述第1输出端子连接的第1扫描信号线的第1扫描信号成为截止电平，
上述复位电路包含P型的复位晶体管，上述P型的复位晶体管具有：控制端子，其被提供上述第1控制时钟；第1导通端子，其连接到上述第1输出端子；以及第2导通端子，其连接到上述第1恒定电位线，
上述第1扫描信号接通晶体管的第1导通端子被提供上述第1控制时钟，
上述第1扫描信号接通晶体管的第2导通端子连接到上述第1输出端子。
24.根据权利要求12至21中的任意一项所述的显示装置，其特征在于，
上述第1输出电路包含：
复位电路，其用于使施加到与上述第1输出端子连接的第1扫描信号线的第1扫描信号成为截止电平；以及
N型的继电器晶体管，其具有：控制端子，其被提供上述第1控制时钟；第1导通端子，其连接到第1扫描信号接通晶体管的第2导通端子；以及第2导通端子，其连接到上述第1输出端子，
上述复位电路包含P型的复位晶体管，上述P型的复位晶体管具有：控制端子，其被提供上述第1控制时钟；第1导通端子，其连接到上述第1输出端子；以及第2导通端子，其连接到上述第1恒定电位线，
上述第1扫描信号接通晶体管的第1导通端子连接到上述第2恒定电位线，
上述第1扫描信号接通晶体管的第2导通端子连接到上述继电器晶体管的第1导通端子。
25.一种显示装置的驱动方法，是具备包含N型晶体管和P型晶体管的像素电路的显示装置的驱动方法，其特征在于，
上述显示装置具备：
i行×j列的像素矩阵，其包括i×j个上述像素电路，i和j为2以上的整数；
i条第1扫描信号线，其驱动上述N型晶体管；
i条第2扫描信号线，其驱动上述P型晶体管；
扫描信号线驱动电路，其包括包含i个单位电路且基于第1时钟信号和第2时钟信号进行动作的移位寄存器，对上述i条第1扫描信号线施加第1扫描信号，对上述i条第2扫描信号线施加第2扫描信号；
第1恒定电位线，其供应第1恒定电位；以及
第2恒定电位线，其供应比上述第1恒定电位高的第2恒定电位，
各单位电路包含：第1内部节点；第2内部节点，其被提供与上述第1内部节点相同的逻辑电平的电位；第1控制电路，其控制上述第1内部节点的电位；第1输出电路，其对对应的第1扫描信号线施加上述第1扫描信号；以及第2输出电路，其对对应的第2扫描信号线施加上述第2扫描信号，
上述第1时钟信号和上述第2时钟信号是周期性地重复维持第1电平的电位的第1期间和维持比上述第1电平高的第2电平的电位的第2期间的2相的时钟信号，
对第奇数个单位电路输入上述第1时钟信号作为第1控制时钟并且输入上述第2时钟信号作为第2控制时钟，
对第偶数个单位电路输入上述第2时钟信号作为上述第1控制时钟并且输入上述第1时钟信号作为上述第2控制时钟，
上述第1控制电路包含：
输入端子，其接收上述第1控制时钟；以及
输出节点，其连接到上述第1内部节点，
上述第1输出电路包含：
第1输出端子，其连接到对应的第1扫描信号线；
P型的第1扫描信号接通晶体管，其具有连接到上述第1内部节点的控制端子，用于使施加到与上述第1输出端子连接的第1扫描信号线的第1扫描信号成为导通电平；以及
N型的第1扫描信号关断晶体管，其具有：控制端子，其连接到上述第1内部节点；第1导通端子，其连接到上述第1输出端子；以及第2导通端子，其连接到上述第1恒定电位线，
上述第2输出电路包含：
第2输出端子，其连接到其它单位电路和对应的第2扫描信号线；
P型的第2扫描信号控制晶体管，其具有：控制端子，其连接到上述第2内部节点；第1导通端子，其被提供上述第2控制时钟；以及第2导通端子，其连接到上述第2输出端子；以及
电容器，其具有：第1端子，其连接到上述第2内部节点；以及第2端子，其连接到上述第2输出端子，
上述驱动方法关于各单位电路包含：
第1步骤，使上述第1控制时钟从上述第2电平变化为上述第1电平，使得上述第1内部节点的电位从高电平变化为低电平；
第2步骤，在上述第1内部节点的电位维持为低电平的期间中，使上述第2控制时钟从上述第2电平变化为上述第1电平，使得从上述第2输出电路输出的第2扫描信号从截止电平变化为导通电平；
第3步骤，在从执行上述第2步骤起经过规定期间后，使上述第2控制时钟从上述第1电平变化为上述第2电平，使得从上述第2输出电路输出的第2扫描信号从导通电平变化为截止电平；以及
第4步骤，在从执行上述第3步骤起经过规定期间后，使上述第1控制时钟从上述第2电平变化为上述第1电平，使得从上述第1输出电路输出的第1扫描信号从导通电平变化为截止电平，
在执行上述第1步骤的时间点以后直到即将执行上述第2步骤之前的时间点为止的期间，使从上述第1输出电路输出的第1扫描信号从截止电平变化为导通电平。
26.一种显示装置，具备包含通过电流驱动的显示元件的多个像素电路，其特征在于，具备：
i行×j列的像素矩阵，其包括i×j个上述像素电路，i和j为2以上的整数；
i条第1扫描信号线；
i条第2扫描信号线；
i条发光控制线；
j条数据信号线；
多个初始化电源线，其供应初始化电压；
第1电源线，其供应低电平电源电压；以及
第2电源线，其供应高电平电源电压，
上述像素电路包含：
上述显示元件，其具有第1端子和连接到上述第1电源线的第2端子；
驱动晶体管，其具有控制端子、第1导通端子以及第2导通端子，与上述显示元件串联设置；
电容器，其一端连接到上述驱动晶体管的控制端子，另一端连接到上述第2电源线；
写入控制晶体管，其具有：控制端子，其连接到上述i条第2扫描信号线中的1条第2扫描信号线；第1导通端子，其连接到上述j条数据信号线中的1条数据信号线；以及第2导通端子，其连接到上述驱动晶体管的第1导通端子；
阈值电压补偿晶体管，其具有：控制端子，其连接到上述i条第1扫描信号线中的1条第1扫描信号线；第1导通端子，其连接到上述驱动晶体管的第2导通端子；以及第2导通端子，其连接到上述驱动晶体管的控制端子，
电源供应控制晶体管，其具有：控制端子，其连接到上述i条发光控制线中的1条发光控制线；第1导通端子，其连接到上述第2电源线；以及第2导通端子，其连接到上述驱动晶体管的第1导通端子；
发光控制晶体管，其具有：控制端子，其连接到上述i条发光控制线中的1条发光控制线；第1导通端子，其连接到上述驱动晶体管的第2导通端子；以及第2导通端子，其连接到上述显示元件的第1端子；
第1初始化晶体管，其具有：控制端子，其连接到上述i条第1扫描信号线中的1条第1扫描信号线；第1导通端子，其连接到上述驱动晶体管的控制端子；以及第2导通端子，其连接到上述多个初始化电源线中的1个初始化电源线；以及
第2初始化晶体管，其具有：控制端子，其连接到下一行的像素电路内的第1初始化晶体管的控制端子；第1导通端子，其连接到上述显示元件的第1端子；以及第2导通端子，其连接到下一行的像素电路内的第1初始化晶体管的第1导通端子，
上述第1初始化晶体管和上述第2初始化晶体管是由氧化物半导体形成沟道层的薄膜晶体管。
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