WO2023281556A1 - 表示装置およびその駆動方法 - Google Patents

Abstract

電流によって駆動される表示素子を用いた表示装置の狭額縁化を実現する。　書き込み制御トランジスタの制御端子に接続された第２走査信号線を駆動する第２走査信号線駆動回路（３２）は、第２走査信号線の数の２分の１に等しい数の単位回路（３２０）からなるシフトレジスタによって構成される。当該シフトレジスタに含まれる各単位回路は、互いに隣接する２本の第２走査信号線をまとめて駆動する。互いに隣接する２本の第２走査信号線に接続された第１および第２画素回路において電源供給制御トランジスタと発光制御トランジスタとがオフ状態かつ書き込み制御トランジスタがオン状態で維持されている期間中に、第１画素回路内の閾値電圧補償トランジスタおよび初期化トランジスタと第２画素回路内の閾値電圧補償トランジスタおよび初期化トランジスタとを所定期間ずつ順次にオン状態にする。

Description

表示装置およびその駆動方法

　以下の開示は、電流によって駆動される表示素子を用いた表示装置およびその駆動方法に関する。

　近年、有機ＥＬ素子を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれており、それに流れる電流に応じた輝度で発光する自発光型の表示素子である。このように有機ＥＬ素子は自発光型の表示素子であるので、有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。

　有機ＥＬ表示装置の画素回路に関し、有機ＥＬ素子への電流の供給を制御するための駆動トランジスタとして、典型的には薄膜トランジスタ（ＴＦＴ）が採用される。しかしながら、薄膜トランジスタについては、その特性にばらつきが生じやすい。具体的には、閾値電圧にばらつきが生じやすい。表示部内に設けられている駆動トランジスタに閾値電圧のばらつきが生じると、輝度のばらつきが生じるので表示品位が低下する。そこで、閾値電圧のばらつきを補償する各種処理（補償処理）が提案されている。

　補償処理の方式としては、駆動トランジスタの閾値電圧の情報を保持するためのキャパシタを画素回路内に設けることによって補償処理を行う内部補償方式と、例えば所定条件下で駆動トランジスタに流れる電流の大きさを画素回路の外部に設けられた回路で測定してその測定結果に基づいて映像信号を補正することによって補償処理を行う外部補償方式とが知られている。

　補償処理に内部補償方式を採用した有機ＥＬ表示装置の画素回路としては、１個の有機ＥＬ素子と複数個のＰチャネル型の薄膜トランジスタと１個の保持キャパシタとによって構成された画素回路が広く知られている。これに対して、米国特許第１０３０４３７８号の図４には、１個の有機ＥＬ素子と６個のＮチャネル型の薄膜トランジスタと１個の保持キャパシタとによって構成された画素回路が開示されている。Ｎチャネル型の薄膜トランジスタとして酸化物ＴＦＴ（酸化物半導体によって形成されたチャネル領域を有する薄膜トランジスタ）を採用することによって、消費電力の低減が図られている。

　米国特許第１０３０４３７８号に開示された表示装置では、トランジスタＴ３，Ｔ６の制御端子に接続された制御信号線（後述する「第１走査信号線」）、トランジスタＴ１の制御端子に接続された制御信号線（後述する「第２走査信号線」）、トランジスタＴ５の制御端子に接続された制御信号線（後述する「第１発光制御線」）、およびトランジスタＴ４の制御端子に接続された制御信号線（後述する「第２発光制御線」）を駆動するための駆動回路（後述する「走査側駆動回路」）が表示部の端部に設けられている。なお、駆動回路の面積の削減を図るために発光制御線を２本ずつまとめて駆動するようにした構成が日本の特開２００８－２１６９６１号公報に開示されている。

米国特許第１０３０４３７８号明細書 日本の特開２００８－２１６９６１号公報

　１個の有機ＥＬ素子と６個のＮチャネル型の薄膜トランジスタと１個の保持キャパシタとによって構成された画素回路（米国特許第１０３０４３７８号の図４に開示された画素回路）を有する有機ＥＬ表示装置については、図３５に示すように、第１走査信号線を駆動する第１走査信号線駆動回路９１と第２走査信号線を駆動する第２走査信号線駆動回路９２と第１発光制御線を駆動する第１発光制御線駆動回路９３と第２発光制御線を駆動する第２発光制御線駆動回路９４とからなる走査側駆動回路が設けられている。なお、図３５には、４行分に相当する部分の構成のみを示している（図１、図１８、図２１、図２４、図３０、および図３４も同様）。また、図３５では、上記４行の各行に含まれる１つの画素回路を符号９０を付した矩形で表している。

　第１走査信号線駆動回路９１、第２走査信号線駆動回路９２、第１発光制御線駆動回路９３、および第２発光制御線駆動回路９４はそれぞれシフトレジスタによって構成されている。詳しくは、第１走査信号線駆動回路９１は、第１走査信号線の数に等しい数の単位回路９１０を含むシフトレジスタによって構成され、第２走査信号線駆動回路９２は、第２走査信号線の数に等しい数の単位回路９２０を含むシフトレジスタによって構成され、第１発光制御線駆動回路９３は、第１発光制御線の数に等しい数の単位回路９３０を含むシフトレジスタによって構成され、第２発光制御線駆動回路９４は、第２発光制御線の数に等しい数の単位回路９４０を含むシフトレジスタによって構成されている。

　近年、スマートフォンなどの携帯端末装置に関して狭額縁化への要求が高まっているが、上記のような構成によれば、走査側駆動回路用の領域として多数の回路素子（薄膜トランジスタやキャパシタなど）が形成される領域が表示部の周辺に必要となる。それ故、狭額縁化の実現が困難となっている。

　そこで、以下の開示は、電流によって駆動される表示素子を用いた表示装置の狭額縁化を実現することを目的とする。

　本開示のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子を用いた表示装置であって、
　複数のデータ信号線と、複数の第１走査信号線と、複数の第２走査信号線と、複数の第１発光制御線と、複数の第２発光制御線と、第１電源線と、第２電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
　前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
　前記複数の第１走査信号線を選択的に駆動する第１走査信号線駆動回路と、前記複数の第２走査信号線を選択的に駆動する第２走査信号線駆動回路と、前記複数の第１発光制御線および前記複数の第２発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
を備え、
　前記複数の画素回路のそれぞれは、前記複数のデータ信号線の１つ、前記複数の第１走査信号線の１つ、前記複数の第２走査信号線の１つ、前記複数の第１発光制御線の１つ、および前記複数の第２発光制御線の１つに対応し、
　前記複数の画素回路のそれぞれは、
　　第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
　　対応する第２走査信号線に接続された制御端子と、対応するデータ信号線に接続された第１導通端子と、前記駆動トランジスタの第２導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
　　対応する第１走査信号線に接続された制御端子と、前記駆動トランジスタの第１導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
　　対応する第２発光制御線に接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
　　対応する第１発光制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
　　対応する第１走査信号線に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する初期化トランジスタと
を含み、
　前記第１走査信号線駆動回路は、前記複数の第１走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
　Ｑを２以上の整数として、前記第２走査信号線駆動回路は、前記複数の第２走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
　前記第１走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する１本の第１走査信号線を駆動し、
　前記第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第２走査信号線であって互いに隣接するＱ本の第２走査信号線をまとめて駆動し、
　まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路の全てにおいて前記電源供給制御トランジスタと前記発光制御トランジスタとがオフ状態で維持されている期間のうち、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１走査信号線が所定期間ずつ順次に選択状態となる。

　本開示の他のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子を用いた表示装置であって、
　複数のデータ信号線と、複数の第１走査信号線と、複数の第２走査信号線と、複数の第３走査信号線と、複数の第１発光制御線と、複数の第２発光制御線と、第１電源線と、第２電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
　前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
　前記複数の第１走査信号線を選択的に駆動する第１走査信号線駆動回路と、前記複数の第２走査信号線を選択的に駆動する第２走査信号線駆動回路と、前記複数の第３走査信号線を選択的に駆動する第３走査信号線駆動回路と、前記複数の第１発光制御線および前記複数の第２発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
を備え、
　前記複数の画素回路のそれぞれは、前記複数のデータ信号線の１つ、前記複数の第１走査信号線の１つ、前記複数の第２走査信号線の１つ、前記複数の第３走査信号線の１つ、前記複数の第１発光制御線の１つ、および前記複数の第２発光制御線の１つに対応し、
　前記複数の画素回路のそれぞれは、
　　第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
　　対応する第２走査信号線に接続された制御端子と、対応するデータ信号線に接続された第１導通端子と、前記駆動トランジスタの第２導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
　　対応する第１走査信号線に接続された制御端子と、前記駆動トランジスタの第１導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
　　対応する第２発光制御線に接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
　　対応する第１発光制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
　　対応する第３走査信号線に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する初期化トランジスタと
を含み、
　前記第１走査信号線駆動回路は、前記複数の第１走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
　Ｑを２以上の整数として、前記第２走査信号線駆動回路は、前記複数の第２走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
　前記第３走査信号線駆動回路は、前記複数の第３走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
　前記第１走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する１本の第１走査信号線を駆動し、
　前記第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第２走査信号線であって互いに隣接するＱ本の第２走査信号線をまとめて駆動し、
　前記第３走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第３走査信号線であって互いに隣接するＱ本の第３走査信号線をまとめて駆動し、
　まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路の全てにおいて前記初期化トランジスタがオン状態かつ前記電源供給制御トランジスタと前記発光制御トランジスタとがオフ状態で維持されている期間のうち、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１走査信号線が所定期間ずつ順次に選択状態となる。

　本開示のいくつかの実施形態に係る（表示装置の）駆動方法は、電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
　前記表示装置は、
　　複数のデータ信号線と、複数の第１走査信号線と、複数の第２走査信号線と、複数の第１発光制御線と、複数の第２発光制御線と、第１電源線と、第２電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
　　前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
　　前記複数の第１走査信号線を選択的に駆動する第１走査信号線駆動回路と、前記複数の第２走査信号線を選択的に駆動する第２走査信号線駆動回路と、前記複数の第１発光制御線および前記複数の第２発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
を備え、
　前記複数の画素回路のそれぞれは、前記複数のデータ信号線の１つ、前記複数の第１走査信号線の１つ、前記複数の第２走査信号線の１つ、前記複数の第１発光制御線の１つ、および前記複数の第２発光制御線の１つに対応し、
　前記複数の画素回路のそれぞれは、
　　第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
　　対応する第２走査信号線に接続された制御端子と、対応するデータ信号線に接続された第１導通端子と、前記駆動トランジスタの第２導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
　　対応する第１走査信号線に接続された制御端子と、前記駆動トランジスタの第１導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
　　対応する第２発光制御線に接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
　　対応する第１発光制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
　　対応する第１走査信号線に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する初期化トランジスタと
を含み、
　前記第１走査信号線駆動回路は、前記複数の第１走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
　Ｑを２以上の整数として、前記第２走査信号線駆動回路は、前記複数の第２走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
　前記第１走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する１本の第１走査信号線を駆動し、
　前記第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第２走査信号線であって互いに隣接するＱ本の第２走査信号線をまとめて駆動し、
　前記駆動方法は、
　　前記複数の画素回路への前記データ信号の書き込みを行うデータ書き込みステップと、
　　１フレーム期間以上の期間を通じて前記複数の画素回路への前記データ信号の書き込みを停止する休止ステップと
を含み、
　前記データ書き込みステップでは、まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタと前記発光制御トランジスタとがオフ状態かつ前記電源供給制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路において前記保持キャパシタの保持電圧および前記表示素子の第１端子の電圧が初期化された後、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路の全てにおいて前記発光制御トランジスタと前記電源供給制御トランジスタとがオフ状態かつ前記書き込み制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路への前記データ信号の書き込みが行われ、
　前記休止ステップでは、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路の全てにおいて前記閾値電圧補償トランジスタと前記初期化トランジスタと前記電源供給制御トランジスタとがオフ状態かつ前記発光制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線を所定期間選択状態にすることによって、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路において前記表示素子の第１端子の電圧が初期化される。

　本開示の他のいくつかの実施形態に係る（表示装置の）駆動方法は、電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
　前記表示装置は、
　　複数のデータ信号線と、複数の第１走査信号線と、複数の第２走査信号線と、複数の第３走査信号線と、複数の第１発光制御線と、複数の第２発光制御線と、第１電源線と、第２電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
　　前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
　　前記複数の第１走査信号線を選択的に駆動する第１走査信号線駆動回路と、前記複数の第２走査信号線を選択的に駆動する第２走査信号線駆動回路と、前記複数の第３走査信号線を選択的に駆動する第３走査信号線駆動回路と、前記複数の第１発光制御線および前記複数の第２発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
を備え、
　前記複数の画素回路のそれぞれは、前記複数のデータ信号線の１つ、前記複数の第１走査信号線の１つ、前記複数の第２走査信号線の１つ、前記複数の第３走査信号線の１つ、前記複数の第１発光制御線の１つ、および前記複数の第２発光制御線の１つに対応し、
　前記複数の画素回路のそれぞれは、
　　第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
　　対応する第２走査信号線に接続された制御端子と、対応するデータ信号線に接続された第１導通端子と、前記駆動トランジスタの第２導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
　　対応する第１走査信号線に接続された制御端子と、前記駆動トランジスタの第１導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
　　対応する第２発光制御線に接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
　　対応する第１発光制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
　　対応する第３走査信号線に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する初期化トランジスタと
を含み、
　前記第１走査信号線駆動回路は、前記複数の第１走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
　Ｑを２以上の整数として、前記第２走査信号線駆動回路は、前記複数の第２走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
　前記第３走査信号線駆動回路は、前記複数の第３走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
　前記第１走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する１本の第１走査信号線を駆動し、
　前記第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第２走査信号線であって互いに隣接するＱ本の第２走査信号線をまとめて駆動し、
　前記第３走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第３走査信号線であって互いに隣接するＱ本の第３走査信号線をまとめて駆動し、
　前記駆動方法は、
　　前記複数の画素回路への前記データ信号の書き込みを行うデータ書き込みステップと、
　　１フレーム期間以上の期間を通じて前記複数の画素回路への前記データ信号の書き込みを停止する休止ステップと
を含み、
　前記データ書き込みステップでは、まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタと前記発光制御トランジスタとがオフ状態かつ前記電源供給制御トランジスタと前記初期化トランジスタとがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路において前記保持キャパシタの保持電圧および前記表示素子の第１端子の電圧が初期化された後、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路の全てにおいて前記発光制御トランジスタと前記電源供給制御トランジスタとがオフ状態かつ前記書き込み制御トランジスタと前記初期化トランジスタとがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路への前記データ信号の書き込みが行われ、
　前記休止ステップでは、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路の全てにおいて前記閾値電圧補償トランジスタと前記書き込み制御トランジスタとがオフ状態かつ前記電源供給制御トランジスタがオン状態で維持され、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第３走査信号線を所定期間だけ選択状態かつ前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１発光制御線を所定期間だけ非選択状態とすることによって、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路において前記表示素子の第１端子の電圧が初期化される。

　本開示のいくつかの実施形態によれば、Ｑを２以上の整数として、第２走査信号線がＱ本ずつ駆動されるよう、第２走査信号線駆動回路は第２走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成されている。これにより、第２走査信号線を駆動するために表示部の周辺に必要とされる回路領域の面積が小さくなる。すなわち、額縁領域の面積の低減が可能となる。以上より、１個の表示素子（電流によって駆動される表示素子）と６個のトランジスタと１個の保持キャパシタとによって構成された画素回路を有する表示装置の狭額縁化が実現される。

　本開示の他のいくつかの実施形態によれば、Ｑを２以上の整数として、第２走査信号線がＱ本ずつ駆動されるよう、第２走査信号線駆動回路は第２走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、第３走査信号線がＱ本ずつ駆動されるよう、第３走査信号線駆動回路は第３走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成されている。これにより、第２走査信号線および第３走査信号線を駆動するために表示部の周辺に必要とされる回路領域の面積が小さくなる。すなわち、額縁領域の面積の低減が可能となる。以上より、１個の表示素子（電流によって駆動される表示素子）と６個のトランジスタと１個の保持キャパシタとによって構成された画素回路を有する表示装置の狭額縁化が実現される。

第１の実施形態における走査側駆動回路の概略構成を示すブロック図である。 上記第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 上記第１の実施形態における画素回路の構成を示す回路図である。 上記第１の実施形態において、駆動期間における画素回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態において、休止期間における画素回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態における第１走査信号線駆動回路の構成を示すブロック図である。 上記第１の実施形態において、第１走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路の構成を示す回路図である。 上記第１の実施形態において、第１走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態における第２走査信号線駆動回路の構成を示すブロック図である。 上記第１の実施形態において、第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路の構成を示す回路図である。 上記第１の実施形態において、第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態における第１発光制御線駆動回路の構成を示すブロック図である。 上記第１の実施形態における第２発光制御線駆動回路の構成を示すブロック図である。 上記第１の実施形態において、第１発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路の構成を示す回路図である。 上記第１の実施形態において、第１発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態において、駆動期間における全体の動作について説明するためのタイミングチャートである。 上記第１の実施形態において、休止期間における全体の動作について説明するためのタイミングチャートである。 上記第１の実施形態の第１の変形例における走査側駆動回路の概略構成を示すブロック図である。 上記第１の実施形態の第１の変形例において、駆動期間における画素回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態の第１の変形例において、休止期間における画素回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態の第２の変形例における走査側駆動回路の概略構成を示すブロック図である。 上記第１の実施形態の第２の変形例において、駆動期間における画素回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態の第２の変形例において、休止期間における画素回路の動作について説明するためのタイミングチャートである。 第２の実施形態における走査側駆動回路の概略構成を示すブロック図である。 上記第２の実施形態における発光制御線駆動回路の構成を示すブロック図である。 上記第２の実施形態において、休止期間における画素回路の動作について説明するためのタイミングチャートである。 第３の実施形態における画素回路の構成を示す回路図である。 上記第３の実施形態において、駆動期間における画素回路の動作について説明するためのタイミングチャートである。 上記第３の実施形態において、休止期間における画素回路の動作について説明するためのタイミングチャートである。 上記第３の実施形態における走査側駆動回路の概略構成を示すブロック図である。 上記第３の実施形態における第３走査信号線駆動回路の構成を示すブロック図である 上記第３の実施形態において、駆動期間における全体の動作について説明するためのタイミングチャートである。 上記第３の実施形態において、休止期間における全体の動作について説明するためのタイミングチャートである。 上記第３の実施形態の変形例における走査側駆動回路の概略構成を示すブロック図である。 従来例における走査側駆動回路の概略構成を示すブロック図である。

　以下、添付図面を参照しつつ、実施形態について説明する。第２の実施形態および第３の実施形態については、主に第１の実施形態と異なる点について説明し、第１の実施形態と同様の点については適宜説明を省略する。なお、以下においては、ｉおよびｊは２以上の整数であると仮定する。また、以下の各実施形態では、トランジスタとしてＮチャネル型の薄膜トランジスタが用いられるので、ハイレベルがオンレベルに相当し、ローレベルがオフレベルに相当する。

　＜１．第１の実施形態＞
　＜１．１　全体構成＞
　図２は、第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。図２に示すように、この有機ＥＬ表示装置は、表示制御回路１００と表示部２００と走査側駆動回路３００とデータ側駆動回路４００とを備えている。表示部２００を有する有機ＥＬ表示パネル５内に走査側駆動回路３００とデータ側駆動回路４００とが含まれている。本実施形態においては、走査側駆動回路３００はモノリシック化されている。データ側駆動回路４００については、モノリシック化されていても良いし、モノリシック化されていなくても良い。

　表示部２００には、ｉ本の第１走査信号線ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）、ｉ本の第２走査信号線ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）、ｉ本の第１発光制御線ＥＭ１（１）～ＥＭ１（ｉ）、ｉ本の第２発光制御線ＥＭ２（１）～ＥＭ２（ｉ）、およびｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）が配設されている。各第１走査信号線ＳＣＡＮ１は第１走査信号を伝達し、各第２走査信号線ＳＣＡＮ２は第２走査信号を伝達し、各第１発光制御線ＥＭ１は第１発光制御信号を伝達し、各第２発光制御線ＥＭ２は第２発光制御信号を伝達する。表示部２００には、また、ｉ×ｊ個の画素回路２０が設けられている。それらｉ×ｊ個の画素回路２０のそれぞれは、ｉ本の第１走査信号線ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）の１つ、ｉ本の第２走査信号線ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）の１つ、ｉ本の第１発光制御線ＥＭ１（１）～ＥＭ１（ｉ）の１つ、ｉ本の第２発光制御線ＥＭ２（１）～ＥＭ２（ｉ）の１つ、およびｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）の１つに対応している。第１走査信号線ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）と第２走査信号線ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）と第１発光制御線ＥＭ１（１）～ＥＭ１（ｉ）と第２発光制御線ＥＭ２（１）～ＥＭ２（ｉ）とは典型的には互いに平行になっている。第１走査信号線ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）とデータ信号線Ｄ（１）～Ｄ（ｊ）とは直交している。以下、必要に応じて、第１走査信号線ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）にそれぞれ与えられる第１走査信号にも符号ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）を付し、第２走査信号線ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）にそれぞれ与えられる第２走査信号にも符号ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）を付し、第１発光制御線ＥＭ１（１）～ＥＭ１（ｉ）にそれぞれ与えられる第１発光制御信号にも符号ＥＭ１（１）～ＥＭ１（ｉ）を付し、第２発光制御線ＥＭ２（１）～ＥＭ２（ｉ）にそれぞれ与えられる第２発光制御信号にも符号ＥＭ２（１）～ＥＭ２（ｉ）を付し、データ信号線Ｄ（１）～Ｄ（ｊ）にそれぞれ与えられるデータ信号にも符号Ｄ（１）～Ｄ（ｊ）を付す。

　さらに、表示部２００には、各画素回路２０に共通の図示しない電源線が配設されている。より詳細には、有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下、「ハイレベル電源線」という。）、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下、「ローレベル電源線」という。）、および初期化電圧Ｖｉｎｉを供給する電源線（以下、「初期化電源線」という。）が配設されている。ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉは、図示しない電源回路から供給される。なお、ハイレベル電源線は第１電源線に相当し、ローレベル電源線は第２電源線に相当する。

　以下、図２に示す各構成要素の動作について説明する。表示制御回路１００は、外部から送られる入力画像信号ＤＩＮとタイミング信号群（水平同期信号、垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＤＶと、走査側駆動回路３００の動作を制御する制御信号ＳＣＴＬと、データ側駆動回路４００の動作を制御する制御信号ＤＣＴＬとを出力する。

　走査側駆動回路３００は、第１走査信号線ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）、第２走査信号線ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）、第１発光制御線ＥＭ１（１）～ＥＭ１（ｉ）、および第２発光制御線ＥＭ２（１）～ＥＭ２（ｉ）に接続されている。走査側駆動回路３００は、表示制御回路１００から出力された制御信号ＳＣＴＬに基づいて、第１走査信号線ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）に第１走査信号を印加し、第２走査信号線ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）に第２走査信号を印加し、第１発光制御線ＥＭ１（１）～ＥＭ１（ｉ）に第１発光制御信号を印加し、第２発光制御線ＥＭ２（１）～ＥＭ２（ｉ）に第２発光制御信号を印加する。なお、走査側駆動回路３００には、後述する各単位回路の動作を制御するためのハイレベル電源電圧ＧＶＤＤおよびローレベル電源電圧ＧＶＳＳも与えられる。走査側駆動回路３００の詳細な構成や動作については後述する。

　データ側駆動回路４００は、データ信号線Ｄ（１）～Ｄ（ｊ）に接続されている。データ側駆動回路４００は、図示しないｊビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｊ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、縦続接続されたｊ個のレジスタを有している。シフトレジスタは、制御信号ＤＣＴＬに含まれるクロック信号に基づき、制御信号ＤＣＴＬに含まれるスタートパルスを入力端（初段のレジスタ）から出力端（最終段のレジスタ）へと順次に転送する。これにより、シフトレジスタの各段からサンプリングパルスが出力される。そのサンプリングパルスに基づいて、サンプリング回路はデジタル映像信号ＤＶを記憶する。ラッチ回路は、サンプリング回路に記憶された１行分のデジタル映像信号ＤＶを制御信号ＤＣＴＬに含まれるラッチストローブ信号に従って取り込んで保持する。Ｄ／Ａコンバータは、各データ信号線Ｄ（１）～Ｄ（ｊ）に対応するように設けられている。Ｄ／Ａコンバータは、ラッチ回路に保持されたデジタル映像信号ＤＶをアナログ電圧に変換する。その変換されたアナログ電圧は、データ信号として全てのデータ信号線Ｄ（１）～Ｄ（ｊ）に一斉に印加される。

　以上のようにして、データ信号線Ｄ（１）～Ｄ（ｊ）にデータ信号が印加され、第１走査信号線ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）に第１走査信号が印加され、第２走査信号線ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）に第２走査信号が印加され、第１発光制御線ＥＭ１（１）～ＥＭ１（ｉ）に第１発光制御信号が印加され、第２発光制御線ＥＭ２（１）～ＥＭ２（ｉ）に第２発光制御信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示部２００に表示される。

　＜１．２　画素回路の構成および動作＞
　次に、表示部２００内の画素回路２０の構成について説明する。図３に示す画素回路２０は、表示素子としての１個の有機ＥＬ素子（有機発光ダイオード）２１と、６個のトランジスタＴ１～Ｔ６（書き込み制御トランジスタＴ１、駆動トランジスタＴ２、閾値電圧補償トランジスタＴ３、電源供給制御トランジスタＴ４、発光制御トランジスタＴ５、初期化トランジスタＴ６）と、１個の保持キャパシタＣｓｔとを含んでいる。本実施形態においては、トランジスタＴ１～Ｔ６は、酸化物半導体によって形成されたチャネル領域を有する薄膜トランジスタ（以下、「酸化物ＴＦＴ」という。）であって、Ｎチャネル型である。酸化物ＴＦＴとしては、典型的には、インジウム、ガリウム、亜鉛、および酸素を含む酸化物半導体によって形成されたチャネル領域を有する薄膜トランジスタが採用される。保持キャパシタＣｓｔは、２つの電極（第１電極および第２電極）からなる容量素子である。

　書き込み制御トランジスタＴ１については、制御端子は第２走査信号線ＳＣＡＮ２に接続され、第１導通端子はデータ信号線Ｄに接続され、第２導通端子は駆動トランジスタＴ２の第２導通端子と発光制御トランジスタＴ５の第１導通端子とに接続されている。駆動トランジスタＴ２については、制御端子は閾値電圧補償トランジスタＴ３の第２導通端子と保持キャパシタＣｓｔの第１電極とに接続され、第１導通端子は閾値電圧補償トランジスタＴ３の第１導通端子と電源供給制御トランジスタＴ４の第２導通端子とに接続され、第２導通端子は書き込み制御トランジスタＴ１の第２導通端子と発光制御トランジスタＴ５の第１導通端子とに接続されている。閾値電圧補償トランジスタＴ３については、制御端子は第１走査信号線ＳＣＡＮ１に接続され、第１導通端子は電源供給制御トランジスタＴ４の第２導通端子と駆動トランジスタＴ２の第１導通端子とに接続され、第２導通端子は駆動トランジスタＴ２の制御端子と保持キャパシタＣｓｔの第１電極とに接続されている。

　電源供給制御トランジスタＴ４については、制御端子は第２発光制御線ＥＭ２に接続され、第１導通端子はハイレベル電源線に接続され、第２導通端子は駆動トランジスタＴ２の第１導通端子と閾値電圧補償トランジスタＴ３の第１導通端子とに接続されている。発光制御トランジスタＴ５については、制御端子は第１発光制御線ＥＭ１に接続され、第１導通端子は書き込み制御トランジスタＴ１の第２導通端子と駆動トランジスタＴ２の第２導通端子とに接続され、第２導通端子は初期化トランジスタＴ６の第１導通端子と有機ＥＬ素子２１のアノード端子と保持キャパシタＣｓｔの第２電極とに接続されている。初期化トランジスタＴ６については、制御端子は第１走査信号線ＳＣＡＮ１に接続され、第１導通端子は発光制御トランジスタＴ５の第２導通端子と有機ＥＬ素子２１のアノード端子と保持キャパシタＣｓｔの第２電極とに接続され、第２導通端子は初期化電源線に接続されている。

　保持キャパシタＣｓｔについては、第１電極は駆動トランジスタＴ２の制御端子と閾値電圧補償トランジスタＴ３の第２導通端子とに接続され、第２電極は発光制御トランジスタＴ５の第２導通端子と初期化トランジスタＴ６の第１導通端子と有機ＥＬ素子２１のアノード端子とに接続されている。有機ＥＬ素子２１については、アノード端子は発光制御トランジスタＴ５の第２導通端子と初期化トランジスタＴ６の第１導通端子と保持キャパシタＣｓｔの第２電極とに接続され、カソード端子はローレベル電源線に接続されている。有機ＥＬ素子２１に関し、アノード端子は第１端子に相当し、カソード端子は第２端子に相当する。

　なお、図３において、駆動トランジスタＴ２の第１導通端子と閾値電圧補償トランジスタＴ３の第１導通端子と電源供給制御トランジスタＴ４の第２導通端子とに接続されたノードには符号Ｎ１を付し、駆動トランジスタＴ２の制御端子と閾値電圧補償トランジスタＴ３の第２導通端子と保持キャパシタＣｓｔの第１電極とに接続されたノードには符号Ｎ２を付し、発光制御トランジスタＴ５の第２導通端子と初期化トランジスタＴ６の第１導通端子と有機ＥＬ素子２１のアノード端子と保持キャパシタＣｓｔの第２電極とに接続されたノードには符号Ｎ３を付している。

　ところで、本実施形態においては、低消費電力を実現するために休止駆動（間欠駆動または低周波駆動とも呼ばれている）が採用されている。休止駆動とは、同じ画像を続けて表示するときに駆動期間（リフレッシュ期間）と休止期間（非リフレッシュ期間）とを設けて、駆動期間には駆動回路を動作させ、休止期間には駆動回路の動作を停止させる駆動方法である。このようにして、休止期間には、１フレーム期間以上の期間を通じて全ての画素回路２０へのデータ信号Ｄの書き込みが停止される。休止駆動は、画素回路２０内のトランジスタのオフリーク特性が良い（オフリーク電流が小さい）場合に適用できる。従って、上述したように、本実施形態における画素回路２０内のトランジスタＴ１～Ｔ６には酸化物ＴＦＴが採用されている。

　図３に示した画素回路２０の動作について説明する。後述するように、第１走査信号線ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）については１本ずつ駆動されるが、第２走査信号線ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）と第１発光制御線ＥＭ１（１）～ＥＭ１（ｉ）と第２発光制御線ＥＭ２（１）～ＥＭ２（ｉ）とについては２本ずつ駆動される。従って、ここでは、ｎを偶数として、データ信号線Ｄの延びる方向に隣接する２個の画素回路２０である（ｎ－１）行目の画素回路２０とｎ行目の画素回路２０とに着目する。便宜上、（ｎ－１）行目の画素回路２０を「第１画素回路」といい、ｎ行目の画素回路２０を「第２画素回路」という。

　まず、図４に示すタイミングチャートを参照しつつ、駆動期間における画素回路２０の動作について説明する。なお、図４に関し、各信号がハイレベルやローレベルで維持される期間の長さを正確に表しているわけではない（タイミングチャートを示した他の図面も同様）。この駆動期間における動作によってデータ書き込みステップが実現される。

　時刻ｔ０１の直前の時点には、第１走査信号ＳＣＡＮ１（ｎ－１）、第１走査信号ＳＣＡＮ１（ｎ）、第２走査信号ＳＣＡＮ２（ｎ－１）、および第２走査信号ＳＣＡＮ２（ｎ）はローレベルであり、第１発光制御信号ＥＭ１（ｎ－１）、第１発光制御信号ＥＭ１（ｎ）、第２発光制御信号ＥＭ２（ｎ－１）、および第２発光制御信号ＥＭ２（ｎ）はハイレベルである。このとき、第１画素回路および第２画素回路において、書き込み制御トランジスタＴ１、閾値電圧補償トランジスタＴ３、および初期化トランジスタＴ６はオフ状態であり、電源供給制御トランジスタＴ４および発光制御トランジスタＴ５はオン状態である。したがって、有機ＥＬ素子２１は駆動電流の大きさに応じて発光している。

　時刻ｔ０１になると、第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、発光制御トランジスタＴ５がオフ状態となる。その結果、有機ＥＬ素子２１への電流の供給が遮断され、有機ＥＬ素子２１は消灯状態となる。

　時刻ｔ０２になると、第１走査信号ＳＣＡＮ１（ｎ－１）がローレベルからハイレベルに変化する。これにより、第１画素回路において、閾値電圧補償トランジスタＴ３および初期化トランジスタＴ６がオン状態となる。このとき、電源供給制御トランジスタＴ４はオン状態で維持されている。以上より、第１画素回路において、ノードＮ２にハイレベル電源電圧ＥＬＶＤＤが与えられ、ノードＮ３に初期化電圧Ｖｉｎｉが与えられる。その結果、第１画素回路において、保持キャパシタＣｓｔの保持電圧および有機ＥＬ素子２１のアノード電圧が初期化される。

　時刻ｔ０３になると、第１走査信号ＳＣＡＮ１（ｎ－１）がハイレベルからローレベルに変化する。これにより、第１画素回路において、閾値電圧補償トランジスタＴ３および初期化トランジスタＴ６がオフ状態となる。

　時刻ｔ０４になると、第１走査信号ＳＣＡＮ１（ｎ）がローレベルからハイレベルに変化する。これにより、第２画素回路において、閾値電圧補償トランジスタＴ３および初期化トランジスタＴ６がオン状態となる。このとき、電源供給制御トランジスタＴ４はオン状態で維持されている。以上より、第２画素回路において、ノードＮ２にハイレベル電源電圧ＥＬＶＤＤが与えられ、ノードＮ３に初期化電圧Ｖｉｎｉが与えられる。その結果、第２画素回路において、保持キャパシタＣｓｔの保持電圧および有機ＥＬ素子２１のアノード電圧が初期化される。

　時刻ｔ０５になると、第１走査信号ＳＣＡＮ１（ｎ）がハイレベルからローレベルに変化する。これにより、第２画素回路において、閾値電圧補償トランジスタＴ３および初期化トランジスタＴ６がオフ状態となる。また、時刻ｔ０５には、第２発光制御信号ＥＭ２（ｎ－１）および第２発光制御信号ＥＭ２（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、電源供給制御トランジスタＴ４がオフ状態となる。

　時刻ｔ０６になると、第２走査信号ＳＣＡＮ２（ｎ－１）および第２走査信号ＳＣＡＮ２（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、書き込み制御トランジスタＴ１がオン状態となる。

　時刻ｔ０７になると、第１走査信号ＳＣＡＮ１（ｎ－１）がローレベルからハイレベルに変化する。これにより、第１画素回路において、閾値電圧補償トランジスタＴ３および初期化トランジスタＴ６がオン状態となる。このとき、電源供給制御トランジスタＴ４および発光制御トランジスタＴ５はオフ状態である。以上より、第１画素回路において、書き込み制御トランジスタＴ１、駆動トランジスタＴ２、および閾値電圧補償トランジスタＴ３を介してデータ信号ＤがノードＮ２に与えられ、初期化トランジスタＴ６を介して初期化電圧ＶｉｎｉがノードＮ３に与えられる。その結果、第１画素回路において、駆動トランジスタＴ２の閾値電圧のばらつきが補償されるよう、データ信号Ｄに応じた電圧が保持キャパシタＣｓｔに充電される。なお、図４では、データ信号Ｄが第１画素回路用の電圧となっている部分に符号６１を付している。

　時刻ｔ０８になると、第１走査信号ＳＣＡＮ１（ｎ－１）がハイレベルからローレベルに変化する。これにより、第１画素回路において、閾値電圧補償トランジスタＴ３および初期化トランジスタＴ６がオフ状態となる。

　時刻ｔ０９になると、第１走査信号ＳＣＡＮ１（ｎ）がローレベルからハイレベルに変化する。これにより、第２画素回路において、閾値電圧補償トランジスタＴ３および初期化トランジスタＴ６がオン状態となる。このとき、電源供給制御トランジスタＴ４および発光制御トランジスタＴ５はオフ状態である。以上より、第２画素回路において、書き込み制御トランジスタＴ１、駆動トランジスタＴ２、および閾値電圧補償トランジスタＴ３を介してデータ信号ＤがノードＮ２に与えられ、初期化トランジスタＴ６を介して初期化電圧ＶｉｎｉがノードＮ３に与えられる。その結果、第２画素回路において、駆動トランジスタＴ２の閾値電圧のばらつきが補償されるよう、データ信号Ｄに応じた電圧が保持キャパシタＣｓｔに充電される。なお、図４では、データ信号Ｄが第２画素回路用の電圧となっている部分に符号６２を付している。

　時刻ｔ１０になると、第１走査信号ＳＣＡＮ１（ｎ）がハイレベルからローレベルに変化する。これにより、第２画素回路において、閾値電圧補償トランジスタＴ３および初期化トランジスタＴ６がオフ状態となる。

　時刻ｔ１１になると、第２走査信号ＳＣＡＮ２（ｎ－１）および第２走査信号ＳＣＡＮ２（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、書き込み制御トランジスタＴ１がオフ状態となる。

　時刻ｔ１２になると、第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、発光制御トランジスタＴ５がオン状態となる。このとき、電源供給制御トランジスタＴ４はオフ状態で維持されている。従って、第１画素回路および第２画素回路において、有機ＥＬ素子２１は消灯状態で維持される。

　時刻ｔ１３になると、第２発光制御信号ＥＭ２（ｎ－１）および第２発光制御信号ＥＭ２（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、電源供給制御トランジスタＴ４がオン状態となる。その結果、第１画素回路および第２画素回路において、保持キャパシタＣｓｔの充電電圧（保持電圧）に応じた駆動電流が有機ＥＬ素子２１に供給され、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。その後、次に第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）がハイレベルからローレベルに変化するまでの期間を通じて、第１画素回路および第２画素回路において有機ＥＬ素子２１は発光する。

　次に、図５に示すタイミングチャートを参照しつつ、休止期間における画素回路２０の動作について説明する。なお、休止期間を通じて、データ信号線Ｄにはアノードリセット電圧（有機ＥＬ素子２１のアノード電圧を初期化する電圧）が印加される。本実施形態においては、アノードリセット電圧としてローレベル電源電圧ＥＬＶＳＳがデータ信号線Ｄに印加される。また、休止期間を通じて、第１走査信号ＳＣＡＮ１（ｎ－１）および第１走査信号ＳＣＡＮ１（ｎ）はローレベルで維持され、第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）はハイレベルで維持される。この休止期間における動作によって休止ステップが実現される。

　時刻ｔ２１の直前の時点には、駆動期間における時刻ｔ０１（図４参照）の直前の時点と同様、第１画素回路および第２画素回路において、有機ＥＬ素子２１は駆動電流の大きさに応じて発光している。

　時刻ｔ２１になると、第２発光制御信号ＥＭ２（ｎ－１）および第２発光制御信号ＥＭ２（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、電源供給制御トランジスタＴ４がオフ状態となる。その結果、第１画素回路および第２画素回路において、有機ＥＬ素子２１への電流の供給が遮断され、有機ＥＬ素子２１は消灯状態となる。

　時刻ｔ２２になると、第２走査信号ＳＣＡＮ２（ｎ－１）および第２走査信号ＳＣＡＮ２（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、書き込み制御トランジスタＴ１がオン状態となる。このとき、発光制御トランジスタＴ５はオン状態であり、上述したようにデータ信号線Ｄにはローレベル電源電圧ＥＬＶＳＳが印加されている。以上より、書き込み制御トランジスタＴ１および発光制御トランジスタＴ５を介して、ローレベル電源電圧ＥＬＶＳＳがノードＮ３に与えられる。その結果、第１画素回路および第２画素回路において、有機ＥＬ素子２１のアノード電圧が初期化される。

　時刻ｔ２３になると、第２走査信号ＳＣＡＮ２（ｎ－１）および第２走査信号ＳＣＡＮ２（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、書き込み制御トランジスタＴ１がオフ状態となる。

　時刻ｔ２４になると、第２発光制御信号ＥＭ２（ｎ－１）および第２発光制御信号ＥＭ２（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、電源供給制御トランジスタＴ４がオン状態となる。その結果、第１画素回路および第２画素回路において、保持キャパシタＣｓｔの充電電圧に応じた駆動電流が有機ＥＬ素子２１に供給され、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。その後、次に第２発光制御信号ＥＭ２（ｎ－１）および第２発光制御信号ＥＭ２（ｎ）がハイレベルからローレベルに変化するまでの期間を通じて、第１画素回路および第２画素回路において有機ＥＬ素子２１は発光する。ところで、休止期間には、閾値電圧補償トランジスタＴ３がオフ状態で維持されるので、ノードＮ２の電位に変化はない。従って、保持キャパシタＣｓｔの充電電圧は、直前の駆動期間にデータ信号Ｄに基づいて当該保持キャパシタＣｓｔに充電された電圧に等しい。

　＜１．３　走査側駆動回路の概略構成＞
　図１は、本実施形態における走査側駆動回路３００の概略構成を示すブロック図である。走査側駆動回路３００は、第１走査信号線駆動回路３１と第２走査信号線駆動回路３２と第１発光制御線駆動回路３３と第２発光制御線駆動回路３４とによって構成されている。第１走査信号線駆動回路３１は第１走査信号線に第１走査信号ＳＣＡＮ１を印加し、第２走査信号線駆動回路３２は第２走査信号線に第２走査信号ＳＣＡＮ２を印加し、第１発光制御線駆動回路３３は第１発光制御線に第１発光制御信号ＥＭ１を印加し、第２発光制御線駆動回路３４は第２発光制御線に第２発光制御信号ＥＭ２を印加する。

　第１走査信号線駆動回路３１は、第１走査信号線ＳＣＡＮ１の数に等しい数の単位回路３１０を含むシフトレジスタによって構成されている。すなわち、第１走査信号線駆動回路３１を構成するシフトレジスタに含まれる各単位回路は、１本の第１走査信号線ＳＣＡＮ１に対応している。従って、ｉ本の第１走査信号線ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）は、第１走査信号線駆動回路３１によって１本ずつ駆動される。

　第２走査信号線駆動回路３２は、第２走査信号線ＳＣＡＮ２の数の２分の１に等しい数の単位回路３２０を含むシフトレジスタによって構成されている。すなわち、第２走査信号線駆動回路３２を構成するシフトレジスタに含まれる各単位回路は、２本の第２走査信号線ＳＣＡＮ２に対応している。従って、ｉ本の第２走査信号線ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）は、第２走査信号線駆動回路３２によって２本ずつ駆動される。

　第１発光制御線駆動回路３３は、第１発光制御線ＥＭ１の数の２分の１に等しい数の単位回路３３０を含むシフトレジスタによって構成されている。すなわち、第１発光制御線駆動回路３３を構成するシフトレジスタに含まれる各単位回路は、２本の第１発光制御線ＥＭ１に対応している。従って、ｉ本の第１発光制御線ＥＭ１（１）～ＥＭ１（ｉ）は、第１発光制御線駆動回路３３によって２本ずつ駆動される。

　第２発光制御線駆動回路３４は、第２発光制御線ＥＭ２の数の２分の１に等しい数の単位回路３４０を含むシフトレジスタによって構成されている。すなわち、第２発光制御線駆動回路３４を構成するシフトレジスタに含まれる各単位回路は、２本の第２発光制御線ＥＭ２に対応している。従って、ｉ本の第２発光制御線ＥＭ２（１）～ＥＭ２（ｉ）は、第２発光制御線駆動回路３４によって２本ずつ駆動される。

　＜１．４　第１走査信号線駆動回路＞
　＜１．４．１　シフトレジスタの構成＞
　図６は、第１走査信号線駆動回路３１の構成を示すブロック図である。第１走査信号線駆動回路３１は、ｉ本の第１走査信号線ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）と１対１で対応するｉ段（ｉ個の単位回路３１０）からなるシフトレジスタによって構成されている。なお、図６には、ｎを偶数として、（ｎ－１）段目、ｎ段目、（ｎ＋１）段目、および（ｎ＋２）段目の単位回路３１０（ｎ－１）、３１０（ｎ）、３１０（ｎ＋１）、および３１０（ｎ＋２）のみを示している。

　第１走査信号線駆動回路３１を構成するシフトレジスタには、クロック信号Ｓ１ＣＫ１、クロック信号Ｓ１ＣＫ２、スタートパルスＳ１ＳＰ（図６では不図示）、ハイレベル電源電圧ＧＶＤＤ、およびローレベル電源電圧ＧＶＳＳが与えられる。

　各単位回路３１０は、クロック信号ＣＫＡ１、クロック信号ＣＫＡ２、セット信号ＳＡ、ハイレベル電源電圧ＧＶＤＤ、およびローレベル電源電圧ＧＶＳＳをそれぞれ受け取るための入力端子と、出力信号ＯＵＴＡを出力するための出力端子とを含んでいる。

　奇数段目の単位回路３１０については、クロック信号Ｓ１ＣＫ１がクロック信号ＣＫＡ１として与えられ、クロック信号Ｓ１ＣＫ２がクロック信号ＣＫＡ２として与えられる。偶数段目の単位回路３１０については、クロック信号Ｓ１ＣＫ２がクロック信号ＣＫＡ１として与えられ、クロック信号Ｓ１ＣＫ１がクロック信号ＣＫＡ２として与えられる。ハイレベル電源電圧ＧＶＤＤおよびローレベル電源電圧ＧＶＳＳについては、全ての単位回路３１０に共通的に与えられる。また、各段の単位回路３１０には、前段の単位回路３１０からの出力信号ＯＵＴＡがセット信号ＳＡとして与えられる。但し、１段目の単位回路３１０（１）にはセット信号ＳＡとしてスタートパルスＳ１ＳＰが与えられる。各段の単位回路３１０からの出力信号ＯＵＴＡは、対応する第１走査信号線ＳＣＡＮ１に第１走査信号として与えられるとともに次段の単位回路３１０にセット信号ＳＡとして与えられる。

　＜１．４．２　単位回路の構成＞
　図７は、単位回路３１０の構成を示す回路図である。図７に示すように、単位回路３１０は、８個のトランジスタＭ１１～Ｍ１８と２個のキャパシタＣ１１，Ｃ１２とを備えている。トランジスタＭ１１～Ｍ１８はＮチャネル型の酸化物ＴＦＴである。なお、図７では、出力信号ＯＵＴＡを出力する出力端子に符号３１９を付している。

　図７において、トランジスタＭ１１の第１導通端子とトランジスタＭ１２の第２導通端子とトランジスタＭ１３の制御端子とトランジスタＭ１６の第１導通端子とに接続されたノードには符号ＮＡ１を付し、トランジスタＭ１１の第２導通端子とトランジスタＭ１４の第１導通端子とに接続されたノードには符号ＮＡ２を付し、トランジスタＭ１６の第２導通端子とトランジスタＭ１８の制御端子とキャパシタＣ１２の第１電極とに接続されたノードには符号ＮＡ３を付し、トランジスタＭ１３の第１導通端子とトランジスタＭ１４の制御端子とトランジスタＭ１５の第２導通端子とトランジスタＭ１７の制御端子とキャパシタＣ１１の第１電極とに接続されたノードには符号ＮＡ４を付している。

　ところで、単位回路３１０には、３つの制御回路３１１～３１３と１つの出力回路３１４とが含まれている。制御回路３１１は、トランジスタＭ１２を含んでいる。制御回路３１２は、トランジスタＭ１３とトランジスタＭ１５とを含んでいる。制御回路３１３は、トランジスタＭ１１とトランジスタＭ１４とを含んでいる。出力回路３１４は、トランジスタＭ１７とトランジスタＭ１８とキャパシタＣ１１とキャパシタＣ１２とを含んでいる。

　トランジスタＭ１１については、制御端子にはクロック信号ＣＫＡ２が与えられ、第１導通端子はノードＮＡ１に接続され、第２導通端子はノードＮＡ２に接続されている。トランジスタＭ１２については、制御端子にはクロック信号ＣＫＡ１が与えられ、第１導通端子にはセット信号ＳＡが与えられ、第２導通端子はノードＮＡ１に接続されている。トランジスタＭ１３については、制御端子はノードＮＡ１に接続され、第１導通端子はノードＮＡ４に接続され、第２導通端子にはクロック信号ＣＫＡ１が与えられている。トランジスタＭ１４については、制御端子はノードＮＡ４に接続され、第１導通端子はノードＮＡ２に接続され、第２導通端子にはローレベル電源電圧ＧＶＳＳが与えられている。

　トランジスタＭ１５については、制御端子にはクロック信号ＣＫＡ１が与えられ、第１導通端子にはハイレベル電源電圧ＧＶＤＤが与えられ、第２導通端子はノードＮＡ４に接続されている。トランジスタＭ１６については、制御端子にはハイレベル電源電圧ＧＶＤＤが与えられ、第１導通端子はノードＮＡ１に接続され、第２導通端子はノードＮＡ３に接続されている。トランジスタＭ１７については、制御端子はノードＮＡ４に接続され、第１導通端子は出力端子３１９に接続され、第２導通端子にはローレベル電源電圧ＧＶＳＳが与えられている。トランジスタＭ１８については、制御端子はノードＮＡ３に接続され、第１導通端子にはクロック信号ＣＫＡ２が与えられ、第２導通端子は出力端子３１９に接続されている。

　キャパシタＣ１１については、第１電極はトランジスタＭ１７の制御端子に接続され、第２電極はトランジスタＭ１７の第２導通端子に接続されている。キャパシタＣ１２については、第１電極はトランジスタＭ１８の制御端子に接続され、第２電極はトランジスタＭ１８の第２導通端子に接続されている。

　＜１．４．３　単位回路の動作＞
　図８を参照しつつ、単位回路３１０の動作について説明する。時刻ｔ３１の直前の時点には、ノードＮＡ１、ノードＮＡ２、およびノードＮＡ３の電位はローレベルであり、ノードＮＡ４の電位はハイレベルであり、出力信号ＯＵＴＡはローレベルである。

　時刻ｔ３１になると、クロック信号ＣＫＡ１がローレベルからハイレベルに変化する。これにより、トランジスタＭ１２がオン状態となる。また、時刻ｔ３１には、セット信号ＳＡがローレベルからハイレベルに変化する。これにより、ノードＮＡ１の電位が上昇する。このとき、トランジスタＭ１６はオン状態であり、ノードＮＡ１の電位の上昇に伴いノードＮＡ３の電位も上昇する。その結果、トランジスタＭ１８がオン状態となる。しかしながら、クロック信号ＣＫＡ２がローレベルで維持されているので、出力信号ＯＵＴＡはローレベルで維持される。また、トランジスタＭ１３およびトランジスタＭ１５がオン状態となるが、クロック信号ＣＫＡ１がハイレベルとなっているためノードＮＡ４の電位はハイレベルで維持される。

　時刻ｔ３２になると、クロック信号ＣＫＡ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ１２およびトランジスタＭ１５がオフ状態となる。このとき、トランジスタＭ１３はオン状態で維持されており、かつ、クロック信号ＣＫＡ１がローレベルとなっているため、ノードＮＡ４の電位はハイレベルからローレベルに変化する。その結果、トランジスタＭ１４およびトランジスタＭ１７がオフ状態となる。また、時刻ｔ３２には、セット信号ＳＡがハイレベルからローレベルに変化する。

　時刻ｔ３３になると、クロック信号ＣＫＡ２がローレベルからハイレベルに変化する。このとき、トランジスタＭ１８はオン状態であるので、当該トランジスタＭ１８の第１導通端子の電位の上昇とともに出力端子３１９の電位（出力信号ＯＵＴＡの電位）が上昇する。これに伴い、キャパシタＣ１２を介してノードＮＡ３の電位がさらに上昇する。その結果、トランジスタＭ１８の制御端子には大きな電圧が印加され、出力端子３１９の接続先の閾値電圧補償トランジスタＴ３および初期化トランジスタＴ６（図３参照）がオン状態となるのに充分なレベルにまで出力信号ＯＵＴＡの電位が上昇する。なお、時刻ｔ３３～時刻ｔ３４の期間には、ノードＮＡ３の電位がハイレベル電源電圧ＧＶＤＤの電位よりも高くなるが、トランジスタＭ１６がオフ状態となるので、ノードＮＡ１の電位は変化しない。これにより、ノードＮＡ１に接続されたトランジスタの第１導通端子あるいは第２導通端子への高電圧の印加が防止される。また、時刻ｔ３３には、トランジスタＭ１１がオン状態となる。このとき、ノードＮＡ１の電位はハイレベルであるので、ノードＮＡ２の電位もハイレベルとなる。

　時刻ｔ３４になると、クロック信号ＣＫＡ２がハイレベルからローレベルに変化する。このとき、トランジスタＭ１８はオン状態であるので、当該トランジスタＭ１８の第１導通端子の電位の低下とともに出力端子３１９の電位（出力信号ＯＵＴＡの電位）が低下する。出力端子３１９の電位が低下すると、キャパシタＣ１２を介してノードＮＡ３の電位も低下する。

　時刻ｔ３５になると、クロック信号ＣＫＡ１がローレベルからハイレベルに変化する。これにより、トランジスタＭ１２がオン状態となる。このとき、セット信号ＳＡはローレベルであるので、ノードＮＡ１の電位がローレベルとなる。これに伴い、ノードＮＡ３の電位もローレベルとなる。ノードＮＡ１の電位がローレベルとなることによって、トランジスタＭ１３がオフ状態となる。また、時刻ｔ３５には、クロック信号ＣＫＡ１がハイレベルとなることによって、トランジスタＭ１５がオン状態となる。これにより、ノードＮＡ４の電位はハイレベルとなり、トランジスタＭ１４およびトランジスタＭ１７がオン状態となる。トランジスタＭ１４がオン状態となることによってノードＮＡ２の電位がローレベルとなり、トランジスタＭ１７がオン状態となることによって出力端子３１９の電位（出力信号ＯＵＴＡの電位）はノイズが生じていてもローレベルで維持される。

　なお、時刻ｔ３１以前の期間および時刻ｔ３５以降の期間には、クロック信号ＣＫＡ２がハイレベルとなったときにトランジスタＭ１１がオン状態となる。このとき、トランジスタＭ１４はオン状態で維持されていてノードＮＡ２の電位はローレベルで維持されているので、ノイズが生じてもノードＮＡ１の電位も確実にローレベルで維持される。これにより、異常動作の発生が防止される。

　＜１．５　第２走査信号線駆動回路＞
　＜１．５．１　シフトレジスタの構成＞
　図９は、第２走査信号線駆動回路３２の構成を示すブロック図である。ｐ＝ｉ／２として、第２走査信号線駆動回路３２は、ｐ段（ｐ個の単位回路３２０）からなるシフトレジスタによって構成されている。各段（各単位回路３２０）は、互いに隣接する２本の第２走査信号線ＳＣＡＮ２に対応している。なお、ｋ＝ｎ／２かつｋを奇数として、図９には、４本の第２走査信号線ＳＣＡＮ２（ｎ－１）～ＳＣＡＮ２（ｎ＋２）に対応する２個の単位回路３２０（ｋ），３２０（ｋ＋１）のみを示している。

　第２走査信号線駆動回路３２を構成するシフトレジスタには、クロック信号Ｓ２ＣＫ１、クロック信号Ｓ２ＣＫ２、スタートパルスＳ２ＳＰ（図９では不図示）、ハイレベル電源電圧ＧＶＤＤ、およびローレベル電源電圧ＧＶＳＳが与えられる。

　各単位回路３２０は、クロック信号ＣＫＢ１、セット信号ＳＢ、ハイレベル電源電圧ＧＶＤＤ、およびローレベル電源電圧ＧＶＳＳをそれぞれ受け取るための入力端子と、出力信号ＯＵＴＢを出力するための出力端子とを含んでいる。

　奇数段目の単位回路３２０については、クロック信号Ｓ２ＣＫ１がクロック信号ＣＫＢ１として与えられる。偶数段目の単位回路３２０については、クロック信号Ｓ２ＣＫ２がクロック信号ＣＫＢ１として与えられる。ハイレベル電源電圧ＧＶＤＤおよびローレベル電源電圧ＧＶＳＳについては、全ての単位回路３２０に共通的に与えられる。また、各段の単位回路３２０には、前段の単位回路３２０からの出力信号ＯＵＴＢがセット信号ＳＢとして与えられる。但し、１段目の単位回路３２０（１）にはセット信号ＳＢとしてスタートパルスＳ２ＳＰが与えられる。各段の単位回路３２０からの出力信号ＯＵＴＢは、対応する２本の第２走査信号線ＳＣＡＮ２に第２走査信号として与えられるとともに次段の単位回路３２０にセット信号ＳＢとして与えられる。

　以上のように、互いに隣接する２本の第２走査信号線ＳＣＡＮ２が１つのペアとされ、各ペアを構成する２本の第２走査信号線ＳＣＡＮ２には同じ波形の第２走査信号ＳＣＡＮ２が与えられる。

　＜１．５．２　単位回路の構成＞
　図１０は、単位回路３２０の構成を示す回路図である。図１０に示すように、単位回路３２０は、７個のトランジスタＭ２１～Ｍ２７と３個のキャパシタＣ２１～Ｃ２３とを備えている。トランジスタＭ２１～Ｍ２７はＮチャネル型の酸化物ＴＦＴである。なお、図１０では、出力信号ＯＵＴＢを出力する出力端子に符号３２９を付している。

　図１０において、トランジスタＭ２２の第２導通端子とトランジスタＭ２４の制御端子とトランジスタＭ２５の第１導通端子とに接続されたノードには符号ＮＢ１を付し、トランジスタＭ２１の制御端子とトランジスタＭ２３の第１導通端子とキャパシタＣ２３の第１電極とに接続されたノードには符号ＮＢ２を付し、トランジスタＭ２５の第２導通端子とトランジスタＭ２７の制御端子とキャパシタＣ２２の第１電極とに接続されたノードには符号ＮＢ３を付し、トランジスタＭ２１の第２導通端子とトランジスタＭ２４の第１導通端子とトランジスタＭ２６の制御端子とキャパシタＣ２１の第１電極とに接続されたノードには符号ＮＢ４を付している。

　ところで、単位回路３２０には、２つの制御回路３２１，３２２と１つの出力回路３２３とが含まれている。制御回路３２１は、トランジスタＭ２２を含んでいる。制御回路３２２は、トランジスタＭ２１とトランジスタＭ２３とトランジスタＭ２４とキャパシタＣ２３とを含んでいる。出力回路３２３は、トランジスタＭ２６とトランジスタＭ２７とキャパシタＣ２１とキャパシタＣ２２とを含んでいる。

　トランジスタＭ２１については、制御端子はノードＮＢ２に接続され、第１導通端子にはクロック信号ＣＫＢ１が与えられ、第２導通端子はノードＮＢ４に接続されている。トランジスタＭ２２については、制御端子にはクロック信号ＣＫＢ１が与えられ、第１導通端子にはセット信号ＳＢが与えられ、第２導通端子はノードＮＢ１に接続されている。トランジスタＭ２３については、制御端子にはセット信号ＳＢが与えられ、第１導通端子はノードＮＢ２に接続され、第２導通端子にはローレベル電源電圧ＧＶＳＳが与えられている。トランジスタＭ２４については、制御端子はノードＮＢ１に接続され、第１導通端子はノードＮＢ４に接続され、第２導通端子にはローレベル電源電圧ＧＶＳＳが与えられている。

　トランジスタＭ２５については、制御端子にはハイレベル電源電圧ＧＶＤＤが与えられ、第１導通端子はノードＮＢ１に接続され、第２導通端子はノードＮＢ３に接続されている。トランジスタＭ２６については、制御端子はノードＮＢ４に接続され、第１導通端子は出力端子３２９に接続され、第２導通端子にはローレベル電源電圧ＧＶＳＳが与えられている。トランジスタＭ２７については、制御端子はノードＮＢ３に接続され、第１導通端子にはハイレベル電源電圧ＧＶＤＤが与えられ、第２導通端子は出力端子３２９に接続されている。

　キャパシタＣ２１については、第１電極はトランジスタＭ２６の制御端子に接続され、第２電極はトランジスタＭ２６の第２導通端子に接続されている。キャパシタＣ２２については、第１電極はトランジスタＭ２７の制御端子に接続され、第２電極はトランジスタＭ２７の第２導通端子に接続されている。キャパシタＣ２３については、第１電極はトランジスタＭ２１の制御端子に接続され、第２電極はトランジスタＭ２１の第１導通端子に接続されている。なお、キャパシタＣ２３の容量はノードＮＢ２の寄生容量よりも充分に大きいと仮定する。

　本実施形態においては、トランジスタＭ２１によって第１トランジスタが実現され、トランジスタＭ２２によって第２トランジスタが実現され、トランジスタＭ２３によって第３トランジスタが実現され、トランジスタＭ２４によって第４トランジスタが実現され、トランジスタＭ２５によって第５トランジスタが実現され、トランジスタＭ２６によって第６トランジスタが実現され、トランジスタＭ２７によって第７トランジスタが実現され、キャパシタＣ２１によって第１キャパシタが実現され、キャパシタＣ２２によって第２キャパシタが実現され、キャパシタＣ２３によって第３キャパシタが実現され、ノードＮＢ１によって第１内部ノードが実現され、ノードＮＢ２によって第２内部ノードが実現され、ノードＮＢ３によって第３内部ノードが実現され、ノードＮＢ４によって第４内部ノードが実現され、クロック信号ＣＫＢ１によって制御クロック信号が実現されている。

　＜１．５．３　単位回路の動作＞
　図１１を参照しつつ、単位回路３２０の動作について説明する。時刻ｔ４１の直前の時点には、ノードＮＢ１、ノードＮＢ２、およびノードＮＢ３の電位はローレベルであり、ノードＮＢ４の電位はハイレベルであり、出力信号ＯＵＴＢはローレベルである。

　時刻ｔ４１になると、セット信号ＳＢがローレベルからハイレベルに変化する。このとき、クロック信号ＣＫＢ１はローレベルで維持されていてトランジスタＭ２２はオフ状態であるので、ノードＮＢ１の電位はローレベルで維持される。なお、セット信号ＳＢがハイレベルで維持されている期間中（時刻ｔ４１～時刻ｔ４４の期間中）、トランジスタＭ２３はオン状態で維持されるので、クロック信号ＣＫＢ１のレベルの変化に関わらずノードＮＢ２の電位はローレベルで維持される。

　時刻ｔ４２になると、クロック信号ＣＫＢ１がローレベルからハイレベルに変化する。これにより、トランジスタＭ２２がオン状態となる。セット信号ＳＢはハイレベルで維持されているので、ノードＮＢ１の電位が上昇する。これにより、トランジスタＭ２４がオン状態となり、ノードＮＢ４の電位がハイレベルからローレベルに変化する。その結果、トランジスタＭ２６がオフ状態となる。また、時刻ｔ４２には、トランジスタＭ２５はオン状態であり、ノードＮＢ１の電位の上昇に伴いノードＮＢ３の電位も上昇する。これにより、トランジスタＭ２７がオン状態となり、出力端子３２９の電位（出力信号ＯＵＴＢの電位）が上昇する。これに伴い、キャパシタＣ２２を介してノードＮＢ３の電位がさらに上昇する。その結果、トランジスタＭ２７の制御端子には大きな電圧が印加され、出力端子３２９の接続先の書き込み制御トランジスタＴ１（図３参照）がオン状態となるのに充分なレベルにまで出力信号ＯＵＴＢの電位が上昇する。

　時刻ｔ４３になると、クロック信号ＣＫＢ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ２２はオフ状態となる。

　時刻ｔ４４になると、セット信号ＳＢがハイレベルからローレベルに変化する。これにより、トランジスタＭ２３はオフ状態となる。このとき、クロック信号ＣＫＢ１はローレンベルで維持されているので、ノードＮＢ２の電位はローレベルで維持される。

　時刻ｔ４５になると、クロック信号ＣＫＢ１がローレベルからハイレベルに変化する。これにより、トランジスタＭ２２がオン状態となる。このとき、セット信号ＳＢはローレベルであるので、ノードＮＢ１の電位が低下する。これにより、トランジスタＭ２４がオフ状態となる。また、トランジスタＭ２３はオフ状態であるので、クロック信号ＣＫＢ１がローレベルからハイレベルに変化することによって、キャパシタＣ２３を介してノードＮＢ２の電位がローレベルからハイレベルに変化する。これにより、トランジスタＭ２１がオン状態となり、ノードＮＢ４の電位がローレベルからハイレベルに変化する。その結果、トランジスタＭ２６がオン状態となる。また、ノードＮＢ１の電位の低下に伴いノードＮＢ３の電位も低下する。これにより、トランジスタＭ２７はオフ状態となる。以上のようにトランジスタＭ２７はオフ状態かつトランジスタＭ２６はオン状態となるので、出力端子３２９の電位（出力信号ＯＵＴＢの電位）はローレベルとなる。

　なお、時刻ｔ４１以前の期間および時刻ｔ４５以降の期間には、クロック信号ＣＫＢ１がローレベルからハイレベルに変化する毎にトランジスタＭ２１がオン状態となることによって、ノードＮＢ４の電位がハイレベルで維持される。その結果、トランジスタＭ２６がオン状態で維持されるので、ノイズが生じても出力信号ＯＵＴＢは確実にローレベルで維持される。これにより、異常動作の発生が防止される。

　＜１．６　発光制御線駆動回路＞
　＜１．６．１　シフトレジスタの構成＞
　図１２は、第１発光制御線駆動回路３３の構成を示すブロック図である。第２走査信号線駆動回路３２と同様、ｐ＝ｉ／２として、第１発光制御線駆動回路３３は、ｐ段（ｐ個の単位回路３３０）からなるシフトレジスタによって構成されている。各段（各単位回路３３０）は、互いに隣接する２本の第１発光制御線ＥＭ１に対応している。

　第１発光制御線駆動回路３３を構成するシフトレジスタには、クロック信号Ｅ１ＣＫ１、クロック信号Ｅ１ＣＫ２、スタートパルスＥ１ＳＰ（図１２では不図示）、ハイレベル電源電圧ＧＶＤＤ、およびローレベル電源電圧ＧＶＳＳが与えられる。

　各単位回路３３０は、クロック信号ＥＣＫ、セット信号ＳＥ、ハイレベル電源電圧ＧＶＤＤ、およびローレベル電源電圧ＧＶＳＳをそれぞれ受け取るための入力端子と、出力信号ＥＯＵＴを出力するための出力端子とを含んでいる。

　奇数段目の単位回路３３０については、クロック信号Ｅ１ＣＫ１がクロック信号ＥＣＫとして与えられる。偶数段目の単位回路３３０については、クロック信号Ｅ１ＣＫ２がクロック信号ＥＣＫとして与えられる。ハイレベル電源電圧ＧＶＤＤおよびローレベル電源電圧ＧＶＳＳについては、全ての単位回路３３０に共通的に与えられる。また、各段の単位回路３３０には、前段の単位回路３３０からの出力信号ＥＯＵＴがセット信号ＳＥとして与えられる。但し、１段目の単位回路３３０（１）にはセット信号ＳＥとしてスタートパルスＥ１ＳＰが与えられる。各段の単位回路３３０からの出力信号ＥＯＵＴは、対応する２本の第１発光制御線ＥＭ１に第１発光制御信号として与えられるとともに次段の単位回路３３０にセット信号ＳＥとして与えられる。

　以上のように、互いに隣接する２本の第１発光制御線ＥＭ１が１つのペアとされ、各ペアを構成する２本の第１発光制御線ＥＭ１には同じ波形の第１発光制御信号ＥＭ１が与えられる。

　図１３は、第２発光制御線駆動回路３４の構成を示すブロック図である。第２発光制御線駆動回路３４を構成するシフトレジスタには、クロック信号Ｅ２ＣＫ１、クロック信号Ｅ２ＣＫ２、スタートパルスＥ２ＳＰ（図１３では不図示）、ハイレベル電源電圧ＧＶＤＤ、およびローレベル電源電圧ＧＶＳＳが与えられる。それ以外の点については第１発光制御線駆動回路３３と同じであるので、第２発光制御線駆動回路３４についての詳しい説明は省略する。

　＜１．６．２　単位回路の構成＞
　図１４は、単位回路３３０の構成を示す回路図である。図１４に示すように、単位回路３３０は、７個のトランジスタＭ３１～Ｍ３７と３個のキャパシタＣ３１～Ｃ３３とを備えている。図１０および図１４から把握されるように、第１発光制御線駆動回路３３を構成するシフトレジスタに含まれる単位回路３３０は、第２走査信号線駆動回路３２を構成するシフトレジスタに含まれる単位回路３２０と同様の構成を有している。図１４におけるトランジスタＭ３１～Ｍ３７、キャパシタＣ３１～Ｃ３３、ノードＮＣ１～ＮＣ４、出力端子３３９、制御回路３３１、制御回路３３２、出力回路３３３、セット信号ＳＥ、クロック信号ＥＣＫ、および出力信号ＥＯＵＴは、それぞれ、図１０におけるトランジスタＭ２１～Ｍ２７、キャパシタＣ２１～Ｃ２３、ノードＮＢ１～ＮＢ４、出力端子３２９、制御回路３２１、制御回路３２２、出力回路３２３、セット信号ＳＢ、クロック信号ＣＫＢ１、および出力信号ＯＵＴＢに対応する。従って、単位回路３３０の構成についての詳しい説明は省略する。

　＜１．６．３　単位回路の動作＞
　図１５を参照しつつ、単位回路３３０の動作について説明する。時刻ｔ５１の直前の時点には、ノードＮＣ１およびノードＮＣ３の電位はハイレベルであり、ノードＮＣ２およびノードＮＣ４の電位はローレベルであり、出力信号ＥＯＵＴはハイレベルである。

　時刻ｔ５１になると、セット信号ＳＥがハイレベルからローレベルに変化する。これにより、トランジスタＭ３３はオフ状態となる。また、このとき、クロック信号ＥＣＫはローレベルで維持されていてトランジスタＭ３２はオフ状態であるので、ノードＮＣ１の電位はハイレベルで維持される。

　時刻ｔ５２になると、クロック信号ＥＣＫがローレベルからハイレベルに変化する。これにより、トランジスタＭ３２がオン状態となる。このとき、セット信号ＳＥはローレベルであるので、ノードＮＣ１の電位が低下する。これにより、トランジスタＭ３４がオフ状態となる。また、トランジスタＭ３３はオフ状態であるので、クロック信号ＥＣＫがローレベルからハイレベルに変化することによって、キャパシタＣ３３を介してノードＮＣ２の電位がローレベルからハイレベルに変化する。これにより、トランジスタＭ３１がオン状態となり、ノードＮＣ４の電位がローレベルからハイレベルに変化する。その結果、トランジスタＭ３６がオン状態となる。また、ノードＮＣ１の電位の低下に伴いノードＮＣ３の電位も低下する。これにより、トランジスタＭ３７はオフ状態となる。以上のようにトランジスタＭ３７はオフ状態かつトランジスタＭ３６はオン状態となるので、出力端子３３９の電位（出力信号ＥＯＵＴの電位）はローレベルとなる。

　時刻ｔ５３になると、クロック信号ＥＣＫがハイレベルからローレベルに変化する。これにより、トランジスタＭ３２はオフ状態となる。また、キャパシタＣ３３を介してノードＮＣ２の電位がハイレベルからローレベルに変化する。

　時刻ｔ５４になると、クロック信号ＥＣＫがローレベルからハイレベルに変化する。これにより、トランジスタＭ３２がオン状態となる。このとき、セット信号ＳＥはローレベルであるので、ノードＮＣ１の電位はローレベルで維持される。また、トランジスタＭ３３はオフ状態であるので、クロック信号ＥＣＫがローレベルからハイレベルに変化することによって、キャパシタＣ３３を介してノードＮＣ２の電位がローレベルからハイレベルに変化する。これにより、トランジスタＭ３１がオン状態となり、ノードＮＣ４の電位はハイレベルで維持される。その結果、トランジスタＭ３６がオン状態で維持されるので、ノイズが生じても出力信号ＥＯＵＴは確実にローレベルで維持される。

　時刻ｔ５５になると、クロック信号ＥＣＫがハイレベルからローレベルに変化する。これにより、トランジスタＭ３２はオフ状態となる。また、キャパシタＣ３３を介してノードＮＣ２の電位がハイレベルからローレベルに変化する。

　時刻ｔ５６になると、セット信号ＳＥがローレベルからハイレベルに変化する。このとき、クロック信号ＥＣＫはローレベルで維持されていてトランジスタＭ３２はオフ状態であるので、ノードＮＣ１の電位はローレベルで維持される。

　時刻ｔ５７になると、クロック信号ＥＣＫがローレベルからハイレベルに変化する。これにより、トランジスタＭ３２がオン状態となる。セット信号ＳＥはハイレベルで維持されているので、ノードＮＣ１の電位が上昇する。これにより、トランジスタＭ３４がオン状態となり、ノードＮＣ４の電位がハイレベルからローレベルに変化する。その結果、トランジスタＭ３６がオフ状態となる。また、時刻ｔ５７には、トランジスタＭ３５はオン状態であり、ノードＮＣ１の電位の上昇に伴いノードＮＣ３の電位も上昇する。これにより、トランジスタＭ３７がオン状態となり、出力端子３３９の電位（出力信号ＥＯＵＴの電位）が上昇する。これに伴い、キャパシタＣ３２を介してノードＮＣ３の電位がさらに上昇する。その結果、トランジスタＭ３７の制御端子には大きな電圧が印加され、出力端子３３９の接続先の発光制御トランジスタＴ５（図３参照）がオン状態となるのに充分なレベルにまで出力信号ＥＯＵＴの電位が上昇する。

　時刻ｔ５７以降の期間には、ノードＮＣ１およびノードＮＣ３の電位はハイレベルで維持され、ノードＮＣ２およびノードＮＣ４の電位はローレベルで維持され、出力信号ＥＯＵＴはハイレベルで維持される。

　＜１．７　全体の動作＞
　以下、全体の動作について説明する。但し、ここで示す動作は一例であって、これには限定されない。なお、以下においては、ｚを整数として、ｚ水平走査期間に相当する期間の長さを「ｚＨ」という。例えば、「８Ｈ」は、８水平走査期間に相当する期間の長さを表す。

　まず、図１６に示すタイミングチャートを参照しつつ、駆動期間における全体の動作について説明する。スタートパルスＳ１ＳＰ，Ｓ２ＳＰのパルス幅（ハイレベルの期間の長さ）は２Ｈである。クロック信号Ｓ１ＣＫ１，Ｓ１ＣＫ２については、ハイレベルの期間の長さは０．５Ｈであり、ローレベルの期間の長さは１．５Ｈである。クロック信号Ｓ２ＣＫ１，Ｓ２ＣＫ２については、ハイレベルの期間の長さは０．５Ｈであり、ローレベルの期間の長さは３．５Ｈである。スタートパルスＥ１ＳＰ，Ｅ２ＳＰのパルス幅（ローレベルの期間の長さ）は８Ｈである。クロック信号Ｅ１ＣＫ１，Ｅ１ＣＫ２については、ハイレベルの期間の長さは１Ｈであり、ローレベルの期間の長さは３Ｈである。クロック信号Ｅ２ＣＫ１，Ｅ２ＣＫ２については、ハイレベルの期間の長さは１Ｈであり、ローレベルの期間の長さは３Ｈである。

　スタートパルスＥ１ＳＰがハイレベルからローレベルに変化した後にクロック信号Ｅ１ＣＫ１がローレベルからハイレベルに変化することによって、発光制御信号ＥＭ１（１），ＥＭ１（２）がハイレベルからローレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、発光制御トランジスタＴ５がオフ状態となり、有機ＥＬ素子２１は消灯状態となる。なお、スタートパルスＥ１ＳＰがハイレベルからローレベルに変化する前に、スタートパルスＳ１ＳＰはローレベルからハイレベルに変化している。

　その後、クロック信号Ｓ１ＣＫ１がローレベルからハイレベルに変化することによって、第１走査信号ＳＣＡＮ１（１）がローレベルからハイレベルに変化する。これにより、１行目の画素回路２０において、閾値電圧補償トランジスタＴ３および初期化トランジスタＴ６がオン状態となり、保持キャパシタＣｓｔの保持電圧および有機ＥＬ素子２１のアノード電圧が初期化される。さらに、クロック信号Ｓ１ＣＫ２がローレベルからハイレベルに変化することによって、第１走査信号ＳＣＡＮ１（２）がローレベルからハイレベルに変化する。これにより、２行目の画素回路２０において、閾値電圧補償トランジスタＴ３および初期化トランジスタＴ６がオン状態となり、保持キャパシタＣｓｔの保持電圧および有機ＥＬ素子２１のアノード電圧が初期化される。なお、第１走査信号ＳＣＡＮ１（２）がローレベルからハイレベルに変化するタイミングで、スタートパルスＥ２ＳＰはハイレベルからローレベルに変化している。

　その後、クロック信号Ｅ２ＣＫ１がローレベルからハイレベルに変化することによって、第２発光制御信号ＥＭ２（１），ＥＭ２（２）がハイレベルからローレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、電源供給制御トランジスタＴ４がオフ状態となる。

　その後、スタートパルスＳ２ＳＰがローレベルからハイレベルに変化した後にクロック信号Ｓ２ＣＫ１がローレベルからハイレベルに変化することによって、第２走査信号ＳＣＡＮ２（１），ＳＣＡＮ２（２）がローレベルからハイレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、書き込み制御トランジスタＴ１がオン状態となる。

　その後、再度、スタートパルスＳ１ＳＰがローレベルからハイレベルに変化する。そして、クロック信号Ｓ１ＣＫ１がローレベルからハイレベルに変化することによって、第１走査信号ＳＣＡＮ１（１）がローレベルからハイレベルに変化する。これにより、１行目の画素回路２０において、閾値電圧補償トランジスタＴ３および初期化トランジスタＴ６がオン状態となる。このとき、１行目の画素回路２０において、電源供給制御トランジスタＴ４および発光制御トランジスタＴ５はオフ状態である。従って、１行目の画素回路２０において、駆動トランジスタＴ２の閾値電圧のばらつきが補償されるよう、データ信号Ｄに応じた電圧が保持キャパシタＣｓｔに充電される。さらに、クロック信号Ｓ１ＣＫ２がローレベルからハイレベルに変化することによって、第１走査信号ＳＣＡＮ１（２）がローレベルからハイレベルに変化する。これにより、２行目の画素回路２０においても、駆動トランジスタＴ２の閾値電圧のばらつきが補償されるよう、データ信号Ｄに応じた電圧が保持キャパシタＣｓｔに充電される。

　クロック信号Ｓ１ＣＫ１，Ｓ１ＣＫ２，Ｓ２ＣＫ１，Ｓ２ＣＫ２，Ｅ１ＣＫ１，Ｅ１ＣＫ２，Ｅ２ＣＫ１，およびＥ２ＣＫ２の動作に基づいて、３～ｉ行目の画素回路２０で同様の動作が順次に行われる。その際、図１６から把握されるように、第１走査信号線ＳＣＡＮ１については１本ずつ駆動され、第２走査信号線ＳＣＡＮ２、第１発光制御線ＥＭ１，および第２発光制御線ＥＭ２については２本ずつ駆動される。第１発光制御線ＥＭ１および第２発光制御線ＥＭ２が２本ずつ駆動されることにより、有機ＥＬ素子２１の点灯状態／消灯状態の切り替えは２行ずつ行われる。また、第２走査信号線ＳＣＡＮ２は２本ずつ駆動されるが第１走査信号線ＳＣＡＮ１が１本ずつ駆動されることにより、画素回路２０の状態の初期化や画素回路２０内へのデータの書き込みは１行ずつ行われる。

　次に、図１７に示すタイミングチャートを参照しつつ、休止期間における全体の動作について説明する。スタートパルスＳ２ＳＰのパルス幅（ハイレベルの期間の長さ）は２Ｈである。クロック信号Ｓ２ＣＫ１，Ｓ２ＣＫ２については、ハイレベルの期間の長さは０．５Ｈであり、ローレベルの期間の長さは３．５Ｈである。クロック信号Ｅ１ＣＫ１，Ｅ１ＣＫ２については、ハイレベルの期間の長さは１Ｈであり、ローレベルの期間の長さは３Ｈである。スタートパルスＥ２ＳＰのパルス幅（ローレベルの期間の長さ）は８Ｈである。クロック信号Ｅ２ＣＫ１，Ｅ２ＣＫ２については、ハイレベルの期間の長さは１Ｈであり、ローレベルの期間の長さは３Ｈである。なお、スタートパルスＳ１ＳＰおよびクロック信号Ｓ１ＣＫ１，Ｓ１ＣＫ２は休止期間を通じてローレベルで維持され、スタートパルスＥ１ＳＰは休止期間を通じてハイレベルで維持される。また、上述したように、全てのデータ信号線Ｄには休止期間を通じてアノードリセット電圧（本実施形態ではローレベル電源電圧ＥＬＶＳＳ）が印加される。

　スタートパルスＥ２ＳＰがハイレベルからローレベルに変化した後にクロック信号Ｅ２ＣＫ１がローレベルからハイレベルに変化することによって、第２発光制御信号ＥＭ２（１），ＥＭ２（２）がハイレベルからローレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、電源供給制御トランジスタＴ４がオフ状態となり、有機ＥＬ素子２１は消灯状態となる。

　その後、スタートパルスＳ２ＳＰがローレベルからハイレベルに変化した後にクロック信号Ｓ２ＣＫ１がローレベルからハイレベルに変化することによって、第２走査信号ＳＣＡＮ２（１），ＳＣＡＮ２（２）がローレベルからハイレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、書き込み制御トランジスタＴ１がオン状態となる。このとき、１行目の画素回路２０および２行目の画素回路２０において、電源供給制御トランジスタＴ４はオフ状態であるが、発光制御トランジスタＴ５はオン状態である。また、データ信号線Ｄにはアノードリセット電圧が印加されている。以上より、１行目の画素回路２０および２行目の画素回路２０において、有機ＥＬ素子２１のアノード電圧が初期化される。

　クロック信号Ｓ２ＣＫ１，Ｓ２ＣＫ２，Ｅ２ＣＫ１，およびＥ２ＣＫ２の動作に基づいて、３～ｉ行目の画素回路２０で同様の動作が順次に行われる。その際、第２走査信号線ＳＣＡＮ２および第２発光制御線ＥＭ２は２本ずつ駆動されるので、有機ＥＬ素子２１のアノード電圧の初期化は２行ずつ行われる。

　＜１．８　効果＞
　本実施形態によれば、第２走査信号線ＳＣＡＮ２が２本ずつ駆動されるよう第２走査信号線駆動回路３２は第２走査信号線ＳＣＡＮ２の数の２分の１に等しい数の単位回路３２０からなるシフトレジスタによって構成され、第１発光制御線ＥＭ１が２本ずつ駆動されるよう第１発光制御線駆動回路３３は第１発光制御線ＥＭ１の数の２分の１に等しい数の単位回路３３０からなるシフトレジスタによって構成され、第２発光制御線ＥＭ２が２本ずつ駆動されるよう第２発光制御線駆動回路３４は第２発光制御線ＥＭ２の数の２分の１に等しい数の単位回路３４０からなるシフトレジスタによって構成されている。これにより、第２走査信号線ＳＣＡＮ２、第１発光制御線ＥＭ１、および第２発光制御線ＥＭ２を駆動するために表示部２００の周辺に必要とされる回路領域の面積が小さくなる。すなわち、有機ＥＬ表示パネル５の額縁領域の面積の低減が可能となる。以上のように、本実施形態によれば、図３に示したように１個の有機ＥＬ素子２１と６個のＮチャネル型のトランジスタＴ１～Ｔ６と１個の保持キャパシタＣｓｔとによって構成された画素回路２０を有する有機ＥＬ表示装置の狭額縁化が実現される。

　＜１．９　変形例＞
　上記第１の実施形態においては、第２走査信号線ＳＣＡＮ２、第１発光制御線ＥＭ１、および第２発光制御線ＥＭ２は２本ずつ駆動されていた。しかしながら、これには限定されず、第２走査信号線ＳＣＡＮ２、第１発光制御線ＥＭ１、および第２発光制御線ＥＭ２が３本以上ずつ駆動されるようにしても良い。すなわち、Ｑを２以上の整数として、第２走査信号線ＳＣＡＮ２、第１発光制御線ＥＭ１、および第２発光制御線ＥＭ２がＱ本ずつ駆動されるようにしても良い。但し、Ｑの値が大きくなるにつれて発光期間（各画素回路２０において有機ＥＬ素子２１が発光した状態で維持される期間）の長さが短くなることに留意すべきである。以下、「Ｑ＝３」のケースを第１の変形例とし、「Ｑ＝４」のケースを第２の変形例とする。

　＜１．９．１　第１の変形例＞
　図１８は、第１の変形例における走査側駆動回路３００の概略構成を示すブロック図である。第１走査信号線駆動回路３１については、上記第１の実施形態と同様である。第２走査信号線駆動回路３２は、第２走査信号線ＳＣＡＮ２の数の３分の１に等しい数の単位回路３２０を含むシフトレジスタによって構成されている。但し、図１８には１つの単位回路３２０のみを示している。第２走査信号線駆動回路３２を構成するシフトレジスタに含まれる各単位回路は、３本の第２走査信号線ＳＣＡＮ２に対応している。従って、ｉ本の第２走査信号線ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）は、第２走査信号線駆動回路３２によって３本ずつ駆動される。第１発光制御線駆動回路３３は、第１発光制御線ＥＭ１の数の３分の１に等しい数の単位回路３３０を含むシフトレジスタによって構成されている。但し、図１８には１つの単位回路３３０のみを示している。第１発光制御線駆動回路３３を構成するシフトレジスタに含まれる各単位回路は、３本の第１発光制御線ＥＭ１に対応している。従って、ｉ本の第１発光制御線ＥＭ１（１）～ＥＭ１（ｉ）は、第１発光制御線駆動回路３３によって３本ずつ駆動される。第２発光制御線駆動回路３４は、第２発光制御線ＥＭ２の数の３分の１に等しい数の単位回路３４０を含むシフトレジスタによって構成されている。但し、図１８には１つの単位回路３４０のみを示している。第２発光制御線駆動回路３４を構成するシフトレジスタに含まれる各単位回路は、３本の第２発光制御線ＥＭ２に対応している。従って、ｉ本の第２発光制御線ＥＭ２（１）～ＥＭ２（ｉ）は、第２発光制御線駆動回路３４によって３本ずつ駆動される。

　本変形例においては、駆動期間には、図１９に示すように、まとめて駆動される３本の第１発光制御線ＥＭ１にそれぞれ与えられる第１発光制御信号ＥＭ１（ｎ－２），ＥＭ１（ｎ－１），およびＥＭ１（ｎ）がローレベル、かつ、まとめて駆動される３本の第２発光制御線ＥＭ２にそれぞれ与えられる第２発光制御信号ＥＭ２（ｎ－２），ＥＭ２（ｎ－１），およびＥＭ２（ｎ）がハイレベルとなっている期間（符号７１を付した矢印で示す期間）中に、（ｎ－２）～ｎ行目に対応する３本の第１走査信号線ＳＣＡＮ１にそれぞれ与えられる第１走査信号ＳＣＡＮ１（ｎ－２），第１走査信号ＳＣＡＮ１（ｎ－１），および第１走査信号ＳＣＡＮ１（ｎ）が所定期間ずつ順次にオン状態となる。これにより、（ｎ－２）行目の画素回路２０、（ｎ－１）行目の画素回路２０、およびｎ行目の画素回路２０において、保持キャパシタＣｓｔの保持電圧の初期化および有機ＥＬ素子２１のアノード電圧の初期化が行われる。駆動期間には、さらに、図１９に示すように、第１発光制御信号ＥＭ１（ｎ－２），ＥＭ１（ｎ－１），およびＥＭ１（ｎ）がローレベル、かつ、第２発光制御信号ＥＭ２（ｎ－２），ＥＭ２（ｎ－１），およびＥＭ２（ｎ）がローレベルとなっている期間のうちの一部の期間に、（ｎ－２）～ｎ行目に対応する３本の第２走査信号線ＳＣＡＮ２にそれぞれ与えられる第２走査信号ＳＣＡＮ２（ｎ－２），第２走査信号ＳＣＡＮ２（ｎ－１），および第２走査信号ＳＣＡＮ２（ｎ）がハイレベルで維持される。このようにして第２走査信号ＳＣＡＮ２（ｎ－２），第２走査信号ＳＣＡＮ２（ｎ－１），および第２走査信号ＳＣＡＮ２（ｎ）がハイレベルで維持されている期間（符号７２を付した矢印で示す期間）中に、再度、第１走査信号ＳＣＡＮ１（ｎ－２），第１走査信号ＳＣＡＮ１（ｎ－１），および第１走査信号ＳＣＡＮ１（ｎ）が所定期間ずつ順次にオン状態となる。これにより、（ｎ－２）行目の画素回路２０、（ｎ－１）行目の画素回路２０、およびｎ行目の画素回路２０において、駆動トランジスタＴ２の閾値電圧のばらつきが補償されるよう、データ信号Ｄに応じた電圧が保持キャパシタＣｓｔに充電される。

　本変形例においては、休止期間には、図２０に示すように、まとめて駆動される３本の第２発光制御線ＥＭ２にそれぞれ与えられる第２発光制御信号ＥＭ２（ｎ－２），ＥＭ２（ｎ－１），およびＥＭ２（ｎ）がローレベルとなっている期間のうちの一部の期間（符号７３を付した矢印で示す期間）中に、（ｎ－２）～ｎ行目に対応する３本の第２走査信号線ＳＣＡＮ２にそれぞれ与えられる第２走査信号ＳＣＡＮ２（ｎ－２），第２走査信号ＳＣＡＮ２（ｎ－１），および第２走査信号ＳＣＡＮ２（ｎ）がハイレベルで維持される。これにより、（ｎ－２）行目の画素回路２０、（ｎ－１）行目の画素回路２０、およびｎ行目の画素回路２０において、有機ＥＬ素子２１のアノード電圧が初期化される。

　＜１．９．２　第２の変形例＞
　図２１は、第２の変形例における走査側駆動回路３００の概略構成を示すブロック図である。第１走査信号線駆動回路３１については、上記第１の実施形態と同様である。第２走査信号線駆動回路３２は、第２走査信号線ＳＣＡＮ２の数の４分の１に等しい数の単位回路３２０を含むシフトレジスタによって構成されている。但し、図２１には１つの単位回路３２０のみを示している。第２走査信号線駆動回路３２を構成するシフトレジスタに含まれる各単位回路は、４本の第２走査信号線ＳＣＡＮ２に対応している。従って、ｉ本の第２走査信号線ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）は、第２走査信号線駆動回路３２によって４本ずつ駆動される。第１発光制御線駆動回路３３は、第１発光制御線ＥＭ１の数の４分の１に等しい数の単位回路３３０を含むシフトレジスタによって構成されている。但し、図２１には１つの単位回路３３０のみを示している。第１発光制御線駆動回路３３を構成するシフトレジスタに含まれる各単位回路は、４本の第１発光制御線ＥＭ１に対応している。従って、ｉ本の第１発光制御線ＥＭ１（１）～ＥＭ１（ｉ）は、第１発光制御線駆動回路３３によって４本ずつ駆動される。第２発光制御線駆動回路３４は、第２発光制御線ＥＭ２の数の４分の１に等しい数の単位回路３４０を含むシフトレジスタによって構成されている。但し、図２１には１つの単位回路３４０のみを示している。第２発光制御線駆動回路３４を構成するシフトレジスタに含まれる各単位回路は、４本の第２発光制御線ＥＭ２に対応している。従って、ｉ本の第２発光制御線ＥＭ２（１）～ＥＭ２（ｉ）は、第２発光制御線駆動回路３４によって４本ずつ駆動される。

　本変形例においては、駆動期間には、図２２に示すように、まとめて駆動される４本の第１発光制御線ＥＭ１にそれぞれ与えられる第１発光制御信号ＥＭ１（ｎ－３），ＥＭ１（ｎ－２），ＥＭ１（ｎ－１），およびＥＭ１（ｎ）がローレベル、かつ、まとめて駆動される３本の第２発光制御線ＥＭ２にそれぞれ与えられる第２発光制御信号ＥＭ２（ｎ－３），ＥＭ２（ｎ－２），ＥＭ２（ｎ－１），およびＥＭ２（ｎ）がハイレベルとなっている期間（符号７４を付した矢印で示す期間）中に、（ｎ－３）～ｎ行目に対応する４本の第１走査信号線ＳＣＡＮ１にそれぞれ与えられる第１走査信号ＳＣＡＮ１（ｎ－３），ＳＣＡＮ１（ｎ－２），第１走査信号ＳＣＡＮ１（ｎ－１），および第１走査信号ＳＣＡＮ１（ｎ）が所定期間ずつ順次にオン状態となる。これにより、（ｎ－３）行目の画素回路２０、（ｎ－２）行目の画素回路２０、（ｎ－１）行目の画素回路２０、およびｎ行目の画素回路２０において、保持キャパシタＣｓｔの保持電圧の初期化および有機ＥＬ素子２１のアノード電圧の初期化が行われる。駆動期間には、さらに、図２２に示すように、第１発光制御信号ＥＭ１（ｎ－３），ＥＭ１（ｎ－２），ＥＭ１（ｎ－１），およびＥＭ１（ｎ）がローレベル、かつ、第２発光制御信号ＥＭ２（ｎ－３），ＥＭ２（ｎ－２），ＥＭ２（ｎ－１），およびＥＭ２（ｎ）がローレベルとなっている期間のうちの一部の期間に、（ｎ－３）～ｎ行目に対応する４本の第２走査信号線ＳＣＡＮ２にそれぞれ与えられる第２走査信号ＳＣＡＮ２（ｎ－３），第２走査信号ＳＣＡＮ２（ｎ－２），第２走査信号ＳＣＡＮ２（ｎ－１），および第２走査信号ＳＣＡＮ２（ｎ）がハイレベルで維持される。このようにして第２走査信号ＳＣＡＮ２（ｎ－３），第２走査信号ＳＣＡＮ２（ｎ－２），第２走査信号ＳＣＡＮ２（ｎ－１），および第２走査信号ＳＣＡＮ２（ｎ）がハイレベルで維持されている期間（符号７５を付した矢印で示す期間）中に、再度、第１走査信号ＳＣＡＮ１（ｎ－３），第１走査信号ＳＣＡＮ１（ｎ－２），第１走査信号ＳＣＡＮ１（ｎ－１），および第１走査信号ＳＣＡＮ１（ｎ）が所定期間ずつ順次にオン状態となる。これにより、（ｎ－３）行目の画素回路２０、（ｎ－２）行目の画素回路２０、（ｎ－１）行目の画素回路２０、およびｎ行目の画素回路２０において、駆動トランジスタＴ２の閾値電圧のばらつきが補償されるよう、データ信号Ｄに応じた電圧が保持キャパシタＣｓｔに充電される。

　本変形例においては、休止期間には、図２３に示すように、まとめて駆動される４本の第２発光制御線ＥＭ２にそれぞれ与えられる第２発光制御信号ＥＭ２（ｎ－３），ＥＭ２（ｎ－２），ＥＭ２（ｎ－１），およびＥＭ２（ｎ）がローレベルとなっている期間のうちの一部の期間（符号７６を付した矢印で示す期間）中に、（ｎ－３）～ｎ行目に対応する４本の第２走査信号線ＳＣＡＮ２にそれぞれ与えられる第２走査信号ＳＣＡＮ２（ｎ－３），第２走査信号ＳＣＡＮ２（ｎ－２），第２走査信号ＳＣＡＮ２（ｎ－１），および第２走査信号ＳＣＡＮ２（ｎ）がハイレベルで維持される。これにより、（ｎ－３）行目の画素回路２０、（ｎ－２）行目の画素回路２０、（ｎ－１）行目の画素回路２０、およびｎ行目の画素回路２０において、有機ＥＬ素子２１のアノード電圧が初期化される。

　＜２．第２の実施形態＞
　＜２．１　概要＞
　上記第１の実施形態においては、第１発光制御線ＥＭ１を駆動する第１発光制御線駆動回路３３と第２発光制御線ＥＭ２を駆動する第２発光制御線駆動回路３４とが別々に設けられていた。ところが、図１６を参照すると、第１発光制御信号ＥＭ１（ｎ＋１），ＥＭ１（ｎ＋２）の波形と第２発光制御信号ＥＭ２（ｎ－１），ＥＭ２（ｎ）の波形とは同じである。そこで、本実施形態に係る有機ＥＬ表示装置では、第１発光制御線ＥＭ１と第２発光制御線ＥＭ２とを１つのシフトレジスタによって駆動するという構成が採用されている。

　有機ＥＬ表示装置の全体構成および動作については、上記第１の実施形態と同様である（図２参照）。画素回路２０の構成および動作についても、上記第１の実施形態と同様である（図３参照）。すなわち、本実施形態に係る有機ＥＬ表示装置も、１個の有機ＥＬ素子２１と６個のＮチャネル型のトランジスタＴ１～Ｔ６と１個の保持キャパシタＣｓｔとによって構成された画素回路２０を有している。

　＜２．２　走査側駆動回路の概略構成＞
　図２４は、本実施形態における走査側駆動回路３００の概略構成を示すブロック図である。走査側駆動回路３００は、第１走査信号線駆動回路３１と第２走査信号線駆動回路３２と発光制御線駆動回路３５とによって構成されている。第１走査信号線駆動回路３１は第１走査信号線に第１走査信号ＳＣＡＮ１を印加し、第２走査信号線駆動回路３２は第２走査信号線に第２走査信号ＳＣＡＮ２を印加し、発光制御線駆動回路３５は第１発光制御線に第１発光制御信号ＥＭ１を印加するとともに第２発光制御線に第２発光制御信号ＥＭ２を印加する。

　第１走査信号線駆動回路３１および第２走査信号線駆動回路３２は上記第１の実施形態と同様の構成を有している。従って、ｉ本の第１走査信号線ＳＣＡＮ１（１）～ＳＣＡＮ１（ｉ）は第１走査信号線駆動回路３１によって１本ずつ駆動され、ｉ本の第２走査信号線ＳＣＡＮ２（１）～ＳＣＡＮ２（ｉ）は第２走査信号線駆動回路３２によって２本ずつ駆動される。

　発光制御線駆動回路３５は、第１発光制御線ＥＭ１の数の２分の１に等しい数の単位回路３５０を含むシフトレジスタによって構成されている。図２４に示すように、発光制御線駆動回路３５を構成するシフトレジスタに含まれる各単位回路は、２本の第２発光制御線ＥＭ２と２本の第１発光制御線ＥＭ１とに対応している。従って、本実施形態においては、ｉ本の第１発光制御線ＥＭ１（１）～ＥＭ１（ｉ）が発光制御線駆動回路３５によって２本ずつ駆動されるとともにｉ本の第２発光制御線ＥＭ２（１）～ＥＭ２（ｉ）が発光制御線駆動回路３５によって２本ずつ駆動される。すなわち、発光制御線駆動回路３５を構成するシフトレジスタに含まれる各単位回路によって、４本の発光制御線（２本の第１発光制御線ＥＭ１と２本の第２発光制御線ＥＭ２）がまとめて駆動される。

　＜２．３　発光制御線駆動回路＞
　図２５は、発光制御線駆動回路３５の構成を示すブロック図である。ｐ＝ｉ／２として、発光制御線駆動回路３５は、ｐ段（ｐ個の単位回路３５０）からなるシフトレジスタによって構成されている。各段（各単位回路３５０）は、互いに隣接する２本の第２発光制御線ＥＭ２と互いに隣接する２本の第１発光制御線ＥＭ１とに対応している。ｋ＝ｎ／２かつｋを奇数とすると、ｋ段目の単位回路３５０（ｋ）は、第２発光制御線ＥＭ２（ｎ－１）と第２発光制御線ＥＭ２（ｎ）と第１発光制御線ＥＭ１（ｎ＋１）と第１発光制御線ＥＭ１（ｎ＋２）とに対応している。なお、図２５には、８本の第２発光制御線ＥＭ２（ｎ－１）～ＥＭ２（ｎ＋６）と８本の第１発光制御線ＥＭ１（ｎ＋１）～ＥＭ１（ｎ＋８）とに対応する４個の単位回路３５０（ｋ）～３５０（ｋ＋３）のみを示している。各単位回路３５０は、図１４に示した構成を有している。

　発光制御線駆動回路３５を構成するシフトレジスタには、クロック信号ＥＣＫ１、クロック信号ＥＣＫ２、スタートパルスＥＳＰ（図２５では不図示）、ハイレベル電源電圧ＧＶＤＤ、およびローレベル電源電圧ＧＶＳＳが与えられる。

　上述したように、各単位回路３５０は、図１４に示した構成を有している。すなわち、各単位回路３５０は、クロック信号ＥＣＫ、セット信号ＳＥ、ハイレベル電源電圧ＧＶＤＤ、およびローレベル電源電圧ＧＶＳＳをそれぞれ受け取るための入力端子と、出力信号ＥＯＵＴを出力するための出力端子とを含んでいる。

　奇数段目の単位回路３５０については、クロック信号ＥＣＫ１がクロック信号ＥＣＫとして与えられる。偶数段目の単位回路３５０については、クロック信号ＥＣＫ２がクロック信号ＥＣＫとして与えられる。ハイレベル電源電圧ＧＶＤＤおよびローレベル電源電圧ＧＶＳＳについては、全ての単位回路３５０に共通的に与えられる。また、各段の単位回路３５０には、前段の単位回路３５０からの出力信号ＥＯＵＴがセット信号ＳＥとして与えられる。但し、１段目の単位回路３５０（１）にはセット信号ＳＥとしてスタートパルスＥＳＰが与えられる。各段の単位回路３５０からの出力信号ＥＯＵＴは、対応する２本の第２発光制御線ＥＭ２に第２発光制御信号として与えられ、対応する２本の第１発光制御線ＥＭ１に第１発光制御信号として与えられ、次段の単位回路３５０にセット信号ＳＥとして与えられる。

　以上のように、４本の発光制御線（２本の第１発光制御線ＥＭ１と２本の第２発光制御線ＥＭ２）が１つの組とされ、各組を構成する４本の発光制御線には同じ波形の発光制御信号が与えられる。詳しくは、Ｋを整数として、発光制御線駆動回路３５を構成するシフトレジスタに含まれるＫ段目の単位回路３５０（Ｋ）は、（２Ｋ－１）番目の第２発光制御線ＥＭ２（２Ｋ－１）と２Ｋ番目の第２発光制御線ＥＭ２（２Ｋ）と（２Ｋ＋１）番目の第１発光制御線ＥＭ１（２Ｋ＋１）と（２Ｋ＋２）番目の第１発光制御線ＥＭ１（２Ｋ＋２）とに同じ信号を与えることにより、それらをまとめて駆動する。

　＜２．４　動作＞
　次に、本実施形態における画素回路２０の動作について説明する。但し、駆動期間における画素回路２０の動作については、上記第１の実施形態と同様であるので、説明を省略する。

　図２６に示すタイミングチャートを参照しつつ、休止期間における画素回路２０の動作について説明する。ここでも、（ｎ－１）行目の画素回路２０である第１画素回路およびｎ行目の画素回路２０である第２画素回路に着目する。なお、休止期間を通じて、データ信号線Ｄにはアノードリセット電圧としてローレベル電源電圧ＥＬＶＳＳが印加される。また、休止期間を通じて、第１走査信号ＳＣＡＮ１（ｎ－１）および第１走査信号ＳＣＡＮ１（ｎ）はローレベルで維持される。

　時刻ｔ６１の直前の時点には、第１走査信号ＳＣＡＮ１（ｎ－１）、第１走査信号ＳＣＡＮ１（ｎ）、第２走査信号ＳＣＡＮ１（ｎ－１）、および第２走査信号ＳＣＡＮ１（ｎ）はローレベルであり、第１発光制御信号ＥＭ１（ｎ－１）、第１発光制御信号ＥＭ１（ｎ）、第２発光制御信号ＥＭ２（ｎ－１）、および第２発光制御信号ＥＭ２（ｎ）はハイレベルである。このとき、第１画素回路および第２画素回路において、書き込み制御トランジスタＴ１、閾値電圧補償トランジスタＴ３、および初期化トランジスタＴ６はオフ状態であり、電源供給制御トランジスタＴ４および発光制御トランジスタＴ５はオン状態である。したがって、有機ＥＬ素子２１は駆動電流の大きさに応じて発光している。

　時刻ｔ６１になると、第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、発光制御トランジスタＴ５がオフ状態となる。その結果、有機ＥＬ素子２１への電流の供給が遮断され、有機ＥＬ素子２１は消灯状態となる。

　時刻ｔ６２になると、第２発光制御信号ＥＭ２（ｎ－１）および第２発光制御信号ＥＭ２（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、電源供給制御トランジスタＴ４がオフ状態となる。

　時刻ｔ６３になると、第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、発光制御トランジスタＴ５がオン状態となる。このとき、第１画素回路および第２画素回路では、電源供給制御トランジスタＴ４がオフ状態であるので、有機ＥＬ素子２１は消灯状態で維持される。

　時刻ｔ６４になると、第２走査信号ＳＣＡＮ２（ｎ－１）および第２走査信号ＳＣＡＮ２（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、書き込み制御トランジスタＴ１がオン状態となる。このとき、発光制御トランジスタＴ５はオン状態であり、上述したようにデータ信号線Ｄにはローレベル電源電圧ＥＬＶＳＳが印加されている。以上より、書き込み制御トランジスタＴ１および発光制御トランジスタＴ５を介して、ローレベル電源電圧ＥＬＶＳＳがノードＮ３に与えられる。その結果、第１画素回路および第２画素回路において、有機ＥＬ素子２１のアノード電圧が初期化される。

　時刻ｔ６５になると、第２走査信号ＳＣＡＮ２（ｎ－１）および第２走査信号ＳＣＡＮ２（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、書き込み制御トランジスタＴ１がオフ状態となる。

　時刻ｔ６６になると、第２発光制御信号ＥＭ２（ｎ－１）および第２発光制御信号ＥＭ２（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、電源供給制御トランジスタＴ４がオン状態となる。その結果、第１画素回路および第２画素回路において、保持キャパシタＣｓｔの充電電圧に応じた駆動電流が有機ＥＬ素子２１に供給され、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。その後、次に第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）がハイレベルからローレベルに変化するまでの期間を通じて、第１画素回路および第２画素回路において有機ＥＬ素子２１は発光する。

　本実施形態においては、第１発光制御線ＥＭ１と第２発光制御線ＥＭ２とが１つのシフトレジスタによって駆動される。このため、上記第１の実施形態とは異なり、休止期間中に第１発光制御信号ＥＭ１をハイレベルで維持することができない。しかしながら、第２走査信号線ＳＣＡＮ２、第１発光制御線ＥＭ１、および第２発光制御線ＥＭ２を上記のように駆動することによって、休止期間中に各画素回路２０内の有機ＥＬ素子２１のアノード電圧を初期化することが可能となる。

　＜２．５　効果＞
　本実施形態によれば、表示部２００に配設された第１発光制御線ＥＭ１および第２発光制御線ＥＭ２が、第１発光制御線ＥＭ１の数（第２発光制御線ＥＭ２の数は第１発光制御線ＥＭ１の数に等しい）の２分の１に等しい数の単位回路からなる１つのシフトレジスタによって駆動される。このため、第１発光制御線ＥＭ１および第２発光制御線ＥＭ２を駆動するために表示部２００の周辺に必要とされる回路領域の面積が上記第１の実施形態に比べて小さくなる。以上より、１個の有機ＥＬ素子２１と６個のＮチャネル型のトランジスタＴ１～Ｔ６と１個の保持キャパシタＣｓｔとによって構成された画素回路２０を有する有機ＥＬ表示装置に関し、上記第１の実施形態と比べて額縁面積を小さくすることが可能となる。

　＜２．６　変形例＞
　上記第２の実施形態についても、上記第１の実施形態の変形例と同様、Ｑを２以上の整数として、第２走査信号線ＳＣＡＮ２、第１発光制御線ＥＭ１、および第２発光制御線ＥＭ２がＱ本ずつ駆動されるようにしても良い。これに関し、本変形例においては、発光制御線駆動回路３５を構成するシフトレジスタに含まれる各単位回路によって、（Ｑ×２）本の発光制御線（Ｑ本の第１発光制御線ＥＭ１とＱ本の第２発光制御線ＥＭ２）がまとめて駆動される。

　例えば、「Ｑ＝３」のケースでは、発光制御線駆動回路３５は、第１発光制御線ＥＭ１の数の３分の１に等しい数の単位回路３５０を含むシフトレジスタによって構成される。そして、６本の発光制御線（３本の第１発光制御線ＥＭ１と３本の第２発光制御線ＥＭ２）が１つの組とされ、各組を構成する６本の発光制御線には同じ波形の発光制御信号が与えられる。詳しくは、Ｋを整数として、発光制御線駆動回路３５を構成するシフトレジスタに含まれるＫ段目の単位回路３５０（Ｋ）は、（３Ｋ－２）番目の第２発光制御線ＥＭ２（３Ｋ－２）と（３Ｋ－１）番目の第２発光制御線ＥＭ２（３Ｋ－１）と３Ｋ番目の第２発光制御線ＥＭ２（３Ｋ）と（３Ｋ＋１）番目の第１発光制御線ＥＭ１（３Ｋ＋１）と（３Ｋ＋２）番目の第１発光制御線ＥＭ１（３Ｋ＋２）と（３Ｋ＋３）番目の第１発光制御線ＥＭ１（３Ｋ＋３）とに同じ信号を与えることにより、それらをまとめて駆動する。

　また、例えば、「Ｑ＝４」のケースでは、発光制御線駆動回路３５は、第１発光制御線ＥＭ１の数の４分の１に等しい数の単位回路３５０を含むシフトレジスタによって構成される。そして、８本の発光制御線（４本の第１発光制御線ＥＭ１と４本の第２発光制御線ＥＭ２）が１つの組とされ、各組を構成する８本の発光制御線には同じ波形の発光制御信号が与えられる。詳しくは、Ｋを整数として、発光制御線駆動回路３５を構成するシフトレジスタに含まれるＫ段目の単位回路３５０（Ｋ）は、（４Ｋ－３）番目の第２発光制御線ＥＭ２（４Ｋ－３）と（４Ｋ－２）番目の第２発光制御線ＥＭ２（４Ｋ－２）と（４Ｋ－１）番目の第２発光制御線ＥＭ２（４Ｋ－１）と４Ｋ番目の第２発光制御線ＥＭ２（４Ｋ）と（４Ｋ＋１）番目の第１発光制御線ＥＭ１（４Ｋ＋１）と（４Ｋ＋２）番目の第１発光制御線ＥＭ１（４Ｋ＋２）と（４Ｋ＋３）番目の第１発光制御線ＥＭ１（４Ｋ＋３）と（４Ｋ＋４）番目の第１発光制御線ＥＭ１（４Ｋ＋４）とに同じ信号を与えることにより、それらをまとめて駆動する。

　以上のように、本変形例においては、発光制御線駆動回路３５は、第１発光制御線ＥＭ１の数のＱ分の１に等しい数の単位回路３５０を含むシフトレジスタによって構成される。そして、Ｋを整数として、発光制御線駆動回路３５を構成するシフトレジスタに含まれるＫ段目の単位回路３５０（Ｋ）は、（Ｑ×Ｋ－（Ｑ－１））番目から（Ｑ×Ｋ）番目までの第２発光制御線ＥＭ２と（Ｑ×Ｋ＋１）番目から（Ｑ×Ｋ＋Ｑ）番目までの第１発光制御線ＥＭ１とをまとめて駆動する。

　＜３．第３の実施形態＞
　＜３．１　概要＞
　上記第１の実施形態および上記第２の実施形態においては、閾値電圧補償トランジスタＴ３と初期化トランジスタＴ６とは同じ信号（第１走査信号ＳＣＡＮ１）によって制御されていた。しかしながら、これには限定されず、閾値電圧補償トランジスタＴ３と初期化トランジスタＴ６とが異なる信号によって制御される構成（本実施形態の構成）を採用することもできる。以下、これについて説明する。

　本実施形態においては、閾値電圧補償トランジスタＴ３は第１走査信号ＳＣＡＮ１によって制御され、初期化トランジスタＴ６は第３走査信号ＳＣＡＮ３によって制御される。第３走査信号ＳＣＡＮ３は第３走査信号線によって伝達される。

　本実施形態に係る有機ＥＬ表示装置の全体構成および動作については、表示部２００にｉ本の第３走査信号線ＳＣＡＮ３（１）～ＳＣＡＮ３（ｉ）が配設されている点を除いて、上記第１の実施形態と同様である（図２参照）。

　＜３．２　画素回路の構成および動作＞
　図２７は、本実施形態における画素回路２０の構成を示す回路図である。本実施形態における画素回路２０は、上記第１の実施形態と同様、１個の有機ＥＬ素子２１と６個のＮチャネル型のトランジスタＴ１～Ｔ６（書き込み制御トランジスタＴ１、駆動トランジスタＴ２、閾値電圧補償トランジスタＴ３、電源供給制御トランジスタＴ４、発光制御トランジスタＴ５、初期化トランジスタＴ６）と１個の保持キャパシタＣｓｔとを含んでいる。本実施形態においては、初期化トランジスタＴ６の制御端子が第３走査信号線ＳＣＡＮ３に接続されている。それ以外の点については上記第１の実施形態と同様である。

　図２７に示した画素回路２０の動作について説明する。なお、本実施形態においても、休止駆動が採用されている。ここでも、（ｎ－１）行目の画素回路２０である第１画素回路およびｎ行目の画素回路２０である第２画素回路に着目する。

　まず、図２８に示すタイミングチャートを参照しつつ、駆動期間における画素回路２０の動作について説明する。この駆動期間における動作によってデータ書き込みステップが実現される。

　時刻ｔ７１の直前の時点には、第１走査信号ＳＣＡＮ１（ｎ－１）、第１走査信号ＳＣＡＮ１（ｎ）、第２走査信号ＳＣＡＮ１（ｎ－１）、第２走査信号ＳＣＡＮ１（ｎ）、第３走査信号ＳＣＡＮ３（ｎ－１）、および第３走査信号ＳＣＡＮ３（ｎ）はローレベルであり、第１発光制御信号ＥＭ１（ｎ－１）、第１発光制御信号ＥＭ１（ｎ）、第２発光制御信号ＥＭ２（ｎ－１）、および第２発光制御信号ＥＭ２（ｎ）はハイレベルである。このとき、第１画素回路および第２画素回路において、書き込み制御トランジスタＴ１、閾値電圧補償トランジスタＴ３、および初期化トランジスタＴ６はオフ状態であり、電源供給制御トランジスタＴ４および発光制御トランジスタＴ５はオン状態である。したがって、有機ＥＬ素子２１は駆動電流の大きさに応じて発光している。

　時刻ｔ７１になると、第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、発光制御トランジスタＴ５がオフ状態となる。その結果、有機ＥＬ素子２１への電流の供給が遮断され、有機ＥＬ素子２１は消灯状態となる。また、時刻ｔ７１には、第３走査信号ＳＣＡＮ３（ｎ－１）および第３走査信号ＳＣＡＮ３（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、初期化トランジスタＴ６がオン状態となり、ノードＮ３に初期化電圧Ｖｉｎｉが与えられる。その結果、第１画素回路および第２画素回路において、有機ＥＬ素子２１のアノード電圧が初期化される。

　時刻ｔ７２になると、第１走査信号ＳＣＡＮ１（ｎ－１）がローレベルからハイレベルに変化する。これにより、第１画素回路において、閾値電圧補償トランジスタＴ３がオン状態となる。このとき、電源供給制御トランジスタＴ４はオン状態で維持されている。また、初期化トランジスタＴ６は時刻ｔ７１にオン状態となっている。以上より、第１画素回路において、ノードＮ３に初期化電圧Ｖｉｎｉが与えられている状態でノードＮ２にハイレベル電源電圧ＥＬＶＤＤが与えられる。その結果、第１画素回路において、保持キャパシタＣｓｔの保持電圧が初期化される。

　時刻ｔ７３になると、第１走査信号ＳＣＡＮ１（ｎ－１）がハイレベルからローレベルに変化する。これにより、第１画素回路において、閾値電圧補償トランジスタＴ３がオフ状態となる。

　時刻ｔ７４になると、第１走査信号ＳＣＡＮ１（ｎ）がローレベルからハイレベルに変化する。これにより、第２画素回路において、閾値電圧補償トランジスタＴ３がオン状態となる。このとき、電源供給制御トランジスタＴ４はオン状態で維持されている。また、初期化トランジスタＴ６は時刻ｔ７１にオン状態となっている。以上より、第２画素回路において、ノードＮ３に初期化電圧Ｖｉｎｉが与えられている状態でノードＮ２にハイレベル電源電圧ＥＬＶＤＤが与えられる。その結果、第２画素回路において、保持キャパシタＣｓｔの保持電圧が初期化される。

　時刻ｔ７５になると、第１走査信号ＳＣＡＮ１（ｎ）がハイレベルからローレベルに変化する。これにより、第２画素回路において、閾値電圧補償トランジスタＴ３がオフ状態となる。また、時刻ｔ７５には、第２発光制御信号ＥＭ２（ｎ－１）および第２発光制御信号ＥＭ２（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、電源供給制御トランジスタＴ４がオフ状態となる。

　時刻ｔ７６になると、第２走査信号ＳＣＡＮ２（ｎ－１）および第２走査信号ＳＣＡＮ２（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、書き込み制御トランジスタＴ１がオン状態となる。

　時刻ｔ７７になると、第１走査信号ＳＣＡＮ１（ｎ－１）がローレベルからハイレベルに変化する。これにより、第１画素回路において、閾値電圧補償トランジスタＴ３がオン状態となる。このとき、電源供給制御トランジスタＴ４および発光制御トランジスタＴ５はオフ状態である。また、ノードＮ３には初期化電圧Ｖｉｎｉが与えられている。以上より、第１画素回路において、書き込み制御トランジスタＴ１、駆動トランジスタＴ２、および閾値電圧補償トランジスタＴ３を介して、データ信号ＤがノードＮ２に与えられる。その結果、第１画素回路において、駆動トランジスタＴ２の閾値電圧のばらつきが補償されるよう、データ信号Ｄに応じた電圧が保持キャパシタＣｓｔに充電される。

　時刻ｔ７８になると、第１走査信号ＳＣＡＮ１（ｎ－１）がハイレベルからローレベルに変化する。これにより、第１画素回路において、閾値電圧補償トランジスタＴ３がオフ状態となる。

　時刻ｔ７９になると、第１走査信号ＳＣＡＮ１（ｎ）がローレベルからハイレベルに変化する。これにより、第２画素回路において、閾値電圧補償トランジスタＴ３がオン状態となる。このとき、電源供給制御トランジスタＴ４および発光制御トランジスタＴ５はオフ状態である。また、ノードＮ３には初期化電圧Ｖｉｎｉが与えられている。以上より、第２画素回路において、書き込み制御トランジスタＴ１、駆動トランジスタＴ２、および閾値電圧補償トランジスタＴ３を介して、データ信号ＤがノードＮ２に与えられる。その結果、第２画素回路において、駆動トランジスタＴ２の閾値電圧のばらつきが補償されるよう、データ信号Ｄに応じた電圧が保持キャパシタＣｓｔに充電される。

　時刻ｔ８０になると、第１走査信号ＳＣＡＮ１（ｎ）がハイレベルからローレベルに変化する。これにより、第２画素回路において、閾値電圧補償トランジスタＴ３がオフ状態となる。

　時刻ｔ８１になると、第２走査信号ＳＣＡＮ２（ｎ－１）および第２走査信号ＳＣＡＮ２（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、書き込み制御トランジスタＴ１がオフ状態となる。

　時刻ｔ８２になると、第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、発光制御トランジスタＴ５がオン状態となる。このとき、電源供給制御トランジスタＴ４はオフ状態で維持されている。従って、第１画素回路および第２画素回路において、有機ＥＬ素子２１は消灯状態で維持される。また、時刻ｔ８２には、第３走査信号ＳＣＡＮ３（ｎ－１）および第３走査信号ＳＣＡＮ３（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、初期化トランジスタＴ６がオフ状態となる。

　時刻ｔ８３になると、第２発光制御信号ＥＭ２（ｎ－１）および第２発光制御信号ＥＭ２（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、電源供給制御トランジスタＴ４がオン状態となる。その結果、第１画素回路および第２画素回路において、保持キャパシタＣｓｔの充電電圧に応じた駆動電流が有機ＥＬ素子２１に供給され、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。その後、次に第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）がハイレベルからローレベルに変化するまでの期間を通じて、第１画素回路および第２画素回路において有機ＥＬ素子２１は発光する。

　次に、図２９に示すタイミングチャートを参照しつつ、休止期間における画素回路２０の動作について説明する。なお、本実施形態においては、休止期間を通じてデータ信号線Ｄはハイインピーダンスの状態で維持される。この休止期間における動作によって休止ステップが実現される。

　時刻ｔ９１の直前の時点には、駆動期間における時刻ｔ７１（図２８参照）の直前の時点と同様、第１画素回路および第２画素回路において、有機ＥＬ素子２１は駆動電流の大きさに応じて発光している。

　時刻ｔ９１になると、第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、発光制御トランジスタＴ５がオフ状態となる。その結果、有機ＥＬ素子２１への電流の供給が遮断され、有機ＥＬ素子２１は消灯状態となる。また、時刻ｔ９１には、第３走査信号ＳＣＡＮ３（ｎ－１）および第３走査信号ＳＣＡＮ３（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、初期化トランジスタＴ６がオン状態となり、ノードＮ３に初期化電圧Ｖｉｎｉが与えられる。その結果、第１画素回路および第２画素回路において、有機ＥＬ素子２１のアノード電圧が初期化される。

　時刻ｔ９２になると、第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）がローレベルからハイレベルに変化する。これにより、第１画素回路および第２画素回路において、発光制御トランジスタＴ５がオン状態となる。また、時刻ｔ９２には、第３走査信号ＳＣＡＮ３（ｎ－１）および第３走査信号ＳＣＡＮ３（ｎ）がハイレベルからローレベルに変化する。これにより、第１画素回路および第２画素回路において、初期化トランジスタＴ６がオフ状態となる。このとき、電源供給制御トランジスタＴ４はオン状態で維持されている。従って、第１画素回路および第２画素回路において、保持キャパシタＣｓｔの充電電圧に応じた駆動電流が有機ＥＬ素子２１に供給され、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。その後、次に第１発光制御信号ＥＭ１（ｎ－１）および第１発光制御信号ＥＭ１（ｎ）がハイレベルからローレベルに変化するまでの期間を通じて、第１画素回路および第２画素回路において有機ＥＬ素子２１は発光する。

　＜３．３　走査側駆動回路の概略構成＞
　図３０は、本実施形態における走査側駆動回路３００の概略構成を示すブロック図である。走査側駆動回路３００は、第１走査信号線駆動回路３１と第２走査信号線駆動回路３２と第３走査信号線駆動回路３６と第１発光制御線駆動回路３３と第２発光制御線駆動回路３４とによって構成されている。第１走査信号線駆動回路３１は第１走査信号線に第１走査信号ＳＣＡＮ１を印加し、第２走査信号線駆動回路３２は第２走査信号線に第２走査信号ＳＣＡＮ２を印加し、第３走査信号線駆動回路３６は第３走査信号線に第３走査信号ＳＣＡＮ３を印加し、第１発光制御線駆動回路３３は第１発光制御線に第１発光制御信号ＥＭ１を印加し、第２発光制御線駆動回路３４は第２発光制御線に第２発光制御信号ＥＭ２を印加する。

　第１走査信号線駆動回路３１、第２走査信号線駆動回路３２、第１発光制御線駆動回路３３、および第２発光制御線駆動回路３４は、上記第１の実施形態と同様の構成を有している。従って、それらの構成についての詳しい説明は省略する。

　第３走査信号線駆動回路３６は、第３走査信号線ＳＣＡＮ３の数の２分の１に等しい数の単位回路３６０を含むシフトレジスタによって構成されている。すなわち、第３走査信号線駆動回路３６を構成するシフトレジスタに含まれる各単位回路は、２本の第３走査信号線ＳＣＡＮ３に対応している。従って、ｉ本の第３走査信号線ＳＣＡＮ３（１）～ＳＣＡＮ３（ｉ）は、第３走査信号線駆動回路３６によって２本ずつ駆動される。

　＜３．４　第３走査信号線駆動回路＞
　図３１は、第３走査信号線駆動回路３６の構成を示すブロック図である。第２走査信号線駆動回路３２と同様、ｐ＝ｉ／２として、第３走査信号線駆動回路３６は、ｐ段（ｐ個の単位回路３６０）からなるシフトレジスタによって構成されている。各段（各単位回路３６０）は、互いに隣接する２本の第３走査信号線ＳＣＡＮ３に対応している。

　図３１に示すように、第３走査信号線駆動回路３６を構成するシフトレジスタには、クロック信号Ｓ３ＣＫ１、クロック信号Ｓ３ＣＫ２、スタートパルスＥ３ＳＰ（図３１では不図示）、ハイレベル電源電圧ＧＶＤＤ、およびローレベル電源電圧ＧＶＳＳが与えられる。それ以外の点については第２走査信号線駆動回路３２と同じであるので、第３走査信号線駆動回路３６についての詳しい説明は省略する。

　＜３．５　全体の動作＞
　以下、全体の動作について説明する。但し、ここで示す動作についても一例であって、これには限定されない。

　まず、図３２に示すタイミングチャートを参照しつつ、駆動期間における全体の動作について説明する。スタートパルスＳ３ＳＰのパルス幅（ハイレベルの期間の長さ）は５Ｈである。クロック信号Ｓ３ＣＫ１，Ｓ３ＣＫ２については、ハイレベルの期間の長さは０．５Ｈであり、ローレベルの期間の長さは３．５Ｈである。それら以外の信号については、上記第１の実施形態と同様である。

　スタートパルスＥ１ＳＰがハイレベルからローレベルに変化した後にクロック信号Ｅ１ＣＫ１がローレベルからハイレベルに変化することによって、発光制御信号ＥＭ１（１），ＥＭ１（２）がハイレベルからローレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、発光制御トランジスタＴ５がオフ状態となり、有機ＥＬ素子２１は消灯状態となる。また、スタートパルスＳ３ＳＰがローレベルからハイレベルに変化した後にクロック信号Ｓ３ＣＫ１がローレベルからハイレベルに変化することによって、第３走査信号ＳＣＡＮ３（１），ＳＣＡＮ３（２）がローレベルからハイレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、初期化トランジスタＴ６がオン状態となり、有機ＥＬ素子２１のアノード電圧が初期化される。この例では、発光制御信号ＥＭ１（１），ＥＭ１（２）がハイレベルからローレベルに変化するタイミングと第３走査信号ＳＣＡＮ３（１），ＳＣＡＮ３（２）がローレベルからハイレベルに変化するタイミングとは同じである。なお、スタートパルスＥ１ＳＰがハイレベルからローレベルに変化する前に、スタートパルスＳ１ＳＰはローレベルからハイレベルに変化している。

　その後、クロック信号Ｓ１ＣＫ１がローレベルからハイレベルに変化することによって、第１走査信号ＳＣＡＮ１（１）がローレベルからハイレベルに変化する。これにより、１行目の画素回路２０において、閾値電圧補償トランジスタＴ３がオン状態となり、保持キャパシタＣｓｔの保持電圧が初期化される。さらに、クロック信号Ｓ１ＣＫ２がローレベルからハイレベルに変化することによって、第１走査信号ＳＣＡＮ１（２）がローレベルからハイレベルに変化する。これにより、２行目の画素回路２０において、閾値電圧補償トランジスタＴ３がオン状態となり、保持キャパシタＣｓｔの保持電圧が初期化される。なお、第１走査信号ＳＣＡＮ１（２）がローレベルからハイレベルに変化するタイミングで、スタートパルスＥ２ＳＰはハイレベルからローレベルに変化している。

　その後、クロック信号Ｅ２ＣＫ１がローレベルからハイレベルに変化することによって、第２発光制御信号ＥＭ２（１），ＥＭ２（２）がハイレベルからローレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、電源供給制御トランジスタＴ４がオフ状態となる。

　その後、スタートパルスＳ２ＳＰがローレベルからハイレベルに変化した後にクロック信号Ｓ２ＣＫ１がローレベルからハイレベルに変化することによって、第２走査信号ＳＣＡＮ２（１），ＳＣＡＮ２（２）がローレベルからハイレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、書き込み制御トランジスタＴ１がオン状態となる。

　その後、再度、スタートパルスＳ１ＳＰがローレベルからハイレベルに変化する。そして、クロック信号Ｓ１ＣＫ１がローレベルからハイレベルに変化することによって第１走査信号ＳＣＡＮ１（１）がローレベルからハイレベルに変化する。これにより、１行目の画素回路２０において、閾値電圧補償トランジスタＴ３がオン状態となる。このとき、１行目の画素回路２０において、電源供給制御トランジスタＴ４および発光制御トランジスタＴ５はオフ状態であり、初期化トランジスタＴ６はオン状態である。従って、１行目の画素回路２０において、駆動トランジスタＴ２の閾値電圧のばらつきが補償されるよう、データ信号Ｄに応じた電圧が保持キャパシタＣｓｔに充電される。さらに、クロック信号Ｓ１ＣＫ２がローレベルからハイレベルに変化することによって第１走査信号ＳＣＡＮ１（２）がローレベルからハイレベルに変化し、２行目の画素回路２０において、駆動トランジスタＴ２の閾値電圧のばらつきが補償されるよう、データ信号Ｄに応じた電圧が保持キャパシタＣｓｔに充電される。

　クロック信号Ｓ１ＣＫ１，Ｓ１ＣＫ２，Ｓ２ＣＫ１，Ｓ２ＣＫ２，Ｓ３ＣＫ１，Ｓ３ＣＫ２，Ｅ１ＣＫ１，Ｅ１ＣＫ２，Ｅ２ＣＫ１，およびＥ２ＣＫ２の動作に基づいて、３～ｉ行目の画素回路２０で同様の動作が順次に行われる。その際、図３２から把握されるように、第１走査信号線ＳＣＡＮ１については１本ずつ駆動され、第２走査信号線ＳＣＡＮ２、第３走査信号線ＳＣＡＮ３、第１発光制御線ＥＭ１，および第２発光制御線ＥＭ２については２本ずつ駆動される。第３走査信号線ＳＣＡＮ３、第１発光制御線ＥＭ１、および第２発光制御線ＥＭ２が２本ずつ駆動されることにより、有機ＥＬ素子２１のアノード電圧の初期化や有機ＥＬ素子２１の点灯状態／消灯状態の切り替えは２行ずつ行われる。また、第２走査信号線ＳＣＡＮ２および第３走査信号線ＳＣＡＮ３は２本ずつ駆動されるが第１走査信号線ＳＣＡＮ１が１本ずつ駆動されることにより、保持キャパシタＣｓｔの保持電圧の初期化や画素回路２０内へのデータの書き込みは１行ずつ行われる。

　次に、図３３に示すタイミングチャートを参照しつつ、休止期間における全体の動作について説明する。スタートパルスＳ３ＳＰのパルス幅（ハイレベルの期間の長さ）は５Ｈである。クロック信号Ｓ３ＣＫ１，Ｓ３ＣＫ２については、ハイレベルの期間の長さは０．５Ｈであり、ローレベルの期間の長さは３．５Ｈである。スタートパルスＥ１ＳＰのパルス幅（ローレベルの期間の長さ）は８Ｈである。クロック信号Ｓ２ＣＫ１，Ｓ２ＣＫ２，Ｅ１ＣＫ１，Ｅ１ＣＫ２，Ｅ２ＣＫ１，およびＥ２ＣＫ２については、上記第１の実施形態と同様である。なお、スタートパルスＳ１ＳＰ，Ｓ２ＳＰおよびクロック信号Ｓ１ＣＫ１，Ｓ１ＣＫ２は休止期間を通じてローレベルで維持され、スタートパルスＥ２ＳＰは休止期間を通じてハイレベルで維持される。また、上述したように、全てのデータ信号線Ｄは休止期間を通じてハイインピーダンスの状態で維持される。

　スタートパルスＥ１ＳＰがハイレベルからローレベルに変化した後にクロック信号Ｅ１ＣＫ１がローレベルからハイレベルに変化することによって、発光制御信号ＥＭ１（１），ＥＭ１（２）がハイレベルからローレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、発光制御トランジスタＴ５がオフ状態となり、有機ＥＬ素子２１は消灯状態となる。また、スタートパルスＳ３ＳＰがローレベルからハイレベルに変化した後にクロック信号Ｓ３ＣＫ１がローレベルからハイレベルに変化することによって、第３走査信号ＳＣＡＮ３（１），ＳＣＡＮ３（２）がローレベルからハイレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、初期化トランジスタＴ６がオン状態となり、有機ＥＬ素子２１のアノード電圧が初期化される。

　その後、スタートパルスＳ３ＳＰがハイレベルからローレベルに変化した後にクロック信号Ｓ３ＣＫ１がローレベルからハイレベルに変化することによって、第３走査信号ＳＣＡＮ３（１），ＳＣＡＮ３（２）がハイレベルからローレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、初期化トランジスタＴ６がオフ状態となる。また、スタートパルスＥ１ＳＰがローレベルからハイレベルに変化した後にクロック信号Ｅ１ＣＫ１がローレベルからハイレベルに変化することによって、発光制御信号ＥＭ１（１），ＥＭ１（２）がローレベルからハイレベルに変化する。これにより、１行目の画素回路２０および２行目の画素回路２０において、発光制御トランジスタＴ５がオン状態となる。以上より、第１画素回路および第２画素回路において、保持キャパシタＣｓｔの充電電圧に応じた駆動電流が有機ＥＬ素子２１に供給され、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。

　クロック信号Ｓ３ＣＫ１，Ｓ３ＣＫ２，Ｅ１ＣＫ１，およびＥ１ＣＫ２の動作に基づいて、３～ｉ行目の画素回路２０で同様の動作が順次に行われる。その際、第３走査信号線ＳＣＡＮ３および第１発光制御線ＥＭ１は２本ずつ駆動されるので、有機ＥＬ素子２１のアノード電圧の初期化は２行ずつ行われる。

　＜３．６　効果＞
　本実施形態によれば、上記第１の実施形態と同様、１個の有機ＥＬ素子２１と６個のＮチャネル型のトランジスタＴ１～Ｔ６と１個の保持キャパシタＣｓｔとによって構成された画素回路２０（図２７参照）を有する有機ＥＬ表示装置の狭額縁化が実現される。

　＜３．７　変形例＞
　上記第３の実施形態においては、第１発光制御線ＥＭ１を駆動する第１発光制御線駆動回路３３と第２発光制御線ＥＭ２を駆動する第２発光制御線駆動回路３４とが別々に設けられていた。しかしながら、上記第２の実施形態のように第１発光制御線ＥＭ１と第２発光制御線ＥＭ２とを１つのシフトレジスタによって駆動するという構成を採用することもできる。すなわち、図３４に示すように、第１発光制御線駆動回路３３と第２発光制御線駆動回路３４とに代えて上記第２の実施形態と同様の構成を有する発光制御線駆動回路３５を設けるようにしても良い。

　また、上記第１の実施形態の変形例と同様にして、第２走査信号線ＳＣＡＮ２、第３走査信号線ＳＣＡＮ３、第１発光制御線ＥＭ１、および第２発光制御線ＥＭ２が３本以上ずつ駆動されるようにしても良い。

　＜４．その他＞
　上記各実施形態（変形例を含む）では有機ＥＬ表示装置を例に挙げて説明したが、これには限定されない。電流によって駆動される表示素子を用いた表示装置であれば、無機ＥＬ表示装置、ＱＬＥＤ表示装置などにも上記開示内容を適用することができる。

５…有機ＥＬ表示パネル
２０…画素回路
２１…有機ＥＬ素子
３１…第１走査信号線駆動回路
３２…第２走査信号線駆動回路
３３…第１発光制御線駆動回路
３４…第２発光制御線駆動回路
３５…発光制御線駆動回路
３６…第３走査信号線駆動回路
１００…表示制御回路
２００…表示部
３００…走査側駆動回路
３１０，３２０，３３０，３４０，３５０，３６０…単位回路
４００…データ側駆動回路
ＳＣＡＮ１…第１走査信号線、第１走査信号
ＳＣＡＮ２…第２走査信号線、第２走査信号
ＳＣＡＮ３…第３走査信号線、第３走査信号
ＥＭ１…第１発光制御線、第１発光制御信号
ＥＭ２…第２発光制御線、第２発光制御信号
Ｔ１…書き込み制御トランジスタ
Ｔ２…駆動トランジスタ
Ｔ３…閾値電圧補償トランジスタ
Ｔ４…電源供給制御トランジスタ
Ｔ５…発光制御トランジスタ
Ｔ６…初期化トランジスタ

Claims (14)

1. 　電流によって駆動される表示素子を用いた表示装置であって、
   　複数のデータ信号線と、複数の第１走査信号線と、複数の第２走査信号線と、複数の第１発光制御線と、複数の第２発光制御線と、第１電源線と、第２電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
   　前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
   　前記複数の第１走査信号線を選択的に駆動する第１走査信号線駆動回路と、前記複数の第２走査信号線を選択的に駆動する第２走査信号線駆動回路と、前記複数の第１発光制御線および前記複数の第２発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
   を備え、
   　前記複数の画素回路のそれぞれは、前記複数のデータ信号線の１つ、前記複数の第１走査信号線の１つ、前記複数の第２走査信号線の１つ、前記複数の第１発光制御線の１つ、および前記複数の第２発光制御線の１つに対応し、
   　前記複数の画素回路のそれぞれは、
   　　第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
   　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
   　　一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
   　　対応する第２走査信号線に接続された制御端子と、対応するデータ信号線に接続された第１導通端子と、前記駆動トランジスタの第２導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
   　　対応する第１走査信号線に接続された制御端子と、前記駆動トランジスタの第１導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
   　　対応する第２発光制御線に接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
   　　対応する第１発光制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
   　　対応する第１走査信号線に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する初期化トランジスタと
   を含み、
   　前記第１走査信号線駆動回路は、前記複数の第１走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
   　Ｑを２以上の整数として、前記第２走査信号線駆動回路は、前記複数の第２走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
   　前記第１走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する１本の第１走査信号線を駆動し、
   　前記第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第２走査信号線であって互いに隣接するＱ本の第２走査信号線をまとめて駆動し、
   　まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路の全てにおいて前記電源供給制御トランジスタと前記発光制御トランジスタとがオフ状態で維持されている期間のうち、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１走査信号線が所定期間ずつ順次に選択状態となることを特徴とする、表示装置。
2. 　前記第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、
   　　セット信号と制御クロック信号とを受け取り、
   　　前記セット信号がオフレベルからオンレベルに変化した時点以降に最初に前記制御クロック信号がオフレベルからオンレベルに変化した時に、対応するＱ本の第２走査信号線を非選択状態から選択状態に変化させ、
   　　前記セット信号がオンレベルからオフレベルに変化した時点以降に最初に前記制御クロック信号がオフレベルからオンレベルに変化した時に、対応するＱ本の第２走査信号線を選択状態から非選択状態に変化させることを特徴とする、請求項１に記載の表示装置。
3. 　前記第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、
   　　第１内部ノードと、
   　　第２内部ノードと、
   　　第３内部ノードと、
   　　第４内部ノードと、
   　　対応するＱ本の第２走査信号線に接続された出力端子と、
   　　前記第２内部ノードに接続された制御端子と、前記制御クロック信号が与えられる第１導通端子と、前記第４内部ノードに接続された第２導通端子とを有する第１トランジスタと、
   　　前記制御クロック信号が与えられる制御端子と、前記セット信号が与えられる第１導通端子と、前記第１内部ノードに接続された第２導通端子とを有する第２トランジスタと、
   　　前記セット信号が与えられる制御端子と、前記第２内部ノードに接続された第１導通端子と、オフレベルの電源電圧が与えられる第２導通端子とを有する第３トランジスタと、
   　　前記第１内部ノードに接続された制御端子と、前記第４内部ノードに接続された第１導通端子と、オフレベルの電源電圧が与えられる第２導通端子とを有する第４トランジスタと、
   　　オンレベルの電源電圧が与えられる制御端子と、前記第１内部ノードに接続された第１導通端子と、前記第３内部ノードに接続された第２導通端子とを有する第５トランジスタと、
   　　前記第４内部ノードに接続された制御端子と、前記出力端子に接続された第１導通端子と、オフレベルの電源電圧が与えられる第２導通端子とを有する第６トランジスタと、
   　　前記第３内部ノードに接続された制御端子と、オンレベルの電源電圧が与えられる第１導通端子と、前記出力端子に接続された第２導通端子とを有する第７トランジスタと、
   　　前記第６トランジスタの制御端子に接続された第１電極と、前記第６トランジスタの第２導通端子に接続された第２電極とを有する第１キャパシタと、
   　　前記第７トランジスタの制御端子に接続された第１電極と、前記第７トランジスタの第２導通端子に接続された第２電極とを有する第２キャパシタと、
   　　前記第１トランジスタの制御端子に接続された第１電極と、前記第１トランジスタの第１導通端子に接続された第２電極とを有する第３キャパシタと
   を含むことを特徴とする、請求項２に記載の表示装置。
4. 　前記発光制御線駆動回路は、前記複数の第１発光制御線を駆動する第１発光制御線駆動回路と前記複数の第２発光制御線を駆動する第２発光制御線駆動回路とからなり、
   　前記第１発光制御線駆動回路は、前記複数の第１発光制御線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
   　前記第２発光制御線駆動回路は、前記複数の第２発光制御線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
   　前記第１発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第１発光制御線であって互いに隣接するＱ本の第１発光制御線をまとめて駆動し、
   　前記第２発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第２発光制御線であって互いに隣接するＱ本の第２発光制御線をまとめて駆動することを特徴とする、請求項１から３までのいずれか１項に記載の表示装置。
5. 　前記第１発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路および前記第２発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路は、前記第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路と同じ構成を有することを特徴とする、請求項４に記載の表示装置。
6. 　１フレーム期間以上の期間を通じて前記複数の画素回路への前記データ信号の書き込みが停止される休止期間が設けられ、
   　前記休止期間には、
   　　前記複数の画素回路において、前記閾値電圧補償トランジスタと前記初期化トランジスタとはオフ状態かつ前記発光制御トランジスタはオン状態で維持され、
   　　前記複数のデータ信号線には、前記表示素子の第１端子の電圧を初期化するためのリセット電圧が与えられ、
   　　各画素回路において、前記電源供給制御トランジスタがオン状態からオフ状態に変化した時点から前記電源供給制御トランジスタがオフ状態からオン状態に変化する時点までの期間のうちの一部の期間に前記書き込み制御トランジスタがオン状態で維持されることによって、前記表示素子の第１端子の電圧が初期化されることを特徴とする、請求項４または５に記載の表示装置。
7. 　前記発光制御線駆動回路は、前記複数の第１発光制御線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
   　Ｋを整数として、前記発光制御線駆動回路を構成するシフトレジスタに含まれるＫ段目の単位回路は、（Ｑ×Ｋ－（Ｑ－１））番目から（Ｑ×Ｋ）番目までの第２発光制御線と（Ｑ×Ｋ＋１）番目から（Ｑ×Ｋ＋Ｑ）番目までの第１発光制御線とをまとめて駆動することを特徴とする、請求項１から３までのいずれか１項に記載の表示装置。
8. 　前記発光制御線駆動回路を構成するシフトレジスタに含まれる単位回路は、前記第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路と同じ構成を有することを特徴とする、請求項７に記載の表示装置。
9. 　１フレーム期間以上の期間を通じて前記複数の画素回路への前記データ信号の書き込みが停止される休止期間が設けられ、
   　前記休止期間には、
   　　前記複数の画素回路において、前記閾値電圧補償トランジスタと前記初期化トランジスタとはオフ状態で維持され、
   　　前記複数のデータ信号線には、前記表示素子の第１端子の電圧を初期化するためのリセット電圧が与えられ、
   　　各画素回路において、前記発光制御トランジスタがオン状態かつ前記電源供給制御トランジスタがオフ状態で維持されている期間のうちの一部の期間に前記書き込み制御トランジスタがオン状態で維持されることによって、前記表示素子の第１端子の電圧が初期化されることを特徴とする、請求項７または８に記載の表示装置。
10. 　前記駆動トランジスタ、前記書き込み制御トランジスタ、前記閾値電圧補償トランジスタ、前記電源供給制御トランジスタ、前記発光制御トランジスタ、および前記初期化トランジスタは、Ｎチャネル型の薄膜トランジスタであることを特徴とする、請求項１から９までのいずれか１項に記載の表示装置。
11. 　前記駆動トランジスタ、前記書き込み制御トランジスタ、前記閾値電圧補償トランジスタ、前記電源供給制御トランジスタ、前記発光制御トランジスタ、および前記初期化トランジスタは、酸化物半導体によって形成されたチャネル領域を有することを特徴とする、請求項１０に記載の表示装置。
12. 　電流によって駆動される表示素子を用いた表示装置であって、
    　複数のデータ信号線と、複数の第１走査信号線と、複数の第２走査信号線と、複数の第３走査信号線と、複数の第１発光制御線と、複数の第２発光制御線と、第１電源線と、第２電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
    　前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
    　前記複数の第１走査信号線を選択的に駆動する第１走査信号線駆動回路と、前記複数の第２走査信号線を選択的に駆動する第２走査信号線駆動回路と、前記複数の第３走査信号線を選択的に駆動する第３走査信号線駆動回路と、前記複数の第１発光制御線および前記複数の第２発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
    を備え、
    　前記複数の画素回路のそれぞれは、前記複数のデータ信号線の１つ、前記複数の第１走査信号線の１つ、前記複数の第２走査信号線の１つ、前記複数の第３走査信号線の１つ、前記複数の第１発光制御線の１つ、および前記複数の第２発光制御線の１つに対応し、
    　前記複数の画素回路のそれぞれは、
    　　第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
    　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
    　　一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
    　　対応する第２走査信号線に接続された制御端子と、対応するデータ信号線に接続された第１導通端子と、前記駆動トランジスタの第２導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
    　　対応する第１走査信号線に接続された制御端子と、前記駆動トランジスタの第１導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
    　　対応する第２発光制御線に接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
    　　対応する第１発光制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
    　　対応する第３走査信号線に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する初期化トランジスタと
    を含み、
    　前記第１走査信号線駆動回路は、前記複数の第１走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
    　Ｑを２以上の整数として、前記第２走査信号線駆動回路は、前記複数の第２走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
    　前記第３走査信号線駆動回路は、前記複数の第３走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
    　前記第１走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する１本の第１走査信号線を駆動し、
    　前記第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第２走査信号線であって互いに隣接するＱ本の第２走査信号線をまとめて駆動し、
    　前記第３走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第３走査信号線であって互いに隣接するＱ本の第３走査信号線をまとめて駆動し、
    　まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路の全てにおいて前記初期化トランジスタがオン状態かつ前記電源供給制御トランジスタと前記発光制御トランジスタとがオフ状態で維持されている期間のうち、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１走査信号線が所定期間ずつ順次に選択状態となることを特徴とする、表示装置。
13. 　電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
    　前記表示装置は、
    　　複数のデータ信号線と、複数の第１走査信号線と、複数の第２走査信号線と、複数の第１発光制御線と、複数の第２発光制御線と、第１電源線と、第２電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
    　　前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
    　　前記複数の第１走査信号線を選択的に駆動する第１走査信号線駆動回路と、前記複数の第２走査信号線を選択的に駆動する第２走査信号線駆動回路と、前記複数の第１発光制御線および前記複数の第２発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
    を備え、
    　前記複数の画素回路のそれぞれは、前記複数のデータ信号線の１つ、前記複数の第１走査信号線の１つ、前記複数の第２走査信号線の１つ、前記複数の第１発光制御線の１つ、および前記複数の第２発光制御線の１つに対応し、
    　前記複数の画素回路のそれぞれは、
    　　第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
    　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
    　　一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
    　　対応する第２走査信号線に接続された制御端子と、対応するデータ信号線に接続された第１導通端子と、前記駆動トランジスタの第２導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
    　　対応する第１走査信号線に接続された制御端子と、前記駆動トランジスタの第１導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
    　　対応する第２発光制御線に接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
    　　対応する第１発光制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
    　　対応する第１走査信号線に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する初期化トランジスタと
    を含み、
    　前記第１走査信号線駆動回路は、前記複数の第１走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
    　Ｑを２以上の整数として、前記第２走査信号線駆動回路は、前記複数の第２走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
    　前記第１走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する１本の第１走査信号線を駆動し、
    　前記第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第２走査信号線であって互いに隣接するＱ本の第２走査信号線をまとめて駆動し、
    　前記駆動方法は、
    　　前記複数の画素回路への前記データ信号の書き込みを行うデータ書き込みステップと、
    　　１フレーム期間以上の期間を通じて前記複数の画素回路への前記データ信号の書き込みを停止する休止ステップと
    を含み、
    　前記データ書き込みステップでは、まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタと前記発光制御トランジスタとがオフ状態かつ前記電源供給制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路において前記保持キャパシタの保持電圧および前記表示素子の第１端子の電圧が初期化された後、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路の全てにおいて前記発光制御トランジスタと前記電源供給制御トランジスタとがオフ状態かつ前記書き込み制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路への前記データ信号の書き込みが行われ、
    　前記休止ステップでは、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路の全てにおいて前記閾値電圧補償トランジスタと前記初期化トランジスタと前記電源供給制御トランジスタとがオフ状態かつ前記発光制御トランジスタがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線を所定期間選択状態にすることによって、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続された画素回路において前記表示素子の第１端子の電圧が初期化されることを特徴とする、駆動方法。
14. 　電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
    　前記表示装置は、
    　　複数のデータ信号線と、複数の第１走査信号線と、複数の第２走査信号線と、複数の第３走査信号線と、複数の第１発光制御線と、複数の第２発光制御線と、第１電源線と、第２電源線と、初期化電源線と、複数の画素回路とを含む表示部と、
    　　前記複数のデータ信号線にデータ信号を印加するデータ側駆動回路と、
    　　前記複数の第１走査信号線を選択的に駆動する第１走査信号線駆動回路と、前記複数の第２走査信号線を選択的に駆動する第２走査信号線駆動回路と、前記複数の第３走査信号線を選択的に駆動する第３走査信号線駆動回路と、前記複数の第１発光制御線および前記複数の第２発光制御線を選択的に駆動する発光制御線駆動回路とを含む走査側駆動回路と
    を備え、
    　前記複数の画素回路のそれぞれは、前記複数のデータ信号線の１つ、前記複数の第１走査信号線の１つ、前記複数の第２走査信号線の１つ、前記複数の第３走査信号線の１つ、前記複数の第１発光制御線の１つ、および前記複数の第２発光制御線の１つに対応し、
    　前記複数の画素回路のそれぞれは、
    　　第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
    　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
    　　一端が前記駆動トランジスタの制御端子に接続された保持キャパシタと、
    　　対応する第２走査信号線に接続された制御端子と、対応するデータ信号線に接続された第１導通端子と、前記駆動トランジスタの第２導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
    　　対応する第１走査信号線に接続された制御端子と、前記駆動トランジスタの第１導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
    　　対応する第２発光制御線に接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと、
    　　対応する第１発光制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
    　　対応する第３走査信号線に接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する初期化トランジスタと
    を含み、
    　前記第１走査信号線駆動回路は、前記複数の第１走査信号線の数に等しい数の単位回路を含むシフトレジスタによって構成され、
    　Ｑを２以上の整数として、前記第２走査信号線駆動回路は、前記複数の第２走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
    　前記第３走査信号線駆動回路は、前記複数の第３走査信号線の数のＱ分の１に等しい数の単位回路を含むシフトレジスタによって構成され、
    　前記第１走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応する１本の第１走査信号線を駆動し、
    　前記第２走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第２走査信号線であって互いに隣接するＱ本の第２走査信号線をまとめて駆動し、
    　前記第３走査信号線駆動回路を構成するシフトレジスタに含まれる単位回路は、対応するＱ本の第３走査信号線であって互いに隣接するＱ本の第３走査信号線をまとめて駆動し、
    　前記駆動方法は、
    　　前記複数の画素回路への前記データ信号の書き込みを行うデータ書き込みステップと、
    　　１フレーム期間以上の期間を通じて前記複数の画素回路への前記データ信号の書き込みを停止する休止ステップと
    を含み、
    　前記データ書き込みステップでは、まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路の全てにおいて前記書き込み制御トランジスタと前記発光制御トランジスタとがオフ状態かつ前記電源供給制御トランジスタと前記初期化トランジスタとがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路において前記保持キャパシタの保持電圧および前記表示素子の第１端子の電圧が初期化された後、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路の全てにおいて前記発光制御トランジスタと前記電源供給制御トランジスタとがオフ状態かつ前記書き込み制御トランジスタと前記初期化トランジスタとがオン状態で維持されている期間中に、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１走査信号線を所定期間ずつ順次に選択状態にすることによって、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路への前記データ信号の書き込みが行われ、
    　前記休止ステップでは、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路の全てにおいて前記閾値電圧補償トランジスタと前記書き込み制御トランジスタとがオフ状態かつ前記電源供給制御トランジスタがオン状態で維持され、前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第３走査信号線を所定期間だけ選択状態かつ前記まとめて駆動されるＱ本の第２走査信号線に対応するＱ本の第１発光制御線を所定期間だけ非選択状態とすることによって、前記まとめて駆動されるＱ本の第２走査信号線のそれぞれに接続され、かつ、前記まとめて駆動されるＱ本の第３走査信号線のそれぞれに接続された画素回路において前記表示素子の第１端子の電圧が初期化されることを特徴とする、駆動方法。

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