JP7470846B2 - 表示装置およびその駆動方法 - Google Patents

Description

以下の開示は、表示装置およびその駆動方法に関し、より詳しくは、複数種類のトランジスタが混在する画素回路を備えた表示装置およびその駆動方法に関する。

近年、有機ＥＬ素子を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれており、それに流れる電流に応じた輝度で発光する自発光型の表示素子である。このように有機ＥＬ素子は自発光型の表示素子であるので、有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。

有機ＥＬ表示装置の画素回路に関し、有機ＥＬ素子への電流の供給を制御するための駆動トランジスタとして、典型的には薄膜トランジスタ（ＴＦＴ）が採用される。しかしながら、薄膜トランジスタについては、その特性にばらつきが生じやすい。具体的には、閾値電圧にばらつきが生じやすい。表示部内に設けられている駆動トランジスタに閾値電圧のばらつきが生じると、輝度のばらつきが生じるので表示品位が低下する。そこで、従来より、閾値電圧のばらつきを補償する各種処理（補償処理）が提案されている。

補償処理の方式としては、駆動トランジスタの閾値電圧の情報を保持するためのキャパシタを画素回路内に設けることによって補償処理を行う内部補償方式と、例えば所定条件下で駆動トランジスタに流れる電流の大きさを画素回路の外部に設けられた回路で測定してその測定結果に基づいて映像信号を補正することによって補償処理を行う外部補償方式とが知られている。

補償処理に内部補償方式を採用した有機ＥＬ表示装置の画素回路として、例えば図２８に示すような、１個の有機ＥＬ素子９１と７個の薄膜トランジスタＴ９１～Ｔ９７と１個のキャパシタＣ９とを含む画素回路９０が知られている。薄膜トランジスタＴ９１～Ｔ９７のチャネル層の材料には、例えば低温ポリシリコン（ＬＴＰＳ）が採用されている。また、一般に、薄膜トランジスタＴ９１～Ｔ９７は全てＰ型（ｐチャネル型）の薄膜トランジスタである。それ故、画素回路９０の動作を制御するゲートドライバについても、Ｐ型のみの薄膜トランジスタが用いられている。例えば日本の特開２０１７－２２７８８０号公報の図８に、図２８に示した画素回路９０と同様の構成の画素回路を備える有機ＥＬ表示装置のゲートドライバ内の単位回路の構成が開示されている。その単位回路内のトランジスタは全てＰ型である。また、米国特許第９４４３４６４号明細書に添付された図３および図５にも、Ｐ型のみの薄膜トランジスタを用いて構成された単位回路の回路図が開示されている。

日本の特開２０１７－２２７８８０号公報 米国特許第９４４３４６４号明細書

ところで、近年、酸化物半導体をチャネル層の材料に用いた薄膜トランジスタ（以下、「酸化物ＴＦＴ」という。）が注目されている。高精細化や低消費電力化を図ることができるという観点から、表示装置の画素回路や駆動回路を構成する薄膜トランジスタへの酸化物ＴＦＴの採用が増加しつつある。酸化物ＴＦＴとしては、典型的には、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）を含む薄膜トランジスタ（以下、「ＩＧＺＯ－ＴＦＴ」という。）が採用されている。一方、低温ポリシリコンをチャネル層の材料に用いた薄膜トランジスタ（以下、「ＬＴＰＳ－ＴＦＴ」という。）については、移動度が高いので高速駆動が可能であるという利点やパネルの狭額縁化を実現しやすいという利点がある。

以上の点に鑑み、画素回路内にＬＴＰＳ－ＴＦＴとＩＧＺＯ－ＴＦＴとを混在させることが考えられる。すなわち、従来の画素回路９０内に設けられているＬＴＰＳ－ＴＦＴの一部をＩＧＺＯ－ＴＦＴに置き換えることが考えられる。これに関し、ＩＧＺＯ－ＴＦＴについては、Ｎ型（ｎチャネル型）で実用可能なものは作製されているが、Ｐ型で実用可能なものは作製されていない。従って、画素回路内にＩＧＺＯ－ＴＦＴを設ける場合、当該ＩＧＺＯ－ＴＦＴは必然的にＮ型となる。また、上述したように、一般に従来の画素回路９０内の薄膜トランジスタＴ９１～Ｔ９７は全てＰ型であった（図２８参照）。以上より、従来の画素回路９０内に設けられているＬＴＰＳ－ＴＦＴの一部をＩＧＺＯ－ＴＦＴに置き換えると、画素回路内にＮ型ＴＦＴとＰ型ＴＦＴとが混在することになる。これに伴い、Ｎ型ＴＦＴを制御する信号（以下、「Ｎ型用制御信号」という。）とＰ型ＴＦＴを制御する信号（以下、「Ｐ型用制御信号」という。）とをゲートドライバで生成する必要性が生じる。ＣＭＯＳを用いた構成を採用すればＮ型用制御信号とＰ型用制御信号とを生成することは可能であるが、当該構成の採用はプロセスコストの上昇を引き起こす。

そこで、以下の開示は、複数種類のトランジスタが混在する画素回路（例えば、ＩＧＺＯ－ＴＦＴとＬＴＰＳ－ＴＦＴとが混在する画素回路、Ｎ型トランジスタとＰ型トランジスタとが混在する画素回路）を備え正常に動作する表示装置をプロセスコストの上昇を抑制しつつ実現することを目的とする。

本開示のいくつかの実施形態に係る表示装置は、Ｎ型トランジスタとＰ型トランジスタとを含む画素回路を備えた表示装置であって、
ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
前記Ｎ型トランジスタを駆動するｉ本の第１走査信号線と、
前記Ｐ型トランジスタを駆動するｉ本の第２走査信号線と、
ｉ個の単位回路を含み第１クロック信号と第２クロック信号とに基づいて動作するシフトレジスタによって構成され、前記ｉ本の第１走査信号線に第１走査信号を印加し、前記ｉ本の第２走査信号線に第２走査信号を印加する走査信号線駆動回路と、
第１定電位を供給する第１定電位線と、
前記第１定電位よりも高い第２定電位を供給する第２定電位線と
を備え、
各単位回路は、第１内部ノードと、前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記第１内部ノードの電位を制御する第１制御回路と、対応する第１走査信号線に前記第１走査信号を印加する第１出力回路と、対応する第２走査信号線に前記第２走査信号を印加する第２出力回路とを含み、
偶数番目の単位回路には、前記第１クロック信号が第１制御クロックとして入力されるとともに前記第２クロック信号が第２制御クロックとして入力され、
奇数番目の単位回路には、前記第２クロック信号が前記第１制御クロックとして入力されるとともに前記第１クロック信号が前記第２制御クロックとして入力され、
前記第１制御回路は、
前記第１制御クロックを受け取る入力端子と、
前記第１内部ノードに接続された出力ノードと
を含み、
前記第１出力回路は、
対応する第１走査信号線に接続された第１出力端子と、
前記第１内部ノードに接続された制御端子を有し、前記第１出力端子に接続された第１走査信号線に印加される第１走査信号をオンレベルにするためのＰ型の第１走査信号ターンオントランジスタと、
前記第１内部ノードに接続された制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１定電位線に接続された第２導通端子とを有するＮ型の第１走査信号ターンオフトランジスタと
を含み、
前記第２出力回路は、
他の単位回路および対応する第２走査信号線に接続された第２出力端子と、
前記第２内部ノードに接続された制御端子と、前記第２制御クロックが与えられる第１導通端子と、前記第２出力端子に接続された第２導通端子とを有するＰ型の第２走査信号制御トランジスタと、
前記第２内部ノードに接続された第１端子と、前記第２出力端子に接続された第２端子とを有するキャパシタと
を含む。

本開示のいくつかの実施形態に係る（表示装置の）駆動方法は、Ｎ型トランジスタとＰ型トランジスタとを含む画素回路を備えた表示装置の駆動方法であって、
前記表示装置は、
ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
前記Ｎ型トランジスタを駆動するｉ本の第１走査信号線と、
前記Ｐ型トランジスタを駆動するｉ本の第２走査信号線と、
ｉ個の単位回路を含み第１クロック信号と第２クロック信号とに基づいて動作するシフトレジスタによって構成され、前記ｉ本の第１走査信号線に第１走査信号を印加し、前記ｉ本の第２走査信号線に第２走査信号を印加する走査信号線駆動回路と、
第１定電位を供給する第１定電位線と、
前記第１定電位よりも高い第２定電位を供給する第２定電位線と
を備え、
各単位回路は、第１内部ノードと、前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記第１内部ノードの電位を制御する第１制御回路と、対応する第１走査信号線に前記第１走査信号を印加する第１出力回路と、対応する第２走査信号線に前記第２走査信号を印加する第２出力回路とを含み、
前記第１クロック信号と前記第２クロック信号とは、第１レベルの電位を維持する第１期間と前記第１レベルよりも高い第２レベルの電位を維持する第２期間とを周期的に繰り返す２相のクロック信号であって、
奇数番目の単位回路には、前記第１クロック信号が第１制御クロックとして入力されるとともに前記第２クロック信号が第２制御クロックとして入力され、
偶数番目の単位回路には、前記第２クロック信号が前記第１制御クロックとして入力されるとともに前記第１クロック信号が前記第２制御クロックとして入力され、
前記第１制御回路は、
前記第１制御クロックを受け取る入力端子と、
前記第１内部ノードに接続された出力ノードと
を含み、
前記第１出力回路は、
対応する第１走査信号線に接続された第１出力端子と、
前記第１内部ノードに接続された制御端子を有し、前記第１出力端子に接続された第１走査信号線に印加される第１走査信号をオンレベルにするためのＰ型の第１走査信号ターンオントランジスタと、
前記第１内部ノードに接続された制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１定電位線に接続された第２導通端子とを有するＮ型の第１走査信号ターンオフトランジスタと
を含み、
前記第２出力回路は、
他の単位回路および対応する第２走査信号線に接続された第２出力端子と、
前記第２内部ノードに接続された制御端子と、前記第２制御クロックが与えられる第１導通端子と、前記第２出力端子に接続された第２導通端子とを有するＰ型の第２走査信号制御トランジスタと、
前記第２内部ノードに接続された第１端子と、前記第２出力端子に接続された第２端子とを有するキャパシタと
を含み、
前記駆動方法は、各単位回路に関し、
前記第１内部ノードの電位がハイレベルからローレベルに変化するよう前記第１制御クロックを前記第２レベルから前記第１レベルに変化させる第１ステップと、
前記第１内部ノードの電位がローレベルで維持されている期間中に、前記第２出力回路から出力される第２走査信号がオフレベルからオンレベルに変化するよう、前記第２制御クロックを前記第２レベルから前記第１レベルに変化させる第２ステップと、
前記第２ステップを実行してから所定期間経過後に、前記第２出力回路から出力される第２走査信号がオンレベルからオフレベルに変化するよう、前記第２制御クロックを前記第１レベルから前記第２レベルに変化させる第３ステップと、
前記第３ステップを実行してから所定期間経過後に、前記第１出力回路から出力される第１走査信号がオンレベルからオフレベルに変化するよう、前記第１制御クロックを前記第２レベルから前記第１レベルに変化させる第４ステップと
を含み、
前記第１ステップが実行される時点以降で前記第２ステップが実行される直前の時点までの期間に、前記第１出力回路から出力される第１走査信号をオフレベルからオンレベルに変化させる。

本開示のいくつかの実施形態によれば、走査信号線駆動回路内のシフトレジスタを構成する単位回路は、画素回路内のＮ型トランジスタを駆動するための第１走査信号線に第１走査信号を印加する第１出力回路と、画素回路内のＰ型トランジスタを駆動するための第２走査信号線に第２走査信号を印加する第２出力回路とを含んでいる。第１出力回路にはＰ型トランジスタである第１走査信号ターンオントランジスタとＮ型トランジスタである第１走査信号ターンオフトランジスタとが含まれており、第１走査信号の立ち上げは第１走査信号ターンオントランジスタを介して行われ、第１走査信号の立ち下げは第１走査信号ターンオフトランジスタを介して行われる。このため、第１走査信号が立ち上がった状態の電位と第１走査信号が立ち下がった状態の電位との差が充分に大きくなり、画素回路内のＮ型トランジスタのオン／オフが確実に行われる。また、第２出力回路にはＰ型トランジスタである第２走査信号制御トランジスタとブースト容量として機能するキャパシタとが含まれており、第２走査信号の立ち下げ／立ち上げはキャパシタを介して行われる。このため、第２走査信号が立ち下がった状態の電位と第２走査信号が立ち上がった状態の電位との差が充分に大きくなり、画素回路内のＰ型トランジスタのオン／オフが確実に行われる。以上より、Ｎ型トランジスタとＰ型トランジスタとが混在する画素回路を備え正常に動作する表示装置（例えば有機ＥＬ表示装置）をプロセスコストの上昇を抑制しつつ実現することが可能となる。

第１の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。 上記第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、第ｎ行第ｍ列の画素回路の構成を示す回路図である。 上記第１の実施形態において、ゲートドライバの概略構成について説明するための図である。 上記第１の実施形態において、ゲートドライバを構成するシフトレジスタの５段分の構成を示すブロック図である。 上記第１の実施形態において、ゲートクロック信号について説明するための図である。 上記第１の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態において、（ｎ－２）行目～ｎ行目の画素回路の動作を制御する信号等の波形を示すタイミングチャートである。 上記第１の実施形態において、画素回路の動作について説明するためのタイミングチャートである。 上記第１の実施形態において、第１内部ノードの電位について説明するための図である。 第２の実施形態に関し、第１走査信号および第２走査信号の波形の遅延について説明するための図である。 上記第２の実施形態に関し、画素回路内に生じる貫通電流について説明するための図である。 上記第２の実施形態において、第ｎ行第ｍ列の画素回路の構成を示す回路図である。 上記第２の実施形態において、（ｎ－２）行目～ｎ行目の画素回路の動作を制御する信号等の波形を示すタイミングチャートである。 上記第２の実施形態において、画素回路の動作について説明するためのタイミングチャートである。 第３の実施形態において、第ｎ行第ｍ列の画素回路および第（ｎ＋１）行第ｍ列の画素回路の構成を示す回路図である。 上記第３の実施形態において、初期化の経路について説明するための図である。 第４の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。 上記第４の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 上記第４の実施形態の第１の変形例において、ゲートドライバ内の単位回路の構成を示す回路図である。 上記第４の実施形態の第２の変形例において、ゲートドライバ内の単位回路の構成を示す回路図である。 第５の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。 上記第５の実施形態の変形例において、ゲートドライバ内の単位回路の構成を示す回路図である。 第６の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。 第７の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。 上記第７の実施形態において、単位回路の動作について説明するためのタイミングチャートである。 第８の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。 従来例における画素回路の構成を示す回路図である。

以下、添付図面を参照しつつ、実施形態について説明する。第２～第８の実施形態については、主に第１の実施形態と異なる点について説明し、第１の実施形態と同様の点については適宜説明を省略する。なお、以下においては、ｉおよびｊは２以上の整数であると仮定し、ｎは１以上ｉ以下の整数であると仮定し、ｍは１以上ｊ以下の整数であると仮定する。

＜１．第１の実施形態＞
＜１．１ 全体構成＞
図２は、第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。図２に示すように、この有機ＥＬ表示装置は、表示制御回路１００と表示部２００とゲートドライバ（走査信号線駆動回路）３００とエミッションドライバ（発光制御線駆動回路）４００とソースドライバ（データ信号線駆動回路）５００とを備えている。表示部２００を有する有機ＥＬ表示パネル６内にゲートドライバ３００とエミッションドライバ４００とソースドライバ５００とが含まれている。本実施形態においては、ゲートドライバ３００とエミッションドライバ４００とはモノリシック化されている。ソースドライバ５００については、モノリシック化されていても良いし、モノリシック化されていなくても良い。

表示部２００には、ｉ本の第１走査信号線ＮＳ（１）～ＮＳ（ｉ）、ｉ本の第２走査信号線ＰＳ（１）～ＰＳ（ｉ）、ｉ本の発光制御線ＥＭ（１）～ＥＭ（ｉ）、およびｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）が配設されている。なお、図２の表示部２００内については、それらの図示を省略している。第１走査信号線ＮＳ（１）～ＮＳ（ｉ）は、上述したＮ型用制御信号である第１走査信号を伝達するための信号線であり、第２走査信号線ＰＳ（１）～ＰＳ（ｉ）は、上述したＰ型用制御信号である第２走査信号を伝達するための信号線である。なお、画素回路の構成については後述する。第１走査信号線ＮＳ（１）～ＮＳ（ｉ）と第２走査信号線ＰＳ（１）～ＰＳ（ｉ）と発光制御線ＥＭ（１）～ＥＭ（ｉ）とは典型的には互いに平行になっている。第１走査信号線ＮＳ（１）～ＮＳ（ｉ）とデータ信号線Ｄ（１）～Ｄ（ｊ）とは直交している。以下、必要に応じて、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）にそれぞれ与えられる第１走査信号にも符号ＮＳ（１）～ＮＳ（ｉ）を付し、第２走査信号線ＰＳ（１）～ＰＳ（ｉ）にそれぞれ与えられる第２走査信号にも符号ＰＳ（１）～ＰＳ（ｉ）を付し、発光制御線ＥＭ（１）～ＥＭ（ｉ）にそれぞれ与えられる発光制御信号にも符号ＥＭ（１）～ＥＭ（ｉ）を付し、データ信号線Ｄ（１）～Ｄ（ｊ）にそれぞれ与えられるデータ信号にも符号Ｄ（１）～Ｄ（ｊ）を付す。

また、表示部２００には、ｉ本の第１走査信号線ＮＳ（１）～ＮＳ（ｉ）とｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）との交差部に対応して、ｉ×ｊ個の画素回路２０が設けられている。このようにｉ×ｊ個の画素回路２０が設けられることによって、ｉ行×ｊ列の画素マトリクスが表示部２００に形成されている。さらに、表示部２００には、各画素回路２０に共通の図示しない電源線が配設されている。より詳細には、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下、「ローレベル電源線」という。）、有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下、「ハイレベル電源線」という。）、および初期化電圧Ｖｉｎｉを供給する電源線（以下、「初期化電源線」という。）が配設されている。ローレベル電源電圧ＥＬＶＳＳ、ハイレベル電源電圧ＥＬＶＤＤ、および初期化電圧Ｖｉｎｉは、図示しない電源回路から供給される。なお、ローレベル電源線は第１電源線に相当し、ハイレベル電源線は第２電源線に相当する。

以下、図２に示す各構成要素の動作について説明する。表示制御回路１００は、外部から送られる入力画像信号ＤＩＮとタイミング信号群（水平同期信号、垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＤＶと、ゲートドライバ３００の動作を制御するゲート制御信号ＧＣＴＬと、エミッションドライバ４００の動作を制御するエミッションドライバ制御信号ＥＭＣＴＬと、ソースドライバ５００の動作を制御するソース制御信号ＳＣＴＬとを出力する。ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号、ゲートクロック信号などが含まれている。エミッションドライバ制御信号ＥＭＣＴＬには、エミッションスタートパルス信号、エミッションクロック信号などが含まれている。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号、ソースクロック信号、ラッチストローブ信号などが含まれている。

ゲートドライバ３００は、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）および第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に接続されている。ゲートドライバ３００は、表示制御回路１００から出力されたゲート制御信号ＧＣＴＬに基づいて、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）に第１走査信号を印加し、第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に第２走査信号を印加する。第１走査信号線ＮＳ（１）～ＮＳ（ｉ）に印加されるハイレベル電位と第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に印加されるハイレベル電位とは等しく、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）に印加されるローレベル電位と第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に印加されるローレベル電位とは等しい。

エミッションドライバ４００は、発光制御線ＥＭ（１）～ＥＭ（ｉ）に接続されている。エミッションドライバ４００は、表示制御回路１００から出力されたエミッションドライバ制御信号ＥＭＣＴＬに基づいて、発光制御線ＥＭ（１）～ＥＭ（ｉ）に発光制御信号を印加する。

ソースドライバ５００は、図示しないｊビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｊ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、縦続接続されたｊ個のレジスタを有している。シフトレジスタは、ソースクロック信号に基づき、初段のレジスタに供給されるソーススタートパルス信号のパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じて、シフトレジスタの各段からサンプリングパルスが出力される。そのサンプリングパルスに基づいて、サンプリング回路はデジタル映像信号ＤＶを記憶する。ラッチ回路は、サンプリング回路に記憶された１行分のデジタル映像信号ＤＶをラッチストローブ信号に従って取り込んで保持する。Ｄ／Ａコンバータは、各データ信号線Ｄ（１）～Ｄ（ｊ）に対応するように設けられている。Ｄ／Ａコンバータは、ラッチ回路に保持されたデジタル映像信号ＤＶをアナログ電圧に変換する。その変換されたアナログ電圧は、データ信号として全てのデータ信号線Ｄ（１）～Ｄ（ｊ）に一斉に印加される。

以上のようにして、データ信号線Ｄ（１）～Ｄ（ｊ）にデータ信号が印加され、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）に第１走査信号が印加され、第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に第２走査信号が印加され、発光制御線ＥＭ（１）～ＥＭ（ｉ）に発光制御信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示部２００に表示される。

＜１．２ 画素回路の構成＞
次に、表示部２００内の画素回路２０の構成について説明する。なお、ここで示す画素回路２０の構成は一例であって、これには限定されない。図３は、第ｎ行第ｍ列の画素回路２０の構成を示す回路図である。図３に示す画素回路２０は、表示素子としての１個の有機ＥＬ素子（有機発光ダイオード）２１と、７個のトランジスタ（典型的には薄膜トランジスタ）Ｔ１～Ｔ７（第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、電源供給制御トランジスタＴ５、発光制御トランジスタＴ６、第２初期化トランジスタＴ７）と、１個の保持キャパシタＣａとを含んでいる。トランジスタＴ１，Ｔ２，およびＴ７は、Ｎ型トランジスタである。トランジスタＴ３～Ｔ６は、Ｐ型トランジスタである。チャネル層の材料の観点では、トランジスタＴ１，Ｔ２，およびＴ７は例えばＩＧＺＯ－ＴＦＴであって、トランジスタＴ３～Ｔ６は例えばＬＴＰＳ－ＴＦＴである。但し、これには限定されない。保持キャパシタＣａは、２つの電極（第１電極および第２電極）からなる容量素子である。

第１初期化トランジスタＴ１については、制御端子は（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続され、第１導通端子は閾値電圧補償トランジスタＴ２の第２導通端子と駆動トランジスタＴ４の制御端子と保持キャパシタＣａの第２電極とに接続され、第２導通端子は初期化電源線に接続されている。閾値電圧補償トランジスタＴ２については、制御端子はｎ行目の第１走査信号線ＮＳ（ｎ）に接続され、第１導通端子は駆動トランジスタＴ４の第２導通端子と発光制御トランジスタＴ６の第１導通端子とに接続され、第２導通端子は第１初期化トランジスタＴ１の第１導通端子と駆動トランジスタＴ４の制御端子と保持キャパシタＣａの第２電極とに接続されている。書き込み制御トランジスタＴ３については、制御端子はｎ行目の第２走査信号線ＰＳ（ｎ）に接続され、第１導通端子はｍ列目のデータ信号線Ｄ（ｍ）に接続され、第２導通端子は駆動トランジスタＴ４の第１導通端子と電源供給制御トランジスタＴ５の第２導通端子とに接続されている。駆動トランジスタＴ４については、制御端子は第１初期化トランジスタＴ１の第１導通端子と閾値電圧補償トランジスタＴ２の第２導通端子と保持キャパシタＣａの第２電極とに接続され、第１導通端子は書き込み制御トランジスタＴ３の第２導通端子と電源供給制御トランジスタＴ５の第２導通端子とに接続され、第２導通端子は閾値電圧補償トランジスタＴ２の第１導通端子と発光制御トランジスタＴ６の第１導通端子とに接続されている。

電源供給制御トランジスタＴ５については、制御端子はｎ行目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子はハイレベル電源線と保持キャパシタＣａの第１電極とに接続され、第２導通端子は書き込み制御トランジスタＴ３の第２導通端子と駆動トランジスタＴ４の第１導通端子とに接続されている。発光制御トランジスタＴ６については、制御端子はｎ行目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子は閾値電圧補償トランジスタＴ２の第１導通端子と駆動トランジスタＴ４の第２導通端子とに接続され、第２導通端子は第２初期化トランジスタＴ７の第１導通端子と有機ＥＬ素子２１のアノード端子とに接続されている。第２初期化トランジスタＴ７については、制御端子はｎ行目の第１走査信号線ＮＳ（ｎ）に接続され、第１導通端子は発光制御トランジスタＴ６の第２導通端子と有機ＥＬ素子２１のアノード端子とに接続され、第２導通端子は初期化電源線に接続されている。保持キャパシタＣａについては、第１電極はハイレベル電源線と電源供給制御トランジスタＴ５の第１導通端子とに接続され、第２電極は第１初期化トランジスタＴ１の第１導通端子と閾値電圧補償トランジスタＴ２の第２導通端子と駆動トランジスタＴ４の制御端子とに接続されている。有機ＥＬ素子２１については、アノード端子は発光制御トランジスタＴ６の第２導通端子と第２初期化トランジスタＴ７の第１導通端子とに接続され、カソード端子はローレベル電源線に接続されている。

以上のように、第ｎ行第ｍ列の画素回路２０では、第１初期化トランジスタＴ１の制御端子は（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続され、閾値電圧補償トランジスタＴ２の制御端子はｎ行目の第１走査信号線ＮＳ（ｎ）に接続されている。従って、本実施形態においては、ｎ行目の画素回路２０内の第１初期化トランジスタＴ１の制御端子と（ｎ－１）行目の画素回路２０内の閾値電圧補償トランジスタＴ２の制御端子とはｉ本の第１走査信号線ＮＳ（１）～ＮＳ（ｉ）のうちの同じ第１走査信号線ＮＳ（ｎ－１）に接続されている。但し、ｎ行目の画素回路２０内の第１初期化トランジスタＴ１の制御端子に与えられる第１走査信号を伝達する第１走査信号線と（ｎ－１）行目の画素回路２０内の閾値電圧補償トランジスタＴ２の制御端子に与えられる第１走査信号を伝達する第１走査信号線とがゲートドライバ３００の１つの出力から枝分かれした２本の信号線であるケースも考えられる。このようなケースも考慮すると、次のように規定することができる。ｎ行目の画素回路２０内の第１初期化トランジスタＴ１の制御端子に接続された第１走査信号線と（ｎ－１）行目の画素回路２０内の閾値電圧補償トランジスタＴ２の制御端子に接続された第１走査信号線とは駆動信号（第１走査信号）が同じである。

＜１．３ ゲートドライバ＞
＜１．３．１ シフトレジスタ＞
図４は、ゲートドライバ３００の概略構成について説明するための図である。ゲートドライバ３００は複数段からなるシフトレジスタ３０１によって構成されている。表示部２００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ３０１の各段が設けられている。なお、以下においては、シフトレジスタ３０１の各段を構成する回路のことを「単位回路」という。本実施形態においては、シフトレジスタ３０１はｉ個の単位回路３（１）～３（ｉ）を含んでいる。

図５は、シフトレジスタ３０１の５段分の構成を示すブロック図である。ここでは、ｎを偶数と仮定して、（ｎ－２）段目、（ｎ－１）段目、ｎ段目、（ｎ＋１）段目、および（ｎ＋２）段目の単位回路３（ｎ－２）、３（ｎ－１）、３（ｎ）、３（ｎ＋１）、および３（ｎ＋２）に着目している。このシフトレジスタ３０１には、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号、第１ゲートクロック信号ＧＣＫ１、および第２ゲートクロック信号ＧＣＫ２が与えられる。また、第１定電位としてのゲートロー電位ＶＧＬおよび第２定電位としてのゲートハイ電位ＶＧＨも、このシフトレジスタ３０１に与えられる。ゲートハイ電位ＶＧＨは、画素回路２０内のＮ型トランジスタをオン状態、画素回路２０内のＰ型トランジスタをオフ状態にするレベルの電位である。ゲートロー電位ＶＧＬは、画素回路２０内のＮ型のトランジスタをオフ状態、画素回路２０内のＰ型トランジスタをオン状態にするレベルの電位である。なお、ゲートロー電位ＶＧＬは第１定電位線３６１によって供給され、ゲートハイ電位ＶＧＨは第２定電位線３６２によって供給される。ゲートスタートパルス信号は、セット信号Ｓとして１段目の単位回路３（１）に与えられる信号であり、図５では省略している。

各単位回路３は、第１制御クロックＣＫ１、第２制御クロックＣＫ２、セット信号Ｓ、ゲートハイ電位ＶＧＨ、およびゲートロー電位ＶＧＬをそれぞれ受け取るための入力端子と、出力信号ＯＵＴ１および出力信号ＯＵＴ２をそれぞれ出力するための出力端子とを含んでいる。出力信号ＯＵＴ１はＮ型用制御信号であり、出力信号ＯＵＴ２はＰ型用制御信号である。すなわち、各単位回路３では、Ｎ型用制御信号およびＰ型用制御信号が生成される。

偶数段目の単位回路３については、第１ゲートクロック信号ＧＣＫ１が第１制御クロックＣＫ１として与えられ、第２ゲートクロック信号ＧＣＫ２が第２制御クロックＣＫ２として与えられる。奇数段目の単位回路３については、第２ゲートクロック信号ＧＣＫ２が第１制御クロックＣＫ１として与えられ、第１ゲートクロック信号ＧＣＫ１が第２制御クロックＣＫ２として与えられる。ゲートハイ電位ＶＧＨおよびゲートロー電位ＶＧＬについては、全ての単位回路３に共通的に与えられる。また、各段の単位回路３には、前段の単位回路３からの出力信号ＯＵＴ２がセット信号Ｓとして与えられる。各段の単位回路３からの出力信号ＯＵＴ１は、対応する第１走査信号線ＮＳに第１走査信号として与えられる。各段の単位回路３からの出力信号ＯＵＴ２は、次段の単位回路３にセット信号Ｓとして与えられ、対応する第２走査信号線ＰＳに第２走査信号として与えられる。なお、図３に示したように、ｎ行目の画素回路２０に着目すると、閾値電圧補償トランジスタＴ２の制御端子および第２初期化トランジスタＴ７の制御端子には第１走査信号線ＮＳ（ｎ）が接続され、第１初期化トランジスタＴ１の制御端子には第１走査信号線ＮＳ（ｎ－１）が接続され、書き込み制御トランジスタＴ３の制御端子には第２走査信号線ＰＳ（ｎ）が接続されている。

ところで、図６に示すように、第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２とは、ゲートロー電位ＶＧＬ（第１レベルの電位）を維持する第１期間とゲートハイ電位ＶＧＨ（第２レベルの電位）を維持する第２期間とを周期的に繰り返す２相のクロック信号である。第１期間の長さＰ１は第２期間の長さＰ２以下である。但し、典型的には、第１期間の長さＰ１は第２期間の長さＰ２よりも短い。なお、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２は表示制御回路１００内に設けられたクロック信号出力回路から出力される。

＜１．３．２ 単位回路＞
図１は、本実施形態における単位回路３の構成を示す回路図である。図１に示すように、単位回路３は、５個のトランジスタＭ１～Ｍ５と１個のキャパシタＣ１とを備えている。トランジスタＭ１～Ｍ４はＰ型トランジスタであり、トランジスタＭ５はＮ型トランジスタである。単位回路３は、また、ゲートロー電位ＶＧＬを供給する第１定電位線に接続された入力端子およびゲートハイ電位ＶＧＨを供給する第２定電位線に接続された入力端子のほか、３個の入力端子３１～３３および２個の出力端子３８，３９を有している。図１では、セット信号Ｓを受け取るための入力端子に符号３１を付し、第１制御クロックＣＫ１を受け取るための入力端子に符号３２を付し、第２制御クロックＣＫ２を受け取るための入力端子に符号３３を付し、出力信号ＯＵＴ１を出力するための出力端子に符号３８を付し、出力信号ＯＵＴ２を出力するための出力端子に符号３９を付している。なお、以下においては、出力信号ＯＵＴ１を出力するための出力端子を「第１出力端子」といい、出力信号ＯＵＴ２を出力するための出力端子を「第２出力端子」という。

トランジスタＭ３の第２導通端子、トランジスタＭ４の制御端子、およびトランジスタＭ５の制御端子は互いに接続されている。なお、これらが互いに接続されている一節点のことを「第１内部ノード」という。第１内部ノードには符号Ｎ１を付す。また、トランジスタＭ１の制御端子とキャパシタＣ１の一端とは接続されている。なお、これらが接続されている一節点のことを「第２内部ノード」という。第２内部ノードには符号Ｎ２を付す。第１内部ノードＮ１と第２内部ノードＮ２とには、同じ論理レベルの電位が与えられる。図１から把握されるように、本実施形態においては、第１内部ノードＮ１と第２内部ノードＮ２とは直接的に接続されている。

ところで、単位回路３には、第１内部ノードＮ１の電位を制御する第１制御回路３１１と、出力信号ＯＵＴ１の出力を制御する第１出力回路３２１と、出力信号ＯＵＴ２の出力を制御する第２出力回路３２２とが含まれている。第１制御回路３１１は、トランジスタＭ３を含んでいる。第１制御回路３１１の出力ノード３４は第１内部ノードＮ１に接続されている。第１出力回路３２１は、トランジスタＭ４とトランジスタＭ５とを含んでいる。第２出力回路３２２は、トランジスタＭ１とトランジスタＭ２とキャパシタＣ１とを含んでいる。

トランジスタＭ１については、制御端子は第２内部ノードＮ２に接続され、第１導通端子は入力端子３３に接続され、第２導通端子は第２出力端子３９に接続されている。トランジスタＭ２については、制御端子は第１出力端子３８に接続され、第１導通端子は第２定電位線に接続され、第２導通端子は第２出力端子３９に接続されている。トランジスタＭ３については、制御端子は入力端子３２に接続され、第１導通端子は入力端子３１に接続され、第２導通端子は第１内部ノードＮ１に接続されている。トランジスタＭ４については、制御端子は第１内部ノードＮ１に接続され、第１導通端子は第２定電位線に接続され、第２導通端子は第１出力端子３８に接続されている。トランジスタＭ５については、制御端子は第１内部ノードＮ１に接続され、第１導通端子は第１出力端子３８に接続され、第２導通端子は第１定電位線に接続されている。キャパシタＣ１については、一端は第２内部ノードＮ２に接続され、他端は第２出力端子３９に接続されている。

本実施形態においては、トランジスタＭ１によって第２走査信号制御トランジスタが実現され、トランジスタＭ３によって第１内部ノード制御トランジスタが実現され、トランジスタＭ４によって第１走査信号ターンオントランジスタが実現され、トランジスタＭ５によって第１走査信号ターンオフトランジスタが実現されている。

＜１．４ 駆動方法＞
＜１．４．１ 単位回路の動作＞
図７を参照しつつ、単位回路３の動作について説明する。時刻ｔ０１以前の期間には、第１内部ノードＮ１および第２内部ノードＮ２の電位はハイレベルで維持され、出力信号ＯＵＴ１はローレベルで維持され、出力信号ＯＵＴ２はハイレベルで維持されている。なお、出力信号ＯＵＴ１がローレベルで維持されているので、トランジスタＭ２はオン状態で維持されている。

時刻ｔ０１になると、第１制御クロックＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ３がオン状態となる。また、時刻ｔ０１には、セット信号Ｓがハイレベルからローレベルに変化する。これにより、第１内部ノードＮ１および第２内部ノードＮ２の電位がローレベルへと低下し、トランジスタＭ１およびトランジスタＭ４はオン状態となり、トランジスタＭ５はオフ状態となる。トランジスタＭ４がオン状態かつトランジスタＭ５がオフ状態となることによって、出力信号ＯＵＴ１がローレベルからハイレベルへと変化する。これにより、トランジスタＭ２はオフ状態となる。

時刻ｔ０２になると、第１制御クロックＣＫ１がローレベルからハイレベルに変化する。これにより、トランジスタＭ３がオフ状態となる。また、時刻ｔ０２には、セット信号Ｓがローレベルからハイレベルに変化する。

時刻ｔ０３になると、第２制御クロックＣＫ２がハイレベルからローレベルに変化する。このとき、トランジスタＭ１はオン状態となっているので、入力端子３３の電位の低下とともに第２出力端子３９の電位（出力信号ＯＵＴ２の電位）が低下する。ここで、第２内部ノードＮ２－第２出力端子３９間にはキャパシタＣ１が設けられているので、第２出力端子３９の電位の低下とともに第２内部ノードＮ２および第１内部ノードＮ１の電位も低下する（第２内部ノードＮ２および第１内部ノードＮ１がブースト状態となる）。このようなブースト動作の結果、トランジスタＭ１の制御端子には大きな負の電圧が印加され、第２出力端子３９の接続先の書き込み制御トランジスタＴ３がオン状態となるのに充分なレベルにまで出力信号ＯＵＴ２の電位が低下する。

時刻ｔ０４になると、第２制御クロックＣＫ２がローレベルからハイレベルに変化する。これにより、入力端子３３の電位の上昇とともに第２出力端子３９の電位（出力信号ＯＵＴ２の電位）が上昇する。第２出力端子３９の電位が上昇すると、キャパシタＣ１を介して、第２内部ノードＮ２および第１内部ノードＮ１の電位も上昇する。

時刻ｔ０５になると、第１制御クロックＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ３がオン状態となる。このとき、セット信号Ｓはハイレベルで維持されている。このため、第１内部ノードＮ１および第２内部ノードＮ２の電位がハイレベルへと上昇し、トランジスタＭ１およびトランジスタＭ４はオフ状態となり、トランジスタＭ５はオン状態となる。トランジスタＭ４がオフ状態かつトランジスタＭ５がオン状態となることによって、出力信号ＯＵＴ１がハイレベルからローレベルへと変化する。これにより、トランジスタＭ２はオン状態となる。

時刻ｔ０５以降の期間には、時刻ｔ０１以前の期間と同様、第１内部ノードＮ１および第２内部ノードＮ２の電位はハイレベルで維持され、出力信号ＯＵＴ１はローレベルで維持され、出力信号ＯＵＴ２はハイレベルで維持される。

以上のように単位回路３が動作することにより、（ｎ－２）行目～ｎ行目の画素回路２０の動作を制御する信号等の波形は図８に示すようなものとなる。なお、第２走査信号ＰＳ（ｎ－３）は、（ｎ－２）段目の単位回路３（ｎ－２）にセット信号Ｓとして与えられる。時刻ｔ１１に第２走査信号ＰＳ（ｎ－３）がハイレベルからローレベルに変化することにより、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のクロック動作に基づき、時刻ｔ１１～時刻ｔ１５の期間に第１走査信号ＮＳ（ｎ－２）はハイレベルで維持され、時刻ｔ１３～時刻ｔ１４の期間に第２走査信号ＰＳ（ｎ－２）はローレベルで維持される。また、時刻ｔ１３に第２走査信号ＰＳ（ｎ－２）がハイレベルからローレベルに変化することにより、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のクロック動作に基づき、時刻ｔ１３～時刻ｔ１７の期間に第１走査信号ＮＳ（ｎ－１）はハイレベルで維持され、時刻ｔ１５～時刻ｔ１６の期間に第２走査信号ＰＳ（ｎ－１）はローレベルで維持される。さらに、時刻ｔ１５に第２走査信号ＰＳ（ｎ－１）がハイレベルからローレベルに変化することにより、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のクロック動作に基づき、時刻ｔ１５～時刻ｔ１９の期間に第１走査信号ＮＳ（ｎ）はハイレベルで維持され、時刻ｔ１７～時刻ｔ１８の期間に第２走査信号ＰＳ（ｎ）はローレベルで維持される。以上のように第１走査信号ＮＳおよび第２走査信号ＰＳの波形が変化することにより、画素回路２０へのデータ信号Ｄの書き込みが１行ずつ順次に行われる。

ところで、例えば（ｎ－１）行目とｎ行目との関係に着目すると、第１走査信号ＮＳ（ｎ－１）がローレベルからハイレベルに変化する時刻ｔ１３から第１走査信号ＮＳ（ｎ）がローレベルからハイレベルに変化する時刻ｔ１５までの期間の長さと第２走査信号ＰＳ（ｎ－１）がハイレベルからローレベルに変化する時刻ｔ１５から第２走査信号ＰＳ（ｎ）がハイレベルからローレベルに変化する時刻ｔ１７までの期間の長さとは等しい。すなわち、（ｎ－１）行目の画素回路２０内の閾値電圧補償トランジスタＴ２がオフ状態からオン状態に変化した時点からｎ行目の画素回路２０内の閾値電圧補償トランジスタＴ２がオフ状態からオン状態に変化する時点までの期間の長さと（ｎ－１）行目の画素回路２０内の書き込み制御トランジスタＴ３がオフ状態からオン状態に変化した時点からｎ行目の画素回路２０内の書き込み制御トランジスタＴ３がオフ状態からオン状態に変化する時点までの期間の長さとは等しい。

また、シフトレジスタ３０１は２相のクロック信号（第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２）に基づいて動作するので、第２走査信号ＰＳがオンレベル（ローレベル）で維持される期間および第１走査信号ＮＳがオンレベル（ハイレベル）で維持される期間は以下のとおりである。ｎ段目の単位回路３（ｎ）の第２出力端子３９に接続された第２走査信号線に印加される第２走査信号ＰＳ（ｎ）がオンレベル（ローレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第２ゲートクロック信号ＧＣＫ２の（ｎ／２）番目の第１期間（図８で符号７１を付した矢印で示す期間）に対応している。（ｎ－１）段目の単位回路３（ｎ－１）の第２出力端子３９に接続された第２走査信号線に印加される第２走査信号ＰＳ（ｎ－１）がオンレベル（ローレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第１ゲートクロック信号ＧＣＫ１の（ｎ／２）番目の第１期間（図８で符号７２を付した矢印で示す期間）に対応している。（ｎ＋１）段目の単位回路３（ｎ＋１）の第２出力端子３９に接続された第２走査信号線に印加される第２走査信号ＰＳ（ｎ＋１）がオンレベル（ローレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第１ゲートクロック信号ＧＣＫ１の（（ｎ／２）＋１）番目の第１期間（図８で符号７３を付した矢印で示す期間）に対応している。ｎ段目の単位回路３（ｎ）の第１出力端子３８に接続された第１走査信号線に印加される第１走査信号ＮＳ（ｎ）がオンレベル（ハイレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第１ゲートクロック信号ＧＣＫ１の（ｎ／２）番目の第１期間の開始時点から第１ゲートクロック信号ＧＣＫ１の（（ｎ／２）＋１）番目の第１期間の開始時点までの期間（図８の時刻ｔ１５～時刻ｔ１９の期間）に対応している。

なお、上記においてはｎを偶数と仮定しているが、ｎが奇数の場合には次のようになる。ｎ段目の単位回路３（ｎ）の第２出力端子３９に接続された第２走査信号線に印加される第２走査信号ＰＳ（ｎ）がオンレベル（ローレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第１ゲートクロック信号ＧＣＫ１の（（ｎ＋１）／２）番目の第１期間に対応する。（ｎ－１）段目の単位回路３（ｎ－１）の第２出力端子３９に接続された第２走査信号線に印加される第２走査信号ＰＳ（ｎ－１）がオンレベル（ローレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第２ゲートクロック信号ＧＣＫ２の（（ｎ－１）／２）番目の第１期間に対応する。（ｎ＋１）段目の単位回路３（ｎ＋１）の第２出力端子３９に接続された第２走査信号線に印加される第２走査信号ＰＳ（ｎ＋１）がオンレベル（ローレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第２ゲートクロック信号ＧＣＫ２の（（（ｎ－１）／２）＋１）番目の第１期間に対応する。ｎ段目の単位回路３（ｎ）の第１出力端子３８に接続された第１走査信号線に印加される第１走査信号ＮＳ（ｎ）がオンレベル（ハイレベル）で維持される期間は、各垂直走査期間の開始時点を基準として第２ゲートクロック信号ＧＣＫ２の（（ｎ－１）／２）番目の第１期間の開始時点から第２ゲートクロック信号ＧＣＫ２の（（（ｎ－１）／２）＋１）番目の第１期間の開始時点までの期間に対応する。

＜１．４．２ 画素回路の動作＞
図９は、ｎ行目の画素回路２０（図３に示す画素回路２０）の動作について説明するためのタイミングチャートである。時刻ｔ２１以前には、第２走査信号ＰＳ（ｎ）はハイレベルとなっており、第１走査信号ＮＳ（ｎ－１）、第１走査信号ＮＳ（ｎ）、および発光制御信号ＥＭ（ｎ）はローレベルとなっている。このとき、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６はオン状態となっていて、有機ＥＬ素子２１は駆動電流の大きさに応じて発光している。

時刻ｔ２１になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオフ状態となる。その結果、有機ＥＬ素子２１への電流の供給が遮断され、有機ＥＬ素子２１は消灯状態となる。

時刻ｔ２２になると、第１走査信号ＮＳ（ｎ－１）がローレベルからハイレベルに変化する。これにより、第１初期化トランジスタＴ１がオン状態となる。その結果、駆動トランジスタＴ４のゲート電圧が初期化される。すなわち、駆動トランジスタＴ４のゲート電圧が初期化電圧Ｖｉｎｉに等しくなる。なお、時刻ｔ２２には、（ｎ－１）行目の画素回路２０において、閾値電圧補償トランジスタＴ２がオン状態となる。

時刻ｔ２３になると、第１走査信号ＮＳ（ｎ）がローレベルからハイレベルに変化する。これにより、閾値電圧補償トランジスタＴ２および第２初期化トランジスタＴ７がオン状態となる。第２初期化トランジスタＴ７がオン状態となることにより、有機ＥＬ素子２１のアノード電圧が初期化電圧Ｖｉｎｉに基づいて初期化される。

時刻ｔ２４になると、第１走査信号ＮＳ（ｎ－１）がハイレベルからローレベルに変化する。これにより、第１初期化トランジスタＴ１がオフ状態となる。また、時刻ｔ２４には、第２走査信号ＰＳ（ｎ）がハイレベルからローレベルに変化する。これにより、書き込み制御トランジスタＴ３がオン状態となる。閾値電圧補償トランジスタＴ２が時刻ｔ２３にオン状態となっているので、時刻ｔ２４に書き込み制御トランジスタＴ３がオン状態となることにより、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介して、データ信号Ｄ（ｍ）が保持キャパシタＣａの第２電極に与えられる。これにより、保持キャパシタＣａが充電される。なお、時刻ｔ２４には、（ｎ－１）行目の画素回路２０において、閾値電圧補償トランジスタＴ２がオフ状態となる。

時刻ｔ２５になると、第２走査信号ＰＳ（ｎ）がローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ３がオフ状態となる。

時刻ｔ２６になると、第１走査信号ＮＳ（ｎ）がハイレベルからローレベルに変化する。これにより、閾値電圧補償トランジスタＴ２および第２初期化トランジスタＴ７がオフ状態となる。また、時刻ｔ２６には、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオン状態となり、保持キャパシタＣａの充電電圧に応じた駆動電流が有機ＥＬ素子２１に供給される。その結果、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。その後、次に発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化するまでの期間を通じて、有機ＥＬ素子２１は発光する。

以上のように、図９の時刻ｔ２２～時刻ｔ２６の期間に着目すると、（ｎ－１）行目の画素回路２０の閾値電圧補償トランジスタＴ２がオフ状態からオン状態に変化した後にｎ行目の画素回路２０内の閾値電圧補償トランジスタＴ２がオフ状態からオン状態に変化し、その後、（ｎ－１）行目の画素回路２０内の閾値電圧補償トランジスタＴ２がオン状態からオフ状態に変化した後にｎ行目の画素回路２０内の閾値電圧補償トランジスタＴ２がオン状態からオフ状態に変化している。また、時刻ｔ２４には、（ｎ－１）行目の画素回路２０内の閾値電圧補償トランジスタＴ２がオン状態からオフ状態に変化するのと同じタイミングでｎ行目の画素回路２０内の書き込み制御トランジスタＴ３がオフ状態からオン状態に変化している。

また、書き込み制御トランジスタＴ３が時刻ｔ２４～時刻ｔ２５の期間にオン状態で維持されるのに対して、閾値電圧補償トランジスタＴ２は時刻ｔ２３～時刻ｔ２６の期間にオン状態で維持される。換言すれば、書き込み制御トランジスタＴ３の制御端子に接続された第２走査信号線に印加される第２走査信号がオンレベルで維持される期間は、閾値電圧補償トランジスタＴ２の制御端子に接続された第１走査信号線に印加される第１走査信号がオンレベルで維持される期間に包含される。ここで、書き込み制御トランジスタＴ３としてＬＴＰＳ－ＴＦＴが採用されていれば、閾値電圧補償トランジスタＴ２がオン状態で維持されている期間の一部の期間に書き込み制御トランジスタＴ３をオン状態にすれば、データ信号Ｄ（ｍ）に基づくキャパシタＣａの充電（書き込み）が充分に行われる。何故ならば、ＬＴＰＳ－ＴＦＴは移動度が高く高速な書き込みを可能とするからである。

＜１．５ リーク電流対策＞
図７の時刻ｔ０１に、第１制御クロックＣＫ１およびセット信号Ｓがハイレベルからローレベルに変化するのに応じて第１内部ノードＮ１の電位が低下している。これに関し、第１内部ノードＮ１の電位はゲートロー電位ＶＧＬにまで低下するのが理想的であるが、実際には図１０に示すようにゲートロー電位ＶＧＬよりもトランジスタＭ３の閾値電圧Ｖｔｈ（Ｍ３）分だけ高い電位にまでしか低下しない。すなわち、図７の時刻ｔ０１～時刻ｔ０３の期間および時刻ｔ０４～時刻ｔ０５の期間には、第１内部ノードＮ１の電位はゲートロー電位ＶＧＬよりもトランジスタＭ３の閾値電圧Ｖｔｈ（Ｍ３）分だけ高い電位となっている。ここで、仮にトランジスタＭ５の閾値電圧がトランジスタＭ３の閾値電圧Ｖｔｈ（Ｍ３）よりも小さければ、トランジスタＭ５の第２導通端子－第１導通端子間にリーク電流が生じるおそれがある。

そこで、トランジスタＭ５でのリーク電流の発生を抑制するため、トランジスタＭ３の閾値電圧をトランジスタＭ５の閾値電圧よりも小さくすることが好ましい。また、ＩＧＺＯ－ＴＦＴはオフリークが顕著に小さいという特性を有しているので、トランジスタＭ５はＩＧＺＯ－ＴＦＴであることが好ましい。

＜１．６ 効果＞
本実施形態によれば、ゲートドライバ３００内のシフトレジスタ３０１を構成する単位回路３は、画素回路２０内のＮ型トランジスタを駆動するための第１走査信号線ＮＳに第１走査信号を印加する第１出力回路３２１と、画素回路２０内のＰ型トランジスタを駆動するための第２走査信号線ＰＳに第２走査信号を印加する第２出力回路３２２とを含んでいる。第１出力回路３２１にはＰ型のトランジスタＭ４とＮ型のトランジスタＭ５とが含まれており、第１走査信号の立ち上げはトランジスタＭ４を介して行われ、第１走査信号の立ち下げはトランジスタＭ５を介して行われる。このため、第１走査信号が立ち上がった状態の電位と第１走査信号が立ち下がった状態の電位との差が充分に大きくなり、画素回路２０内のＮ型トランジスタのオン／オフが確実に行われる。また、第２出力回路３２２にはＰ型のトランジスタＭ１とブースト容量として機能するキャパシタＣ１とが含まれており、第２走査信号の立ち下げ／立ち上げはキャパシタＣ１を介して行われる。このため、第２走査信号が立ち下がった状態の電位と第２走査信号が立ち上がった状態の電位との差が充分に大きくなり、画素回路２０内のＰ型トランジスタのオン／オフが確実に行われる。ここで、画素回路２０内のＮ型トランジスタにＩＧＺＯ－ＴＦＴを採用するとともに画素回路２０内のＰ型トランジスタにＬＴＰＳ－ＴＦＴを採用することができる。以上より、本実施形態によれば、複数種類のトランジスタが混在する画素回路（Ｎ型トランジスタとＰ型トランジスタとが混在する画素回路、ＩＧＺＯ－ＴＦＴとＬＴＰＳ－ＴＦＴとが混在する画素回路）２０を備え正常に動作する有機ＥＬ表示装置をプロセスコストの上昇を抑制しつつ実現することが可能となる。また、単位回路３は少ない数の回路素子（トランジスタなど）で構成されているので、容易に狭額縁化を実現することができる。

＜２．第２の実施形態＞
＜２．１ 貫通電流について＞
第１の実施形態においては、ｎ行目の画素回路２０では、第１初期化トランジスタＴ１の制御端子は（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続され、閾値電圧補償トランジスタＴ２の制御端子はｎ行目の第１走査信号線ＮＳ（ｎ）に接続され、書き込み制御トランジスタＴ３の制御端子はｎ行目の第２走査信号線ＰＳ（ｎ）に接続されていた（図３参照）。このような構成においては、画素回路２０内に貫通電流が流れるおそれがある。これについて、以下に説明する。

図９では第１走査信号や第２走査信号の波形の遅延を考慮していないが、実際には、それらの波形には遅延が生じる。従って、図９に示した信号のうちの第１走査信号ＮＳ（ｎ－１）、第１走査信号ＮＳ（ｎ）、および第２走査信号ＰＳ（ｎ）の波形は、実際には、図１１に示すようなものとなる。ここで、図１１で符号７５を付した矢印で示す期間に着目すると、当該期間には、第１走査信号ＮＳ（ｎ－１）は充分には立ち下がっていない。それ故、当該期間には、ｎ行目の画素回路２０において、第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、および書き込み制御トランジスタＴ３の全てがオン状態となっている。これにより、図１２で符号７６を付した矢印で示すように、データ信号線Ｄから初期化電源線へと貫通電流が流れる。そこで、本実施形態においては、貫通電流の発生を防ぐため、以下に記す構成を採用している。

＜２．２ 画素回路の構成＞
図１３は、本実施形態における第ｎ行第ｍ列の画素回路２０の構成を示す回路図である。第１の実施形態（図３参照）とは異なり、第１初期化トランジスタＴ１の制御端子は（ｎ－２）行目の第１走査信号線ＮＳ（ｎ－２）に接続され、第２初期化トランジスタＴ７の制御端子は（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続されている。それ以外の点については第１の実施形態と同様である。なお、本実施形態においては、ｎ行目の画素回路２０内の第１初期化トランジスタＴ１の制御端子に接続された第１走査信号線と（ｎ－２）行目の画素回路２０内の閾値電圧補償トランジスタＴ２の制御端子に接続された第１走査信号線とに同じ駆動信号（第１走査信号）が与えられる。

＜２．３ 動作＞
単位回路３の構成は第１の実施形態と同様であるので、単位回路３は第１の実施形態と同様に動作する。従って、（ｎ－２）行目～ｎ行目の画素回路２０の動作を制御する信号等の波形は図１４に示すようなものとなる。なお、図１４では、第１走査信号ＮＳおよび第２走査信号ＰＳの波形の遅延を考慮している。

図１５は、ｎ行目の画素回路２０（図１３に示す画素回路２０）の動作について説明するためのタイミングチャートである。時刻ｔ４１以前には、第２走査信号ＰＳ（ｎ）はハイレベルとなっており、第１走査信号ＮＳ（ｎ－２）、第１走査信号ＮＳ（ｎ－１）、第１走査信号ＮＳ（ｎ）、および発光制御信号ＥＭ（ｎ）はローレベルとなっている。このとき、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６はオン状態となっていて、有機ＥＬ素子２１は駆動電流の大きさに応じて発光している。

時刻ｔ４１になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオフ状態となる。その結果、有機ＥＬ素子２１への電流の供給が遮断され、有機ＥＬ素子２１は消灯状態となる。

時刻ｔ４２になると、第１走査信号ＮＳ（ｎ－２）がローレベルからハイレベルに変化する。これにより、第１初期化トランジスタＴ１がオン状態となる。その結果、駆動トランジスタＴ４のゲート電圧が初期化される。すなわち、駆動トランジスタＴ４のゲート電圧が初期化電圧Ｖｉｎｉに等しくなる。

時刻ｔ４３になると、第１走査信号ＮＳ（ｎ－１）がローレベルからハイレベルに変化する。これにより、第２初期化トランジスタＴ７がオン状態となり、有機ＥＬ素子２１のアノード電圧が初期化電圧Ｖｉｎｉに基づいて初期化される。

時刻ｔ４４になると、第１走査信号ＮＳ（ｎ）がローレベルからハイレベルに変化する。これにより、閾値電圧補償トランジスタＴ２がオン状態となる。また、時刻ｔ４４には、第１走査信号ＮＳ（ｎ－２）がハイレベルからローレベルに変化する。これにより、第１初期化トランジスタＴ１がオフ状態となる。

時刻ｔ４５になると、第１走査信号ＮＳ（ｎ－１）がハイレベルからローレベルに変化する。これにより、第２初期化トランジスタＴ７がオフ状態となる。また、時刻ｔ４５には、第２走査信号ＰＳ（ｎ）がハイレベルからローレベルに変化する。これにより、書き込み制御トランジスタＴ３がオン状態となる。閾値電圧補償トランジスタＴ２が時刻ｔ４４にオン状態となっているので、時刻ｔ４５に書き込み制御トランジスタＴ３がオン状態となることにより、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介して、データ信号Ｄ（ｍ）が保持キャパシタＣａの第２電極に与えられる。これにより、保持キャパシタＣａが充電される。

時刻ｔ４６になると、第２走査信号ＰＳ（ｎ）がローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ３がオフ状態となる。

時刻ｔ４７になると、第１走査信号ＮＳ（ｎ）がハイレベルからローレベルに変化する。これにより、閾値電圧補償トランジスタＴ２がオフ状態となる。また、時刻ｔ４７には、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオン状態となり、保持キャパシタＣａの充電電圧に応じた駆動電流が有機ＥＬ素子２１に供給される。その結果、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。その後、次に発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化するまでの期間を通じて、有機ＥＬ素子２１は発光する。

＜２．４ 効果＞
本実施形態においては、図１５に示すように、第１初期化トランジスタＴ１の制御端子に与えられている第１走査信号ＮＳ（ｎ－２）の立ち下がり開始時刻ｔ４４から書き込み制御トランジスタＴ３の制御端子に与えられている第２走査信号ＰＳ（ｎ）の立ち下がり開始時刻ｔ４５までに充分な期間（図１５で符号７８を付した矢印で示す期間）が設けられる。このため、画素回路２０内で第１初期化トランジスタＴ１と書き込み制御トランジスタＴ３とが同時にオン状態となることはない。従って、画素回路２０内に図１２で符号７６を付した矢印で示すような貫通電流が流れることはない。以上より、本実施形態によれば、第１の実施形態と同様の効果が得られるのに加えて、画素回路２０内における貫通電流の発生が防止されるという効果が得られる。

＜２．５ 変形例＞
第２の実施形態においては、第２初期化トランジスタＴ７の制御端子は（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続されていたが、これには限定されない。第２初期化トランジスタＴ７の制御端子は例えば（ｎ－２）行目の第１走査信号線ＮＳ（ｎ－２）に接続されていても良い。すなわち、有機ＥＬ素子２１のアノード電圧の初期化が非発光期間（発光制御信号ＥＭ（ｎ）がハイレベルで維持されている期間）に行われるのであれば、第２初期化トランジスタＴ７の制御端子の接続先は特に限定されない。

＜３．第３の実施形態＞
＜３．１ 画素回路の構成＞
図１６は、本実施形態における第ｎ行第ｍ列の画素回路２０（ｎ）および第（ｎ＋１）行第ｍ列の画素回路２０（ｎ＋１）の構成を示す回路図である。図１３および図１６から把握されるように、第２初期化トランジスタＴ７以外のトランジスタＴ１～Ｔ６の構成は第２の実施形態と同様である。但し、第１初期化トランジスタＴ１の制御端子については、第１の実施形態のように（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続されていても良い。

ｎ行目の画素回路２０（ｎ）内の第２初期化トランジスタＴ７については、制御端子は（ｎ＋１）行目の画素回路２０（ｎ＋１）内の第１初期化トランジスタＴ１の制御端子に接続され（（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続され）、第１導通端子は発光制御トランジスタＴ６の第２導通端子と有機ＥＬ素子２１のアノード端子とに接続され、第２導通端子は（ｎ＋１）行目の画素回路２０（ｎ＋１）内の第１初期化トランジスタＴ１の第１導通端子、閾値電圧補償トランジスタＴ２の第２導通端子、駆動トランジスタＴ４の制御端子、および保持キャパシタＣａの第２電極に接続されている。

以上のように、或る行の画素回路２０内の第２初期化トランジスタＴ７とその次の行の画素回路２０内の第１初期化トランジスタＴ１とが直列に接続される。このような構成において、仮に第１初期化トランジスタＴ１および第２初期化トランジスタＴ７のオフリーク特性が良好でなければ、リーク電流に起因する誤動作が発生するおそれがある。そこで、本実施形態においては、第１初期化トランジスタＴ１および第２初期化トランジスタＴ７には、ＩＧＺＯ－ＴＦＴが採用される。

以上のような構成が採用されることにより、誤動作を生ずることなく、図１７で符号８１を付した矢印で示すように初期化（駆動トランジスタＴ４のゲート電圧の初期化および有機ＥＬ素子２１のアノード電圧の初期化）が行われる。

＜３．２ 効果＞
本実施形態によれば、或る行の画素回路２０内の第２初期化トランジスタＴ７とその次の行の画素回路２０内の第１初期化トランジスタＴ１とが直列に接続される。このため、初期化電源線に直接的に接続されるトランジスタが第１初期化トランジスタＴ１だけとなる。これにより、初期化電源線の負荷が低減し、ノイズに強い安定した電位を画素回路２０に供給することが可能となる。なお、第１の実施形態と同様の効果も得られる。

＜４．第４の実施形態＞
＜４．１ 単位回路の構成＞
図１８は、本実施形態における単位回路３の構成を示す回路図である。本実施形態における単位回路３には、第１制御回路３１１、第１出力回路３２１、および第２出力回路３２２に加えて、第１内部ノードＮ１の電位を制御する第２制御回路３１２が含まれている。第２制御回路３１２は、安定化回路３３０とトランジスタＭ８とを含んでいる。安定化回路３３０は、トランジスタＭ６とトランジスタＭ７とを含んでいる。トランジスタＭ６～Ｍ８はＰ型トランジスタである。なお、トランジスタＭ８によって出力回路制御トランジスタが実現されている。

図１８に示すように、トランジスタＭ６の第１導通端子とトランジスタＭ７の第２導通端子とは接続されている。なお、これらが接続されている一節点のことを「第３内部ノード」という。第３内部ノードには符号Ｎ３を付す。

トランジスタＭ６については、制御端子は入力端子３３に接続され、第１導通端子は第３内部ノードＮ３に接続され、第２導通端子は第１内部ノードＮ１に接続されている。トランジスタＭ７については、制御端子は第１出力端子３８に接続され、第１導通端子は第２定電位線に接続され、第２導通端子は第３内部ノードＮ３に接続されている。以上より、トランジスタＭ６とトランジスタＭ７とは、第１内部ノードＮ１と第２定電位線との間に直列に接続されている。トランジスタＭ８については、制御端子は第１定電位線に接続され、第１導通端子は第２内部ノードＮ２に接続され、第２導通端子は第１内部ノードＮ１に接続されている。

＜４．２ 単位回路の動作＞
図１９を参照しつつ、単位回路３の動作について説明する。時刻ｔ５１以前の期間には、第１内部ノードＮ１および第２内部ノードＮ２の電位はハイレベルで維持され、出力信号ＯＵＴ１はローレベルで維持され、出力信号ＯＵＴ２はハイレベルで維持されている。なお、出力信号ＯＵＴ１がローレベルで維持されているので、トランジスタＭ２，Ｍ７はオン状態で維持されている。

時刻ｔ５１になると、第１制御クロックＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ３がオン状態となる。また、時刻ｔ５１には、セット信号Ｓがハイレベルからローレベルに変化する。これにより、第１内部ノードＮ１の電位がローレベルへと低下し、トランジスタＭ４はオン状態となり、トランジスタＭ５はオフ状態となる。その結果、出力信号ＯＵＴ１がローレベルからハイレベルへと変化する。これにより、トランジスタＭ２，Ｍ７はオフ状態となる。また、第１内部ノードＮ１の電位がローレベルへと低下してもトランジスタＭ８はオン状態で維持されることから、第２内部ノードＮ２の電位もローレベルへと低下する。これにより、トランジスタＭ１がオン状態となる。

時刻ｔ５２になると、第１制御クロックＣＫ１がローレベルからハイレベルに変化する。これにより、トランジスタＭ３がオフ状態となる。また、時刻ｔ５２には、セット信号Ｓがローレベルからハイレベルに変化する。

時刻ｔ５３になると、第２制御クロックＣＫ２がハイレベルからローレベルに変化する。このとき、トランジスタＭ１はオン状態となっているので、入力端子３３の電位の低下とともに第２出力端子３９の電位（出力信号ＯＵＴ２の電位）が低下する。ここで、第２内部ノードＮ２－第２出力端子３９間にはキャパシタＣ１が設けられているので、第２出力端子３９の電位の低下とともに第２内部ノードＮ２の電位も低下する（第２内部ノードＮ２がブースト状態となる）。このようなブースト動作の結果、トランジスタＭ１の制御端子には大きな負の電圧が印加され、第２出力端子３９の接続先の書き込み制御トランジスタＴ３がオン状態となるのに充分なレベルにまで出力信号ＯＵＴ２の電位が低下する。ところで、時刻ｔ５３に第２内部ノードＮ２の電位が低下したとき、トランジスタＭ８の制御端子－第１導通端子間の電圧がトランジスタＭ８の閾値電圧以下となる。これにより、トランジスタＭ８はオフ状態となる。従って、時刻ｔ５３には第１内部ノードＮ１の電位は変化しない。

時刻ｔ５４になると、第２制御クロックＣＫ２がローレベルからハイレベルに変化する。これにより、入力端子３３の電位の上昇とともに第２出力端子３９の電位（出力信号ＯＵＴ２の電位）が上昇する。第２出力端子３９の電位が上昇すると、キャパシタＣ１を介して、第２内部ノードＮ２の電位も上昇する。これにより、トランジスタＭ８はオン状態となる。

時刻ｔ５５になると、第１制御クロックＣＫ１がハイレベルからローレベルに変化する。これにより、トランジスタＭ３がオン状態となる。このとき、セット信号Ｓはハイレベルで維持されている。このため、第１内部ノードＮ１の電位がハイレベルへと上昇し、トランジスタＭ４はオフ状態となり、トランジスタＭ５はオン状態となる。その結果、出力信号ＯＵＴ１がハイレベルからローレベルへと変化する。これにより、トランジスタＭ２，Ｍ７はオン状態となる。また、トランジスタＭ８はオン状態で維持されているので、時刻ｔ５５には第２内部ノードＮ２の電位もハイレベルへと上昇する。これにより、トランジスタＭ１がオフ状態となる。

時刻ｔ５５以降の期間には、時刻ｔ５１以前の期間と同様、第１内部ノードＮ１および第２内部ノードＮ２の電位はハイレベルで維持され、出力信号ＯＵＴ１はローレベルで維持され、出力信号ＯＵＴ２はハイレベルで維持される。

単位回路３が以上のように動作することにより、画素回路２０は第１の実施形態と同様に動作する。すなわち、画素回路２０内のＮ型トランジスタおよびＰ型トランジスタのオン／オフが確実に行われる。

ところで、単位回路３内のトランジスタには寄生容量が存在する。このため、時刻ｔ５１以前の期間や時刻ｔ５５以降の期間には、第２制御クロックＣＫ２のクロック動作とトランジスタＭ１の寄生容量の存在とに起因して、第１内部ノードＮ１および第２内部ノードＮ２の電位に変動が生じ得る。それ故、出力信号ＯＵＴ１や出力信号ＯＵＴ２の電位に変動が生じ得る。しかしながら、時刻ｔ５１以前の期間や時刻ｔ５５以降の期間には、トランジスタＭ７はオン状態で維持されており、かつ、第２制御クロックＣＫ２がローレベルになる毎にトランジスタＭ６はオン状態となる。トランジスタＭ６およびトランジスタＭ７の双方がオン状態となっているときには、第１内部ノードＮ１はゲートハイ電位ＶＧＨを供給する第２定電位線に接続される。従って、時刻ｔ５１以前の期間や時刻ｔ５５以降の期間には、第２制御クロックＣＫ２のクロック動作に起因するノイズが生じても、第１内部ノードＮ１および第２内部ノードＮ２の電位は確実にハイレベルで維持される。

なお、時刻ｔ５１～時刻ｔ５３の期間には、第２制御クロックＣＫ２がハイレベルとなっているのでトランジスタＭ６はオフ状態で維持される。従って、第３内部ノードＮ３の電位がハイレベルで維持されていることが第１内部ノードＮ１および第２内部ノードＮ２の電位に影響を及ぼすことはない。また、時刻ｔ５３にはトランジスタＭ７がオフ状態となっているので第２制御クロックＣＫ２がハイレベルからローレベルに変化することによって第３内部ノードＮ３の電位もハイレベルからローレベルへと変化する。その後、上述したように時刻ｔ５５にトランジスタＭ７がオン状態となることによって、第３内部ノードＮ３の電位はローレベルからハイレベルへと変化する。

＜４．３ 効果＞
本実施形態によれば、単位回路３にトランジスタＭ８が設けられていることにより、ブースト動作によって第２内部ノードＮ２の電位が低下するときに第１内部ノードＮ１の電位は維持される。このため、トランジスタＭ８が設けられていない場合に比べて、第１内部ノードＮ１の電位の振幅は小さくなる。これにより、トランジスタＭ４，Ｍ５の制御端子に掛かるストレスやトランジスタＭ３，Ｍ６の第２導通端子に掛かるストレスが低減される。その結果、信頼性が向上する。また、単位回路３に安定化回路３３０が設けられていることにより、出力信号ＯＵＴ１がローレベルで維持されるべき期間中、第２制御クロックＣＫ２のクロック動作に起因するノイズが生じても、第１内部ノードＮ１および第２内部ノードＮ２の電位は確実にハイレベルで維持される。その結果、第２制御クロックＣＫ２のクロック動作に起因する表示不良等の不具合の発生が防止される。

＜４．４ 変形例＞
以下、第４の実施形態の変形例について説明する。

＜４．４．１ 第１の変形例＞
図２０は、第４の実施形態の第１の変形例における単位回路３の構成を示す回路図である。本変形例においては、第２制御回路３１２には、安定化回路３３０は含まれているが、トランジスタＭ８は含まれていない。このような構成によっても、第２制御クロックＣＫ２のクロック動作に起因する表示不良等の不具合の発生が防止されるという効果が得られる。

＜４．４．２ 第２の変形例＞
図２１は、第４の実施形態の第２の変形例における単位回路３の構成を示す回路図である。本変形例においては、第２制御回路３１２には、トランジスタＭ８は含まれているが、安定化回路３３０は含まれていない。このような構成によっても、トランジスタＭ４，Ｍ５の制御端子に掛かるストレスやトランジスタＭ３の第２導通端子に掛かるストレスが低減されることによって信頼性が向上するという効果が得られる。

＜５．第５の実施形態＞
＜５．１ 単位回路の構成＞
図２２は、本実施形態における単位回路３の構成を示す回路図である。図１および図２２から把握されるように、第１の実施形態における単位回路３内のトランジスタＭ３をカスコード接続された２つのトランジスタ（トランジスタＭ３ａおよびトランジスタＭ３ｂ）に置き換えることによって得られる構成が本実施形態における単位回路３の構成である。

トランジスタＭ３ａおよびトランジスタＭ３ｂは、いずれもＰ型トランジスタである。トランジスタＭ３ａの第２導通端子とトランジスタＭ３ｂの第２導通端子とは接続されている。なお、これらが接続されている一節点のことを「第４内部ノード」という。第４内部ノードには符号Ｎ４を付す。トランジスタＭ３ａについては、制御端子は入力端子３２に接続され、第１導通端子は入力端子３１に接続され、第２導通端子は第４内部ノードＮ４に接続されている。トランジスタＭ３ｂについては、制御端子は入力端子３２に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第４内部ノードＮ４に接続されている。以上より、トランジスタＭ３ａとトランジスタＭ３ｂとは、入力端子３１（すなわち、他の単位回路３の第２出力端子３９）と第１内部ノードＮ１との間に直列に接続されている。

＜５．２ 効果＞
第１の実施形態のように入力端子３１－第１内部ノードＮ１間に１つのトランジスタＭ３が設けられている構成によれば、上述したブースト動作時にトランジスタＭ３の第１導通端子－第２導通端子間の電圧が大きくなる。すなわち、ブースト動作によってトランジスタＭ３が大きな電圧ストレスを受ける。これにより、トランジスタＭ３の特性が変動する。その結果、単位回路３の動作異常が生じやすくなり、ゲートドライバ３００の信頼性が低下する。

これに対して、本実施形態によれば、入力端子３１－第１内部ノードＮ１間に２つのトランジスタ（トランジスタＭ３ａおよびトランジスタＭ３ｂ）が設けられている。ここで、ブースト動作時に関して、入力端子３１－第１内部ノードＮ１間の電圧をＶｘとし、入力端子３１－第４内部ノードＮ４間の電圧をＶｙとし、第１内部ノードＮ１－第４内部ノードＮ４間の電圧をＶｚとすると、ＶｙはＶｘよりも小さくなり、かつ、ＶｚはＶｘよりも小さくなる。このように、ブースト動作時に１つのトランジスタが受ける電圧ストレスは、第１の実施形態に比べて小さくなる。以上より、本実施形態によれば、入力端子３１－第１内部ノードＮ１間に設けられたトランジスタの特性変動が抑制され、ゲートドライバ３００の信頼性が向上する。

また、本実施形態によれば、上述のように入力端子３１－第１内部ノードＮ１間に２つのトランジスタが設けられているので、第１制御クロックＣＫ１がハイレベルとなっている時の入力端子３１－第１内部ノードＮ１間のリーク電流の大きさが第１の実施形態よりも小さくなる。このような観点からもゲートドライバ３００の信頼性が向上する。

＜５．３ 変形例＞
第５の実施形態においては、第１の実施形態における単位回路３内のトランジスタＭ３を２つのトランジスタ（トランジスタＭ３ａおよびトランジスタＭ３ｂ）に置き換えていた。しかしながら、これには限定されず、図２３に示すように、第４の実施形態における単位回路３（図１８参照）内のトランジスタＭ３を２つのトランジスタ（トランジスタＭ３ａおよびトランジスタＭ３ｂ）に置き換えても良い。このような本変形例によれば、第４の実施形態と同様の効果が得られるのに加えて、ゲートドライバ３００の信頼性が向上するという効果が得られる。

＜６．第６の実施形態＞
＜６．１ 単位回路の構成＞
図２４は、本実施形態における単位回路３の構成を示す回路図である。図１８および図２４から把握されるように、第４の実施形態における単位回路３内のトランジスタＭ８をカスコード接続された２つのトランジスタ（トランジスタＭ８ａおよびトランジスタＭ８ｂ）に置き換えることによって得られる構成が本実施形態における単位回路３の構成である。

トランジスタＭ８ａおよびトランジスタＭ８ｂは、いずれもＰ型トランジスタである。トランジスタＭ８ａの第２導通端子とトランジスタＭ８ｂの第２導通端子とは接続されている。なお、これらが接続されている一節点のことを「第５内部ノード」という。第５内部ノードには符号Ｎ５を付す。トランジスタＭ８ａについては、制御端子は第１定電位線に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第５内部ノードＮ５に接続されている。トランジスタＭ８ｂについては、制御端子は第１定電位線に接続され、第１導通端子は第２内部ノードＮ２に接続され、第２導通端子は第５内部ノードＮ５に接続されている。以上より、トランジスタＭ８ａとトランジスタＭ８ｂとは、第１内部ノードＮ１と第２内部ノードＮ２との間に直列に接続されている。なお、トランジスタＭ８ａとトランジスタＭ８ｂとによって出力回路制御部が実現されている。

＜６．２ 効果＞
第４の実施形態のように第１内部ノードＮ１－第２内部ノードＮ２間に１つのトランジスタＭ８が設けられている構成によれば、上述したブースト動作時にトランジスタＭ８の第１導通端子－第２導通端子間の電圧が大きくなる。すなわち、ブースト動作によってトランジスタＭ８が大きな電圧ストレスを受ける。これにより、トランジスタＭ８の特性が変動する。その結果、単位回路３の動作異常が生じやすくなり、ゲートドライバ３００の信頼性が低下する。

これに対して、本実施形態によれば、第１内部ノードＮ１－第２内部ノードＮ２間に２つのトランジスタ（トランジスタＭ８ａおよびトランジスタＭ８ｂ）が設けられている。ここで、ブースト動作時に関して、第１内部ノードＮ１－第２内部ノードＮ２間の電圧をＶｘとし、第１内部ノードＮ１－第５内部ノードＮ５間の電圧をＶｙとし、第２内部ノードＮ２－第５内部ノードＮ５間の電圧をＶｚとすると、ＶｙはＶｘよりも小さくなり、かつ、ＶｚはＶｘよりも小さくなる。このように、ブースト動作時に１つのトランジスタが受ける電圧ストレスは、第４の実施形態に比べて小さくなる。以上より、本実施形態によれば、第１内部ノードＮ１－第２内部ノードＮ２間に設けられたトランジスタの特性変動が抑制され、ゲートドライバ３００の信頼性が向上する。なお、第４の実施形態と同様の効果も得られる。

＜７．第７の実施形態＞
＜７．１ 単位回路の構成＞
図２５は、本実施形態における単位回路３の構成を示す回路図である。本実施形態においては、第４の実施形態と同様、単位回路３には、第１制御回路３１１と第２制御回路３１２と第１出力回路３２１と第２出力回路３２２とが含まれている。但し、第１出力回路３２１の構成が第４の実施形態（図１８参照）とは異なっている。

本実施形態においては、第１出力回路３２１には、トランジスタＭ４およびトランジスタＭ５に加えて、出力信号ＯＵＴ１をローレベルにするためのリセット回路３４０が含まれている。リセット回路３４０は、トランジスタＭ９を含んでいる。トランジスタＭ９はＰ型トランジスタである。トランジスタＭ９については、制御端子は入力端子３２に接続され、第１導通端子は第１出力端子３８に接続され、第２導通端子は第１定電位線に接続されている。また、トランジスタＭ４の第１導通端子は、第４の実施形態においては第２定電位線に接続されていたが、本実施形態においては入力端子３２に接続されている。なお、トランジスタＭ９によってリセットトランジスタが実現されている。

＜７．２ 単位回路の動作＞
図２６を参照しつつ、単位回路３の動作について説明する。但し、主に、第４の実施形態（図１９参照）と異なる点について説明する。図２６における時刻ｔ６１～時刻ｔ６５の期間は、図１９における時刻ｔ５１～時刻ｔ５５の期間に相当する。

時刻ｔ６１になると、第４の実施形態と同様、第１内部ノードＮ１の電位がローレベルへと低下し、トランジスタＭ４はオン状態となり、トランジスタＭ５はオフ状態となる。このとき、トランジスタＭ４の第１導通端子は第１制御クロックＣＫ１が与えられている入力端子３２に接続されているので、トランジスタＭ４の第１導通端子の電位はローレベルとなっている。また、トランジスタＭ９の制御端子も入力端子３２に接続されているので、時刻ｔ６１になるとトランジスタＭ９はオン状態となる。以上より、出力信号ＯＵＴ１はローレベルで維持される。これにより、トランジスタＭ２，Ｍ７はオン状態で維持される。

時刻ｔ６２になると、第１制御クロックＣＫ１がローレベルからハイレベルに変化する。これにより、トランジスタＭ４の第１導通端子の電位がハイレベルとなる。また、時刻ｔ６２には、トランジスタＭ９がオフ状態となる。以上より、出力信号ＯＵＴ１がローレベルからハイレベルに変化する。時刻ｔ６３，ｔ６４については、第４の実施形態における時刻ｔ５３，ｔ５４（図１９参照）と同様である。

時刻ｔ６５になると、第４の実施形態と同様、第１内部ノードＮ１の電位がハイレベルへと上昇し、トランジスタＭ４はオフ状態となり、トランジスタＭ５はオン状態となる。また、時刻ｔ６５には、トランジスタＭ９がオン状態となる。時刻ｔ６５になると以上のようにトランジスタＭ５およびトランジスタＭ９がオン状態となるので出力信号ＯＵＴ１がハイレベルからローレベルへと変化する。

＜７．３ 効果＞
本実施形態によれば、第４の実施形態と同様の効果が得られるのに加えて、以下のような効果が得られる。単位回路３内の第１出力回路３２１には、出力信号ＯＵＴ１を立ち下げるためのトランジスタとして、Ｎ型のトランジスタＭ５とＰ型のトランジスタＭ９とが設けられている。これに関し、例えばトランジスタＭ５がＩＧＺＯ－ＴＦＴであってトランジスタＭ９がＬＴＰＳ－ＴＦＴであれば、ＩＧＺＯ－ＴＦＴよりもＬＴＰＳ－ＴＦＴの方が駆動能力が高いため、トランジスタＭ５およびトランジスタＭ９の合計のサイズを第４の実施形態におけるトランジスタＭ５のサイズ（出力信号ＯＵＴ１を立ち下げるためのトランジスタとしてＮ型のトランジスタＭ５のみが設けられている場合の当該トランジスタＭ５のサイズ）よりも小さくしても第４の実施形態と同様に出力信号ＯＵＴ１を立ち下げることができる。このように、出力信号ＯＵＴ１を立ち下げるためのトランジスタの全体のサイズを小さくすることができるので、有機ＥＬ表示パネル６の狭額縁化が可能となる。

なお、上述の例の場合、トランジスタＭ９だけでなくトランジスタＭ５も出力信号ＯＵＴ１の立ち下げに寄与する。従って、出力信号ＯＵＴ１の立ち上げはトランジスタＭ４を介して行われ、出力信号ＯＵＴ１の立ち下げはトランジスタＭ５，Ｍ９を介して行われる。それ故、本実施形態においても、第１走査信号（出力信号ＯＵＴ１）が立ち上がった状態の電位と第１走査信号（出力信号ＯＵＴ１）が立ち下がった状態の電位との差が充分に大きくなり、画素回路２０内のＮ型トランジスタのオン／オフは確実に行われる。

＜８．第８の実施形態＞
＜８．１ 単位回路の構成＞
図２７は、本実施形態における単位回路３の構成を示す回路図である。図２５および図２７から把握されるように、第１出力回路３２１の構成が第７の実施形態とは異なっている。それ以外の点については、第７の実施形態と同様である。

本実施形態においては、第１出力回路３２１には、トランジスタＭ４，Ｍ５，およびＭ９に加えて、リレートランジスタとして機能するトランジスタＭ１０が含まれている。トランジスタＭ１０はＮ型トランジスタである。トランジスタＭ４の第２導通端子とトランジスタＭ１０の第１導通端子とは接続されている。なお、これらが接続されている一節点のことを「第６内部ノード」という。第６内部ノードには符号Ｎ６を付す。トランジスタＭ１０については、制御端子は入力端子３２に接続され、第１導通端子は第６内部ノードＮ６に接続され、第２導通端子は第１出力端子３８に接続されている。また、トランジスタＭ４の第１導通端子は、第７の実施形態においては入力端子３２に接続されていたが、本実施形態においては第２定電位線に接続されている。

＜８．２ 効果＞
本実施形態によれば、第１内部ノードＮ１の電位が低下してトランジスタＭ４がオン状態になった後、出力信号ＯＵＴ１の立ち上げが行われるべき時点（図２６の時刻ｔ６２）に、第１制御クロックＣＫ１がローレベルからハイレベルに変化することによって、トランジスタＭ９はオン状態からオフ状態へと変化し、トランジスタＭ１０はオフ状態からオン状態へと変化する。ここで、トランジスタＭ４の第１導通端子は、ゲートハイ電位ＶＧＨを供給する第２定電位線に接続されている。以上より、トランジスタＭ４，Ｍ１０の双方がオン状態になっているときに、それらトランジスタＭ４，Ｍ１０を介して出力信号ＯＵＴ１は立ち上げられる。このとき、第１ゲートクロック信号ＧＣＫ１あるいは第２ゲートクロック信号ＧＣＫ２を供給するクロック信号線から電荷が供給されるのではなく、第２定電位線から電荷が供給される。このため、第７の実施形態に比べて、出力信号ＯＵＴ１の立ち上げに要するクロックの駆動負荷が低減する。以上のように、本実施形態によれば、第７の実施形態と同様の効果が得られるのに加えて、出力信号ＯＵＴ１の立ち上げに要するクロックの駆動負荷が低減するという効果が得られる。

＜９．その他＞
上記各実施形態および上記各変形例では有機ＥＬ表示装置を例に挙げて説明したが、これには限定されず、無機ＥＬ表示装置、ＱＬＥＤ表示装置などにも本発明を適用することができる。

３…単位回路
６…有機ＥＬ表示パネル
２０…画素回路
２１…有機ＥＬ素子
１００…表示制御回路
２００…表示部
３００…ゲートドライバ（走査信号線駆動回路）
３０１…シフトレジスタ
３１１…第１制御回路
３１２…第２制御回路
３２１…第１出力回路
３２２…第２出力回路
３３０…安定化回路
３４０…リセット回路
４００…エミッションドライバ（発光制御線駆動回路）
５００…ソースドライバ（データ信号線駆動回路）
ＮＳ…第１走査信号、第１走査信号線
ＰＳ…第２走査信号、第２走査信号線
ＥＭ…発光制御信号、発光制御線
Ｍ１～Ｍ１０…単位回路内のトランジスタ
Ｔ１…第１初期化トランジスタ
Ｔ２…閾値電圧補償トランジスタ
Ｔ３…書き込み制御トランジスタ
Ｔ４…駆動トランジスタ
Ｔ５…電源供給制御トランジスタ
Ｔ６…発光制御トランジスタ
Ｔ７…第２初期化トランジスタ

Claims (14)

1. Ｎ型トランジスタとＰ型トランジスタとを含む画素回路を備えた表示装置であって、
   ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
   前記Ｎ型トランジスタを駆動するｉ本の第１走査信号線と、
   前記Ｐ型トランジスタを駆動するｉ本の第２走査信号線と、
   ｉ個の単位回路を含み第１クロック信号と第２クロック信号とに基づいて動作するシフトレジスタによって構成され、前記ｉ本の第１走査信号線に第１走査信号を印加し、前記ｉ本の第２走査信号線に第２走査信号を印加する走査信号線駆動回路と、
   第１定電位を供給する第１定電位線と、
   前記第１定電位よりも高い第２定電位を供給する第２定電位線と
   を備え、
   各単位回路は、第１内部ノードと、前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記第１内部ノードの電位を制御する第１制御回路と、対応する第１走査信号線に前記第１走査信号を印加する第１出力回路と、対応する第２走査信号線に前記第２走査信号を印加する第２出力回路とを含み、
   偶数番目の単位回路には、前記第１クロック信号が第１制御クロックとして入力されるとともに前記第２クロック信号が第２制御クロックとして入力され、
   奇数番目の単位回路には、前記第２クロック信号が前記第１制御クロックとして入力されるとともに前記第１クロック信号が前記第２制御クロックとして入力され、
   前記第１制御回路は、
   前記第１制御クロックを受け取る入力端子と、
   前記第１内部ノードに接続された出力ノードと
   を含み、
   前記第１出力回路は、
   対応する第１走査信号線に接続された第１出力端子と、
   前記第１内部ノードに接続された制御端子を有し、前記第１出力端子に接続された第１走査信号線に印加される第１走査信号をオンレベルにするためのＰ型の第１走査信号ターンオントランジスタと、
   前記第１内部ノードに接続された制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１定電位線に接続された第２導通端子とを有するＮ型の第１走査信号ターンオフトランジスタと
   を含み、
   前記第２出力回路は、
   他の単位回路および対応する第２走査信号線に接続された第２出力端子と、
   前記第２内部ノードに接続された制御端子と、前記第２制御クロックが与えられる第１導通端子と、前記第２出力端子に接続された第２導通端子とを有するＰ型の第２走査信号制御トランジスタと、
   前記第２内部ノードに接続された第１端子と、前記第２出力端子に接続された第２端子とを有するキャパシタと
   を含むことを特徴とする、表示装置。
2. 前記第１クロック信号と前記第２クロック信号とを出力するクロック信号出力回路を備え、
   前記第１クロック信号と前記第２クロック信号とは、第１レベルの電位を維持する第１期間と前記第１レベルよりも高い第２レベルの電位を維持する第２期間とを周期的に繰り返す２相のクロック信号であって、
   ｎを偶数として、ｎ番目の単位回路の第２出力端子に接続された第２走査信号線に印加される第２走査信号がオンレベルで維持される期間は、各垂直走査期間の開始時点を基準として前記第２クロック信号の（ｎ／２）番目の第１期間に対応することを特徴とする、請求項１に記載の表示装置。
3. （ｎ－１）番目の単位回路の第２出力端子に接続された第２走査信号線に印加される第２走査信号がオンレベルで維持される期間は、各垂直走査期間の開始時点を基準として前記第１クロック信号の（ｎ／２）番目の第１期間に対応し、
   （ｎ＋１）番目の単位回路の第２出力端子に接続された第２走査信号線に印加される第２走査信号がオンレベルで維持される期間は、各垂直走査期間の開始時点を基準として前記第１クロック信号の（（ｎ／２）＋１）番目の第１期間に対応し、
   ｎ番目の単位回路の第１出力端子に接続された第１走査信号線に印加される第１走査信号がオンレベルで維持される期間は、各垂直走査期間の開始時点を基準として前記第１クロック信号の（ｎ／２）番目の第１期間の開始時点から前記第１クロック信号の（（ｎ／２）＋１）番目の第１期間の開始時点までの期間に対応することを特徴とする、請求項２に記載の表示装置。
4. 前記第１期間は、前記第２期間よりも短いことを特徴とする、請求項２または３に記載の表示装置。
5. 前記Ｎ型トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであって、
   前記Ｐ型トランジスタは、低温ポリシリコンによりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項１から４までのいずれか１項に記載の表示装置。
6. 前記第１制御回路は、前記第１制御クロックが与えられる制御端子と、他の単位回路の第２出力端子に接続された第１導通端子と、前記第１内部ノードに接続された第２導通端子とを有するＰ型の第１内部ノード制御トランジスタを含むことを特徴とする、請求項１から５までのいずれか１項に記載の表示装置。
7. 前記第１制御回路は、他の単位回路の第２出力端子と前記第１内部ノードとの間に直列に接続された２つのＰ型トランジスタを含み、
   前記第１制御回路に含まれる２つのＰ型トランジスタの制御端子には、前記第１制御クロックが与えられることを特徴とする、請求項１から５までのいずれか１項に記載の表示装置。
8. 前記第１内部ノードの電位と前記第２内部ノードの電位とは等しいことを特徴とする、請求項１から７までのいずれか１項に記載の表示装置。
9. 各単位回路は、前記第１内部ノードの電位を制御する第２制御回路を含み、
   前記第２制御回路は、
   前記第１内部ノードと前記第２定電位線との間に直列に接続された２つのＰ型トランジスタからなる安定化回路と、
   前記第１定電位線に接続された制御端子と、前記第２内部ノードに接続された第１導通端子と、前記第１内部ノードに接続された第２導通端子とを有するＰ型の出力回路制御トランジスタと
   を含み、
   前記安定化回路に含まれる２つのＰ型トランジスタのうちの前記第１内部ノード側のＰ型トランジスタの制御端子には、前記第２制御クロックが与えられ、
   前記安定化回路に含まれる２つのＰ型トランジスタのうちの前記第２定電位線側のＰ型トランジスタの制御端子は、前記第１出力端子に接続されていることを特徴とする、請求項１から７までのいずれか１項に記載の表示装置。
10. 各単位回路は、前記第１内部ノードの電位を制御する第２制御回路を含み、
    前記第２制御回路は、
    前記第１内部ノードと前記第２定電位線との間に直列に接続された２つのＰ型トランジスタからなる安定化回路と、
    前記第１内部ノードと前記第２内部ノードとの間に直列に接続された２つのＰ型トランジスタからなる出力回路制御部と
    を含み、
    前記安定化回路に含まれる２つのＰ型トランジスタのうちの前記第１内部ノード側のＰ型トランジスタの制御端子には、前記第２制御クロックが与えられ、
    前記安定化回路に含まれる２つのＰ型トランジスタのうちの前記第２定電位線側のＰ型トランジスタの制御端子は、前記第１出力端子に接続され、
    前記出力回路制御部に含まれる２つのＰ型トランジスタの制御端子は、前記第１定電位線に接続されていることを特徴とする、請求項１から７までのいずれか１項に記載の表示装置。
11. 前記第１走査信号ターンオントランジスタの第１導通端子は、前記第２定電位線に接続され、
    前記第１走査信号ターンオントランジスタの第２導通端子は、前記第１出力端子に接続されていることを特徴とする、請求項１から１０までのいずれか１項に記載の表示装置。
12. 前記第１出力回路は、前記第１出力端子に接続された第１走査信号線に印加される第１走査信号をオフレベルにするためのリセット回路を含み、
    前記リセット回路は、前記第１制御クロックが与えられる制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１定電位線に接続された第２導通端子とを有するＰ型のリセットトランジスタを含み、
    前記第１走査信号ターンオントランジスタの第１導通端子には、前記第１制御クロックが与えられ、
    前記第１走査信号ターンオントランジスタの第２導通端子は、前記第１出力端子に接続されていることを特徴とする、請求項１から１０までのいずれか１項に記載の表示装置。
13. 前記第１出力回路は、
    前記第１出力端子に接続された第１走査信号線に印加される第１走査信号をオフレベルにするためのリセット回路と、
    前記第１制御クロックが与えられる制御端子と、第１走査信号ターンオントランジスタの第２導通端子に接続された第１導通端子と、前記第１出力端子に接続された第２導通端子とを有するＮ型のリレートランジスタと
    を含み、
    前記リセット回路は、前記第１制御クロックが与えられる制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１定電位線に接続された第２導通端子とを有するＰ型のリセットトランジスタを含み、
    前記第１走査信号ターンオントランジスタの第１導通端子は、前記第２定電位線に接続され、
    前記第１走査信号ターンオントランジスタの第２導通端子は、前記リレートランジスタの第１導通端子に接続されていることを特徴とする、請求項１から１０までのいずれか１項に記載の表示装置。
14. Ｎ型トランジスタとＰ型トランジスタとを含む画素回路を備えた表示装置の駆動方法であって、
    前記表示装置は、
    ｉおよびｊを２以上の整数としてｉ×ｊ個の前記画素回路からなるｉ行×ｊ列の画素マトリクスと、
    前記Ｎ型トランジスタを駆動するｉ本の第１走査信号線と、
    前記Ｐ型トランジスタを駆動するｉ本の第２走査信号線と、
    ｉ個の単位回路を含み第１クロック信号と第２クロック信号とに基づいて動作するシフトレジスタによって構成され、前記ｉ本の第１走査信号線に第１走査信号を印加し、前記ｉ本の第２走査信号線に第２走査信号を印加する走査信号線駆動回路と、
    第１定電位を供給する第１定電位線と、
    前記第１定電位よりも高い第２定電位を供給する第２定電位線と
    を備え、
    各単位回路は、第１内部ノードと、前記第１内部ノードと同じ論理レベルの電位が与えられる第２内部ノードと、前記第１内部ノードの電位を制御する第１制御回路と、対応する第１走査信号線に前記第１走査信号を印加する第１出力回路と、対応する第２走査信号線に前記第２走査信号を印加する第２出力回路とを含み、
    前記第１クロック信号と前記第２クロック信号とは、第１レベルの電位を維持する第１期間と前記第１レベルよりも高い第２レベルの電位を維持する第２期間とを周期的に繰り返す２相のクロック信号であって、
    奇数番目の単位回路には、前記第１クロック信号が第１制御クロックとして入力されるとともに前記第２クロック信号が第２制御クロックとして入力され、
    偶数番目の単位回路には、前記第２クロック信号が前記第１制御クロックとして入力されるとともに前記第１クロック信号が前記第２制御クロックとして入力され、
    前記第１制御回路は、
    前記第１制御クロックを受け取る入力端子と、
    前記第１内部ノードに接続された出力ノードと
    を含み、
    前記第１出力回路は、
    対応する第１走査信号線に接続された第１出力端子と、
    前記第１内部ノードに接続された制御端子を有し、前記第１出力端子に接続された第１走査信号線に印加される第１走査信号をオンレベルにするためのＰ型の第１走査信号ターンオントランジスタと、
    前記第１内部ノードに接続された制御端子と、前記第１出力端子に接続された第１導通端子と、前記第１定電位線に接続された第２導通端子とを有するＮ型の第１走査信号ターンオフトランジスタと
    を含み、
    前記第２出力回路は、
    他の単位回路および対応する第２走査信号線に接続された第２出力端子と、
    前記第２内部ノードに接続された制御端子と、前記第２制御クロックが与えられる第１導通端子と、前記第２出力端子に接続された第２導通端子とを有するＰ型の第２走査信号制御トランジスタと、
    前記第２内部ノードに接続された第１端子と、前記第２出力端子に接続された第２端子とを有するキャパシタと
    を含み、
    前記駆動方法は、各単位回路に関し、
    前記第１内部ノードの電位がハイレベルからローレベルに変化するよう前記第１制御クロックを前記第２レベルから前記第１レベルに変化させる第１ステップと、
    前記第１内部ノードの電位がローレベルで維持されている期間中に、前記第２出力回路から出力される第２走査信号がオフレベルからオンレベルに変化するよう、前記第２制御クロックを前記第２レベルから前記第１レベルに変化させる第２ステップと、
    前記第２ステップを実行してから所定期間経過後に、前記第２出力回路から出力される第２走査信号がオンレベルからオフレベルに変化するよう、前記第２制御クロックを前記第１レベルから前記第２レベルに変化させる第３ステップと、
    前記第３ステップを実行してから所定期間経過後に、前記第１出力回路から出力される第１走査信号がオンレベルからオフレベルに変化するよう、前記第１制御クロックを前記第２レベルから前記第１レベルに変化させる第４ステップと
    を含み、
    前記第１ステップが実行される時点以降で前記第２ステップが実行される直前の時点までの期間に、前記第１出力回路から出力される第１走査信号をオフレベルからオンレベルに変化させることを特徴とする、駆動方法。

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