WO2022264359A1

WO2022264359A1 - 表示装置およびその駆動方法

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Publication number: WO2022264359A1
Application number: PCT/JP2021/023034
Authority: WO
Inventors: 諒米林
Original assignee: シャープ株式会社
Priority date: 2021-06-17
Filing date: 2021-06-17
Publication date: 2022-12-22

Abstract

本願は、製造時の歩留まりの悪化や、表示品質の低下、回路量の増大を抑えつつ表示画像の高精細化を図ることができる内部補償方式の電流駆動型の表示装置を開示する。有機ＥＬ表示装置の画素回路１５において、データ信号線Ｄｊの電圧がダイオード接続状態の駆動トランジスタＴ４を介して保持キャパシタＣｓｔに書き込まれる前に駆動トランジスタＴ４のゲート端子の電圧Ｖｇが初期化される。このとき、駆動トランジスタＴ４のゲート端子に接続された保持キャパシタＣｓｔから、閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、表示素子初期化トランジスタＴ７を介して初期化電圧線Ｖｉｎｉへと電流が流れてゲート端子の電圧Ｖｇが初期化される。これにより、従来は上記ゲート端子と初期化電圧線Ｖｉｎｉとの間に設けられていた初期化トランジスタが不要となる。

Description

表示装置およびその駆動方法

　本開示は、表示装置に関し、より詳しくは、有機ＥＬ（Electro Luminescence）表示装置等のように電流で駆動される表示素子を備えた電流駆動型の表示装置およびその駆動方法に関する。

　近年、有機ＥＬ素子（有機発光ダイオード（Organic Light Emitting Diode: ＯＬＥＤ）とも呼ばれる）を含む画素回路を備えた有機ＥＬ表示装置（「ＯＬＥＤ表示装置」とも呼ばれる）が実用化されている。有機ＥＬ表示装置の画素回路は、有機ＥＬ素子に加えて、駆動トランジスタや、書込制御トランジスタ、保持キャパシタ等を含んでいる。駆動トランジスタや書込制御トランジスタには、薄膜トランジスタ（Thin Film Transistor）が使用され、駆動トランジスタのゲート端子に保持キャパシタが接続され、この保持キャパシタには、駆動回路からデータ信号線を介して、表示すべき画像を表す映像信号に応じた電圧（より詳しくは当該画素回路で形成すべき画素の階調値を示す電圧であり、以下「データ電圧」という）が与えられる。有機ＥＬ素子は、それに流れる電流に応じた輝度で発光する自発光型表示素子である。駆動トランジスタは、有機ＥＬ素子と直列に設けられ、保持キャパシタに保持される電圧にしたがって、有機ＥＬ素子に流れる電流を制御する。

　有機ＥＬ素子と駆動トランジスタの特性には、ばらつきや変動が発生する。このため、有機ＥＬ表示装置において高画質表示を行うためには、これらの素子の特性のばらつきや変動を補償する必要がある。有機ＥＬ表示装置については、素子の特性の補償を画素回路の内部で行う方法と、画素回路の外部で行う方法とが知られている。前者の方法に対応する画素回路として、駆動トランジスタのゲート端子の電圧すなわち保持キャパシタに保持される電圧の初期化を行った後、ダイオード接続状態の駆動トランジスタを介してデータ電圧で保持キャパシタを充電するように構成された画素回路が知られている。このような画素回路では、その内部で駆動トランジスタにおける閾値電圧のばらつきや変動が補償される（以下、この閾値電圧のばらつきや変動の補償を「閾値補償」という）。

　上記のように画素回路内で閾値補償を行う方式（以下「内部補償方式」という）の有機ＥＬ表示装置（ＯＬＥＤ表示装置）に関連する事項が、例えば特許文献１に記載されている。このような内部補償方式の有機ＥＬ表示装置における画素回路（以下「内部補償型画素回路」という）では、通常、駆動トランジスタのゲート端子の電圧すなわちゲート電圧の初期化を行うためのトランジスタ（以下「ゲート電圧初期化トランジスタ」という）に加えて、前フレーム画像の影響による表示品質の低下を抑えるために有機ＥＬ素子のアノード電極の電圧すなわちアノード電圧の初期化を行うためのトランジスタ（以下「アノード電圧初期化トランジスタ」または「表示素子初期化トランジスタ」という）が設けられている（例えば特許文献１の図２に示されるスイッチングトランジスタＱｓ２，Ｑｓ６参照）。また、特許文献２においても、内部補償方式のＯＬＥＤ表示装置における画素回路（内部補償型画素回路）であってゲート電圧の初期化およびアノード電圧の初期化を行う画素回路が幾つか開示されている（例えば特許文献２における図４Ｃ、図８Ａ、図１０参照）。

米国特許出願公開第２０１０／０１６４８４７号明細書米国特許出願公開第２０１２／０００１８９６号明細書国際公開第２０１９／１８６７６３号パンフレット米国特許出願公開第２０２０／０１１８４８７号明細書日本国特開２０２０－１１２７９５号公報

　上記のような内部補償型画素回路では、表示品質の低下を抑えるためにアノード電圧の初期化が必要であることから、通常、ゲート電圧初期化トランジスタに加えてアノード電圧初期化トランジスタが設けられている。このため、内部補償型画素回路では素子数が多くレイアウト密度が高くなる。その結果、表示画像の高精細化が困難であり、高精細化に対応しようとすると、表示パネルの製造において歩留まりが悪化しやすくなる。

　これに対し、ゲート電圧初期化トランジスタを設ける代わりに、その画素回路内で他の機能を果たすトランジスタをゲート電圧の初期化にも使用するように構成された内部補償型画素回路も知られている。例えば、特許文献１の図１２に示される画素回路では、閾値補償のためのスイッチングトランジスタＱｓ３、発光制御のためのスイッチングトランジスタＱｓ５、およびアノード電圧の初期化のためのスイッチングトランジスタＱｓ６がゲート電圧（ノードＮ１の電圧）の初期化にも使用される構成となっている。また、例えば特許文献２の図８Ａにおいても、それに類似した構成の閾値補償型画素回路が開示されている。

　しかし、このような閾値補償型画素回路では、ゲート電圧初期化トランジスタおよびアノード電圧初期化トランジスタの双方を含む閾値補償型画素回路（例えば特許文献２の図２、図４Ｃ参照）に比べ、必要な素子数を減らすことができるが、スイッチング素子として機能するトランジスタを制御するために多くの信号線が必要となり、その結果、表示部の配線や走査側駆動回路の回路量が増大する。

　そこで、製造時の歩留まりの悪化や、表示品質の低下、配線および回路量の増大を抑えつつ表示画像の高精細化を図ることができる内部補償方式の有機ＥＬ表示装置等の電流駆動型表示装置が望まれている。

　本発明の幾つかの実施形態に係る表示装置は、複数のデータ信号線、複数の第１走査信号線、複数の第２走査信号線、複数の発光制御線、第１電源線、第２電源線、初期化電圧線、および、複数の画素回路を含む表示部と、
　複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
　前記複数の第１走査信号線を選択的に駆動するとともに前記複数の第２走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路と、
を備え、
　前記複数の画素回路のそれぞれは、
　　前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１に対応し、かつ、前記複数の第２走査信号線のいずれか１に対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、駆動トランジスタと、保持キャパシタと、書込制御スイッチング素子と、閾値補償スイッチング素子と、前記閾値補償スイッチング素子とは導電型が異なる第１および第２発光制御スイッチング素子と、前記閾値補償スイッチング素子と導電型が同じ初期化スイッチング素子とを含み、
　前記駆動トランジスタは、
　　前記書込制御スイッチング素子を介して対応するデータ信号線に接続されるとともに、前記第１発光制御スイッチング素子を介して前記第１電源線に接続された第１導通端子と、
　　前記第２発光制御スイッチング素子を介して前記表示素子の第１端子に接続された第２導通端子と、
　　前記保持キャパシタを介して固定電圧線に接続されるとともに、前記閾値補償スイッチング素子を介して前記第２導通端子に接続された制御端子とを有し、
　前記表示素子の前記第１端子は前記初期化スイッチング素子を介して前記初期化電圧線に接続され、前記表示素子の第２端子は前記第２電源線に接続され、
　前記第１発光制御スイッチング素子は、対応する発光制御線に接続された制御端子を有し、
　前記書込制御スイッチング素子は、対応する第１走査信号線に接続された制御端子を有し、
　前記閾値補償スイッチング素子は、対応する第２走査信号線に接続された制御端子を有し、
　前記初期化スイッチング素子は、前記対応する発光制御線に接続された制御端子を有し、
　前記第２発光制御スイッチング素子は、前記対応する第２走査信号線よりも後に選択される後続第２走査信号線または前記対応する発光制御線よりも後に非活性化される後続発光制御線のいずれかである後続信号線に接続された制御端子を有し、
　前記後続第２走査信号線は、前記対応する第２走査信号線の選択期間と前記後続第２走査信号線の選択期間とが重複するように前記複数の第２走査信号線から選定された第２走査信号線であり、
　前記後続発光制御線は、前記対応する第２走査信号線の選択の開始時点よりも後に前記後続発光制御線が非活性化され、前記対応する第２走査信号線の選択期間と前記後続発光制御線の非活性化期間としての選択期間とが重複するように、前記複数の発光制御線から選定された発光制御線であり、
　前記走査側駆動回路は、
　　前記対応する第１走査信号線が前記対応する第２走査信号線の選択の開始時点から前記後続信号線の選択の開始時点までは非選択状態であって前記対応する第２走査信号線の選択期間と前記後続信号線の選択期間との重複期間内において選択状態となるように、前記複数の第１走査信号線を駆動し、
　　前記対応する発光制御線が前記対応する第２走査信号線の選択期間では非活性化状態であるように前記複数の発光制御線を選択的に非活性化する。

　本発明の他の幾つかの実施形態に係る表示装置は、
　複数のデータ信号線、複数の第１走査信号線、複数の第２走査信号線、複数の発光制御線、第１電源線、第２電源線、初期化電圧線、および、複数の画素回路を含む表示部と、
　複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
　前記複数の第１走査信号線を選択的に駆動するとともに前記複数の第２走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路と、
を備え、
　前記複数の画素回路のそれぞれは、
　　前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１に対応し、かつ、前記複数の第２走査信号線のいずれか１に対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、駆動トランジスタと、保持キャパシタと、書込制御スイッチング素子と、閾値補償スイッチング素子と、第１および第２発光制御スイッチング素子と、初期化スイッチング素子とを含み、
　前記駆動トランジスタと前記書込制御スイッチング素子と前記閾値補償スイッチング素子と前記第１および第２発光制御スイッチング素子と前記初期化スイッチング素子とは、いずれも同じ導電型であり、
　前記駆動トランジスタは、
　　前記書込制御スイッチング素子を介して対応するデータ信号線に接続されるとともに、前記第１発光制御スイッチング素子を介して前記第１電源線に接続された第１導通端子と、
　　前記第２発光制御スイッチング素子を介して前記表示素子の第１端子に接続された第２導通端子と、
　　前記保持キャパシタを介して固定電圧線に接続されるとともに、前記閾値補償スイッチング素子を介して前記第２導通端子に接続された制御端子とを有し、
　前記表示素子の前記第１端子は前記初期化スイッチング素子を介して前記初期化電圧線に接続され、前記表示素子の第２端子は前記第２電源線に接続され、
　前記第１発光制御スイッチング素子は、対応する発光制御線に接続された制御端子を有し、
　前記書込制御スイッチング素子は、対応する第１走査信号線に接続された制御端子を有し、
　前記閾値補償スイッチング素子は、対応する第２走査信号線に接続された制御端子を有し、
　前記初期化スイッチング素子は、前記対応する第２走査信号線に接続された制御端子を有し、
　前記第２発光制御スイッチング素子は、前記対応する発光制御線よりも後に非活性化される後続発光制御線に接続された制御端子を有し、
　前記後続発光制御線は、前記対応する第２走査信号線の選択の開始時点よりも後に前記後続発光制御線が非活性化され、前記対応する第２走査信号線の選択期間と前記後続発光制御線の非活性化期間としての選択期間とが重複するように、前記複数の発光制御線から選定された発光制御線であり、
　前記走査側駆動回路は、
　　前記対応する第１走査信号線が前記対応する第２走査信号線の選択の開始時点から前記後続発光制御線の非活性化の開始時点までは非選択状態であって前記対応する第２走査信号線の選択期間と前記後続発光制御線の選択期間との重複期間内において選択状態となるように、前記複数の第１走査信号線を駆動し、
　　前記対応する発光制御線が前記対応する第２走査信号線の選択期間では非活性化状態であるように前記複数の発光制御線を選択的に非活性化する。

　本発明の幾つかの実施形態に係る駆動方法は、
　電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
　前記表示装置は、複数のデータ信号線、複数の第１走査信号線、複数の第２走査信号線、複数の発光制御線、第１電源線、第２電源線、初期化電圧線、および、複数の画素回路を含む表示部を備え、
　前記複数の画素回路のそれぞれは、
　　前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１に対応し、前記複数の第２走査信号線のいずれか１に対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、駆動トランジスタと、保持キャパシタと、書込制御スイッチング素子と、閾値補償スイッチング素子と、前記閾値補償スイッチング素子と導電型が異なる第１および第２発光制御スイッチング素子と、前記閾値補償スイッチング素子と導電型が同じ初期化スイッチング素子とを含み、
　前記駆動トランジスタは、
　　前記書込制御スイッチング素子を介して対応するデータ信号線に接続されるとともに、前記第１発光制御スイッチング素子を介して前記第１電源線に接続された第１導通端子と、
　　前記第２発光制御スイッチング素子を介して前記表示素子の第１端子に接続された第２導通端子と、
　　前記保持キャパシタを介して固定電圧線に接続されるとともに、前記閾値補償スイッチング素子を介して前記第２導通端子に接続された制御端子とを有し、
　前記表示素子の前記第１端子は前記初期化スイッチング素子を介して前記初期化電圧線に接続され、前記表示素子の第２端子は前記第２電源線に接続され、
　前記第１発光制御スイッチング素子は、対応する発光制御線に接続された制御端子を有し、
　前記書込制御スイッチング素子は、対応する第１走査信号線に接続された制御端子を有し、
　前記閾値補償スイッチング素子は、対応する第２走査信号線に接続された制御端子を有し、
　前記初期化スイッチング素子は、前記対応する発光制御線に接続された制御端子を有し、
　前記第２発光制御スイッチング素子は、前記対応する第２走査信号線よりも後に選択される後続第２走査信号線または前記対応する発光制御線よりも後に非活性化される後続発光制御線のいずれかである後続信号線に接続された制御端子を有し、
　前記後続第２走査信号線は、前記対応する第２走査信号線の選択期間と前記後続第２走査信号線の選択期間とが重複するように前記複数の第２走査信号線から選定された第２走査信号線であり、
　前記後続発光制御線は、前記対応する第２走査信号線の選択の開始時点よりも後に前記後続発光制御線が非活性化され、前記対応する第２走査信号線の選択期間と前記後続発光制御線の非活性化期間としての選択期間とが重複するように、前記複数の発光制御線から選定された発光制御線であり、
　前記駆動方法は、
　　前記対応する第１走査信号線が前記対応する第２走査信号線の選択の開始時点から前記後続信号線の選択の開始時点までは非選択状態であって前記対応する第２走査信号線の選択期間と前記後続信号線の選択期間との重複期間内において選択状態となるように、前記複数の第１走査信号線を駆動するステップと、
　　前記対応する発光制御線が前記対応する第２走査信号線の選択期間では非活性化状態であるように前記複数の発光制御線を選択的に非活性化するステップと備える。

　本発明の他の幾つかの実施形態に係る駆動方法は、
　電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
　前記表示装置は、複数のデータ信号線、複数の第１走査信号線、複数の第２走査信号線、複数の発光制御線、第１電源線、第２電源線、初期化電圧線、および、複数の画素回路を含む表示部を備え、
　前記複数の画素回路のそれぞれは、
　　前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１に対応し、かつ、前記複数の第２走査信号線のいずれか１に対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、駆動トランジスタと、保持キャパシタと、書込制御スイッチング素子と、閾値補償スイッチング素子と、第１および第２発光制御スイッチング素子と、初期化スイッチング素子とを含み、
　前記駆動トランジスタと前記書込制御スイッチング素子と前記閾値補償スイッチング素子と前記第１および第２発光制御スイッチング素子と前記初期化スイッチング素子とは、いずれもＰ型トランジスタであり、
　前記駆動トランジスタは、
　　前記書込制御スイッチング素子を介して対応するデータ信号線に接続されるとともに、前記第１発光制御スイッチング素子を介して前記第１電源線に接続された第１導通端子と、
　　前記第２発光制御スイッチング素子を介して前記表示素子の第１端子に接続された第２導通端子と、
　　前記保持キャパシタを介して固定電圧線に接続されるとともに、前記閾値補償スイッチング素子を介して前記第２導通端子に接続された制御端子とを有し、
　前記表示素子の前記第１端子は前記初期化スイッチング素子を介して前記初期化電圧線に接続され、前記表示素子の第２端子は前記第２電源線に接続され、
　前記第１発光制御スイッチング素子は、対応する発光制御線に接続された制御端子を有し、
　前記書込制御スイッチング素子は、対応する第１走査信号線に接続された制御端子を有し、
　前記閾値補償スイッチング素子は、対応する第２走査信号線に接続された制御端子を有し、
　前記初期化スイッチング素子は、前記対応する第２走査信号線に接続された制御端子を有し、
　前記第２発光制御スイッチング素子は、前記対応する発光制御線よりも後に非活性化される後続発光制御線に接続された制御端子を有し、
　前記後続発光制御線は、前記対応する第２走査信号線の選択の開始時点よりも後に前記後続発光制御線が非活性化され、前記対応する第２走査信号線の選択期間と前記後続発光制御線の非活性化期間としての選択期間とが重複するように、前記複数の発光制御線から選定された発光制御線であり、
　前記駆動方法は、
　　前記対応する第１走査信号線が前記対応する第２走査信号線の選択の開始時点から前記後続発光制御線の非活性化の開始時点までは非選択状態であって前記対応する第２走査信号線の選択期間と前記後続発光制御線の選択期間との重複期間内において選択状態となるように、前記複数の第１走査信号線を駆動するステップと、
　　前記対応する発光制御線が前記対応する第２走査信号線の選択期間では非活性化状態であるように前記複数の発光制御線を選択的に非活性化するステップとを備える。

　本発明の上記幾つかの実施形態における画素回路では、駆動トランジスタの制御端子は、保持キャパシタを介して第１電源線に接続されるとともに閾値補償スイッチング素子を介して駆動トランジスタの第２導通端子に接続され、この第２導通端子は第２発光制御スイッチング素子を介して表示素子の第１端子に接続され、この第１端子は初期化スイッチング素子を介して初期化電圧線に接続されている。ここで、第１および第２の発光制御スイッチング素子の導電型は、閾値補償スイッチング素子と異なり、初期化スイッチング素子の導電型は、閾値補償スイッチング素子と同じである。また、閾値補償スイッチング素子の制御端子は、この画素回路に対応する第２走査信号線に接続され、第２発光制御スイッチング素子の制御端子は、後続信号線（後続第２走査信号線または後続発光制御線）に接続され、初期化スイッチング素子の制御端子は、この画素回路に対応する発光制御線に接続されている。したがって、当該第２走査信号線の選択の開始時点から、当該後続信号線の選択（後続第２走査信号線の選択または後続発光制御線の非活性化）の開始時点までの期間において、閾値補償スイッチング素子および第２発光制御スイッチング素子はオン状態である。また、この期間では、当該発光制御線は非活性化状態であるので、第１および第２発光制御スイッチング素子とは導電型が異なる初期化スイッチング素子もオン状態である。したがって、この期間では、初期化電圧線の電圧すなわち初期化電圧が初期化スイッチング素子、第２発光制御スイッチング素子、および閾値補償スイッチング素子を介して保持キャパシタに与えられ、この期間は、保持キャパシタへのデータ書込前の初期化期間に相当する。一方、この画素回路に対応する第１走査信号線は、当該第２走査信号線の選択期間と当該後続信号線の選択期間との重複期間内において選択状態となるので、当該第１走査信号線の選択期間では、書込制御スイッチング素子に加えて閾値補償スイッチング素子がオン状態であり、第２発光制御スイッチング素子はオフ状態である。また、この重複期間では当該発光制御線は非活性化状態であるので、第１発光制御スイッチング素子もオフ状態である。このような重複期間内における当該第１走査信号線の選択期間において、閾値補償スイッチング素子によってダイオード接続状態とされた駆動トランジスタを介してデータ信号線の電圧がデータ電圧として保持キャパシタに与えられることで、閾値補償の施されたデータ電圧の書込が行われる。したがって本発明の上記幾つかの実施形態によれば、このような閾値補償の機能を備える画素回路において、データ書込前の保持キャパシタの初期化のための専用のスイッチング素子が不要となり、当該画素回路を少ない素子数で実現することができる。また、当該専用のスイッチング素子を用いずに保持キャパシタの初期化を行う従来の画素回路に比べ、画素回路の駆動に必要な信号線数の増大が抑えられる。これにより、内部補償方式の表示装置において表示画像の高精細化が容易となり、また、製造における歩留まりも向上する。

　本発明の上記他の幾つかの実施形態における画素回路においても、駆動トランジスタの制御端子は、保持キャパシタを介して第１電源線に接続されるとともに閾値補償スイッチング素子を介して駆動トランジスタの第２導通端子に接続され、この第２導通端子は第２発光制御スイッチング素子を介して表示素子の第１端子に接続され、この第１端子は初期化スイッチング素子を介して初期化電圧線に接続されている。ここで、駆動トランジスタと書込制御スイッチング素子と閾値補償スイッチング素子と第１および第２発光制御スイッチング素子と初期化スイッチング素子とは、いずれも同じ導電型のトランジスタである。また、閾値補償スイッチング素子の制御端子は、この画素回路に対応する第２走査信号線に接続され、第２発光制御スイッチング素子の制御端子は、後続発光制御線に接続され、初期化スイッチング素子の制御端子は、当該第２走査信号線に接続されている。したがって、当該第２走査信号線の選択の開始時点から、当該後続発光制御線の非活性化の開始時点までの期間において、閾値補償スイッチング素子、第２発光制御スイッチング素子、および初期化スイッチング素子は、いずれもオン状態である。したがって、この期間では、初期化電圧線の電圧すなわち初期化電圧が初期化スイッチング素子、第２発光制御スイッチング素子、および閾値補償スイッチング素子を介して保持キャパシタに与えられ、この期間は、保持キャパシタへのデータ書込前の初期化期間に相当する。一方、この画素回路に対応する第１走査信号線は、当該第２走査信号線の選択期間と当該後続発光制御線の選択期間（非活性化期間）との重複期間内において選択状態となるので、当該第１走査信号線の選択期間では、書込制御スイッチング素子に加えて閾値補償スイッチング素子がオン状態であり、第２発光制御スイッチング素子はオフ状態である。また、この重複期間では、この画素回路に対応する発光制御線は非活性化状態であるので、第１発光制御スイッチング素子もオフ状態である。このような重複期間内における当該第１走査信号線の選択期間において、閾値補償スイッチング素子によってダイオード接続状態とされた駆動トランジスタを介してデータ信号線の電圧がデータ電圧として保持キャパシタに与えられることで、閾値補償の施されたデータ電圧の書込が行われる。したがって本発明の上記他の幾つかの実施形態によれば、このような閾値補償の機能を備える画素回路において、データ書込前の保持キャパシタの初期化のための専用のスイッチング素子が不要となり、当該画素回路を少ない素子数で実現することができる。また、当該専用のスイッチング素子を用いずに保持キャパシタの初期化を行う従来の画素回路に比べ、画素回路の駆動に必要な信号線数の増大が抑えられる。これにより、同じ導電型のトランジスタやスイッチング素子を用いて構成された画素回路を使用する内部補償方式の表示装置において、表示画像の高精細化が容易となり、また、製造における歩留まりも向上する。

第１の実施形態に係る表示装置の全体構成を示すブロック図である。上記第１の実施形態に係る表示装置の概略動作を説明するためのタイミングチャートである。上記第１の実施形態に対する比較例に係る表示装置における画素回路の構成を示す回路図である。上記比較例における画素回路の動作を説明するためのタイミングチャートである。上記第１の実施形態における画素回路の構成を示す回路図である。上記第１の実施形態における画素回路の動作を説明するためのタイミングチャートである。上記第１の実施形態におけるゲートドライバを構成するシフトレジスタの概略構成を示す回路図である。上記第１の実施形態におけるシフトレジスタにおける単位回路の構成例を示す回路図である。上記第１の実施形態における図８の単位回路の動作を説明するための信号波形図である。上記第１の実施形態におけるゲートドライバを構成するシフトレジスタにおける単位回路の他の構成例を示す回路図である。上記第１の実施形態における図１０の単位回路の動作を説明するための信号波形図である。従来例における画素回路の構成を示す回路図である。上記従来例における画素回路の動作を説明するための信号波形図である。第２の実施形態に係る表示装置の全体構成を示すブロック図である。上記第２の実施形態における画素回路の構成を示す回路図である。上記第２の実施形態における画素回路の通常駆動モードでの動作を説明するためのタイミングチャートである。上記第２の実施形態における画素回路の休止駆動モードでの動作を説明するためのタイミングチャートである。上記第２の実施形態におけるゲートドライバを構成するシフトレジスタの概略構成を示す回路図である。上記第２の実施形態におけるゲートドライバを構成するシフトレジスタにおける単位回路の構成例を示す回路図である。上記第２の実施形態における図１９の単位回路の駆動期間での動作を説明するための信号波形図である。上記第２の実施形態における図１９の単位回路の休止期間での動作を説明するための信号波形図である。第３の実施形態に係る表示装置における画素回路の構成を示す回路図である。上記第３の実施形態における画素回路の動作を説明するためのタイミングチャートである。上記第３の実施形態におけるゲートドライバを構成するシフトレジスタの概略構成を示す回路図である。上記第３の実施形態におけるゲートドライバを構成するシフトレジスタにおける単位回路の構成例を示す回路図である。上記第３の実施形態における図２５の単位回路の動作を説明するための信号波形図である。

　以下、添付図面を参照しながら各実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。また、各実施形態におけるトランジスタは例えば薄膜トランジスタであるが、本発明はこれに限定されない。さらに、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。

＜１．第１の実施形態＞
＜１．１　全体構成＞
　図１は、第１の実施形態に係る有機ＥＬ表示装置１０の全体構成を示すブロック図である。この表示装置１０は、内部補償を行う有機ＥＬ表示装置である。すなわち、この表示装置１０では、各画素回路に画素データを書き込む際に、当該画素回路内においてダイオード接続状態の駆動トランジスタを介して保持キャパシタをデータ信号の電圧（データ電圧）で充電することにより、当該駆動トランジスタの閾値電圧のばらつきや変動が補償される（詳細は後述）。

　図１に示すように、この表示装置１０は、表示部１１、表示制御回路２０、データ側駆動回路３０、走査側駆動回路４０、および、電源回路５０を備えている。データ側駆動回路３０は、データ信号線駆動回路（「データドライバ」とも呼ばれる）として機能する。走査側駆動回路４０は、走査信号線駆動回路（「ゲートドライバ」とも呼ばれる）および発光制御回路（「エミッションドライバ」とも呼ばれる）として機能する。図１に示す構成ではこれら走査側の２つの回路が１つの走査側駆動回路４０として実現されているが、これら２つの回路が適宜分離された構成であってもよく、また、これら２つの回路が表示部１１の一方側と他方側に分離されて配置される構成であってもよい。また、走査側駆動回路およびデータ信号線駆動回路の少なくとも一部が表示部１１と一体的に形成されていてもよい。これらの点は、後述の他の実施形態においても同様である。電源回路５０は、表示部１１に供給すべき後述のハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉと、表示制御回路２０、データ側駆動回路３０、および走査側駆動回路４０に供給すべき電源電圧（不図示）とを生成する。

　表示部１１には、ｍ本（ｍは２以上の整数）のデータ信号線Ｄ１，Ｄ２，…，Ｄｍと、これらに交差するｎ本の第１走査信号線ＰＳ１，ＰＳ２，…，ＰＳｎおよびｎ＋２本（ｎは２以上の整数）の第２走査信号線ＮＳ１，ＮＳ２，…，ＮＳn+2とが配設されており、ｎ本の第１走査信号線ＰＳ１～ＰＳｎにそれぞれ沿ってｎ本の発光制御線（エミッションライン）ＥＭ１～ＥＭｎが配設されている。また、表示部１１には、ｍ本のデータ信号線Ｄ１～Ｄｍおよびｎ本の第１走査信号線ＰＳ１～ＰＳｎに沿ってマトリクス状に配置されたｎ×ｍ個の画素回路１５が設けられており、各画素回路１５は、ｍ本のデータ信号線Ｄ１～Ｄｍのいずれか１つに対応するとともにｎ本の第１走査信号線ＰＳ１～ＰＳｎのいずれか１つに対応する（以下、各画素回路１５を区別する場合には、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路を「ｉ行ｊ列目の画素回路」ともいい、符号“Ｐｉｘ（ｉ，ｊ）”で示す）。また各画素回路１５は、ｎ本の第２走査信号線ＮＳ１～ＮＳｎのいずれか１つにも対応するとともにｎ本の発光制御線ＥＭ１～ＥＭｎのいずれか１つにも対応する。

　また表示部１１には、各画素回路１５に共通の図示しない電源線が配設されている。すなわち、後述の有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給するための第１電源線（以下「ハイレベル電源線」といい、ハイレベル電源電圧と同じく符号“ＥＬＶＤＤ”で示す）、および、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給するための第２電源線（以下「ローレベル電源線」といい、ローレベル電源電圧と同じく符号“ＥＬＶＳＳ”で示す）が配設されている。より詳しくは、ローレベル電源線ＥＬＶＳＳは複数の画素回路１５に共通する陰極である。さらに表示部１１には、各画素回路１５の初期化のためのリセット動作（「初期化動作」ともいう）に使用する初期化電圧Ｖｉｎｉを供給するための図示しない初期化電圧線（初期化電圧と同じく符号“Ｖｉｎｉ”で示す）も配設されている。ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉは、電源回路５０から供給される。

　表示制御回路２０は、表示すべき画像を表す画像情報および画像表示のためのタイミング制御情報を含む入力信号Ｓｉｎを表示装置１０の外部から受け取り、この入力信号Ｓｉｎに基づきデータ側制御信号Ｓｃｄおよび走査側制御信号Ｓｃｓを生成し、データ側制御信号Ｓｃｄをデータ側駆動回路（データ信号線駆動回路）３０に、走査側制御信号Ｓｃｓを走査側駆動回路（走査信号線駆動／発光制御回路）４０にそれぞれ出力する。

　データ側駆動回路３０は、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づきデータ信号線Ｄ１～Ｄｍを駆動する。すなわちデータ側駆動回路３０は、データ側制御信号Ｓｃｄに基づき、表示すべき画像を表すｍ個のデータ信号Ｄ（１）～Ｄ（ｍ）を並列に出力してデータ信号線Ｄ１～Ｄｍにそれぞれ印加する。

　走査側駆動回路４０は、表示制御回路２０からの走査側制御信号Ｓｃｓに基づき、ｎ本の第１走査信号線ＰＳ１～ＰＳｎおよびｎ＋２本の第２走査信号線ＮＳ1～ＮＳn+2を駆動する走査信号線駆動回路として機能するとともに、発光制御線ＥＭ１～ＥＭｎを駆動する発光制御回路として機能する。

　より詳細には、走査側駆動回路４０は、走査信号線駆動回路として、各フレーム期間において、走査側制御信号Ｓｃｓに基づき、ｎ本の第１走査信号線ＰＳ１～ＰＳｎを１水平期間に対応する所定期間ずつ順次に選択するとともにｎ＋２本の第２走査信号線ＮＳ1～ＮＳn+2を１水平期間に対応する所定期間ずつ順次に選択し、選択した第１走査信号線ＰＳｋに対してアクティブな信号を印加するとともに（ｋは１≦ｋ≦ｎなる整数）、選択した第２走査信号線ＮＳｓに対してアクティブな信号を印加し（ｓは１≦ｓ≦ｎ＋２なる整数）、かつ、非選択の第１走査信号線には非アクティブな信号を印加するとともに、非選択の第２走査信号線には非アクティブな信号を印加する。これにより、選択された第１走査信号線ＰＳｋに対応したｍ個の画素回路Ｐｉｘ（ｋ，１）～Ｐｉｘ（ｋ，ｍ）が一括して選択される。その結果、当該第１走査信号線ＰＳｋの選択期間（以下「第ｋ走査選択期間」という）において、データ側駆動回路３０からデータ信号線Ｄ１～Ｄｍに印加されたｍ個のデータ信号Ｄ（１）～Ｄ（ｍ）の電圧（以下では、これらの電圧を区別せずに単に「データ電圧」と呼ぶことがある）が画素データとして、画素回路Ｐｉｘ（ｋ，１）～Ｐｉｘ（ｋ，ｍ）にそれぞれ書き込まれる。なお、後述の図５に示すように本実施形態では、第１走査信号線ＰＳi1は画素回路１５内の所定のＰチャネル型（以下「Ｐ型」ともいう）トランジスタのゲート端子に接続され（ｉ１＝１～ｎ）、第２走査信号線ＮＳi2は画素回路１５内の所定のＮチャネル型（以下「Ｎ型」ともいう）トランジスタのゲート端子に接続される（ｉ2＝１～ｎ＋２）。このため、選択した第１走査信号線ＰＳi1にはアクティブな信号としてローレベル電圧が印加され、選択した第２走査信号線ＮＳi2にはアクティブな信号としてハイレベル電圧が印加される。

　また、走査側駆動回路４０は、各フレーム期間において、発光制御線ＥＭ１～ＥＭｎを、それらが第１および第２走査信号線ＰＳ１～ＰＳｎ，ＮＳ1～ＮＳn+2の上記駆動に連動して選択的に非活性化されるように駆動する。すなわち、走査側駆動回路４０は、発光制御回路として、走査側制御信号Ｓｃｓに基づき、ｉ番目の発光制御線ＥＭｉに対し、第ｉ水平期間を含む所定期間では非発光を示す発光制御信号（ハイレベル電圧）を印加し、それ以外の期間では発光を示す発光制御信号（ローレベル電圧）を印加する（ｉ＝１～ｎ）。ｉ番目の第１走査信号線ＰＳｉに対応する画素回路（以下「ｉ行目の画素回路」ともいう）Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）内の有機ＥＬ素子は、発光制御線ＥＭｉの電圧がローレベル（活性化状態）である間、ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）にそれぞれ書き込まれたデータ電圧に応じた輝度で発光する。なお以下では、発光制御線ＥＭｉが非活性化状態である期間（非活性化期間）を「選択期間」ともいう（他の実施形態においても同様）。

＜１．２　概略動作＞
　図２は、本実施形態に係る表示装置１０の概略動作を説明するためのタイミングチャートである。表示制御回路２０から走査側駆動回路４０に与えられる走査側制御信号Ｓｃｓには、互いに位相の異なる第１および第２クロック信号からなる２相クロック信号が含まれている。以下では、この第１クロック信号を「第１ゲートクロック信号」と呼び、符号“ＧＣＫ１”で示し、この第２クロック信号を「第２ゲートクロック信号」と呼び、符号“ＧＣＫ２”で示す。走査側駆動回路４０は、この２相クロック信号に基づき、図２に示すような第１走査信号ＰＳ（１）～ＰＳ（ｎ）および第２走査信号ＮＳ（１）～ＮＳ（ｎ＋２）を生成し、第１走査信号ＰＳ（１）～ＰＳ（ｎ）を第１走査信号線ＰＳ１～ＰＳｎにそれぞれ印加し、第２走査信号ＮＳ（１）～ＮＳ（ｎ＋２）を第２走査信号線ＮＳ１～ＮＳn+2にそれぞれ印加する。また、走査側駆動回路４０は、上記２相クロック信号（第１および第２ゲートクロック信号ＧＣＫ１，ＧＣＫ２）に基づき、図２に示すような発光制御信号ＥＭ（１）～ＥＭ（ｎ）を生成して発光制御線ＥＭ１～ＥＭｎにそれぞれ印加する。一方、データ側駆動回路３０は、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づき、図２に示すように第１走査信号ＰＳ（１）～ＰＳ（ｎ）に連動して変化するデータ信号Ｄ（１）～Ｄ（ｍ）を生成し、データ信号線Ｄ１～Ｄｍにそれぞれ印加する。このようにして表示部１１における第１走査信号線ＰＳ１～ＰＳｎ、第２走査信号線ＮＳ１～ＮＳn+2、発光制御線ＥＭ１～ＥＭｎ、および、データ信号線Ｄ１～Ｄｍが駆動されることで、非発光期間において、各画素回路Ｐｉｘ（ｉ，ｊ）に対し初期化およびデータ電圧の書き込みが行われ、発光期間において、各画素回路は書き込まれたデータ電圧に応じた輝度で発光する。なお、他の実施形態に係る表示装置においても、基本的には図２に示すように動作する。ただし、休止駆動を行う場合における休止期間での動作は、図２に示す動作とは異なる（詳細は後述）。

　本実施形態では、図２に示した上記各種信号により第１走査信号線ＰＳ１～ＰＳｎ、第２走査信号線ＮＳ１～ＮＳn+2、発光制御線ＥＭ１～ＥＭｎ、および、データ信号線Ｄ１～Ｄｍが上記のように駆動されることで、１フレーム期間において第１走査信号線ＰＳ１～ＰＳｎおよび第２走査信号線ＮＳ１～ＮＳn+2を順次選択して表示部１１（の画素回路Ｐｉｘ（１，１）～Ｐｉｘ（ｎ，ｍ））に画像データを書き込むリフレッシュフレーム期間（以下「ＲＦフレーム期間」ともいう）Ｔｒｆが繰り返される。

＜１．３　比較例における画素回路の構成および動作＞
　以下では、本実施形態における画素回路１５の構成および動作を説明する前に、本実施形態に対する比較例に係る表示装置における画素回路１５ａの構成および動作につき図３および図４を参照して説明する。なお、この比較例では、図１に示す構成とは異なり、表示部１１には、第２走査信号線ＮＳ１，ＮＳ２，…，ＮＳn+2に代えて第２走査信号線ＮＳ-1，ＮＳ０，ＮＳ１，…，ＮＳｎが配設されている。この比較例の全体的な構成における他の部分は、図１に示す構成と同様である。

　図３は、上記比較例における画素回路１５ａの構成を示す回路図、より詳しくは、ｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５ａすなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。図３に示すように画素回路１５ａは、表示素子としての１個の有機ＥＬ素子（有機発光ダイオード）ＯＬと、７個のトランジスタ（典型的には薄膜トランジスタ）Ｔ１～Ｔ７（以下、これらを「第１初期化トランジスタＴ１」、「閾値補償トランジスタＴ２」、「書込制御トランジスタＴ３」、「駆動トランジスタＴ４」、「第１発光制御トランジスタＴ５」、「第２発光制御トランジスタＴ６」、「第２初期化トランジスタＴ７」という）と、１個の保持キャパシタＣｓｔとを含んでいる。トランジスタＴ１，Ｔ２，およびＴ７はＮ型トランジスタである。トランジスタＴ３～Ｔ６はＰ型トランジスタである。Ｎ型トランジスタＴ１，Ｔ２，およびＴ７は、例えばチャネル層が酸化物半導体としての酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）で形成された薄膜トランジスタ（以下、「ＩＧＺＯ－ＴＦＴ」という。）であり、Ｐ型のトランジスタＴ３～Ｔ６は、例えばチャネル層が低温ポリシリコンで形成された薄膜トランジスタ（以下「ＬＴＰＳ－ＴＦＴ」という）である。ただし、これらには限定されない。保持キャパシタＣｓｔは、２つの電極（第１電極および第２電極）からなる容量素子である。図３に示すように、保持キャパシタＣｓｔにおける第１電極および第２電極は、ハイレベル電源線ＥＬＶＤＤおよび駆動トランジスタＴ４のゲート端子にそれぞれ接続されている。なお、画素回路１５ａにおいて、駆動トランジスタＴ４以外のトランジスタＴ１～Ｔ３，Ｔ５～Ｔ７はスイッチング素子として機能する。

　この比較例における画素回路Ｐｉｘ（ｉ，ｊ）には、それに対応する第１走査信号線（以下、画素回路に注目した説明において「対応第１走査信号線」ともいう）ＰＳｉ、それに対応する第２走査信号線（以下、画素回路に注目した説明において「対応第２走査信号線」ともいう）ＮＳｉ、対応第２走査信号線ＮＳｉの２つ前の第２走査信号線（第２走査信号線ＮＳ-1～ＮＳｎの走査順における２つ前の走査信号線であり、以下、画素回路に注目した説明において単に「先行第２走査信号線」ともいう）ＮＳi-2、それに対応する発光制御線（以下、画素回路に注目した説明において「対応発光制御線」ともいう）ＥＭｉ、それに対応するデータ信号線（以下、画素回路に注目した説明において「対応データ信号線」ともいう）Ｄｊ、初期化電圧線Ｖｉｎｉ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されている。

　図３に示すように、画素回路１５ａでは、駆動トランジスタＴ４のソース端子は、書込制御トランジスタＴ３を介して対応データ信号線Ｄｊに接続されるとともに、第１発光制御トランジスタＴ５を介してハイレベル電源線ＥＬＶＤＤに接続されている。駆動トランジスタＴ４のドレイン端子は、第２発光制御トランジスタＴ６を介して有機ＥＬ素子ＯＬのアノード電極に接続されている。駆動トランジスタＴ４のゲート端子は、保持キャパシタＣｓｔを介してハイレベル電源線ＥＬＶＤＤに接続され、かつ、閾値補償トランジスタＴ２を介して当該駆動トランジスタＴ４のドレイン端子に接続され、かつ、第１初期化トランジスタＴ１を介して初期化電圧線Ｖｉｎｉに接続されている。有機ＥＬ素子ＯＬのアノード電極は第２初期化トランジスタＴ７を介して初期化電圧線Ｖｉｎｉに接続され、有機ＥＬ素子ＯＬのカソード電極はローレベル電源線ＥＬＶＳＳに接続されている。また、書込制御トランジスタＴ３および閾値補償トランジスタＴ２のゲート端子は対応第１走査信号線ＰＳｉおよび対応第２走査信号線ＮＳｉにそれぞれ接続され、第１および第２発光制御トランジスタＴ５，Ｔ６ならびに第２初期化トランジスタＴ７のゲート端子はいずれも対応発光制御線ＥＭｉに接続され、第１初期化トランジスタＴ１のゲート端子は先行第２走査信号線ＮＳi-2に接続されている。

　次に、図３に示した画素回路１５ａすなわち比較例におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図３とともに図４を参照して説明する。図４は、画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。

　図３の画素回路Ｐｉｘ（ｉ，ｊ）に対応発光制御線ＥＭｉを介して与えられる発光制御信号ＥＭ（ｉ）が時刻ｔ１でＬレベルからＨレベルに変化すると、Ｐ型の第１および第２発光制御トランジスタＴ５，Ｔ６がオン状態からオフ状態へと変化し、発光制御信号ＥＭ（ｉ）がＨレベルの間、オフ状態を維持する。したがって、発光制御信号ＥＭ（ｉ）がＨレベルである期間ｔ１～ｔ８は、有機ＥＬ素子ＯＬに電流が流れず画素回路Ｐｉｘ（ｉ，ｊ）は非発光状態である。また、画素回路Ｐｉｘ（ｉ，ｊ）が非発光状態である期間（非発光期間）ｔ１～ｔ８においてＮ型の第２初期化トランジスタＴ７がオン状態となることで、有機ＥＬ素子ＯＬのアノード電極の電圧（以下「アノード電圧」という）Ｖａが初期化される。

　非発光期間ｔ１～ｔ８において、先行第２走査信号線ＮＳi-2を介して画素回路Ｐｉｘ（ｉ，ｊ）に与えられる先行第２走査信号ＮＳ（ｉ－２）が時刻ｔ２にＬレベルからＨレベルに変化し、これによりＮ型の第１初期化トランジスタＴ１がオフ状態からオン状態に変化し、第２走査信号ＮＳ（ｉ－２）がＨレベルの間、オン状態を維持する。第１初期化トランジスタＴ１がオン状態である期間（以下「初期化期間」という）ｔ２～ｔ３では、保持キャパシタＣｓｔが初期化されて駆動トランジスタＴ４のゲート端子の電圧（以下「ゲート電圧」という）Ｖｇが初期化電圧Ｖｉｎｉとなる。

　図３の画素回路Ｐｉｘ（ｉ，ｊ）の非発光期間ｔ１～ｔ８において、先行第２走査信号ＮＳ（ｉ－２）が時刻ｔ３にＬレベルに変化した後、対応第２走査信号線ＮＳｉを介して与えられる第２走査信号（以下「対応第２走査信号」ともいう）ＮＳ（ｉ）が時刻ｔ４にＬレベルからＨレベルに変化する。これにより、Ｎ型の閾値補償トランジスタＴ２は、オフ状態からオン状態へと変化し、対応第２走査信号ＮＳ（ｉ）がＨレベルの間、オン状態を維持し、駆動トランジスタＴ４はダイオード接続状態となっている。

　閾値補償トランジスタＴ２がオン状態である期間ｔ４～ｔ７において、対応第１走査信号線ＰＳｉを介して画素回路Ｐｉｘ（ｉ，ｊ）に与えられる第１走査信号（以下「対応第１走査信号」ともいう）ＰＳ（ｉ）が時刻ｔ５にＨレベルからＬレベルに変化する。これによりＰ型の書込制御トランジスタＴ３は、オフ状態からオン状態に変化し、第１走査信号ＰＳ（ｉ）がＬレベルの間、オン状態を維持する。書込制御トランジスタＴ３がオン状態である期間（以下「データ書込期間」という）ｔ５～ｔ６において、対応データ信号線Ｄｊを介して画素回路Ｐｉｘ（ｉ，ｊ）に与えられるデータ信号Ｄ（ｊ）の電圧がデータ電圧Ｖｄａｔａとして、ダイオード接続状態の駆動トランジスタＴ４を介して保持キャパシタＣｓｔに与えられる。これにより、閾値補償の施されたデータ電圧が保持キャパシタＣｓｔに書き込まれて保持され、駆動トランジスタＴ４のゲート電圧Ｖｇは、保持キャパシタＣｓｔの第２電極の電圧に維持される。このときゲート電圧Ｖｇは、駆動トランジスタＴ４の閾値をＶｔｈ（＜０）とすると、次式で与えられる値となる。
　　Ｖｇ＝Ｖｄａｔａ＋Ｖｔｈ　…（１）
このようにしてデータ書込期間ｔ５～ｔ６では、内部補償を行いつつデータ電圧の書込が行われる。

　データ書込期間ｔ５～ｔ６後の時刻ｔ７において、第２走査信号ＮＳ（ｉ）がＨレベルルからＬレベルへと変化し、閾値補償トランジスタＴ２がオフ状態となる。続いて、時刻ｔ８において、発光制御信号ＥＭ（ｉ）がＨレベルからＬレベルへと変化し、これにより第１および第２発光制御トランジスタＴ５，Ｔ６がオン状態となって、発光期間が開始する。この発光期間では、保持キャパシタＣｓｔに保持された電圧（データ書込期間ｔ５～ｔ６に書き込まれた電圧）に応じた量の電流Ｉ１が、ハイレベル電源線ＥＬＶＤＤから第１発光制御トランジスタＴ５、駆動トランジスタＴ４、第２発光制御トランジスタＴ６、および、有機ＥＬ素子ＯＬを経由してローレベル電源線ＥＬＶＳＳに流れる。

　この発光期間において、駆動トランジスタＴ４は飽和領域で動作し、有機ＥＬ素子ＯＬに流れる駆動電流Ｉ１は次式（２）で与えられる。式（２）に含まれる駆動トランジスタＴ４のゲインβは、次式（３）で与えられる。
　　Ｉ１＝（β／２）（｜Ｖｇｓ｜－｜Ｖｔｈ｜）²
　　　　＝（β／２）（｜Ｖｇ－ＥＬＶＤＤ｜－｜Ｖｔｈ｜）²　…（２）
　　β＝μ×（Ｗ／Ｌ）×Ｃｏｘ　…（３）
ただし、上記の式（２）および式（３）において、Ｖｔｈ、μ、Ｗ、Ｌ、Ｃｏｘは、それぞれ、駆動トランジスタＴ４の閾値電圧、移動度、ゲート幅、ゲート長、および、単位面積あたりのゲート絶縁膜容量を表す。ここで、駆動トランジスタＴ４はＰ型であって、Ｖｔｈ＜０，Ｖｇ＜ＥＬＶＤＤであるので、
　　Ｉ１＝（β／２）（ＥＬＶＤＤ－Ｖｇ＋Ｖｔｈ）²
となる。さらに、この式に既述の式（１）を代入すると、
　　Ｉ１＝（β／２）（ＥＬＶＤＤ－Ｖｄａｔａ）²　…（４）
となる。上記式（４）からわかるように、時刻ｔ８以降の発光期間では、有機ＥＬ素子ＯＬは、駆動トランジスタＴ４の閾値電圧Ｖｔｈに拘わらず、対応データ信号線Ｄｊの電圧であるデータ電圧Ｖｄａｔａに応じた輝度で発光する。

＜１．４　本実施形態における画素回路の構成および動作＞
　次に、本実施形態における画素回路１５の構成および動作につき図５および図６を参照して説明する。図５は、本実施形態における画素回路１５の構成を示す回路図である。図６は、本実施形態における画素回路１５の動作を説明するためのタイミングチャートである。

　図５は、本実施形態におけるｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示している（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５は、上記比較例における画素回路１５ａ（図３）と同様、表示素子としての有機ＥＬ素子ＯＬ、駆動トランジスタＴ４、書込制御トランジスタＴ３、閾値補償トランジスタＴ２、第１発光制御トランジスタＴ５、第２発光制御トランジスタＴ６、既述の第２初期化トランジスタに相当する表示素子初期化トランジスタＴ７、および、保持キャパシタＣｓｔを含んでいるが、第１初期化トランジスタＴ１を含まない点で上記比較例における画素回路１５ａ（図３）と相違する。本実施形態においても、トランジスタＴ２およびＴ７はＮ型トランジスタであり、トランジスタＴ３～Ｔ６はＰ型トランジスタである。Ｎ型トランジスタＴ２およびＴ７は、例えばＩＧＺＯ－ＴＦＴであるが、これに限定されない。また、Ｐ型のトランジスタＴ３～Ｔ６は、例えばＬＴＰＳ－ＴＦＴであるが、これに限定されない。保持キャパシタＣｓｔは、２つの電極（第１電極および第２電極）からなる容量素子である。なお、この画素回路１５においても、駆動トランジスタＴ４以外のトランジスタＴ２～Ｔ３，Ｔ５～Ｔ７はスイッチング素子として機能する。

　図５に示すように、本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）には、上記比較例における画素回路Ｐｉｘ（ｉ，ｊ）（図３）と同様、それに対応する第１走査信号線（対応第１走査信号線）ＰＳｉ、それに対応する第２走査信号線（対応第２走査信号線）ＮＳｉ、それに対応する発光制御線（対応発光制御線）ＥＭｉ、それに対応するデータ信号線（対応データ信号線）Ｄｊ、初期化電圧線Ｖｉｎｉ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されている。しかし、上記比較例における画素回路Ｐｉｘ（ｉ，ｊ）（図３）とは異なり、本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）には、対応第２走査信号線ＮＳｉの２つ後の第２走査信号線（第２走査信号線ＮＳ１～ＮＳｎの走査順における２つ後の第２走査信号線であり、以下、画素回路に注目した説明において単に「後続第２走査信号線」ともいう）ＮＳi+2が接続されており、先行第２走査信号線ＮＳi-2は接続されていない。

　図５に示すように、画素回路１５では、上記比較例における画素回路１５ａ（図３）と同様、駆動トランジスタＴ４の第１導通端子としてのソース端子は、書込制御トランジスタＴ３を介して対応データ信号線Ｄｊに接続されるとともに、第１発光制御トランジスタＴ５を介してハイレベル電源線ＥＬＶＤＤに接続されている。駆動トランジスタＴ４の第２導通端子としてのドレイン端子は、第２発光制御トランジスタＴ６を介して有機ＥＬ素子ＯＬの第１端子としてのアノード電極に接続されている。駆動トランジスタＴ４のゲート端子は、保持キャパシタＣｓｔを介して固定電圧線としてのハイレベル電源線ＥＬＶＤＤに接続されるとともに、閾値補償トランジスタＴ２を介して当該駆動トランジスタＴ４のドレイン端子に接続されている。有機ＥＬ素子ＯＬのアノード電極は表示素子初期化トランジスタＴ７を介して初期化電圧線Ｖｉｎｉに接続され、有機ＥＬ素子ＯＬの第２端子としてのカソード電極はローレベル電源線ＥＬＶＳＳに接続されている。また、書込制御トランジスタＴ３のゲート端子は対応第１走査信号線ＰＳｉに、閾値補償トランジスタＴ２のゲート端子は対応第２走査信号線ＮＳｉにそれぞれ接続され、第１発光制御トランジスタＴ５および表示素子初期化トランジスタＴ７のゲート端子は、いずれも対応発光制御線ＥＭｉに接続され、第２発光制御トランジスタＴ６のゲート端子は後続第２走査信号線ＮＳi+2に接続されている。

　次に、図５に示した画素回路１５すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図５とともに図６を参照して説明する。図６は、画素回路Ｐｉｘ（ｉ，ｊ）の動作を説明するためのタイミングチャートである。本実施形態では第１走査信号線ＰＳｉ、第２走査信号線ＮＳｉ、発光制御線ＥＭｉ、および、データ信号線Ｄｊが図６に示すように駆動され、これにより、本実施形態におけるｉ行ｊ列目の画素回路１５すなわちＰｉｘ（ｉ，ｊ）は下記のように動作する。

　図５の画素回路Ｐｉｘ（ｉ，ｊ）に対応発光制御線ＥＭｉを介して与えられる発光制御信号（対応発光制御信号）ＥＭ（ｉ）が時刻ｔ１でＬレベルからＨレベルに変化すると、Ｐ型の第１発光制御トランジスタＴ５がオン状態からオフ状態へと変化し、対応発光制御信号ＥＭ（ｉ）がＨレベルの間、オフ状態を維持する。したがって、対応発光制御信号ＥＭ（ｉ）がＨレベルである期間ｔ１～ｔ８は、有機ＥＬ素子ＯＬに電流が流れず画素回路Ｐｉｘ（ｉ，ｊ）は非発光状態である。また、画素回路Ｐｉｘ（ｉ，ｊ）が非発光状態である期間（非発光期間）ｔ１～ｔ８においてＮ型の表示素子初期化トランジスタＴ７がオン状態となることで、有機ＥＬ素子ＯＬのアノード電極の電圧（アノード電圧）Ｖａが初期化される。

　非発光期間ｔ１～ｔ８において、対応第２走査信号線ＮＳｉを介して画素回路Ｐｉｘ（ｉ，ｊ）に与えられる第２走査信号（以下「対応第２走査信号」ともいう）ＮＳ（ｉ）が時刻ｔ２にＬレベルからＨレベルへと変化し、これによりＮ型の閾値補償トランジスタＴ２がオフ状態からオン状態に変化し、対応第２走査信号ＮＳ（ｉ）がＨレベルの間、オン状態を維持する。閾値補償トランジスタＴ２がオン状態である期間ｔ２～ｔ６において、後続第２走査信号線ＮＳi+2を介して画素回路Ｐｉｘ（ｉ，ｊ）に与えられる第２走査信号（以下「後続第２走査信号」ともいう）ＮＳ（ｉ＋２）が時刻ｔ３にＬレベルからＨレベルへと変化し、これによりＰ型の第２発光制御トランジスタＴ６がオン状態からオフ状態に変化し、後続第２走査信号ＮＳ（ｉ＋２）がＨレベルの間、オフ状態を維持する。

　上記より、対応第２走査信号ＮＳ（ｉ）がＨレベルへと変化してから後続第２走査信号ＮＳ（ｉ＋２）がＨレベルへと変化するまでの期間ｔ２～ｔ３では、閾値補償トランジスタＴ２および第２発光制御トランジスタＴ６は、いずれもオン状態である。また、この期間ｔ２～ｔ３では、対応発光制御線ＥＭｉはＨレベルであるので、表示素子初期化トランジスタＴ７もオン状態である。したがって、図５からわかるように、この期間ｔ２～ｔ３において、駆動トランジスタＴ４のゲート端子に接続された保持キャパシタＣｓｔから、閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、表示素子初期化トランジスタＴ７を順に介して初期化電圧線Ｖｉｎｉへと電流が流れて保持キャパシタＣｓｔが初期化される（以下、この期間ｔ２～ｔ３を「初期化期間」という）。すなわち、駆動トランジスタＴ４のゲート端子の電圧（ゲート電圧）Ｖｇが初期化電圧Ｖｉｎｉに初期化される。このようにして、保持キャパシタＣｓｔの保持電圧の初期化すなわちゲート電圧Ｖｇの初期化のための経路が閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、および表示素子初期化トランジスタＴ７によって形成される。

　このような初期期間ｔ２～ｔ３の後、時刻ｔ４において、対応第１走査信号線ＰＳｉを介して画素回路Ｐｉｘ（ｉ，ｊ）に与えられる第１走査信号（以下「対応第１走査信号」という）ＰＳ（ｉ）がＨレベルからＬレベルに変化し、これによりＰ型の書込制御トランジスタＴ３がオフ状態からオン状態に変化し、対応第１走査信号ＰＳ（ｉ）がＬレベルの間、オン状態を維持する。対応第１走査信号ＰＳ（ｉ）がＬレベルである期間ｔ４～ｔ５では、図６に示すように、対応第２走査信号ＮＳ（ｉ）および後続第２走査信号ＮＳ（ｉ＋２）は、共にＨレベルであるので、Ｎ型の閾値補償トランジスタＴ２はオン状態に維持され、Ｐ型の第２発光制御トランジスタＴ６はオフ状態に維持されている。したがって、この期間ｔ４～ｔ５において、対応データ信号線Ｄｊを介して画素回路Ｐｉｘ（ｉ，ｊ）に与えられるデータ信号Ｄ（ｊ）の電圧がデータ電圧Ｖｄａｔａとして、ダイオード接続状態の駆動トランジスタＴ４を介して保持キャパシタＣｓｔに与えられる（以下、この期間ｔ４～ｔ５を「データ書込期間」という）。これにより、閾値補償の施されたデータ電圧が保持キャパシタＣｓｔに書き込まれて保持され、駆動トランジスタＴ４のゲート電圧Ｖｇは、保持キャパシタＣｓｔの保持電圧に相当する値に維持される。このときゲート電圧Ｖｇは、駆動トランジスタＴ４の閾値をＶｔｈ（＜０）とすると、比較例における画素回路Ｐｉｘ（ｉ，ｊ）と同様（図３）、既述の式（１）で与えられる値となる。

　時刻ｔ５で、対応第１走査信号ＰＳ（ｉ）がＬレベルからＨレベルに変化し、これにより書込制御トランジスタＴ３がオフ状態となる。その後、時刻ｔ６で、対応第２走査信号ＮＳ（ｉ）がＨレベルからＬレベルへと変化し、これにより閾値補償トランジスタＴ２がオフ状態となる。さらにその後、時刻ｔ７で、後続第２走査信号ＮＳ（ｉ＋２）がＨレベルからＬレベルへと変化し、これにより第２発光制御トランジスタＴ６がオン状態となる。しかし、この時点では、対応発光制御信号ＥＭ（ｉ）はＨレベルであるので、第１発光制御トランジスタＴ５はオフ状態であり非発光状態が維持される。

　その後、時刻ｔ８において、発光制御信号ＥＭ（ｉ）がＨレベルからＬレベルへと変化し、これにより第１発光制御トランジスタＴ５もオン状態となって、発光期間が開始する。この発光期間では、保持キャパシタＣｓｔに保持された電圧（データ書込期間ｔ４～ｔ５に書き込まれた電圧）に応じた量の電流Ｉ１が、ハイレベル電源線ＥＬＶＤＤから第１発光制御トランジスタＴ５、駆動トランジスタＴ４、第２発光制御トランジスタＴ６、および、有機ＥＬ素子ＯＬを経由してローレベル電源線ＥＬＶＳＳに流れる。この発光期間において、有機ＥＬ素子ＯＬに流れる電流Ｉ１は、上記比較例と同様、既述の式（４）で与えられる。したがって、本実施形態においても、時刻ｔ８以降の発光期間では、有機ＥＬ素子ＯＬは、駆動トランジスタＴ４の閾値電圧Ｖｔｈに拘わらず、対応データ信号線Ｄｊの電圧であるデータ電圧Ｖｄａｔａに応じた輝度で発光する。なお、図６に示す例では、対応発光制御線ＥＭｉは、期間ｔ１～ｔ８では非活性化状態であり、この期間ｔ１～ｔ８が当該画素回路Ｐｉｘ（ｉ，ｊ）の非発光期間となるが、少なくとも対応第２走査信号線ＮＳｉの選択期間ｔ２～ｔ６では非活性状態であるように発光制御線ＥＭ１～ＥＭｎの駆動（選択的な非活性化）を行えばよい。

　なお本実施形態では、第２発光制御トランジスタＴ６のゲート端子に与えられる制御信号は、対応第２走査信号ＮＳ（ｉ）の２つ後の第２走査信号ＮＳ（ｉ＋２）であるが、これに限定されるものではない。すなわち、図６に示される画素回路Ｐｉｘ（ｉ，ｊ）の動作からわかるように、第２発光制御トランジスタＴ６のゲート端子に制御信号として与えられる第２走査信号は、対応第２走査信号ＮＳ（ｉ）の後続の第２走査信号ＮＳ（ｉ＋Ｘ）であって（Ｘは正の整数）、そのＨレベルの期間（アクティブ期間）が対応第２走査信号ＮＳ（ｉ）のＨレベルの期間と部分的に重なるような第２走査信号であればよい。本実施形態におけるデータ書込期間ｔ４～ｔ５は、この重複期間ｔ３～ｔ６内に設定される（図６参照）。したがって、後続第２走査信号線ＮＳi+Xは、対応第２走査信号線ＮＳｉの選択期間と後続第２走査信号線ＮＳi+Xの選択期間とが部分的に重複するように選定された第２走査信号線であり、この重複期間ｔ３～ｔ６に対応第１走査信号線ＰＳｉの選択期間すなわちデータ書込期間が含まれるように第１走査信号線ＰＳ１～ＰＳｎが駆動される。なお、発光制御線ＥＭ１～ＥＭｎは、対応発光制御線ＥＭｉが少なくとも対応第２走査信号線ＮＳｉの選択期間では非活性化状態であるように駆動される必要がある。

＜１．５　ゲートドライバ＞
　既述のように、本実施形態における走査側駆動回路４０は、走査信号線駆動回路および発光制御回路として機能する（図１参照）。以下では、この走査側駆動回路４０のうち、上記第１および第２走査信号を生成する走査信号線駆動回路として機能する部分（以下これを「ゲートドライバ」という）の構成および動作について説明する。

＜１．５．１　シフトレジスタの構成例＞
　本実施形態では、図１に示すように表示部にｎ×ｍ個の画素回路が設けられている。以下では、これらｎ×ｍ個の画素回路のうち第１走査信号線ＰＳｉの延在方向に並ぶｍ個の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）を「画素行」または単に「行」と呼ぶものとする（ｉ＝１～ｎ）。本実施形態におけるゲートドライバは、複数段からなるシフトレジスタによって構成されており、以下では、このシフトレジスタの各段を構成する双安定回路を「単位回路」と呼ぶ（他の実施形態においても同様）。このシフトレジスタ３０１は、ｎ個の画素行Ｐｉｘ（１，１）～Ｐｉｘ（１，ｍ），Ｐｉｘ（２，１）～Ｐｉｘ（２，ｍ），…，Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，ｍ）に１対１に対応するｎ個の単位回路３（１）～３（ｎ）を含んでいる。

　図７は、本実施形態において走査信号線駆動回路としてのゲートドライバを構成するシフトレジスタ３０１の概略構成を説明するための回路図であり、シフトレジスタ３０１の５段分の構成を示している。ここでは、ｉを偶数と仮定して、（ｉ－２）段目、（ｉ－１）段目、ｉ段目、（ｉ＋１）段目、および（ｉ＋２）段目の単位回路３（ｉ－２）、３（ｉ－１）、３（ｉ）、３（ｉ＋１）、および３（ｉ＋２）に着目している。このシフトレジスタ３０１には、表示制御回路２０からの走査側制御信号Ｓｃｓのうちゲートドライバの制御のための信号（以下「ゲート制御信号ＧＣＴＬ」ともいう）として、ゲートスタートパルス信号、第１ゲートクロック信号ＧＣＫ１、第２ゲートクロック信号ＧＣＫ２が与えられる。また、第１定電圧としてのゲートハイ電圧ＶＧＨおよび第２定電圧としてのゲートロー電圧ＶＧＬも、このシフトレジスタ３０１に与えられる。ゲートハイ電圧ＶＧＨは、画素回路１５内のＰ型トランジスタをオフ状態、画素回路１５内のＮ型トランジスタをオン状態にするレベルの電圧である。ゲートロー電圧ＶＧＬは、画素回路１５内のＰ型トランジスタをオン状態、画素回路１５内のＮ型トランジスタをオフ状態にするレベルの電圧である（他の実施形態においても同様）。なお、ゲートハイ電圧ＶＧＨは第１定電圧線３６１によって供給され、ゲートロー電圧ＶＧＬは第２定電圧線３６２によって供給される。ゲートスタートパルス信号は、セット信号Ｓとして１段目の単位回路３（１）に与えられる信号であり、図７では省略している。

　各単位回路３は、第１制御クロック信号ＣＫ１、第２制御クロック信号ＣＫ２、セット信号Ｓ、ゲートハイ電圧ＶＧＨ、およびゲートロー電圧ＶＧＬをそれぞれ受け取るための入力端子と、第１出力信号ＯＵＴ１および第２出力信号ＯＵＴ２をそれぞれ出力するための出力端子とを含んでいる。第１出力信号ＯＵＴ１は第１走査信号であり、第２出力信号ＯＵＴ２は第２走査信号である。すなわち、各単位回路３では、第１走査信号および第２走査信号が生成される。

　偶数段目の単位回路３については、第１ゲートクロック信号ＧＣＫ１が第１制御クロック信号ＣＫ１として与えられ、第２ゲートクロック信号ＧＣＫ２が第２制御クロック信号ＣＫ２として与えられ、奇数段目の単位回路３については、第２ゲートクロック信号ＧＣＫ２が第１制御クロック信号ＣＫ１として与えられ、第１ゲートクロック信号ＧＣＫ１が第２制御クロック信号ＣＫ２として与えられる。ゲートハイ電圧ＶＧＨおよびゲートロー電圧ＶＧＬについては、全ての単位回路３に共通的に与えられる。また、各段の単位回路３（ｋ）には、前段の単位回路からの第１出力信号ＯＵＴ１がセット信号Ｓとして与えられる。また、各段の単位回路３（ｋ）からの第１出力信号ＯＵＴ１は、対応する第１走査信号線ＰＳｋに第１走査信号ＰＳ（ｋ）として与えられ、各段の単位回路３（ｋ）からの第２出力信号ＯＵＴ２は、対応する第２走査信号線ＮＳｋに第２走査信号ＮＳ（ｋ）として与えられる（ｋ＝１～ｎ）。なお、図５に示したように、ｉ行目の各画素回路Ｐｉｘ（ｉ，ｊ）に着目すると（ｊ＝１～ｍ）、書込制御トランジスタＴ３のゲート端子には第１走査信号線ＰＳｉが接続され、閾値補償トランジスタＴ２のゲート端子には第２走査信号線ＮＳｉが接続され、第２発光制御トランジスタＴ６のゲート端子には後続第２走査信号線ＮＳi+2が接続されている。

　ところで、第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２とは、ゲートロー電圧ＶＧＬ（第１レベルの電圧）を維持する第１期間とゲートハイ電圧ＶＧＨ（第２レベルの電圧）を維持する第２期間とを周期的に繰り返す２相のクロック信号である。第１期間の長さは第２期間の長さ以下である。但し、典型的には、第１期間の長さは第２期間の長さよりも短い。なお、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２は表示制御回路２０内に設けられたクロック信号出力回路から出力される。第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２に関する上記の点は、他の実施形態においても同様である。

＜１．５．２　単位回路＞
　図８は、本実施形態における単位回路３の構成例を示す回路図である。図８に示すように、単位回路３は、スイッチング素子として機能する７個のトランジスタＭ１～Ｍ３，Ｍ６～Ｍ９と１個のキャパシタＣ１とを備えている。トランジスタＭ１～Ｍ３，Ｍ６，Ｍ８はＰ型トランジスタであり、トランジスタＭ７，Ｍ９はＮ型トランジスタである。単位回路３は、また、ゲートハイ電圧ＶＧＨを供給する第１定電圧線３６１に接続された入力端子およびゲートロー電圧ＶＧＬを供給する第２定電圧線３６２に接続された入力端子のほか、４個の入力端子３１～３４および２個の出力端子３８，３９を有している。図８では、セット信号Ｓを受け取るための入力端子に符号３１を付し、第１制御クロック信号ＣＫ１を受け取るための入力端子に符号３２を付し、第２制御クロック信号ＣＫ２を受け取るための入力端子に符号３３を付し、第２出力信号ＯＵＴ２のリセットのための信号Ｒ２としてリセット用後続走査信号ＮＳ（ｉ＋Ｙ）を受け取るための入力端子に符号３４を付し、第１出力信号ＯＵＴ１を出力するための出力端子に符号３８を付し、第２出力信号ＯＵＴ２を出力するための出力端子に符号３９を付している。以下においては、第１出力信号ＯＵＴ１を出力するための出力端子を「第１出力端子」といい、第２出力信号ＯＵＴ２を出力するための出力端子を「第２出力端子」という。なお、リセット用後続走査信号ＮＳ（ｉ＋Ｙ）を特定するＹは、後続第２走査信号ＮＳ（ｉ＋Ｘ）を特定する整数Ｘよりも大きい正の整数であり（Ｙ＞Ｘ）、図７に示す例ではＹ＝４であるがこれに限定されない。

　トランジスタＭ３のソース端子およびトランジスタＭ１，Ｍ６～Ｍ８のゲート端子は互いに接続されており、これらが互いに接続されている一節点のことを「第１内部ノード」という。第１内部ノードには符号Ｎ１を付す。この第１内部ノードＮ１の電圧は、シフトレジスタ３０１において初段から最終段へと順次に転送すべき論理値を示す。また、トランジスタＭ１のゲート端子とキャパシタＣ１の一端とは接続されている。また、トランジスタＭ６のドレイン端子とトランジスタＭ７のドレイン端子とトランジスタＭ２のゲート端子とは互いに接続されており、これらが互いに接続されている一節点のことを「第２内部ノード」という。第２内部ノードには符号Ｎ２を付す。

　単位回路３には、第１内部ノードＮ１の電圧を制御する第１制御回路３１１と、第１出力信号ＯＵＴ１の出力を制御する第１出力回路３３１と、第２内部ノードＮ２の電圧を制御する第２制御回路３２１と、第２出力信号ＯＵＴ２の出力を制御する第２出力回路３３２とが含まれている。第１制御回路３１１は、トランジスタＭ３を含んでいる。第１制御回路３１１の出力端子３５は第１内部ノードＮ１に接続されている。第２制御回路３２１は、トランジスタＭ６とトランジスタＭ７とを含んでいる。第１出力回路３３１は、第１出力スイッチング素子としてのトランジスタＭ１と、トランジスタＭ２と、キャパシタＣ１とを含んでいる。第２出力回路３３２は、第２出力スイッチング素子としてのトランジスタＭ８と、リセット用スイッチング素子としてのトランジスタＭ９とを含んでいる。

　トランジスタＭ１は、ゲート端子を第１内部ノードＮ１に接続され、ドレイン端子を入力端子３３に接続され、ソース端子を第１出力端子３８に接続されている。トランジスタＭ２は、ゲート端子を第２内部ノードＮ２に接続され、ソース端子を第１定電圧線に接続され、ドレイン端子を第１出力端子３８に接続されている。トランジスタＭ３は、ゲート端子を入力端子３２に接続され、ドレイン端子を入力端子３１に接続され、ソース端子を第１内部ノードＮ１に接続されている。トランジスタＭ６は、ゲート端子を第１内部ノードＮ１に接続され、ソース端子を第１定電圧線に接続され、ドレイン端子を第２内部ノードＮ２に接続されている。トランジスタＭ７は、ゲート端子を第１内部ノードＮ１に接続され、ドレイン端子を第２内部ノードＮ２に接続され、ソース端子を第２定電圧線に接続されている。キャパシタＣ１は、一端をトランジスタＭ１のゲート端子に、他端を第１出力端子３８にそれぞれ接続されている。トランジスタＭ８は、ゲート端子を第１内部ノードＮ１に接続され、ソース端子を第１定電圧線に接続され、ドレイン端子を第２出力端子３９に接続されている。トランジスタＭ９は、ゲート端子を入力端子３４に接続され、ドレイン端子を第２出力端子３９に接続され、ソース端子を第２定電圧線に接続されている。

＜１．５．３　シフトレジスタの動作＞
　以下、図８とともに図９を参照しつつ、上記のように構成されたシフトレジスタ３０１の動作を説明する。図９は、このシフトレジスタ３０１におけるｉ段目の単位回路３（ｉ）の動作を説明するための信号波形図である。なお、本実施形態に係る表示装置１０の動作の理解に供すべく、走査側駆動回路４０により生成される発光制御信号ＥＭ（ｉ）も図９に示されており、同様の趣旨で、データ側駆動回路３０により生成されるデータ信号Ｄ（ｊ）も図９に示されている（ｊ＝１～ｍ）。

　図９においても図６に示したように、ｉ行目の画素行に対応する発光制御信号ＥＭ（ｉ）すなわち既述の対応発光制御信号ＥＭ（ｉ）が時刻ｔ１にＬレベルからＨレベルへと変化するものとする。また図９に示すように、時刻ｔ１以前の期間には、第１内部ノードＮ１の電圧はＨレベルで維持され、第２内部ノードＮ２の電圧はＬレベルで維持され、第１出力信号ＯＵＴ１（ＰＳ（ｉ））はＨレベルで維持され、第２出力信号ＯＵＴ２（ＮＳ（ｉ））はＬレベルで維持されている。なお、第２内部ノードＮ２がＬレベルで維持されているので、トランジスタＭ２はオン状態で維持されている。

　その後、時刻ｔ２において、第１制御クロック信号ＣＫ１がＨレベルからＬレベルへと変化し、これによりトランジスタＭ３がオン状態となる。また、時刻ｔ２には、セット信号ＳがＨレベルからＬレベルに変化する。これにより、第１内部ノードＮ１の電圧がＬレベルへと変化し、トランジスタＭ１，Ｍ６，Ｍ８がオン状態となる。これにより、第２内部ノードＮ２の電圧がＬレベルからＨレベルへと変化し、トランジスタＭ２がオフ状態となる。また、第２出力信号ＯＵＴ２すなわち第２走査信号ＮＳ（ｉ）が、ＬレベルからＨレベルへと変化し、第２出力端子３９の接続先の閾値補償トランジスタＴ２がオン状態となる。

　その後、時刻ｔ３において、第２制御クロック信号ＣＫ２がＨレベルからＬレベルへと変化する。このとき、トランジスタＭ１はオン状態となっているので、入力端子３３の電圧の低下とともに第１出力端子３８の電圧（第１出力信号ＯＵＴ１の電圧）が低下する。ここで、第１内部ノードＮ１と第１出力端子３８との間にはキャパシタＣ１が設けられているので、第１出力端子３８の電圧の低下とともに第１内部ノードＮ１の電圧も低下する。その結果、トランジスタＭ１のゲート端子には大きな負の電圧が印加される。このようなブートストラップ動作により、第１出力端子３８の接続先の書込制御トランジスタＴ３がオン状態となるのに充分なレベルにまで第１出力信号ＯＵＴ１すなわち第１走査信号ＰＳ（ｉ）の電圧が低下する。なお、図９に示す例では、この時刻ｔ３において、後続第２走査信号ＮＳ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化し、後続第２走査信号線ＮＳi+Xに接続されている第２発光制御トランジスタＴ６がオフ状態となる（図５参照）。

　その後、時刻ｔ５において、第２制御クロック信号ＣＫ２がＬレベルからＨレベルへと変化する。これにより、入力端子３３の電圧の上昇とともに第１出力端子３８の電圧（第１出力信号ＯＵＴ１すなわち第１走査信号ＰＳ（ｉ）の電圧）が上昇する。これにより、第１出力端子３８の接続先の書込制御トランジスタＴ３がオフ状態となる。第１出力端子３８の電圧が上昇すると、キャパシタＣ１を介して、第１内部ノードＮ１の電圧も上昇する。

　その後、時刻ｔｂにおいて、第１制御クロック信号ＣＫ１がＨレベルからＬレベルに変化する。これにより、トランジスタＭ３がオン状態となる。このとき、セット信号ＳはＨレベルで維持されている。このため、第１内部ノードＮ１の電圧がＨレベルへと上昇し、トランジスタＭ１およびトランジスタＭ１，Ｍ６，Ｍ８はオフ状態となり、トランジスタＭ７はオン状態となる。これにより、第２内部ノードＮ２の電圧もＨレベルからＬレベルへと変化する。第２内部ノードＮ２の電圧がＬレベルへと変化することにより、トランジスタＭ２はオン状態となる。時刻ｔｂ以降の期間には、時刻ｔ１以前の期間と同様、第１内部ノードＮ１の電圧はＨレベルで維持され、第２内部ノードＮ２の電圧はＬレベルで維持される。

　時刻ｔｂ以降の時刻ｔ６において、入力端子３４に与えられるリセット用後続走査信号ＮＳ（ｉ＋Ｙ）がＬレベルからＨレベルへと変化する（この例ではＹ＝２である）。これにより、トランジスタＭ９がオン状態となり、第２出力信号ＯＵＴ２すなわち第２走査信号ＮＳ（ｉ）がＨレベルからＬレベルへと変化し、第２出力端子３９の接続先の閾値補償トランジスタＴ２がオフ状態となる。

　その後、時刻ｔ７において後続第２走査信号ＮＳ（ｉ＋Ｘ）がＬレベルへと変化し、さらにその後、時刻ｔ８において後続発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルへと変化して発光期間が開始する。

　本実施形態におけるゲートドライバを構成するシフトレジスタ３０１では、以上のように動作する単位回路３が図７に示すように縦続接続されており、走査側制御信号Ｓｃｓに含まれるゲートスタートパルス信号がその初段に入力される。これにより、第１走査信号線ＰＳ１～ＰＳｎを順次選択するための第１走査信号ＰＳ（１）～ＰＳ（ｎ）が生成されるとともに、第２走査信号線ＮＳ１～ＮＳn+Xを順次選択するための第２走査信号ＮＳ（１）～ＮＳ（ｎ＋Ｘ）が生成され、第１走査信号ＰＳ（１）～ＰＳ（ｎ）は第１走査信号線ＰＳ１～ＰＳｎにそれぞれ印加され、第２走査信号ＮＳ（１）～ＮＳ（ｎ＋Ｘ）は第２走査信号線ＮＳ１～ＮＳn+Xにそれぞれ印加される（図１に示す例ではＸ＝２）。

　このようにして第１走査信号線ＰＳ１～ＰＳｎおよび第２走査信号線ＮＳ１～ＮＳn+Xが駆動されると共に、発光制御線ＥＭ１～ＥＭｎが既述のように駆動されることにより、本実施形態における画素回路１５（図５に示す画素回路Ｐｉｘ（ｉ，ｊ））が既述のように、初期化動作、閾値補償を伴うデータ書込動作、および、発光動作を行う（図６参照）。

＜１．５．４　単位回路の他の構成例＞
　図１０は、本実施形態におけるゲートドライバを構成するシフトレジスタ３０１における単位回路３の他の構成例を示す回路図である。図１０を図８と比較すればわかるように、図１０の単位回路３は、第２出力信号ＯＵＴ２の出力を制御する第２出力回路３３２の構成において図８の単位回路３と相違し、また、第１制御回路３１１の出力端子３５が、第２定電圧（ゲートロー電圧ＶＧＬ）をゲート端子に与えられているＰ型トランジスタＭ１０を介してトランジスタＭ１のゲート端子に接続されている点において図８の単位回路３と相違する。図１０の単位回路３における他の構成は、図８の単位回路３と同じである。ただし、図１０の単位回路３は、第２出力回路３３２に接続される入力端子として、入力端子３４に代えて２個の入力端子３４ａ，３４ｂを有している。なお、図１０の単位回路３の構成のうち図８の単位回路３と同一または対応する部分には同一の参照符号を付している。

　図１０の単位回路３において、トランジスタＭ１０のドレイン端子およびトランジスタＭ１のゲート端子が互いに接続されている節点が第１内部ノードＮ１であり、この第１内部ノードＮ１の電圧は、図８の単位回路３における第１内部ノードＮ１の電圧と同様に変化する。図１０の単位回路３では、トランジスタＭ３のソース端子とトランジスタＭ６，Ｍ７のゲート端子とトランジスタＭ１０のソース端とが互いに接続されており、これらが互いに接続されている一節点のことを「状態ノード」という。単位回路３の状態ノードには符号ＩＳを付し、ｉ段目の単位回路３の状態ノードＩＳの電圧を符号ＩＳ（ｉ）で示す。状態ノードＩＳの電圧ＩＳ（ｉ）は、トランジスタＭ１０により、第２定電圧（ＶＧＬ）から低下しないようにその振幅が抑えられるが、論理値の観点からは第１内部ノードＮ１と同様に変化する。

　図１０に示すように、第２出力回路３３２は、互いに並列に接続された２個のＰ型トランジスタＭ１３，Ｍ１４と、互いに直列に接続された２個のＮ型トランジスタＭ１１，Ｍ１２とからなるＮＡＮＤゲートである。このＮＡＮＤゲートとしての第２出力回路３３２には、２個の入力端子３４ａ，３４ｂと１個の出力端子３９とが接続されている。この第２出力回路３３２は、当該２個の入力端子３４ａ，３４ｂの双方にＨレベルの信号が与えられたときに、出力端子３９からＬレベルの第２出力信号ＯＵＴ２を出力し、当該２個の入力端子３４ａ，３４ｂの一方または双方にＬレベルの信号が与えられたときに、出力端子３９からＨレベルの第２出力信号ＯＵＴ２を出力する。なお、本実施形態におけるシフトレジスタ３０１では、Ｌレベルが論理値“１”（真）に相当し、Ｈレベルが論理値“０”（偽）に相当する。このため、この第２出力回路３３２は、当該２個の入力端子３４ａ，３４ｂに与えられる信号（電圧）がそれぞれ示す２つの論理値の論理和を論理反転させた信号を第２出力信号ＯＵＴ２として出力することになる。

＜１．５．５　他の構成例によるシフトレジスタの動作＞
　以下、図１０とともに図１１を参照しつつ、図１０の単位回路３を用いたシフトレジスタ３０１の動作を説明する。図１１は、このシフトレジスタ３０１におけるｉ段目の単位回路３（ｉ）の動作を説明するための信号波形図である。本実施形態に係る表示装置１０の動作の理解に供すべく、走査側駆動回路４０により生成される発光制御信号ＥＭ（ｉ）も図１１に示されており、同様の趣旨で、データ側駆動回路３０により生成されるデータ信号Ｄ（ｊ）も図１１に示されている（ｊ＝１～ｍ）。なお、図８の単位回路３を用いた図７のシフトレジスタ３０１では、ｉ段目の単位回路３（ｉ）の入力端子３４にリセット用後続走査信号ＮＳ（ｉ＋Ｙ）が与えられるが、図１０の単位回路３を用いた本シフトレジスタ３０１では、これに代えて、ｉ段目の単位回路３（ｉ）の２個の入力端子３４ａ，３４ｂに、前段の状態ノードＩＳの電圧ＩＳ（ｉ－１）および後段の状態ノードＩＳの電圧（ｉ＋１）がそれぞれ与えられる。

　図１１を図９と比較すればわかるように、本シフトレジスタ３０１においても、第１内部ノードＮ１および第２内部ノードＮ２の電圧、ならびに、第１出力信号ＯＵＴ１として出力される第１走査信号ＰＳ（ｉ）については、図８の単位回路３を用いた図７のシフトレジスタ３０１と同様に変化する。ゲートロー電圧ＶＧＬがゲート端子に与えられているＰ型トランジスタＭ１０の働きにより、ｉ段目の単位回路３（ｉ）における状態ノードＩＳの電圧ＩＳ（ｉ）は、図１１に示すように変化する。したがって、ｉ段目の単位回路３（ｉ）の前段および後段における状態ノードＩＳの電圧ＩＳ（ｉ－１），ＩＳ（ｉ＋１）も図１１に示すように変化する。これらの状態ノードＩＳの電圧ＩＳ（ｉ－１），ＩＳ（ｉ＋１）は、入力端子３４ａ，３４ｂをそれぞれ介してＮＡＮＤゲートとしての第２出力回路３３２に与えられ、その出力端子３９から第２出力信号ＯＵＴ２として図１１に示すような第２走査信号ＮＳ（ｉ）が出力される。

　本実施形態におけるゲートドライバを構成するシフトレジスタでは、以上のように動作する単位回路３が縦続接続されており、走査側制御信号Ｓｃｓに含まれるゲートスタートパルス信号がその初段に入力される。これにより、第１走査信号線ＰＳ１～ＰＳｎを順次選択するための第１走査信号ＰＳ（１）～ＰＳ（ｎ）が生成されるとともに、第２走査信号線ＮＳ１～ＮＳn+Xを順次選択するための第２走査信号ＮＳ（１）～ＮＳ（ｎ＋Ｘ）が生成される。これらの第１走査信号ＰＳ（１）～ＰＳ（ｎ）および第２走査信号線ＮＳ１～ＮＳn+Xにより第１走査信号線ＰＳ１～ＰＳｎおよび第２走査信号ＮＳ（１）～ＮＳ（ｎ＋Ｘ）が駆動されると共に、発光制御線ＥＭ１～ＥＭｎが既述のように駆動されることにより、本実施形態における画素回路１５（図５に示す画素回路Ｐｉｘ（ｉ，ｊ））が既述のように、初期化動作、閾値補償を伴うデータ書込動作、および、発光動作を行う（図６参照）。

＜１．６　効果＞
　従来の内部補償方式の有機ＥＬ表示装置における画素回路では、図３に示す比較例における画素回路１５ａのように、駆動トランジスタＴ４のゲート端子の電圧（ゲート電圧）を初期化するための初期化トランジスタＴ１が必要であった。これに対し本実施形態におけるｉ行ｊ列目の画素回路１５であるＰｉｘ（ｉ，ｊ）は、上記のような第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ），ＮＳ（ｉ＋Ｘ）、発光制御信号ＥＭ（ｉ）に基づき動作し、既述のように画素回路Ｐｉｘ（ｉ，ｊ）において（ｉ＝１～ｎ，ｊ＝１～ｍ）、駆動トランジスタＴ４のゲート電圧Ｖｇの初期化のための経路が閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、および表示素子初期化トランジスタＴ７によって形成される（図５および図６参照）。このため、保持キャパシタＣｓｔと初期化電圧線Ｖｉｎｉとの間にゲート電圧初期化用のスイッチング素子としてのトランジスタを設ける必要がない。これにより、内部補償方式の有機ＥＬ表示装置において、従来よりも、画素回路を構成する素子数が低減されて表示画像の高精細化が容易となり、また、製造における歩留まりも向上する。

　なお既述のように、ゲート電圧初期化トランジスタを設ける代わりに、画素回路内の他のトランジスタをゲート電圧の初期化にも使用するように構成された内部補償型画素回路が知られている（特許文献１，２）。図１２は、このような従来の内部補償型画素回路（以下「従来例における画素回路」という）１５ｂの構成例を示す回路図、すなわち、特許文献３（国際公開第２０１９／１８６７６３号パンフレット）に記載された第１の実施形態に係る表示装置における画素回路の構成を示す回路図である。ただし図１２では、この画素回路１５ｂを構成するトランジスタ等の各素子の符号が、本実施形態における画素回路１５（図５）における対応する素子の符号と一致するように変更されている。また図１３は、この画素回路１５ｂの動作を説明するための信号波形図である。この従来例に係る表示装置において、図１３に示すような信号によって各画素回路１５ｂを駆動することにより、本実施形態に係る表示装置と同様の機能が実現される。

　図１２を図５と比較すればわかるように、この画素回路１５ｂは、本実施形態における画素回路１５と基本的に同じ構成を有しており、いずれにおいても駆動トランジスタＴ４のゲート電圧Ｖｇの初期化のための経路が閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、および表示素子初期化トランジスタＴ７により形成される。しかし、これらのトランジスタＴ２，Ｔ６，Ｔ７のゲート端子に対し、従来例では対応第１種論理和信号線Ｐｉ、対応第２種論理和信号線Ｑｉ、先行走査信号線Ｇi-1がそれぞれ接続されているのに対し、本実施形態では対応第２走査信号線ＮＳｉ、発光制御線ＥＭｉ、後続第２走査信号線ＮＳi+2がそれぞれ接続されている。ここで、対応第１種論理和信号線Ｐｉは、対応走査信号Ｇ（ｉ）とその直前の走査信号Ｇ（ｉ－１）との論理和の信号を伝達するための信号線であり、対応第２種論理和信号線Ｑｉは、対応走査信号の直前の走査信号Ｇ（ｉ－１）と対応発光制御信号ＥＭ（ｉ）との論理和の信号を伝達するための信号線である。したがって、本実施形態によれば、このような従来例に比べ、各画素回路Ｐｉｘ（ｉ，ｊ）を駆動するために表示パネルに配設すべき信号線の数が低減され、それに応じて走査側駆動回路の構成も簡略化される。また、本実施形態によれば、このような従来例と同様、駆動トランジスタＴ４のゲート電圧Ｖｇの初期化のための経路が閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、および表示素子初期化トランジスタＴ７により形成されるので、発光期間において、保持キャパシタＣｓｔに接続される駆動トランジスタＴ４のゲート端子から初期化電圧線Ｖｉｎｉへと至る経路での漏れ電流が、ゲート電圧Ｖｇの初期化のために第１初期化トランジスタＴ１が設けられる構成（図３参照）に比べ低減される。

＜２．第２の実施形態＞
　低消費電力の表示装置として休止駆動を行う表示装置が知られている。休止駆動とは、同じ画像を続けて表示するときに駆動期間（リフレッシュ期間）と休止期間（非リフレッシュ期間）を設け、駆動期間では駆動回路を動作させ、休止期間では駆動回路の動作を停止させる駆動方法であり、「間欠駆動」または「低周波駆動」とも呼ばれる。

　このような休止駆動を行う有機ＥＬ表示装置において、駆動トランジスタＴ４のヒステリシス特性に起因するフリッカの発生を抑制すべく、休止期間において、データ信号線Ｄｊを介して駆動トランジスタＴ４にバイアスストレス電圧（「オンバイアス電圧」とも呼ばれる）を印加するために第１走査信号線ＰＳｉを駆動して第２走査信号線ＮＳｉの駆動を停止するという構成が考えられる。上記第１の実施形態では、第２走査信号線ＮＳｉの駆動を停止すると、図５に示す画素回路１５において第２発光制御トランジスタＴ６がオン状態に維持されることから、休止期間では画素回路１５が適正に動作しない。そこで以下では、上記第１の実施形態と同様に駆動トランジスタＴ４のゲート電圧Ｖｇの初期化のための第１初期化トランジスタＴ１を含まない画素回路を使用しつつ、休止駆動における休止期間でオンバイアス電圧を印加するときにも適正に動作する有機ＥＬ表示装置を、第２の実施形態として説明する。

＜２．１　構成＞
　図１４は、第２実施形態に係る有機ＥＬ表示装置１０ｂの全体構成を示すブロック図である。上記第１の実施形態と同様（図１参照）、この表示装置１０ｂは、内部補償を行う有機ＥＬ表示装置であり、図１４に示すように、表示部１１ｂ、表示制御回路２０、データ側駆動回路３０、走査側駆動回路４０、および、電源回路５０を備えている。本実施形態における構成のうち上記第１の実施形態と同一または対応する部分には同一の参照符号を付して詳しい説明を省略し、以下では本実施形態における構成のうち上記第１の実施形態と異なる部分を中心に説明する。

　上記第１の実施形態では、図１に示すように、表示部１１にｎ＋２本の第２走査信号線ＮＳ１～ＮＳn+2およびｎ本の発光制御線ＥＭ１～ＥＭｎが配設されていたが、本実施形態では、図１４に示すように、表示部１１ｂにｎ本の第２走査信号線ＮＳ１～ＮＳｎおよびｎ＋２本の発光制御線ＥＭ１～ＥＭｎが配設されている。本実施形態において表示部１１ｂに配設されている他の信号線や、電源線、電圧線については上記第１の実施形態と同様である。

　図１５は、本実施形態におけるｉ番目の第１走査信号線ＰＳｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１６すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示している（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１６は、上記第１の実施形態における画素回路１５（図５）と同様、表示素子としての有機ＥＬ素子ＯＬ、駆動トランジスタＴ４、書込制御トランジスタＴ３、閾値補償トランジスタＴ２、第１発光制御トランジスタＴ５、第２発光制御トランジスタＴ６、表示素子初期化トランジスタＴ７、および、保持キャパシタＣｓｔを含んでおり、これらの素子間の接続関係も上記第１の実施形態における画素回路１５と同様である。図１５に示すように、第２発光制御トランジスタＴ６のゲート端子には、対応発光制御線ＥＭｉの後続の発光制御線ＥＭi+X（Ｘは正の整数であり、図１４に示す例ではＸ＝２）が接続されており、この点で、当該ゲート端子に対応第２走査信号線ＮＳｉの後続の第２走査信号線ＮＳi+Xが接続されている上記第１の実施形態と相違する（図５参照）。画素回路１６における他のスイッチング素子としてのトランジスタＴ２，Ｔ３，Ｔ５，Ｔ６，Ｔ７のゲート端子に接続される信号線は、上記第１の実施形態における画素回路１５と同様である（図５、図１５参照）。

＜２．２　動作＞
　本実施形態に係る表示装置１０ｂは、通常駆動モードと休止駆動モードとの２つの動作モードを有している。すなわち表示装置１０ｂは、通常駆動モードでは、表示部１１ｂの画像データ（各画素回路内のデータ電圧）を書き換えるリフレッシュフレーム期間Ｔｒｆが連続するように動作し、休止駆動モードでは、リフレッシュフレーム期間Ｔｒｆのみからなる駆動期間ＴＤと表示部１１ｂの画像データの書き換えを停止する複数の非リフレッシュフレーム期間Ｔｎｒｆからなる休止期間ＴＰとが交互に現れるように動作する。

＜２．２．１　通常駆動モードにおける動作＞
　図１６は、本実施形態における画素回路１６の通常駆動モードでの動作を説明するためのタイミングチャートである。以下、図１５に示した画素回路１６すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の通常駆動モードでの動作を、図１５とともに図１６を参照して説明する。本実施形態における通常駆動モードでは、第１走査信号線ＰＳｉ、第２走査信号線ＮＳｉ、発光制御線ＥＭｉ、および、データ信号線Ｄｊが図１６に示すように駆動され、これにより画素回路１６（本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ））は下記のように動作する。

　図１５の画素回路Ｐｉｘ（ｉ，ｊ）に対応発光制御線ＥＭｉを介して与えられる発光制御信号（対応発光制御信号）ＥＭ（ｉ）が時刻ｔ１でＬレベルからＨレベルに変化すると、Ｐ型の第１発光制御トランジスタＴ５がオン状態からオフ状態へと変化し、画素回路Ｐｉｘ（ｉ，ｊ）は非発光状態となる。その後、対応発光制御信号ＥＭ（ｉ）が時刻ｔ７でＬレベルからＨレベルに変化すると、第１発光制御トランジスタＴ５がオフ状態からオン状態へと変化するが、この時点では、後続発光制御線ＥＭi+Xを介して画素回路Ｐｉｘ（ｉ，ｊ）に与えられる発光制御信号（以下「後続発光制御信号」という）ＥＭ（ｉ＋Ｘ）はＨレベルであるので、第２発光制御トランジスタＴ６がオフ状態である。このため、後続発光制御信号ＥＭ（ｉ＋Ｘ）がＨレベルからＬレベルへと変化して第２発光制御トランジスタＴ６がオン状態となる時点ｔ８まで非発光状態が継続する。したがって、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）では、対応発光制御信号ＥＭ（ｉ）がＬレベルからＨレベルに変化する時点ｔ１から、後続発光制御信号ＥＭ（ｉ＋Ｘ）がＨレベルからＬレベルに変化する時点ｔ８までが、非発光期間となる。

　本実施形態では、この非発光期間内において、対応第２走査信号ＮＳ（ｉ）がＬレベルからＨレベルへと変化してから後続発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化するまでの期間ｔ２～ｔ３が初期化期間である。図１６に示すように、この初期化期間ｔ２～ｔ３では、対応第２走査信号ＮＳ（ｉ）および対応発光制御信号ＥＭ（ｉ）がＨレベルであり、後続発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルであるので、Ｎ型の閾値補償トランジスタＴ２、Ｎ型の表示素子初期化トランジスタＴ７、および、Ｐ型の第２発光制御トランジスタＴ６がいずれもオン状態である。このため、上記第１の実施形態と同様、この初期化期間ｔ２～ｔ３において、駆動トランジスタＴ４のゲート端子に接続された保持キャパシタＣｓｔから、閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、表示素子初期化トランジスタＴ７を順に介して初期化電圧線Ｖｉｎｉへと電流が流れて、駆動トランジスタＴ４のゲート電圧Ｖｇが初期化電圧Ｖｉｎｉに初期化される。また、対応発光制御信号ＥＭ（ｉ）がＨレベルである期間（上記初期化期間ｔ２～ｔ３を含む）ｔ２～ｔ６では、表示素子初期化トランジスタＴ７がオン状態となることで、有機ＥＬ素子ＯＬのアノード電極の電圧（アノード電圧）Ｖａが初期化される。なお、この初期化期間ｔ２～ｔ３では、対応第１走査信号ＰＳ（ｉ）はＨレベルであるので（図１６参照）、書込制御トランジスタＴ３はオフ状態である。

　初期化期間ｔ２～ｔ３の後、対応第２走査信号ＮＳ（ｉ）がＨレベルからＬレベルへと変化する時点ｔ６までの期間ｔ３～ｔ６では、対応第２走査信号ＮＳ（ｉ）および後続発光制御信号ＥＭ（ｉ＋Ｘ）は共にＨレベルであるので、Ｎ型の閾値補償トランジスタＴ２はオン状態であり、Ｐ型の第２発光制御トランジスタＴ６はオフ状態である。この期間ｔ３～ｔ６において、対応第１走査信号ＰＳ（ｉ）がＨレベルからＬレベルへと変化してからＨレベルに戻るまでの期間ｔ４～ｔ５が本実施形態におけるデータ書込期間である。このデータ書込期間ｔ４～ｔ５では、対応第１走査信号ＰＳ（ｉ）がＬレベルであるので、Ｐ型の書込制御トランジスタＴ３はオン状態である。したがって、このデータ書込期間ｔ４～ｔ５において、対応データ信号線Ｄｊを介して画素回路Ｐｉｘ（ｉ，ｊ）に与えられるデータ信号Ｄ（ｊ）の電圧がデータ電圧Ｖｄａｔａとして、ダイオード接続状態の駆動トランジスタＴ４を介して保持キャパシタＣｓｔに与えられる。これにより、閾値補償の施されたデータ電圧が保持キャパシタＣｓｔに書き込まれて保持され、駆動トランジスタＴ４のゲート電圧Ｖｇは、保持キャパシタＣｓｔの保持電圧に相当する値に維持される（既述の式（１）参照）。

　時刻ｔ５で、対応第１走査信号ＰＳ（ｉ）がＬレベルからＨレベルに変化し、これにより書込制御トランジスタＴ３がオフ状態となる。その後、時刻ｔ６で、対応第２走査信号ＮＳ（ｉ）がＨレベルからＬレベルへと変化し、これにより閾値補償トランジスタＴ２がオフ状態となる。さらにその後、時刻ｔ７で、対応発光制御信号ＥＭ（ｉ）がＨレベルからＬレベルへと変化し、これによりＮ型の表示素子初期化トランジスタＴ７がオフ状態となり、Ｐ型の第１発光制御トランジスタＴ５はオン状態となる。しかし、この時点では、後続発光制御信号ＥＭ（ｉ＋Ｘ）はＨレベルであるので、第２発光制御トランジスタＴ６はオフ状態であり非発光状態が維持される。

　その後、時刻ｔ８において、後続発光制御信号ＥＭ（ｉ＋Ｘ）がＨレベルからＬレベルへと変化し、これにより第２発光制御トランジスタＴ６もオン状態となって、発光期間が開始する。上記第１の実施形態と同様、この発光期間では、保持キャパシタＣｓｔに保持された電圧（データ書込期間ｔ４～ｔ５に書き込まれた電圧）に応じた量の電流Ｉ１が、ハイレベル電源線ＥＬＶＤＤから第１発光制御トランジスタＴ５、駆動トランジスタＴ４、第２発光制御トランジスタＴ６、および、有機ＥＬ素子ＯＬを経由してローレベル電源線ＥＬＶＳＳに流れる。これにより、有機ＥＬ素子ＯＬは、駆動トランジスタＴ４の閾値電圧Ｖｔｈに拘わらず、対応データ信号線Ｄｊの電圧であるデータ電圧Ｖｄａｔａに応じた輝度で発光する（既述の式（４）参照）。

　本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）の上記動作からわかるように（図１６参照）、後続発光制御信号ＥＭ（ｉ＋Ｘ）を特定する正の整数Ｘは、対応第２走査信号ＮＳ（ｉ）がＬレベルからＨレベルへと変化した後に後続発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化し、かつ、後続発光制御信号ＥＭ（ｉ＋Ｘ）におけるＨレベルの期間（非アクティブ期間）が対応第２走査信号ＮＳ（ｉ）におけるＨレベル（アクティブ期間）と部分的に重なるように選定されていればよい。本実施形態におけるデータ書込期間ｔ４～ｔ５は、この重複期間ｔ３～ｔ６内に設定される（図１６参照）。したがって、この重複期間ｔ３～ｔ６に対応第１走査信号線ＰＳｉの選択期間が含まれるように第１走査信号線ＰＳ１～ＰＳｎが駆動される。なお、発光制御線ＥＭ１～ＥＭｎは、対応発光制御線ＥＭｉが少なくとも対応第２走査信号線ＮＳｉの選択期間では非活性化状態であるように駆動される必要がある。

＜２．２．２　休止駆動モードにおける動作＞
　図１７は、本実施形態における画素回路１６の休止駆動モードでの動作を説明するためのタイミングチャートである。以下、図１５に示した画素回路１６すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の休止駆動モード動作を、図１５とともに図１７を参照して説明する。本実施形態における休止駆動モードでは、第１走査信号線ＰＳｉ、第２走査信号線ＮＳｉ、発光制御線ＥＭｉが図１７に示すように駆動され、これにより画素回路１６は下記のように動作する。

　図１６および図１７からわかるように駆動期間ＴＤでは、通常駆動モードと同様に第１走査信号線ＰＳｉ、第２走査信号線ＮＳｉ、発光制御線ＥＭｉが駆動され、画素回路Ｐｉｘ（ｉ，ｊ）は通常駆動モードと同様に動作する。

　図１７に示すように休止期間ＴＰでは、第２走査信号線ＮＳｉの駆動が停止されて第２走査信号ＮＳ（ｉ）がＬレベルに維持されるが、表示画像におけるフリッカの発生を抑えるべく、発光制御線ＥＭｉおよび第１走査信号線ＰＳｉは駆動期間ＴＤと同様に駆動される。休止期間ＴＰにおいても第１走査信号線ＰＳｉを駆動するのは、既述のように、駆動トランジスタＴ４のヒステリシス特性に起因するフリッカの発生を抑制すべく、データ信号線Ｄｊを介して駆動トランジスタＴ４にオンバイアス電圧Ｖｏｂを印加するためである（特許文献４，５参照）。

　休止期間ＴＰにおいて、画素回路Ｐｉｘ（ｉ，ｊ）に対応第１走査信号線ＰＳｉを介して与えられる第１走査信号（対応第１走査信号）ＰＳ（ｉ）は、駆動期間ＴＤと同様に変化し、駆動期間ＴＤにおけるデータ書込期間ｔ４～ｔ５に対応する期間すなわち対応第１走査信号ＰＳ（ｉ）がＬレベルである期間において、オンバイアス電圧Ｖｏｂが駆動トランジスタＴ４のソース端子に印加される。図１７に示すように、対応第１走査信号ＰＳ（ｉ）がＬレベルである期間（以下「オンバイアス期間」という）では、対応発光制御信号ＥＭ（ｉ）および後続発光制御信号ＥＭ（ｉ＋Ｘ）は共にＨレベルあるので、第１および第２発光制御トランジスタＴ５，Ｔ６はいずれもオフ状態である。また、閾値補償トランジスタＴ２は、休止期間ＴＰの間、オフ状態である。このような状態において、対応データ信号線Ｄｊの電圧がオンバイアス電圧Ｖｏｂとしてオン状態の書込制御トランジスタＴ３を介して駆動トランジスタＴ４のソース端子に印加される。これにより、駆動期間ＴＤにおける点灯動作の開始時と休止期間ＴＰにおける点灯動作の開始時との間での駆動トランジスタＴ４の閾値の相違を抑えることで、上記ヒステリシス特性に起因するフリッカの発生が防止される。

＜２．３　ゲートドライバ＞
　既述のように、本実施形態における走査側駆動回路４０も、走査信号線駆動回路および発光制御回路として機能する（図１４参照）。以下では、この走査側駆動回路４０のうち、上記第１および第２走査信号を生成する走査信号線駆動回路として機能する部分であるゲートドライバの構成および動作について説明する。

＜２．３．１　シフトレジスタの構成例＞
　図１８は、本実施形態において走査信号線駆動回路としてのゲートドライバを構成するシフトレジスタ３０１の概略構成を説明するための回路図であり、シフトレジスタ３０１の５段分の構成を示している。ここでは、ｉを偶数と仮定して、（ｉ－２）段目、（ｉ－１）段目、ｉ段目、（ｉ＋１）段目、および（ｉ＋２）段目の単位回路３（ｉ－２）、３（ｉ－１）、３（ｉ）、３（ｉ＋１）、および３（ｉ＋２）に着目している。このシフトレジスタ３０１には、上記第１の実施形態におけるシフトレジスタ（図７）と同様、表示制御回路２０からの走査側制御信号Ｓｃｓのうちゲートドライバの制御のための信号であるゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号、第１ゲートクロック信号ＧＣＫ１、第２ゲートクロック信号ＧＣＫ２が与えられる。また、第１定電圧としてのゲートハイ電圧ＶＧＨおよび第２定電圧としてのゲートロー電圧ＶＧＬも、このシフトレジスタ３０１に与えられる。さらに、駆動期間ＴＤではＨレベル（ゲートハイ電圧ＶＧＨと同じレベル）であり休止期間ＴＰではＬレベル（ゲートロー電圧ＶＧＬと同じレベル）である駆動時ゲートハイ信号ＶＧＨ２が、表示制御回路２０からシフトレジスタ３０１に与えられる。この駆動時ゲートハイ信号ＶＧＨ２は、シフトレジスタ３０１を動作させる期間が駆動期間ＴＤと休止期間ＴＰのいずれであるかを示すモード信号として機能する。なお、ゲートハイ電圧ＶＧＨは第１定電圧線３６１によって供給され、ゲートロー電圧ＶＧＬは第２定電圧線３６２によって供給され、駆動時ゲートハイ信号ＶＧＨ２は電圧信号線３６３によって供給される。ゲートスタートパルス信号は、セット信号Ｓとして１段目の単位回路３（１）に与えられる信号であり、図１８では省略している。

　各単位回路３は、第１制御クロック信号ＣＫ１、第２制御クロック信号ＣＫ２、セット信号Ｓ、ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬ、および、駆動時ゲートハイ信号ＶＧＨ２をそれぞれ受け取るための入力端子と、第１出力信号ＯＵＴ１および第２出力信号ＯＵＴ２をそれぞれ出力するための出力端子とを含んでいる。第１出力信号ＯＵＴ１は第１走査信号であり、第２出力信号ＯＵＴ２は第２走査信号である。すなわち、各単位回路３では、第１走査信号および第２走査信号が生成される。

　上記第１の実施形態におけるシフトレジスタ３０１（図７）と同様、偶数段目の単位回路３については、第１ゲートクロック信号ＧＣＫ１が第１制御クロック信号ＣＫ１として、第２ゲートクロック信号ＧＣＫ２が第２制御クロック信号ＣＫ２としてそれぞれ与えられ、奇数段目の単位回路３については、第２ゲートクロック信号ＧＣＫ２が第１制御クロック信号ＣＫ１として、第１ゲートクロック信号ＧＣＫ１が第２制御クロック信号ＣＫ２としてそれぞれ与えられる。ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬ、および、駆動時ゲートハイ信号ＶＧＨ２については、全ての単位回路３に共通的に与えられる。また、各段の単位回路３（ｋ）には、前段の単位回路からの第１出力信号ＯＵＴ１がセット信号Ｓとして与えられる。また、各段の単位回路３（ｋ）からの第１出力信号ＯＵＴ１は、対応する第１走査信号線ＰＳｋに第１走査信号ＰＳ（ｋ）として与えられ、各段の単位回路３（ｋ）からの第２出力信号ＯＵＴ２は、対応する第２走査信号線ＮＳｋに第２走査信号ＮＳ（ｋ）として与えられる（ｋ＝１～ｎ）。なお、図１５に示したように、ｉ行目の各画素回路Ｐｉｘ（ｉ，ｊ）に着目すると（ｊ＝１～ｍ）、書込制御トランジスタＴ３のゲート端子には第１走査信号線ＰＳｉが接続され、閾値補償トランジスタＴ２のゲート端子には第２走査信号線ＮＳｉが接続されている。

＜２．３．２　単位回路＞
　図１９は、本実施形態におけるゲートドライバを構成するシフトレジスタ３０１における単位回路３の構成例を示す回路図である。図１９を図８と比較すればわかるように、本実施形態における単位回路３は、第２出力信号ＯＵＴ２の出力を制御する第２出力回路３３２の構成において第１の実施形態における単位回路３（図８）と相違し、また、リセット用後続走査信号ＮＳ（ｉ＋Ｙ）を受け取るための入力端子３４に代えて駆動時ゲートハイ信号ＶＧＨ２を受け取るための入力端子３６を有する点においても相違する。本実施形態における単位回路３についての他の構成は、第１の実施形態における単位回路３（図８）と同じである。そこで、本実施形態における単位回路３の構成のうち第１の実施形態における単位回路３（図８）と同一または対応する部分には同一の参照符号を付している。

　図１９に示すように、本実施形態における第２出力回路３３２は、スイッチング素子として機能するＰ型のトランジスタＭ４およびＮ型のトランジスタＭ５を含む。トランジスタＭ４は、ゲート端子を第１内部ノードＮ１に接続され、ソース端子を入力端子３６すなわち駆動時ゲートハイ信号ＶＧＨ２を受け取るための入力端子に接続され、ドレイン端子を第２出力端子３９に接続されている。トランジスタＭ５は、ゲート端子を第１内部ノードＮ１に接続され、ドレイン端子を第２出力端子３９に接続され、ソース端子を第２定電圧線に接続されている。なお、単位回路３は、第２出力回路３３２におけるＮ型トランジスタＭ５の閾値電圧Ｖｔｎ（＞０）が、第１制御回路３１１におけるＰ型トランジスタＭ３の閾値電圧Ｖｔｐ（＜０）の絶対値よりも大きくなるように構成されている。

＜２．３．３　シフトレジスタの動作＞
　以下、図１９とともに図２０および図２１を参照しつつ、上記のように構成された本実施形態におけるシフトレジスタ３０１の休止駆動モードでの動作を説明する。このシフトレジスタ３０１の通常駆動モードでの動作は、休止駆動モードにおける駆動期間ＴＤでの動作と同様であるので、その説明を省略する。図２０は、このシフトレジスタ３０１で使用されるｉ段目の単位回路３（ｉ）の休止駆動モードの駆動期間ＴＤ（ＲＦフレーム期間Ｔｒｆ）での動作を説明するための信号波形図である。図２１は、このシフトレジスタ３０１におけるｉ段目の単位回路３（ｉ）の休止駆動モードの休止期間ＴＰ（ＮＲＦフレーム期間Ｔｎｒｆ）での動作を説明するための信号波形図である。なお、本実施形態に係る表示装置１０ｂの動作の理解に供すべく、走査側駆動回路４０により生成される発光制御信号ＥＭ（ｉ）も図２０および図２１に示されている。

　まず、図２０を参照しつつ、駆動期間ＴＤ（ＲＦフレーム期間）における単位回路３の動作について説明する。時刻ｔ１１以前の期間には、第１内部ノードＮ１の電圧はＨレベルで維持され、第２内部ノードＮ２の電圧はＬレベルで維持され、第１出力信号ＯＵＴ１はＨレベルで維持され、第２出力信号ＯＵＴ２はＬレベルで維持されている。なお、第２内部ノードＮ２がＬレベルで維持されているので、トランジスタＭ２はオン状態で維持されている。

　時刻ｔ１１において、第１制御クロック信号ＣＫ１がＨレベルからＬレベルに変化し、これによりトランジスタＭ３がオン状態となる。また、時刻ｔ１１には、セット信号ＳがＨレベルからＬレベルに変化する。これにより、第１内部ノードＮ１の電圧がＬレベルへと低下し、トランジスタＭ１およびトランジスタＭ６はオン状態となり、トランジスタＭ５，Ｍ７はオフ状態となる。これにより、第２内部ノードＮ２の電圧がＬレベルからＨレベルへと変化する。また、駆動期間ＴＤでは駆動時ゲートハイ信号ＶＧＨ２はＨレベルで維持されるので、トランジスタＭ４はオン状態となる。これにより、第２出力信号ＯＵＴ２がＬレベルからＨレベルへと変化する。その結果、第２出力端子３９の接続先の閾値補償トランジスタＴ２がオン状態となる。

　なお、第１内部ノードＮ１のＬレベル電圧は、正確には、第２定電圧としてのゲートロー電圧ＶＧＬよりもトランジスタＴ３の閾値電圧Ｖｔｐの絶対値分だけ高いレベルとなる。しかし既述のように、第２出力回路３３２おけるＮ型トランジスタＭ５の閾値電圧Ｖｔｎ（＞０）は、第１制御回路３１１におけるＰ型トランジスタＭ３の閾値電圧Ｖｔｐ（＜０）の絶対値よりも大きい。このため、このような第１内部ノードＮ１のＬレベル電圧によっても、トランジスタＭ５は確実にオフ状態となる。

　その後、時刻ｔ１２において、第１制御クロック信号ＣＫ１がＬレベルからＨレベルに変化する。これにより、トランジスタＭ３がオフ状態となる。また、時刻ｔ１２には、セット信号ＳがＬレベルからＨレベルに変化する。

　その後、時刻ｔ１３において、第２制御クロック信号ＣＫ２がＨレベルからＬレベルへと変化する。このとき、トランジスタＭ１はオン状態となっているので、入力端子３３の電圧の低下とともに第１出力端子３８の電圧（第１出力信号ＯＵＴ１の電圧）が低下する。ここで、第１内部ノードＮ１と第１出力端子３８との間にはキャパシタＣ１が設けられているので、第１出力端子３８の電圧の低下とともに第１内部ノードＮ１の電圧も低下する。このようなブートストラップ動作により、第１出力端子３８の接続先の書込制御トランジスタＴ３がオン状態となるのに充分なレベルにまで第１出力信号ＯＵＴ１の電圧が低下する。

　その後、時刻ｔ１４において、第２制御クロック信号ＣＫ２がＬレベルからＨレベルに変化する。これにより、入力端子３３の電圧の上昇とともに第１出力端子３８の電圧（第１出力信号ＯＵＴ１の電圧）が上昇する。第１出力端子３８の電圧が上昇すると、キャパシタＣ１を介して、第１内部ノードＮ１の電圧も上昇する。

　その後、時刻ｔ１５において、第１制御クロック信号ＣＫ１がＨレベルからＬレベルに変化する。これにより、トランジスタＭ３がオン状態となる。このとき、セット信号ＳはＨレベルで維持されている。このため、第１内部ノードＮ１の電圧がＨレベルへと上昇し、トランジスタＭ１およびトランジスタＭ４，Ｍ６はオフ状態となり、トランジスタＭ５，Ｍ７はオン状態となる。これにより、第２出力信号ＯＵＴ２がＨレベルからＬレベルへと変化し、第２内部ノードＮ２の電圧もＨレベルからＬレベルへと変化する。第２出力信号ＯＵＴ２がＬレベルへと変化することにより、第２出力端子３９の接続先の閾値補償トランジスタＴ２はオフ状態となる。なお、第２内部ノードＮ２の電圧がＬレベルへと変化することにより、トランジスタＭ２はオン状態となる。

　時刻ｔ１５以降の期間には、時刻ｔ１１以前の期間と同様、第１内部ノードＮ１の電圧はＨレベルで維持され、第２内部ノードＮ２の電圧はＬレベルで維持され、第１出力信号ＯＵＴ１はＨレベルで維持され、第２出力信号ＯＵＴ２はＬレベルで維持される。

　なお、上記の第１および第２出力端子３８，３９に接続されるｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）に与えるべき２つの発光制御信号ＥＭ（ｉ），ＥＭ（ｉ＋Ｘ）は、図２０に示すように変化する。すなわち、対応発光制御信号ＥＭ（ｉ）は、時刻ｔ１１よりも前の時刻ｔｅ１においてＬレベルからＨレベルへと変化し、時刻ｔ１５よりも後の時刻ｔｅ３においてＨレベルからＬレベルへと変化する。また、後続発光制御信号ＥＭ（ｉ＋Ｘ）は、時刻ｔ１１よりも後で時刻ｔ１３よりも前の時刻ｔｅ２（＝ｔ１２）においてＬレベルからＨレベルへと変化し、時刻ｔｅ３よりも後の時刻ｔｅ４においてＨレベルからＬレベルへと変化する。これにより、後続発光制御信号ＥＭ（ｉ＋Ｘ）は、第２走査信号ＮＳ（ｉ）がＨレベルへと変化した後にＨレベルへと変化し、第２走査信号ＮＳ（ｉ）のＨレベルの期間と後続発光制御信号ＥＭ（ｉ＋Ｘ）のＨレベルの期間との重複期間ｔｅ２～ｔ１５内において、第１走査信号ＰＳ（ｉ）がＬレベル（アクティブ）となる。なお、後続発光制御信号ＥＭ（ｉ＋Ｘ）がＨレベルからＬレベルへと変化する時刻ｔｅ４において発光期間が開始する（時刻ｔｅ４が図１７に示す時刻ｔ７に相当する）。

　次に、図２１を参照しつつ、休止期間ＴＰ（ＮＲＦフレーム期間）における単位回路３の動作について説明する。時刻ｔ１１以前の期間には、第１内部ノードＮ１の電圧はＨレベルで維持され、第２内部ノードＮ２の電圧はＬレベルで維持され、第１出力信号ＯＵＴ１はＨレベルで維持され、第２出力信号ＯＵＴ２はＬレベルで維持されている。なお、第２内部ノードＮ２がＬレベルで維持されているので、トランジスタＭ２はオン状態で維持されている。

　時刻ｔ１１において、第１制御クロック信号ＣＫ１がＨレベルからＬレベルに変化し、これによりトランジスタＭ３がオン状態となる。また、時刻ｔ１１には、セット信号ＳがＨレベルからＬレベルに変化する。これにより、駆動期間ＴＤと同様、第１内部ノードＮ１の電圧がＬレベルへと低下し、トランジスタＭ１およびトランジスタＭ６はオン状態となり、トランジスタＭ７はオフ状態となる。このとき第２出力回路３３２において、トランジスタＭ５がオフ状態となるが、休止期間ＴＰでは駆動時ゲートハイ信号ＶＧＨ２はＬレベルである。このため、トランジスタＭ４の状態に拘わらず、第１出力信号ＯＵＴ１はＬレベルで維持される。その結果、第２出力端子３９の接続先の閾値補償トランジスタＴ２はオフ状態に維持される。

　その後、時刻ｔ１２において、第１制御クロック信号ＣＫ１がＬレベルからＨレベルへと変化する。これにより、トランジスタＭ３がオフ状態となる。また、時刻ｔ１２には、セット信号ＳがＬレベルからＨレベルに変化する。

　その後、時刻ｔ１３において、第２制御クロック信号ＣＫ２がＨレベルからＬレベルへと変化する。このとき、トランジスタＭ１はオン状態となっているので、入力端子３３の電圧の低下とともに第１出力端子３８の電圧（第１出力信号ＯＵＴ１の電圧）が低下する。第１内部ノードＮ１と第１出力端子３８との間にはキャパシタＣ１が設けられているので、このとき第１出力回路３３１において駆動期間ＴＤと同様にブートストラップ動作が行われる。すなわち、第１出力端子３８の電圧の低下とともに第１内部ノードＮ１の電圧も低下し、その結果、第１出力端子３８の接続先の書込制御トランジスタＴ３がオン状態となるのに充分なレベルにまで第１出力信号ＯＵＴ１の電圧が低下する。このとき第２出力回路３３２において、トランジスタＭ５はオフ状態であり、トランジスタＭ４がオン状態となるが、休止期間ＴＰでは駆動時ゲートハイ信号ＶＧＨ２はＬレベルである。このため、第２出力信号ＯＵＴ２はＬレベルで維持される。

　その後、時刻ｔ１４において、第２制御クロック信号ＣＫ２がＬレベルからＨレベルへと変化する。これにより、入力端子３３の電圧の上昇とともに第１出力端子３８の電圧（第１出力信号ＯＵＴ１の電圧）が上昇する。第１出力端子３８の電圧が上昇すると、キャパシタＣ１を介して、第１内部ノードＮ１の電圧も上昇する。

　その後、時刻ｔ１５において、第１制御クロック信号ＣＫ１がＨレベルからＬレベルへと変化する。これにより、トランジスタＭ３がオン状態となる。このとき、セット信号ＳはＨレベルで維持されている。このため、第１内部ノードＮ１の電圧がＨレベルへと上昇し、トランジスタＭ１およびトランジスタＭ４，Ｍ６はオフ状態となり、トランジスタＭ５，Ｍ７はオン状態となる。これにより、駆動期間ＴＤと同様、第２内部ノードＮ２の電圧もＨレベルからＬレベルへと変化し、トランジスタＭ２はオン状態となる。また、トランジスタＭ４がオフ状態となりトランジスタＭ５がオン状態となるので、第２出力信号ＯＵＴ２はＬレベルで維持される。

　なお、上記の第１および第２出力端子３８，３９に接続されるｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）に与えるべき２つの発光制御信号ＥＭ（ｉ），ＥＭ（ｉ＋Ｘ）は、駆動期間ＴＤと同様（図２０参照）、図２１に示すように変化する。

　上記のように休止期間ＴＰでは、第１制御回路３１１、第２制御回路３２１、および第１出力回路３３１は、駆動期間ＴＤと同様に動作する（図２０参照）。その結果、駆動期間ＴＤと同様に変化する第１出力信号ＯＵＴ１が、対応する第１走査信号線ＰＳｉに第１走査信号ＰＳ（ｉ）として印加される。しかし、休止期間ＴＰでは駆動時ゲートハイ信号ＶＧＨ２がＬレベルであることにより、第２出力回路３３２で生成される第２出力信号ＯＵＴ２は、休止期間ＴＰの間、Ｌレベルに維持される（図２１参照）。

　本実施形態におけるゲートドライバを構成するシフトレジスタ３０１では、駆動期間ＴＤおよび休止期間ＴＰにおいて以上のように動作する単位回路３が図１８に示すように縦続接続されており、走査側制御信号Ｓｃｓに含まれるゲートスタートパルス信号がその初段に入力される。これにより、第１走査信号線ＰＳ１～ＰＳｎにそれぞれ印加すべき第１走査信号ＰＳ（１）～ＰＳ（ｎ）が生成されるとともに、第２走査信号線ＮＳ１～ＮＳｎにそれぞれ印加すべき第２走査信号ＮＳ（１）～ＮＳ（ｎ）が生成される。駆動期間ＴＤでは、これらの第１走査信号ＰＳ（１）～ＰＳ（ｎ）および第２走査信号線ＮＳ１～ＮＳｎにより第１走査信号線ＰＳ１～ＰＳｎおよび第２走査信号ＮＳ（１）～ＮＳ（ｎ）が駆動されると共に、発光制御線ＥＭ１～ＥＭn+Xが既述のように駆動されることにより、画素回路１６（図１５に示す画素回路Ｐｉｘ（ｉ，ｊ））が、既述のように、初期化動作、閾値補償を伴うデータ書込動作、および、発光動作を行う（図１６、図１７参照）。また休止期間ＴＰでは、第２走査信号線ＮＳ１～ＮＳｎの駆動は停止されるが、第１走査信号ＰＳ（１）～ＰＳ（ｎ）により第１走査信号線ＰＳ１～ＰＳｎが駆動されるとともに、発光制御線ＥＭ１～ＥＭn+Xが既述のように駆動される（図１７参照）。これにより休止期間ＴＰでは、駆動期間ＴＤと同様の非発光期間を伴う発光動作により直前のＲＦフレーム期間における画像表示が継続し、各非発光期間においてデータ信号線Ｄｊを介してオンバイアス電圧Ｖｏｂが画素回路１６内の駆動トランジスタＴ４に印加される。

＜２．４　効果＞
　上記のような本実施形態では、内部補償方式の有機ＥＬ表示装置において休止駆動を行う場合においても、ｉ行ｊ列目の画素回路１６であるＰｉｘ（ｉ，ｊ）は、上記の第１走査信号ＰＳ（ｉ）、第２走査信号ＮＳ（ｉ）、発光制御信号ＥＭ（ｉ），ＥＭ（ｉ＋Ｘ）に基づき動作し、駆動期間ＴＤでは、既述のように画素回路Ｐｉｘ（ｉ，ｊ）において（ｉ＝１～ｎ，ｊ＝１～ｍ）、駆動トランジスタＴ４のゲート電圧Ｖｇの初期化のための経路が閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、および表示素子初期化トランジスタＴ７によって形成され、保持キャパシタと初期化電圧線との間にゲート電圧初期化用のスイッチング素子としてのトランジスタを設ける必要がない（図１５参照）。したがって、本実施形態によれば、休止駆動によって消費電力の低減化を図りつつ、上記第１の実施形態と同様の効果を得ることができる。しかも、休止駆動において、休止期間ＴＰにオンバイアス電圧Ｖｏｂを駆動トランジスタＴ４に非発光期間毎に印加することで（図１７参照）、駆動トランジスタＴ４のヒステリシス特性に起因するフリッカの発生を抑制することができる。

＜３．第３の実施形態＞
　次に、第３の実施形態に係る有機ＥＬ表示装置について説明する。上記第１および第２の実施形態では、図５および図１５に示すように、画素回路１５，１６においてＰ型トランジスタとＮ型トランジスタの双方が使用されている。これに対し本実施形態では、画素回路において使用されるトランジスタはＰ型のトランジスタのみであり（後述の図２２参照）、上記第１および第２の実施形態と同様、内部補償方式が採用されている。

＜３．１　全体構成＞
　本実施形態に係る表示装置の全体的な構成は、上記第２の実施形態と基本的に同様であり（図１４参照）、同一または対応する構成要素には同一の参照符号を付して詳しい説明を省略する。以下では本実施形態における構成のうち上記第２の実施形態と異なる部分を中心に説明する。

　本実施形態では、後述の図２２に示す画素回路の構成に対応して、表示部１１ｂには、第１走査信号線ＰＳ１～ＰＳｎおよび第２走査信号線ＮＳ１～ＮＳｎに代えて、Ｐ型トランジスタ用の２種類の走査信号線、すなわち第１Ｐ走査信号線ＰＳ１１～ＰＳ１ｎおよび第２Ｐ走査信号線ＰＳ２１～ＰＳ２ｎが配設されており、ｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）には、ｉ番目の第１Ｐ走査信号線Ｐ１ｉおよび第２Ｐ走査信号線Ｐ２ｉと、ｉ番目の発光制御線ＥＭｉと、ｊ番目のデータ信号線Ｄｊとが対応している。

　また、走査側駆動回路４０は、走査信号線駆動回路として、各フレーム期間において、走査側制御信号Ｓｃｓに基づき、ｎ本の第１Ｐ走査信号線ＰＳ１１～ＰＳ１ｎを１水平期間に対応する所定期間ずつ順次に選択するとともにｎ本の第２Ｐ走査信号線ＰＳ２１～ＰＳ２ｎを１水平期間に対応する所定期間ずつ順次に選択し、選択した第１Ｐ走査信号線ＰＳ１ｓに対してアクティブな信号を印加するとともに（ｓは１≦ｓ≦ｎなる整数）、選択した第２Ｐ走査信号線ＰＳ２ｋに対してアクティブな信号を印加し（ｋは１≦ｋ≦ｎなる整数）、かつ、非選択の第１Ｐ走査信号線には非アクティブな信号を印加するとともに、非選択の第２Ｐ走査信号線には非アクティブな信号を印加する。このような第１Ｐ走査信号線ＰＳ１１～ＰＳ１ｎおよび第２Ｐ走査信号線ＰＳ２１～ＰＳ２ｎの駆動、および、上記第２の実施形態と同様のデータ信号線Ｄ１～Ｄｍおよび発光制御線ＥＭ１～ＥＭｎ＋Ｘの駆動（Ｘは後述の条件を満たす正の整数）により、本実施形態における各画素回路が動作する（詳細は後述）。

＜３．２　画素回路の構成＞
　図２２は、本実施形態におけるｉ番目の第１Ｐ走査信号線ＰＳ１ｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１７すなわちｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示している（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１７は、上記第２の実施形態における画素回路１６（図１５）と同様、表示素子としての有機ＥＬ素子ＯＬ、駆動トランジスタＴ４、書込制御トランジスタＴ３、閾値補償トランジスタＴ２、第１発光制御トランジスタＴ５、第２発光制御トランジスタＴ６、表示素子初期化トランジスタＴ７、および、保持キャパシタＣｓｔを含んでおり、これらの素子間の接続関係も上記第２の実施形態における画素回路１６と同様である。しかし図２２に示すように、書込制御トランジスタＴ３のゲート端子には、その画素回路Ｐｉｘ（ｉ，ｊ）に対応する第１Ｐ走査信号線（以下「対応第１Ｐ走査信号線」という）ＰＳ１ｉが接続され、閾値補償トランジスタＴ２および表示素子初期化トランジスタＴ７のゲート端子には、その画素回路Ｐｉｘ（ｉ，ｊ）に対応する第２Ｐ走査信号線（以下「対応第２Ｐ走査信号線」という）ＰＳ２ｉが接続されており、本実施形態における画素回路１７は、この点で上記第２の実施形態における画素回路１６と相違する。なお、第１および第２発光制御トランジスタＴ５，Ｔ６のゲート端子には、上記第２の実施形態における画素回路１６と同様（図１５参照）、対応発光制御線ＥＭｉおよび後続発光制御線ＥＭi+Xがそれぞれ接続されている。

＜３．３　画素回路の動作＞
　図２３は、本実施形態における画素回路１７の動作を説明するためのタイミングチャートである。以下、図２２に示した画素回路１７すなわち本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ）の動作を、図２２とともに図２３を参照して説明する。本実施形態における画素回路１７は、第１Ｐ走査信号線ＰＳ１ｉ、第２Ｐ走査信号線ＰＳ２ｉ、発光制御線ＥＭｉ、および、データ信号線Ｄｊが図２３に示すように駆動され、これにより画素回路１７（本実施形態におけるｉ行ｊ列目の画素回路Ｐｉｘ（ｉ，ｊ））は下記のように動作する。

　図２３に示すように、図２２の画素回路Ｐｉｘ（ｉ，ｊ）では、上記第２の実施形態における画素回路１６（図１５）と同様、第１および第２発光制御トランジスタＴ５，Ｔ６のゲート端子には、対応発光制御信号ＥＭ（ｉ）および後続発光制御信号ＥＭ（ｉ＋Ｘ）がそれぞれ与えられる。このため、本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）では、対応発光制御信号ＥＭ（ｉ）がＬレベルからＨレベルに変化する時点ｔ１から、後続発光制御信号ＥＭ（ｉ＋Ｘ）がＨレベルからＬレベルに変化する時点ｔ８までが、非発光期間となる。

　この非発光期間内において、時刻ｔ２に対応第２Ｐ走査信号ＰＳ２（ｉ）がＨレベルからＬレベルへと変化し、時刻ｔ３に後続発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化する。本実施形態では、この時刻ｔ２から時刻ｔ３までが初期化期間である。この初期化期間ｔ２～ｔ３において、対応第２Ｐ走査信号ＰＳ２（ｉ）および後続発光制御信号ＥＭ（ｉ＋Ｘ）が共にＬレベルであるので、閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、および表示素子初期化トランジスタＴ７がいずれもオン状態である。このため、上記第１および第２の実施形態と同様、この初期化期間ｔ２～ｔ３において、駆動トランジスタＴ４のゲート端子に接続された保持キャパシタＣｓｔから、閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、表示素子初期化トランジスタＴ７を順に介して初期化電圧線Ｖｉｎｉへと電流が流れて、駆動トランジスタＴ４のゲート電圧Ｖｇが初期化電圧Ｖｉｎｉに初期化される。このようにして、上記第１の実施形態と同様、ゲート電圧Ｖｇの初期化のための経路が閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、および表示素子初期化トランジスタＴ７によって形成される。また、対応第２Ｐ走査信号ＰＳ２（ｉ）がＨレベルである期間（初期化期間ｔ２～ｔ３を含む）ｔ２～ｔ６では、表示素子初期化トランジスタＴ７がオン状態となることで、有機ＥＬ素子ＯＬのアノード電極の電圧（アノード電圧）Ｖａが初期化される。なお、初期化期間ｔ２～ｔ３では、対応第１Ｐ走査信号ＰＳ１（ｉ）はＨレベルであるので（図２３参照）、書込制御トランジスタＴ３はオフ状態である。

　初期化期間ｔ２～ｔ３の後、対応第２Ｐ走査信号ＰＳ２（ｉ）がＬレベルからＨレベルへと変化する時点ｔ６までの期間ｔ３～ｔ６では、対応第２Ｐ走査信号ＰＳ２（ｉ）はＬレベルで後続発光制御信号ＥＭ（ｉ＋Ｘ）はＨレベルであるので、閾値補償トランジスタＴ２はオン状態であり、第２発光制御トランジスタＴ６はオフ状態である。この期間ｔ３～ｔ６において、対応第１Ｐ走査信号ＰＳ１（ｉ）がＨレベルからＬレベルへと変化してからＨレベルに戻るまでの期間ｔ４～ｔ５が本実施形態におけるデータ書込期間である。このデータ書込期間ｔ４～ｔ５では、対応第１Ｐ走査信号ＰＳ１（ｉ）がＬレベルであるので、書込制御トランジスタＴ３はオン状態である。したがって、このデータ書込期間ｔ４～ｔ５において、対応データ信号線Ｄｊを介して画素回路Ｐｉｘ（ｉ，ｊ）に与えられるデータ信号Ｄ（ｊ）の電圧がデータ電圧Ｖｄａｔａとして、ダイオード接続状態の駆動トランジスタＴ４を介して保持キャパシタＣｓｔに与えられる。これにより、閾値補償の施されたデータ電圧が保持キャパシタＣｓｔに書き込まれて保持され、駆動トランジスタＴ４のゲート電圧Ｖｇは、保持キャパシタＣｓｔの保持電圧に相当する値に維持される（既述の式（１）参照）。

　時刻ｔ５で、対応第１Ｐ走査信号ＰＳ１（ｉ）がＬレベルからＨレベルに変化し、これにより書込制御トランジスタＴ３がオフ状態となる。その後、時刻ｔ６で、対応第２Ｐ走査信号ＰＳ２（ｉ）がＬレベルからＨレベルへと変化し、これにより閾値補償トランジスタＴ２および表示素子初期化トランジスタＴ７が共にオフ状態となる。

　その後、時刻ｔ７で、対応発光制御信号ＥＭ（ｉ）がＨレベルからＬレベルへと変化し、これにより第１発光制御トランジスタＴ５がオフ状態となる。さらにその後、時刻ｔ８において、後続発光制御信号ＥＭ（ｉ＋Ｘ）がＨレベルからＬレベルへと変化し、これにより第２発光制御トランジスタＴ６もオン状態となって、発光期間が開始する。上記第１および第２の実施形態と同様、この発光期間では、保持キャパシタＣｓｔに保持された電圧（データ書込期間ｔ４～ｔ５に書き込まれた電圧）に応じた量の電流Ｉ１が、ハイレベル電源線ＥＬＶＤＤから第１発光制御トランジスタＴ５、駆動トランジスタＴ４、第２発光制御トランジスタＴ６、および、有機ＥＬ素子ＯＬを経由してローレベル電源線ＥＬＶＳＳに流れる。これにより、有機ＥＬ素子ＯＬは、駆動トランジスタＴ４の閾値電圧Ｖｔｈに拘わらず、対応データ信号線Ｄｊの電圧であるデータ電圧Ｖｄａｔａに応じた輝度で発光する（既述の式（４）参照）。

　本実施形態における画素回路Ｐｉｘ（ｉ，ｊ）の上記動作からわかるように（図２３参照）、後続発光制御信号ＥＭ（ｉ＋Ｘ）を特定する正の整数Ｘは、対応第２Ｐ走査信号ＰＳ２（ｉ）がＨレベルからＬレベルへと変化した後に後続発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化し、かつ、後続発光制御信号ＥＭ（ｉ＋Ｘ）におけるＨレベルの期間（非アクティブ期間）が対応第２Ｐ走査信号ＰＳ２（ｉ）におけるＬレベルの期間（アクティブ期間）と部分的に重なるように選定されていればよい。本実施形態におけるデータ書込期間ｔ４～ｔ５は、この重複期間ｔ３～ｔ６内に設定される（図２３参照）。したがって、この重複期間ｔ３～ｔ６に対応第１Ｐ走査信号線ＰＳ１ｉの選択期間が含まれるように第１Ｐ走査信号線ＰＳ１１～ＰＳ１ｎが駆動される。なお、発光制御線ＥＭ１～ＥＭｎは、対応発光制御線ＥＭｉが少なくとも対応第２Ｐ走査信号線ＰＳ２ｉの選択期間では非活性化状態であるように駆動される必要がある。

＜３．４　ゲートドライバ＞
　本実施形態における走査側駆動回路４０は、上記第１および第２の実施形態と同様、走査信号線駆動回路および発光制御回路として機能する（図１、図１４参照）。以下では、この走査側駆動回路４０のうち、上記第１Ｐおよび第２Ｐ走査信号を生成する走査信号線駆動回路として機能する部分であるゲートドライバの構成および動作について説明する。

＜３．４．１　シフトレジスタの構成＞
　本実施形態においても、上記第１および第２の実施形態と同様、表示部１１ｂにｎ×ｍ個の画素回路が設けられている。以下では、これらｎ×ｍ個の画素回路のうち第１Ｐおよび第２Ｐ走査信号線ＰＳ１ｉ，ＰＳ２ｉの延在方向に並ぶｍ個の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）を「画素行」または単に「行」と呼ぶものとする（ｉ＝１～ｎ）。本実施形態におけるゲートドライバは、複数段からなるシフトレジスタによって構成されており、このシフトレジスタ３０１は、ｎ個の画素行Ｐｉｘ（１，１）～Ｐｉｘ（１，ｍ），Ｐｉｘ（２，１）～Ｐｉｘ（２，ｍ），…，Ｐｉｘ（ｎ，１）～Ｐｉｘ（ｎ，ｍ）に１対１に対応するｎ個の単位回路３（１）～３（ｎ）を含んでいる。

　図２４は、本実施形態におけるゲートドライバを構成するシフトレジスタ３０１の概略構成を説明するための回路図であり、シフトレジスタ３０１の５段分の構成を示している。ここでは、ｉを偶数と仮定して、（ｉ－２）段目、（ｉ－１）段目、ｉ段目、（ｉ＋１）段目、および（ｉ＋２）段目の単位回路３（ｉ－２）、３（ｉ－１）、３（ｉ）、３（ｉ＋１）、および３（ｉ＋２）に着目している。このシフトレジスタ３０１には、表示制御回路２０からの走査側制御信号Ｓｃｓのうちゲートドライバの制御のための信号であるゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号、第１ゲートクロック信号ＧＣＫ１、第２ゲートクロック信号ＧＣＫ２、第１反転ゲートクロック信号ＧＣＫＢ１、および、第２反転ゲートクロック信号ＧＣＫＢ２が与えられる。また、第１定電圧としてのゲートハイ電圧ＶＧＨおよび第２定電圧としてのゲートロー電圧ＶＧＬも、このシフトレジスタ３０１に与えられる。ゲートハイ電圧ＶＧＨは第１定電圧線３６１によって供給され、画素回路１７内のトランジスタをオフ状態にするレベルの電圧である。ゲートロー電圧ＶＧＬは、第２定電圧線３６２によって供給され、画素回路１７内のトランジスタをオン状態にするレベルの電圧である。ゲートスタートパルス信号は、セット信号Ｓとして１段目の単位回路３（１）に与えられる信号であり、図２４では省略している。

　各単位回路３は、第１制御クロック信号ＣＫ１、第２制御クロック信号ＣＫ２、反転制御クロック信号ＣＫＢ、セット信号Ｓ、ゲートハイ電圧ＶＧＨ、およびゲートロー電圧ＶＧＬをそれぞれ受け取るための入力端子と、第１出力信号ＯＵＴ１および第２出力信号ＯＵＴ２をそれぞれ出力するための出力端子とを含んでいる。第１出力信号ＯＵＴ１は第１Ｐ走査信号であり、第２出力信号ＯＵＴ２は第２Ｐ走査信号である。すなわち、各単位回路３では、第１Ｐ走査信号および第２Ｐ走査信号が生成される。

　偶数段目の単位回路３については、第１ゲートクロック信号ＧＣＫ１が第１制御クロック信号ＣＫ１として与えられ、第２ゲートクロック信号ＧＣＫ２が第２制御クロック信号ＣＫ２として与えられ、第１反転ゲートクロック信号ＧＣＫＢ１が反転制御クロック信号ＣＫＢとして与えられる。奇数段目の単位回路３については、第２ゲートクロック信号ＧＣＫ２が第１制御クロック信号ＣＫ１として与えられ、第１ゲートクロック信号ＧＣＫ１が第２制御クロック信号ＣＫ２として与えられ、第２反転ゲートクロック信号ＧＣＫＢ２が反転制御クロック信号ＣＫＢとして与えられる。ゲートハイ電圧ＶＧＨおよびゲートロー電圧ＶＧＬについては、全ての単位回路３に共通的に与えられる。また、各段の単位回路３（ｋ）には、前段の単位回路からの第１出力信号ＯＵＴ１がセット信号Ｓとして与えられる。また、各段の単位回路３（ｋ）からの第１出力信号ＯＵＴ１は、対応する第１Ｐ走査信号線ＰＳ１ｋに第１Ｐ走査信号ＰＳ１（ｋ）として与えられ、各段の単位回路３（ｋ）からの第２出力信号ＯＵＴ２は、対応する第２Ｐ走査信号線ＰＳ２ｋに第２Ｐ走査信号ＰＳ２（ｋ）として与えられる（ｋ＝１～ｎ）。なお、図２２に示したように、ｉ行目の各画素回路Ｐｉｘ（ｉ，ｊ）に着目すると（ｊ＝１～ｍ）、書込制御トランジスタＴ３のゲート端子には第１Ｐ走査信号線ＰＳ１ｉが接続され、閾値補償トランジスタＴ２および表示素子初期化トランジスタＴ７のゲート端子には第２Ｐ走査信号線ＰＳ２ｉが接続されている。

　第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２とは、上記第１の実施形態で使用される第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２と同様のクロック信号である。図２６に示すように、第１反転ゲートクロック信号ＧＣＫＢ１は、第１ゲートクロック信号ＧＣＫ１の論理反転信号につきパルス幅の半分に相当する分だけ位相を進めた信号（より一般的には、第１ゲートクロック信号ＧＣＫ１との間でパルスの重複部分を有する範囲内で位相を進めた信号）であり、第２反転ゲートクロック信号ＧＣＫＢ２は、第２ゲートクロック信号ＧＣＫ２の論理反転信号につきパルス幅の半分に相当する分だけ位相を進めた信号（より一般的には、第２ゲートクロック信号ＧＣＫ１との間でパルスの重複部分を有する範囲内で位相を進めた信号）である。

＜３．４．２　単位回路＞
　図２５は、本実施形態におけるゲートドライバを構成するシフトレジスタ３０１における単位回路３の構成例を示す回路図である。図２５を図８と比較すればわかるように、本実施形態における単位回路３は、第２出力信号ＯＵＴ２の出力を制御する第２出力回路３３２の構成において第１の実施形態における単位回路３（図８）と相違し、また、リセット用後続走査信号ＮＳ（ｉ＋Ｙ）を受け取るための入力端子３４を有せず、反転制御クロック信号ＣＫＢを受け取るための入力端子４１を有している点においても相違する。本実施形態における単位回路３についての他の構成は、第１の実施形態における単位回路３（図８）と同じである。そこで、本実施形態における単位回路３の構成のうち第１の実施形態における単位回路３（図８）と同一または対応する部分には同一の参照符号を付している。

　図２５に示すように、本実施形態における第２出力回路３３２は、スイッチング素子として機能するＰ型のトランジスタＭ４，Ｍ５とキャパシタＣ２とを含む。トランジスタＭ４は、ゲート端子を第１内部ノードＮ１に接続され、ドレイン端子を入力端子４１に接続され、ソース端子を第２出力端子３９に接続されている。トランジスタＭ５は、ゲート端子を第２内部ノードＮ２に接続され、ドレイン端子を第２出力端子３９に接続され、ソース端子を第１定電圧線に接続されている。トランジスタＭ６は、ゲート端子を第１内部ノードＮ１に接続され、ソース端子を第１定電圧線に接続され、ドレイン端子を第２内部ノードＮ２に接続されている。

＜３．４．３　シフトレジスタの動作＞
　以下、図２５とともに図２６を参照しつつ、上記のように構成されたシフトレジスタ３０１の動作を説明する。図２６は、このシフトレジスタ３０１におけるｉ段目の単位回路３（ｉ）の動作を説明するための信号波形図である。なお、本実施形態に係る表示装置１０ｂの動作の理解に供すべく、走査側駆動回路４０により生成される発光制御信号ＥＭ（ｉ），ＥＭ（ｉ＋Ｘ）も図２６に示されており、同様の趣旨で、データ側駆動回路３０により生成されるデータ信号Ｄ（ｊ）も図２６に示されている（ｊ＝１～ｍ）。

　図２６においても図２３に示したように、ｉ行目の画素行に対応する発光制御信号ＥＭ（ｉ）すなわち対応発光制御信号ＥＭ（ｉ）が時刻ｔ１にＬレベルからＨレベルへと変化し、対応発光制御信号の後続の発光制御信号ＥＭ（ｉ＋Ｘ）すなわち後続発光制御信号ＥＭ（ｉ＋Ｘ）が時刻ｔ３にＬレベルからＨレベルへと変化するものとする。また図２６に示すように、時刻ｔ１以前の期間には、第１内部ノードＮ１の電圧はＨレベルで維持され、第２内部ノードＮ２の電圧はＬレベルで維持され、第１出力信号ＯＵＴ１（ＰＳ１（ｉ））および第２出力信号ＯＵＴ２（ＰＳ２（ｉ））は共にＨレベルで維持されている。なお、第２内部ノードＮ２がＬレベルで維持されているので、トランジスタＭ２，Ｍ６はオン状態で維持されている。

　上記時刻ｔ１から時刻ｔ３までの間の時刻ｔａにおいて、第１制御クロック信号ＣＫ１がＨレベルからＬレベルに変化し、これによりトランジスタＭ３がオン状態となる。また、時刻ｔａには、セット信号ＳがＨレベルからＬレベルに変化する。これにより、第１内部ノードＮ１の電圧がＬレベルへと変化し、トランジスタＭ１，Ｍ４，Ｍ６がオン状態となる。これにより、第２内部ノードＮ２の電圧がＬレベルからＨレベルへと変化し、トランジスタＭ２，Ｍ７がオフ状態となる。

　その後、時刻ｔ２において、反転制御クロック信号ＣＫＢがＨレベルからＬレベルへと変化する。このとき、トランジスタＭ４はオン状態となっているので、入力端子４１の電圧の低下とともに第２出力端子３９の電圧（第２出力信号ＯＵＴ２の電圧）が低下する。ここで、第１内部ノードＮ１と第２出力端子３９との間にはキャパシタＣ２が設けられているので、第２出力端子３９の電圧の低下とともに第１内部ノードＮ１の電圧も低下する。その結果、トランジスタＭ４のゲート端子には大きな負の電圧が印加される。このようなブートストラップ動作により、第２出力端子３９の接続先の閾値補償トランジスタＴ２および表示素子初期化トランジスタＴ７がオン状態となるのに充分なレベルにまで第２出力信号ＯＵＴ２すなわち第２Ｐ走査信号ＰＳ２（ｉ）の電圧が低下する。

　その後、時刻ｔ３において後続発光制御信号ＥＭ（ｉ＋Ｘ）がＬレベルからＨレベルへと変化し、さらにその後、時刻ｔ４において第２制御クロック信号ＣＫ２がＨレベルからＬレベルへと変化する。このとき、トランジスタＭ１はオン状態となっているので、入力端子３３の電圧の低下とともに第１出力端子３８の電圧（第１出力信号ＯＵＴ１の電圧）が低下する。ここで、第１内部ノードＮ１と第１出力端子３８との間にキャパシタＣ１が設けられているので、第１出力端子３８の電圧の低下とともに第１内部ノードＮ１の電圧がさらに低下する。その結果、トランジスタＭ１のゲート端子には大きな負の電圧が印加される。このようなブートストラップ動作により、第１出力端子３８の接続先の書込制御トランジスタＴ３がオン状態となるのに充分なレベルにまで第１出力信号ＯＵＴ１すなわち第１Ｐ走査信号ＰＳ１（ｉ）の電圧が低下する。

　その後、時刻ｔ５において、第２制御クロック信号ＣＫ２がＬレベルからＨレベルへと変化する。これにより、入力端子３３の電圧の上昇とともに第１出力端子３８の電圧（第１出力信号ＯＵＴ１すなわち第１Ｐ走査信号ＰＳ１（ｉ）の電圧）が上昇する。これにより、第１出力端子３８の接続先の書込制御トランジスタＴ３がオフ状態となる。第１出力端子３８の電圧が上昇すると、キャパシタＣ１を介して、第１内部ノードＮ１の電圧も上昇する。

　その後、時刻ｔ６において、反転制御クロック信号ＣＫＢがＬレベルからＨレベルへと変化する。これにより、入力端子４１の電圧の上昇とともに第２出力端子３９の電圧（第２出力信号ＯＵＴ２すなわち第２Ｐ走査信号ＰＳ２（ｉ）の電圧）が上昇する。これにより、第２出力端子３９の接続先の閾値補償トランジスタＴ２および表示素子初期化トランジスタＴ７がオフ状態となる。第２出力端子３９の電圧が上昇すると、キャパシタＣ２を介して、第１内部ノードＮ１の電圧も上昇する。

　その後、時刻ｔｂにおいて、第１制御クロック信号ＣＫ１がＨレベルからＬレベルに変化する。これにより、トランジスタＭ３がオン状態となる。このとき、セット信号ＳはＨレベルで維持されている。このため、第１内部ノードＮ１の電圧がＨレベルへと上昇し、トランジスタＭ１，Ｍ４，Ｍ６はオフ状態となり、トランジスタＭ７はオン状態となる。これにより、第２内部ノードＮ２の電圧もＨレベルからＬレベルへと変化する。第２内部ノードＮ２の電圧がＬレベルへと変化することにより、トランジスタＭ２，Ｍ５はオン状態となる。

　時刻ｔｂ以降の期間には、時刻ｔ１以前の期間と同様、第１内部ノードＮ１の電圧はＨレベルで維持され、第２内部ノードＮ２の電圧はＬレベルで維持され、第１および第２出力信号ＯＵＴ１，ＯＵＴ２すなわち第１Ｐおよび第２Ｐ走査信号ＰＳ１（ｉ），ＰＳ２（ｉ）は共にＨレベルで維持される。なお、図２６においても図２３に示したように、時刻ｔ７で対応発光制御信号ＥＭ（ｉ）がＬレベルへと変化し、その後、時刻ｔ８で後続発光制御信号ＥＭ（ｉ＋Ｘ）もＬレベルへと変化し、時刻ｔ８から発光期間が開始する。

　本実施形態におけるゲートドライバ（走査信号線駆動回路）を構成するシフトレジスタ３０１では、以上のように動作する単位回路３が図２４に示すように縦続接続されており、走査側制御信号Ｓｃｓに含まれるゲートスタートパルス信号がその初段に入力される。これにより、第１Ｐ走査信号線ＰＳ１１～ＰＳ１ｎを順次選択するための第１Ｐ走査信号ＰＳ１（１）～ＰＳ１（ｎ）が生成されるとともに、第２Ｐ走査信号線ＰＳ２１～ＰＳ２ｎを順次選択するための第２Ｐ走査信号ＰＳ２（１）～ＰＳ２（ｎ）が生成され、第１Ｐ走査信号ＰＳ１（１）～ＰＳ１（ｎ）は第１Ｐ走査信号線ＰＳ１１～ＰＳ１ｎにそれぞれ印加され、第２Ｐ走査信号ＰＳ２（１）～ＰＳ２（ｎ）は第２Ｐ走査信号線ＰＳ２１～ＰＳ２ｎにそれぞれ印加される。

　このようにして第１Ｐ走査信号線ＰＳ１１～ＰＳ１ｎおよび第２Ｐ走査信号線ＰＳ２１～ＰＳ２ｎが駆動されると共に、発光制御線ＥＭ１～ＥＭn+Xが既述のように駆動されることにより、本実施形態における画素回路１７（図２２に示す画素回路Ｐｉｘ（ｉ，ｊ））は、上記第１の実施形態における画素回路１５（図５に示す画素回路Ｐｉｘ（ｉ，ｊ））と実質的に同様に動作する。

＜３．５　効果＞
　上記のような本実施形態によれば、図２２に示すように、内部補償方式の有機ＥＬ表示装置において画素回路で使用されるトランジスタがＰ型トランジスタのみの場合においても、ｉ行ｊ列目の画素回路１７であるＰｉｘ（ｉ，ｊ）は、上記の第１Ｐ走査信号ＰＳ1（ｉ）、第２Ｐ走査信号ＰＳ２（ｉ）、発光制御信号ＥＭ（ｉ），ＥＭ（ｉ＋Ｘ）に基づき動作し、既述のように、画素回路Ｐｉｘ（ｉ，ｊ）において（ｉ＝１～ｎ，ｊ＝１～ｍ）、駆動トランジスタＴ４のゲート電圧Ｖｇの初期化のための経路が閾値補償トランジスタＴ２、第２発光制御トランジスタＴ６、および表示素子初期化トランジスタＴ７によって形成され、保持キャパシタと初期化電圧線との間にゲート電圧初期化用のスイッチング素子としてのトランジスタを設ける必要がない。したがって、本実施形態によれば、Ｎ型トランジスタを使用せずＰ型トランジスタのみを使用する画素回路１７を用いた内部補償方式の有機ＥＬ表示装置において、画素回路を構成する素子数が低減され表示画像の高精細化が容易となり、また、製造における歩留まりも向上する。

＜４．変形例＞
　本発明は上記各実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。例えば、下記のような変形例が考えられる。

　上記各実施形態では、画素回路１５，１６，１７や走査側駆動回路４０内の単位回路３は、Ｐ型トランジスタおよびＮ型トランジスタを含み、典型的には、Ｐ型トランジスタについては移動度の高いＬＴＰＳ－ＴＦＴが使用され、Ｎ型トランジスタについてオフリーク特性が良いＩＧＺＯ－ＴＦＴ等の酸化物ＴＦＴが使用される。しかし、これらのＴＦＴに限定されるものではなく、例えば第１から第３の実施形態において、Ｎ型のＬＴＰＳ－ＴＦＴを使用した構成を採用してもよい。

　また上記各実施形態では、走査側駆動回路４０に含まれる走査信号線駆動回路してのゲートドライバを構成するシフトレジスタ３０１は、第１および第２ゲートクロック信号ＧＣＫ１，ＧＣＫ２からなる２相クロック信号により動作するように構成されているが（図７、図１８、図２４参照）、３相以上の多相クロック信号により動作するように構成されていてもよい。なお、上記シフトレジスタ３０１を動作させるための多相クロック信号を構成する２以上の所定数のクロック信号は、互いに縦続接続されて当該シフトレジスタ３０１を構成する複数個の単位回路３（１）～３（ｎ）に循環的に対応し、当該複数個の単位回路３（１）～３（ｎ）のそれぞれに、当該所定数のクロック信号のうち対応するクロック信号が入力される。

　また上記第２実施形態では、走査側駆動回路４０に含まれるゲートドライバを構成するシフトレジスタ３０１において、図１９に示す構成の単位回路３が使用されるが、休止駆動を行わない場合には、これに代えて、図８に示す構成の単位回路３または図１０に示す構成の単位回路３を使用してもよい。

　以上においては、有機ＥＬ表示装置を例に挙げて各実施形態およびその変形例が説明されたが、本発明は、有機ＥＬ表示装置に限定されるものではなく、電流で駆動される表示素子を用いた内部補償方式の表示装置であれば適用可能である。ここで使用可能な表示素子は、電流によって輝度または透過率等が制御される表示素子であり、例えば、有機ＥＬ素子すなわち有機発光ダイオード（Organic Light Emitting Diode（ＯＬＥＤ））の他、無機発光ダイオードや量子ドット発光ダイオード（Quantum dot Light Emitting Diode（ＱＬＥＤ））等が使用可能である。

１０，１０ｂ　　…有機ＥＬ表示装置
１１，１１ｂ　　…表示部
１５，１６，１７…画素回路
２０　　　　　　…表示制御回路
３０　　　　　　…データ側駆動回路（データ信号線駆動回路）
４０　　　　　　…走査側駆動回路（走査信号線駆動／発光制御回路）
３６１　　　　　…第１定電圧線
３６２　　　　　…第２定電圧線
Ｐｉｘ（ｉ，ｊ）…画素回路（ｉ＝１～ｎ、ｊ＝１～ｍ）
Ｄｊ　　　　　　…データ信号線（ｊ＝１～ｍ）
ＰＳｉ　　　　　…第１走査信号線（ｉ＝１～ｎ）
ＮＳｉ　　　　　…第２走査信号線（ｉ＝１～ｎ）
ＰＳ１ｉ　　　　…第１Ｐ走査信号線（ｉ＝１～ｎ）
ＰＳ２ｉ　　　　…第２Ｐ走査信号線（ｉ＝１～ｎ）
ＥＭｉ　　　　　…発光制御線（ｉ＝１～ｎ）
ＥＬＶＤＤ　　　…ハイレベル電源線（第１電源線）、ハイレベル電源電圧
ＥＬＶＳＳ　　　…ローレベル電源線（第２電源線）、ローレベル電源電圧
Ｖｉｎｉ　　　　…初期化電圧線
ＯＬ　…有機ＥＬ素子（表示素子）
Ｃｓｔ…保持キャパシタ
Ｔ１　…第１初期化トランジスタ（第１初期化スイッチング素子）
Ｔ２　…閾値補償トランジスタ（閾値補償スイッチング素子）
Ｔ３　…書込制御トランジスタ（書込制御スイッチング素子）
Ｔ４　…駆動トランジスタ
Ｔ５　…第１発光制御トランジスタ（第１発光制御スイッチング素子）
Ｔ６　…第２発光制御トランジスタ（第２発光制御スイッチング素子）
Ｔ７　…表示素子初期化トランジスタ（初期化スイッチング素子）
Ｍ１～Ｍ１０　…（単位回路における）トランジスタ
Ｎ１～Ｎ２　　…（単位回路における）内部ノード
Ｃ１，Ｃ２　　…キャパシタ
ＴＤ　　　　　…駆動期間
ＴＰ　　　　　…休止期間
ＶＧＨ　　　　…第１定電圧
ＶＧＬ　　　　…第２定電圧
ＶＧＨ２　　　…駆動時ゲートハイ信号
Ｖｏｂ　　　　…オンバイアス電圧

Claims

　複数のデータ信号線、複数の第１走査信号線、複数の第２走査信号線、複数の発光制御線、第１電源線、第２電源線、初期化電圧線、および、複数の画素回路を含む表示部と、
　複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
　前記複数の第１走査信号線を選択的に駆動するとともに前記複数の第２走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路と
を備え、
　前記複数の画素回路のそれぞれは、
　　前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１に対応し、かつ、前記複数の第２走査信号線のいずれか１に対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、駆動トランジスタと、保持キャパシタと、書込制御スイッチング素子と、閾値補償スイッチング素子と、前記閾値補償スイッチング素子と導電型が異なる第１および第２発光制御スイッチング素子と、前記閾値補償スイッチング素子と導電型が同じ初期化スイッチング素子と
を含み、
　前記駆動トランジスタは、
　　前記書込制御スイッチング素子を介して対応するデータ信号線に接続されるとともに、前記第１発光制御スイッチング素子を介して前記第１電源線に接続された第１導通端子と、
　　前記第２発光制御スイッチング素子を介して前記表示素子の第１端子に接続された第２導通端子と、
　　前記保持キャパシタを介して固定電圧線に接続されるとともに、前記閾値補償スイッチング素子を介して前記第２導通端子に接続された制御端子とを有し、
　前記表示素子の前記第１端子は前記初期化スイッチング素子を介して前記初期化電圧線に接続され、前記表示素子の第２端子は前記第２電源線に接続され、
　前記第１発光制御スイッチング素子は、対応する発光制御線に接続された制御端子を有し、
　前記書込制御スイッチング素子は、対応する第１走査信号線に接続された制御端子を有し、
　前記閾値補償スイッチング素子は、対応する第２走査信号線に接続された制御端子を有し、
　前記初期化スイッチング素子は、前記対応する発光制御線に接続された制御端子を有し、
　前記第２発光制御スイッチング素子は、前記対応する第２走査信号線よりも後に選択される後続第２走査信号線または前記対応する発光制御線よりも後に非活性化される後続発光制御線のいずれかである後続信号線に接続された制御端子を有し、
　前記後続第２走査信号線は、前記対応する第２走査信号線の選択期間と前記後続第２走査信号線の選択期間とが重複するように前記複数の第２走査信号線から選定された第２走査信号線であり、
　前記後続発光制御線は、前記対応する第２走査信号線の選択の開始時点よりも後に前記後続発光制御線が非活性化され、前記対応する第２走査信号線の選択期間と前記後続発光制御線の非活性化期間としての選択期間とが重複するように、前記複数の発光制御線から選定された発光制御線であり、
　前記走査側駆動回路は、
　　前記対応する第１走査信号線が前記対応する第２走査信号線の選択の開始時点から前記後続信号線の選択の開始時点までは非選択状態であって前記対応する第２走査信号線の選択期間と前記後続信号線の選択期間との重複期間内において選択状態となるように、前記複数の第１走査信号線を駆動し、
　　前記対応する発光制御線が前記対応する第２走査信号線の選択期間では非活性化状態であるように前記複数の発光制御線を選択的に非活性化する、表示装置。
　前記走査側駆動回路は、互いに縦続接続された複数個の単位回路からなるシフトレジスタと、非選択状態の第１走査信号線の電圧および選択状態の第２走査信号線の電圧に相当する第１定電圧を供給するための第１定電圧線と、選択状態の第１走査信号線の電圧および非選択状態の第２走査信号線の電圧に相当する第２定電圧を供給するための第２定電圧線とを含み、
　前記シフトレジスタは、第１および第２レベルからなる２つの論理レベルを取り得る外部からの入力信号を初段において受け取り、当該入力信号の示す論理レベルを２相クロック信号に従い初段から最終段に向かって順次に転送するように構成されており、
　偶数番目の単位回路には、前記２相クロック信号を構成する第１および第２クロック信号のうち第１クロック信号が第１制御クロック信号として入力されるとともに第２クロック信号が第２制御クロック信号として入力され、
　奇数番目の単位回路には、前記第２クロック信号が前記第１制御クロック信号として入力されるとともに前記第１クロック信号が前記第２制御クロック信号として入力され、
　各単位回路は、
　　前記複数の第１走査信号線の１つに対応するとともに前記複数の第２走査信号線の１つに対応する双安定回路であって、前段の単位回路または外部から与えられる論理レベルの入力信号を受け取り、
　　前記２つの論理レベルを選択的に保持する第１内部ノードと、
　　当該単位回路が受け取る入力信号を前記第１制御クロック信号に応じたタイミングで前記第１内部ノードに与える第１制御回路と、
　　前記第１内部ノードの論理レベルが前記第１レベルであるときにオン状態であって前記第１内部ノードの論理レベルが前記第２レベルであるときにオフ状態である第１出力スイッチング素子を含み、前記第１内部ノードの論理レベルが前記第１レベルであるときに、前記第２制御クロック信号を前記第１出力スイッチング素子を介して対応する第１走査信号線に出力し、前記第１内部ノードの論理レベルが前記第２レベルであるときに、前記第１定電圧を前記対応する第１走査信号線に出力する第１出力回路と、
　　前記第１内部ノードの論理レベルが前記第１レベルであるときにオン状態であって前記第１内部ノードの論理レベルが前記第２レベルであるときにオフ状態である第２出力スイッチング素子と、前記後続第２走査信号線よりも後に選択される所定の第２走査信号線であるリセット用走査信号線の選択期間においてオン状態であって当該リセット用走査信号線の非選択期間においてオフ状態であるリセット用スイッチング素子とを含み、前記第１内部ノードの論理レベルが前記第１レベルであるときに、前記第１定電圧を前記第２出力スイッチング素子を介して対応する第２走査信号線に出力し、当該リセット用走査信号線が選択状態であるときに、前記第２定電圧を前記リセット用スイッチング素子を介して前記対応する第２走査信号線に出力する第２出力回路とを含む、請求項１に記載の表示装置。
　前記走査側駆動回路は、互いに縦続接続された複数個の単位回路からなるシフトレジスタと、非選択状態の第１走査信号線の電圧および選択状態の第２走査信号線の電圧に相当する第１定電圧を供給するための第１定電圧線と、選択状態の第１走査信号線の電圧および非選択状態の第２走査信号線の電圧に相当する第２定電圧を供給するための第２定電圧線とを含み、
　前記シフトレジスタは、第１および第２レベルからなる２つの論理レベルを取り得る外部からの入力信号を初段において受け取り、当該入力信号の示す論理レベルを２相クロック信号に従い初段から最終段に向かって順次に転送するように構成されており、
　偶数番目の単位回路には、前記２相クロック信号を構成する第１および第２クロック信号のうち第１クロック信号が第１制御クロック信号として入力されるとともに第２クロック信号が第２制御クロック信号として入力され、
　奇数番目の単位回路には、前記第２クロック信号が前記第１制御クロック信号として入力されるとともに前記第１クロック信号が前記第２制御クロック信号として入力され、
　各単位回路は、
　　前記複数の第１走査信号線の１つに対応するとともに前記複数の第２走査信号線の１つに対応する双安定回路であって、前段の単位回路または外部から与えられる論理レベルの入力信号を受け取り、
　　前記２つの論理レベルを選択的に保持する第１内部ノードと、
　　当該単位回路が受け取る入力信号を前記第１制御クロック信号に応じたタイミングで前記第１内部ノードに与える第１制御回路と、
　　前記第１内部ノードの論理レベルが前記第１レベルであるときにオン状態であって前記第１内部ノードの論理レベルが前記第２レベルであるときにオフ状態である第１出力スイッチング素子を含み、前記第１内部ノードの論理レベルが前記第１レベルであるときに、前記第２制御クロック信号を前記第１出力スイッチング素子を介して対応する第１走査信号線に出力し、前記第１内部ノードの論理レベルが前記第２レベルであるときに、前記第１定電圧を前記対応する第１走査信号線に出力する第１出力回路と、
　　前段の単位回路における前記第１内部ノードが示す論理値と後段の単位回路における前記第１内部ノードが示す論理値との論理和を論理反転させた信号を生成して対応する第２走査信号線に出力する第２出力回路とを含む、請求項１に記載の表示装置。
　前記複数の画素回路に前記複数のデータ信号の電圧をデータ電圧として書き込むリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する非リフレッシュフレーム期間からなる休止期間とが交互に現れるように、前記データ側駆動回路および前記走査側駆動回路を制御する表示制御回路を更に備え、
　前記第２発光制御トランジスタの前記制御端子は、前記後続発光制御線に接続されている、請求項１に記載の表示装置。
　前記表示制御回路は、
　　前記駆動期間では、前記第１および第２発光制御トランジスタがオフ状態のときに前記対応するデータ信号線の電圧がデータ電圧として前記書込制御トランジスタと前記駆動トランジスタと前記閾値補償トランジスタとを介して前記保持キャパシタに書き込まれて保持され、前記第１および第２発光制御トランジスタがオン状態のときに前記保持キャパシタの保持電圧に応じた電流が前記表示素子に流れるように、前記データ側駆動回路および前記走査側駆動回路を制御し、
　　前記休止期間では、前記第１および第２発光制御トランジスタがオフ状態のときに前記対応するデータ信号線の電圧がバイアス電圧として前記書込制御トランジスタを介して前記駆動トランジスタの前記第１導通端子に印加され、前記第１および第２発光制御トランジスタがオン状態のときに前記保持キャパシタの保持電圧に応じた電流が前記表示素子に流れるように、前記データ側駆動回路および前記走査側駆動回路を制御する、請求項４に記載の表示装置。
　前記走査側駆動回路は、互いに縦続接続された複数個の単位回路からなるシフトレジスタと、非選択状態の第１走査信号線の電圧および選択状態の第２走査信号線の電圧に相当する第１定電圧を供給するための第１定電圧線と、選択状態の第１走査信号線の電圧および非選択状態の第２走査信号線の電圧に相当する第２定電圧を供給するための第２定電圧線とを含み、
　前記シフトレジスタは、第１および第２レベルからなる２つの論理レベルを取り得る外部からの入力信号を初段において受け取り、当該入力信号の示す論理レベルを２相クロック信号に従い初段から最終段に向かって順次に転送するように構成されており、
　偶数番目の単位回路には、前記２相クロック信号を構成する第１および第２クロック信号のうち第１クロック信号が第１制御クロック信号として入力されるとともに第２クロック信号が第２制御クロック信号として入力され、
　奇数番目の単位回路には、前記第２クロック信号が前記第１制御クロック信号として入力されるとともに前記第１クロック信号が前記第２制御クロック信号として入力され、
　各単位回路は、
　　前記複数の第１走査信号線の１つに対応するとともに前記複数の第２走査信号線の１つに対応する双安定回路であって、前段の単位回路または外部から与えられる論理レベルの入力信号を受け取るとともに、前記シフトレジスタを動作させる期間が前記駆動期間および前記休止期間のいずれであるかを示すモード信号を受け取り、
　　前記２つの論理レベルを選択的に保持する第１内部ノードと、
　　当該単位回路が受け取る入力信号を前記第１制御クロック信号に応じたタイミングで前記第１内部ノードに与える第１制御回路と、
　　前記第１内部ノードの論理レベルが前記第１レベルであるときにオン状態であって前記第１内部ノードの論理レベルが前記第２レベルであるときにオフ状態である第１出力スイッチング素子を含み、前記第１内部ノードの論理レベルが前記第１レベルであるときに、前記第２制御クロック信号を前記第１出力スイッチング素子を介して対応する第１走査信号線に出力し、前記第１内部ノードの論理レベルが前記第２レベルであるときに、前記第１定電圧を前記対応する第１走査信号線に出力する第１出力回路と、
　　前記モード信号が前記駆動期間を示す場合には、前記第１内部ノードの論理レベルを反転させた論理レベルの信号を対応する第２走査信号線に出力し、前記モード信号が前記休止期間を示す場合には、前記第２定電圧を前記対応する第２走査信号線に出力する第２出力回路とを含む、請求項４に記載の表示装置。
　前記駆動トランジスタ、前記書込制御スイッチング素子、ならびに、前記第１および第２発光制御スイッチング素子は、Ｐ型トランジスタであり、
　前記閾値補償スイッチング素子および前記初期化スイッチング素子は、Ｎ型トランジスタである、請求項１から６のいずれか１項に記載の表示装置。
　各画素回路に含まれるトランジスタのうち、Ｐ型トランジスタは、チャネル層が低温ポリシリコンにより形成された薄膜トランジスタであり、Ｎ型トランジスタは、チャネル層が酸化物半導体により形成された薄膜トランジスタである、請求項７に記載の表示装置。
　複数のデータ信号線、複数の第１走査信号線、複数の第２走査信号線、複数の発光制御線、第１電源線、第２電源線、初期化電圧線、および、複数の画素回路を含む表示部と、
　複数のデータ信号を生成して前記複数のデータ信号線に印加するデータ側駆動回路と、
　前記複数の第１走査信号線を選択的に駆動するとともに前記複数の第２走査信号線を選択的に駆動し、かつ、前記複数の発光制御線を選択的に非活性化する走査側駆動回路と、
を備え、
　前記複数の画素回路のそれぞれは、
　　前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１に対応し、かつ、前記複数の第２走査信号線のいずれか１に対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、駆動トランジスタと、保持キャパシタと、書込制御スイッチング素子と、閾値補償スイッチング素子と、第１および第２発光制御スイッチング素子と、初期化スイッチング素子とを含み、
　前記駆動トランジスタと前記書込制御スイッチング素子と前記閾値補償スイッチング素子と前記第１および第２発光制御スイッチング素子と前記初期化スイッチング素子とは、いずれも同じ導電型のトランジスタであり、
　前記駆動トランジスタは、
　　前記書込制御スイッチング素子を介して対応するデータ信号線に接続されるとともに、前記第１発光制御スイッチング素子を介して前記第１電源線に接続された第１導通端子と、
　　前記第２発光制御スイッチング素子を介して前記表示素子の第１端子に接続された第２導通端子と、
　　前記保持キャパシタを介して固定電圧線に接続されるとともに、前記閾値補償スイッチング素子を介して前記第２導通端子に接続された制御端子とを有し、
　前記表示素子の前記第１端子は前記初期化スイッチング素子を介して前記初期化電圧線に接続され、前記表示素子の第２端子は前記第２電源線に接続され、
　前記第１発光制御スイッチング素子は、対応する発光制御線に接続された制御端子を有し、
　前記書込制御スイッチング素子は、対応する第１走査信号線に接続された制御端子を有し、
　前記閾値補償スイッチング素子は、対応する第２走査信号線に接続された制御端子を有し、
　前記初期化スイッチング素子は、前記対応する第２走査信号線に接続された制御端子を有し、
　前記第２発光制御スイッチング素子は、前記対応する発光制御線よりも後に非活性化される後続発光制御線に接続された制御端子を有し、
　前記後続発光制御線は、前記対応する第２走査信号線の選択の開始時点よりも後に前記後続発光制御線が非活性化され、前記対応する第２走査信号線の選択期間と前記後続発光制御線の非活性化期間としての選択期間とが重複するように、前記複数の発光制御線から選定された発光制御線であり、
　前記走査側駆動回路は、
　　前記対応する第１走査信号線が前記対応する第２走査信号線の選択の開始時点から前記後続発光制御線の非活性化の開始時点までは非選択状態であって前記対応する第２走査信号線の選択期間と前記後続発光制御線の選択期間との重複期間内において選択状態となるように、前記複数の第１走査信号線を駆動し、
　　前記対応する発光制御線が前記対応する第２走査信号線の選択期間では非活性化状態であるように前記複数の発光制御線を選択的に非活性化する、表示装置。
　前記走査側駆動回路は、互いに縦続接続された複数個の単位回路からなるシフトレジスタと、非選択状態の第１走査信号線の電圧および非選択状態の第２走査信号線の電圧に相当する第１定電圧を供給するための第１定電圧線と、選択状態の第１走査信号線の電圧およびに選択状態の第２走査信号線の電圧に相当する第２定電圧を供給するための第２定電圧線とを含み、
　前記シフトレジスタは、第１および第２レベルからなる２つの論理レベルを取り得る外部からの入力信号を初段において受け取り、当該入力信号の示す論理レベルを２相クロック信号に従い初段から最終段に向かって順次に転送するように構成されており、
　偶数番目の単位回路には、前記２相クロック信号を構成する第１および第２クロック信号のうち第１クロック信号が第１制御クロック信号として入力されるとともに第２クロック信号が第２制御クロック信号として入力され、かつ、前記第１ゲートクロック信号を論理反転させた信号につき前記第１ゲートクロック信号との間でパルスの重複部分を有する範囲内で位相を進めた信号が反転制御クロック信号として入力され、
　奇数番目の単位回路には、前記第２クロック信号が前記第１制御クロック信号として入力されるとともに前記第１クロック信号が前記第２制御クロック信号として入力され、かつ、前記第２ゲートクロック信号を論理反転させた信号につき前記第２ゲートクロック信号との間でパルスの重複部分を有する範囲内で位相を進めた信号が反転制御クロック信号として入力され、
　各単位回路は、
　　前記複数の第１走査信号線の１つに対応するとともに前記複数の第２走査信号線の１つに対応する双安定回路であって、前段の単位回路または外部から与えられる論理レベルの入力信号を受け取り、
　　前記２つの論理レベルを選択的に保持する第１内部ノードと、
　　当該単位回路が受け取る入力信号を前記第１制御クロック信号に応じたタイミングで前記第１内部ノードに与える第１制御回路と、
　　前記第１内部ノードの論理レベルが前記第１レベルであるときにオン状態であって前記第１内部ノードの論理レベルが前記第２レベルであるときにオフ状態である第１出力スイッチング素子を含み、前記第１内部ノードの論理レベルが前記第１レベルであるときに、前記第２制御クロック信号を前記第１出力スイッチング素子を介して対応する第１走査信号線に出力し、前記第１内部ノードの論理レベルが前記第２レベルであるときに、前記第１定電圧を前記対応する第１走査信号線に出力する第１出力回路と、
　　前記第１内部ノードの論理レベルが前記第１レベルであるときにオン状態であって前記第１内部ノードの論理レベルが前記第２レベルであるときにオフ状態である第２出力スイッチング素子を含み、前記第１内部ノードの論理レベルが前記第１レベルであるときに、前記反転制御クロック信号を前記第２出力スイッチング素子を介して対応する第２走査信号線に出力し、前記第１内部ノードの論理レベルが前記第２レベルであるときに、前記第１定電圧を前記対応する第２走査信号線に出力する第２出力回路とを含む、請求項９に記載の表示装置。
　前記駆動トランジスタ、前記書込制御スイッチング素子、前記閾値補償スイッチング素子、前記第１および第２発光制御スイッチング素子、ならびに、前記初期化スイッチング素子は、いずれもＰ型トランジスタである、請求項９または１０に記載の表示装置。
　前記駆動トランジスタ、前記書込制御スイッチング素子、前記閾値補償スイッチング素子、前記第１および第２発光制御スイッチング素子、ならびに、前記初期化スイッチング素子は、いずれも、チャネル層が低温ポリシリコンにより形成された薄膜トランジスタである、請求項９から１１のいずれか１項に記載の表示装置。
　電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
　前記表示装置は、複数のデータ信号線、複数の第１走査信号線、複数の第２走査信号線、複数の発光制御線、第１電源線、第２電源線、初期化電圧線、および、複数の画素回路を含む表示部を備え、
　前記複数の画素回路のそれぞれは、
　　前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１に対応し、前記複数の第２走査信号線のいずれか１に対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、駆動トランジスタと、保持キャパシタと、書込制御スイッチング素子と、閾値補償スイッチング素子と、前記閾値補償スイッチング素子と導電型が異なる第１および第２発光制御スイッチング素子と、前記閾値補償スイッチング素子と導電型が同じ初期化スイッチング素子とを含み、
　前記駆動トランジスタは、
　　書込制御スイッチング素子を介して対応するデータ信号線に接続されるとともに、前記第１発光制御スイッチング素子を介して前記第１電源線に接続された第１導通端子と、
　　前記第２発光制御スイッチング素子を介して前記表示素子の第１端子に接続された第２導通端子と、
　　前記保持キャパシタを介して固定電圧線に接続されるとともに、前記閾値補償スイッチング素子を介して前記第２導通端子に接続された制御端子とを有し、
　前記表示素子の前記第１端子は前記初期化スイッチング素子を介して前記初期化電圧線に接続され、前記表示素子の第２端子は前記第２電源線に接続され、
　前記第１発光制御スイッチング素子は、対応する発光制御線に接続された制御端子を有し、
　前記書込制御スイッチング素子は、対応する第１走査信号線に接続された制御端子を有し、
　前記閾値補償スイッチング素子は、対応する第２走査信号線に接続された制御端子を有し、
　前記初期化スイッチング素子は、前記対応する発光制御線に接続された制御端子を有し、
　前記第２発光制御スイッチング素子は、前記対応する第２走査信号線よりも後に選択される後続第２走査信号線または前記対応する発光制御線よりも後に非活性化される後続発光制御線のいずれかである後続信号線に接続された制御端子を有し、
　前記後続第２走査信号線は、前記対応する第２走査信号線の選択期間と前記後続第２走査信号線の選択期間とが重複するように前記複数の第２走査信号線から選定された第２走査信号線であり、
　前記後続発光制御線は、前記対応する第２走査信号線の選択の開始時点よりも後に前記後続発光制御線が非活性化され、前記対応する第２走査信号線の選択期間と前記後続発光制御線の非活性化期間としての選択期間とが重複するように、前記複数の発光制御線から選定された発光制御線であり、
　前記駆動方法は、
　　前記対応する第１走査信号線が前記対応する第２走査信号線の選択の開始時点から前記後続信号線の選択の開始時点までは非選択状態であって前記対応する第２走査信号線の選択期間と前記後続信号線の選択期間との重複期間内において選択状態となるように、前記複数の第１走査信号線を駆動するステップと、
　　前記対応する発光制御線が前記対応する第２走査信号線の選択期間では非活性化状態であるように前記複数の発光制御線を選択的に非活性化するステップと備える、駆動方法。
　前記複数の画素回路に前記複数のデータ信号の電圧をデータ電圧として書き込むリフレッシュフレーム期間からなる駆動期間と前記複数の画素回路へのデータ電圧の書き込みを停止する非リフレッシュフレーム期間からなる休止期間とが交互に現れるように、前記複数のデータ信号線、前記複数の第１走査信号線、前記複数の第２走査信号線、および、前記複数の発光制御線を駆動する休止駆動ステップを更に備え、
　前記第２発光制御スイッチング素子の前記制御端子は、前記後続発光制御線に接続されている、請求項１３に記載の駆動方法。
　前記休止駆動ステップは、
　　前記駆動期間において、前記第１および第２発光制御スイッチング素子がオフ状態のときに前記対応するデータ信号線の電圧がデータ電圧として前記書込制御スイッチング素子と前記駆動トランジスタと前記閾値補償スイッチング素子とを介して前記保持キャパシタに書き込まれて保持され、前記第１および第２発光制御スイッチング素子がオン状態のときに前記保持キャパシタの保持電圧に応じた電流が前記表示素子に流れるように、前記複数のデータ信号線、前記複数の第１走査信号線、前記複数の第２走査信号線、および、前記複数の発光制御線を駆動する駆動期間ステップと、
　　前記休止期間において、前記第１および第２発光制御スイッチング素子がオフ状態のときに前記対応するデータ信号線の電圧がバイアス電圧として前記書込制御スイッチング素子を介して前記駆動トランジスタの前記第１導通端子に印加され、前記第１および第２発光制御スイッチング素子がオン状態のときに前記保持キャパシタの保持電圧に応じた電流が前記表示素子に流れるように、前記複数のデータ信号線、前記複数の第１走査信号線、前記複数の第２走査信号線、および、前記複数の発光制御線を駆動する休止期間ステップとを含む、請求項１４に記載の駆動方法。
　電流によって駆動される表示素子を用いた表示装置の駆動方法であって、
　前記表示装置は、複数のデータ信号線、複数の第１走査信号線、複数の第２走査信号線、複数の発光制御線、第１電源線、第２電源線、初期化電圧線、および、複数の画素回路を含む表示部を備え、
　前記複数の画素回路のそれぞれは、
　　前記複数のデータ信号線のいずれか１つに対応し、かつ、前記複数の第１走査信号線のいずれか１に対応し、かつ、前記複数の第２走査信号線のいずれか１に対応し、かつ、前記複数の発光制御線のいずれか１つに対応し、
　　電流によって駆動される表示素子と、駆動トランジスタと、保持キャパシタと、書込制御スイッチング素子と、閾値補償スイッチング素子と、第１および第２発光制御スイッチング素子と、初期化スイッチング素子とを含み、
　前記駆動トランジスタは、
　　前記書込制御スイッチング素子を介して対応するデータ信号線に接続されるとともに、前記第１発光制御スイッチング素子を介して前記第１電源線に接続された第１導通端子と、
　　前記第２発光制御スイッチング素子を介して前記表示素子の第１端子に接続された第２導通端子と、
　　前記保持キャパシタを介して固定電圧線に接続されるとともに、前記閾値補償スイッチング素子を介して前記第２導通端子に接続された制御端子とを有し、
　前記表示素子の前記第１端子は前記初期化スイッチング素子を介して前記初期化電圧線に接続され、前記表示素子の第２端子は前記第２電源線に接続され、
　前記第１発光制御スイッチング素子は、対応する発光制御線に接続された制御端子を有し、
　前記書込制御スイッチング素子は、対応する第１走査信号線に接続された制御端子を有し、
　前記閾値補償スイッチング素子は、対応する第２走査信号線に接続された制御端子を有し、
　前記初期化スイッチング素子は、前記対応する第２走査信号線に接続された制御端子を有し、
　前記第２発光制御スイッチング素子は、前記対応する発光制御線よりも後に非活性化される後続発光制御線に接続された制御端子を有し、
　前記後続発光制御線は、前記対応する第２走査信号線の選択の開始時点よりも後に前記後続発光制御線が非活性化され、前記対応する第２走査信号線の選択期間と前記後続発光制御線の選択期間とが重複するように、前記複数の発光制御線から選定された発光制御線であり、
　前記駆動トランジスタと前記書込制御スイッチング素子と前記閾値補償スイッチング素子と前記第１および第２発光制御スイッチング素子と前記初期化スイッチング素子とは、いずれも同じ導電型のトランジスタであり、
　前記駆動方法は、
　　前記対応する第１走査信号線が前記対応する第２走査信号線の選択の開始時点から前記後続発光制御線の非活性化の開始時点までは非選択状態であって前記対応する第２走査信号線の選択期間と前記後続発光制御線の選択期間との重複期間内において選択状態となるように、前記複数の第１走査信号線を駆動するステップと、
　　前記対応する発光制御線が前記対応する第２走査信号線の選択期間では非活性化状態であるように前記複数の発光制御線を選択的に非活性化するステップとを備える、駆動方法。